KR100188002B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명에 의한 반도체 소자 제조방법은, 반도체 기판 상에 패드 산화막과 산화방지막을 순차적으로 형성하는 단계와; 상기 산화방지막의 표면이 소정 부분 노출되도록 상기 산화방지막 상에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 이용하여 상기 산화방지막과 상기 패드 산화막을 등방성 식각하는 단계와; 상기 감광막 패턴을 제거한 후 고온 열처리 공정을 실시하여 필드 산화막을 형성하는 단계로 이루어져, 1) 필드 산화막 형성을 위한 열처리 공정 진행시 버즈 빅 발생을 최소화할 수 있게 되어 액티브영역이 줄어드는 것을 막을 수 있게 되고, 2) 특정 부분에 집중적으로 과도한 응력이 걸리는 것을 완화시킬 수 있게 되어 기판 내에 실리콘 격자 결함이 생성되는 것을 최대한 억제할 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 버즈 빅(bird's beak) 발생을 억제하여 액티브영역(active area)이 줄어드는 것을 방지함과 동시에 기판내의 특정 부분에 과도한 응력이 집중되는 것을 완화시킬 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 이로 힌해 트랜지스터의 채널 영역과 소자분리(isolation)를 위한 필드 산화막의 폭 또한 줄어들게 되었다. 트랜지스터의 채널 영역은 통상 소스와 드레인 영역 사이의 간격인 채널 길이와 그에 수직한 채널 폭에 의해 결정되는데, 채널 길이가 동일하다는 조건하에서는 채널 폭이 길수록 소스-드레인 영역간의 잔류량이 많아지게 되므로, 채널 폭의 감소가 이루어지지 않도록 하기 위하여 최근에는 소자분리방법도 로커스(LOCOS) 방법, 모디파이드 로커스(MODIFIED LOCOS) 방법 등과 같은 형태의 다양한 기술들이 개발되게 되었다.
이를 제1a도 내지 제1d도에 제시된 종래의 로커스(LOCOS) 기술을 적용한 반도체 소자 제조방법을 도시한 공정순서도를 참조하여 살펴보면 다음과 같다. 여기서는 편의상 그 제조방법을 제4단계로 구분하여 설명한다.
제1단계로서, 제1a도에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에 패드 산화막(12)과 질화막 재질의 산화방지막(14)을 순차적으로 형성하고, 그 위에 소자분리영역으로 사용될 부분의 산화방지막(14) 표면이 노출되도록 감광막 패턴(16)을 형성한다.
제2단계로서, 제1b도에 도시된 바와 같이 상기 감광막 패턴(16)을 마스크로 이용하여 소자분리영역의 기판(10) 표면이 노출되도록 산화방지막(14)과 패드 산화막(12)을 순차적으로 식각하고, 감광막 패턴(16)을 제거하여 기판(10) 상의 액티브 영역에만 산화방지막(14)과 패드 산화막(12)을 남긴다. 이때, 상기 산화방지막(14)과 패드 산화막(12)은 이방성 건식식각 공정에 의해 식각된다.
제3단계로서, 제1c도에 도시된 바와 같이 상기 산화방지막(14)을 마스크로 이용하여 고온의 산소 분위기하에서 열처리를 실시한다. 그 결과, 산화방지막(14)과 패드 산화막(12)이 제거된 부분에만 선택적으로 소자간을 분리하는 필드 산화막(18)이 형성된다.
제4단계로서, 제1d도에 도시된 바와 같이 액티브영역으로 사용되어질 부분의 기판(10) 표면이 노출되도록 습식식각 공정을 이용하여 산화방지막(14)과 패드산화막(12)을 순차적으로 제거하므로써, 본 공정 진행을 완료한다.
그러나, 이러한 일련의 제조 공정을 통해 반도체 소자를 제조할 경우에는 다음과 같은 두가지의 문제가 발생된다.
첫째, 고온 열처리 공정 진행시 발생되는 버즈 빅(bird's beak)(Ⅰ)으로 인해 최종적으로 만들어지는 필드 산화막(18)의 사이즈가 디자인 룰에 의해 기 설정된 사이즈보다 길어지게 되므로, 그 증가된 길이에 해당되는 만큼 액티브영역의 사이즈가 줄어들게 되는 현상이 발생하게 된다. 액티브영역의 사이즈가 줄어드는 것을 막기 위해서는 공정 초기 단계에서 버즈 빅으로 인해 줄어드는 사이즈에 해당되는 만큼 액티브영역의 사이즈를 더 크게 설정해 주어야 하는데, 이 경우 반도체 소자의 전체적인 크기가 증가되는 결과가 초래되므로 적용이 불가능한 상태이다.
둘째, 질화막 재질의 산화방지막(14)은 열산화 공정 진행시 액티브영역으로 산화막이 치고 들어와 성장하는 것을 막아 주는 마스킹(masking) 역할을 담당하므로, 소자분리공정 진행시 통상 1500 ∼ 2000Å의 두께를 가지도록 형성하고 있다. 하지만, 산화방지막(14)을 상기에 언급된 두께로 가져갈 경우에는 고온 열처리 과정에서 버즈 빅(Ⅰ) 발생 부위에 위치한 산화방지막에 집중적으로 걸리는 인장 응력으로 인해 이와 대응되는 위치에 놓여진 실리콘 기판(10)의 표면에도 과도한 응력이 집중적으로 걸리는 현상이 발생하게 된다. 도 1c에는 필드 산화막(18) 형성시 기판(10) 내에서 응력이 집중적으로 걸리는 부분을 화살표로 표시해 놓았다. 이와같이 기판(10) 내의 특정 부분에 과도한 응력이 집중적으로 걸릴 경우, 열처리 과정에서 이 부분의 기판(10) 표면쪽에 실리콘 격자 결함이 생성되는 불량이 초래되므로 후속 공정 진행시 게이트 절연막의 막질 특성이 저하되는 문제가 발생하게 된다.
이러한 문제점을 해결하기 위하여 최근에는 패드 산화막(12)과 산화방지막(14) 사이에 다결정 실리콘을 추가 증착하여 고온 열산화 공정을 실시해 주는 폴리-버퍼드 로커스(poly-buffered LOCOS) 공정이나, 산화방지막 식각후 그 측벽에 다결정 실리콘 재질의 측벽 스페이서를 별도로 형성해 준 상태에서 고온 열산화 공정을 실시해 주는 폴리-스페이서 로커스(poly-spacer LOCOS) 등과 같은 형태의 개량된 공정을 적용하여 필드 산화막(18)을 형성하고 있다.
그러나, 폴리-버퍼드 로커스나 폴리-스페이서 로커스 공정은 도 1a 내지 도 1d에 제시된 일반 로커스 공정에 비해 버즈 빅을 다소 줄일 수 있다는 효과를 얻을 수 있기는 하나, 상기 공정을 적용하여 소자분리공정을 진행하더라도 버즈 빅 제어의 난점과 이로부터 파생되는 협소한 액티브영역의 생성이라는 문제를 근본적으로 해결하는데에는 기본적으로 한계가 따르게 되고, 실리콘 기판의 특정 부분에 격자 결함이 생성되는 현상이나 이로 인해 게이트 절연막의 막질 특성이 저하되는 현상 등은 여전히 해결되지 못하고 남아있게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 반도체 소자 제조시 산화방지막과 패드 산화막을 습식식각 공정을 이용하여 등방성 식각한 후 고온 산소 분위기하에서 열처리를 실시해 주는 방식으로 필드 산화막을 형성하므로써, 버즈 빅 발생을 최소화하여 액티브 영역의 사이즈가 줄어드는 것을 방지하고, 동시에 기판 내의 특정 부분에 과도한 응력이 집중되는 것을 완화시켜 기판 내에 결정 결함이 발생되는 것을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
제1a도 내지 제1d도는 종래의 반도체 소자 제조방법을 도시한 공정수순도.
제2a도 내지 제2d도는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 패드 산화막과 산화방지막을 순차적으로 형성하는 단계와; 상기 산화방지막의 표면이 소정 부분 노출되도록 상기 산화방지막 상에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 이용하여 상기 산화방지막과 상기 패드 산화막을 등방성 식각하는 단계와; 상기 감광막 패턴을 제거한 후 고온 열처리 공정을 실시하여 필드 산화막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이때, 상기 반도체 소자 제조방법은 필드 산화막의 절연 특성을 강화시키기 위하여 상기 산화방지막과 패드 산화막을 등방성 식각하는 단계 이후 불순물 이온 주입 단계가 더 포함되도록 공정을 진행할 수도 있다.
상기 공정을 적용하여 반도체 소자를 제조할 경우, 산화방지막과 패드 산화막의 식각면이 감광막 패턴 하단에서 언더 컷된 형상을 가지도록 식각되므로, 필드 산화막 형성시 버즈 빅 발생을 기존의 경우보다 줄일 수 있게 될 뿐 아니라 특정 부분에 집중적으로 과도한 응력이 걸리는 것을 완화시킬 수 있게 되어 기판 내에 실리콘 격자 결함이 생성되는 것을 최대한 억제할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2a도 내지 제2d도는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정순서도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제4단계로 구분하여 살펴보면 다음과 같다.
제1단계로서, 제2a도에 도시된 바와 같이 열산화 공정을 이용하여 반도체 기판(예컨대, 실리콘 기판)(100) 상에 200 ∼ 400Å 두께의 패드 산화막(102)을 형성한 후, 저압화학기상증착(LPCVD)법을 이용하여 그 위에 질화막 재질의 산화방지막(104)을 1000 ∼ 3000Å의 두께로 형성한다. 이어, 소자분리영역으로 사용될 부분의 산화방지막(104) 표면이 소정 부분 노출되도록 상기 산화방지막(104) 상에 감광막 패턴(106)을 형성한다. 이와 같이, 소자분리영역으로 정의된 전 영역을 노출시키지 않고 이보다 작은 사이즈의 표면만이 노출되도록 감광막 패턴(106)을 형성한 것은, 후속 공정 진행시 감광막 패턴(106) 하단의 산화방지막(104)이 등방성 식각에 의해 언더 컷되도록 식각되기 때문이다.
제2단계로서, 제2b도에 도시된 바와 같이 상기 감광막 패턴(106)을 마스크로 이용하여 산화방지막(104)과 패드 산화막(102)을 순차적으로 습식식각한 다음, 상기 기판(100) 상으로 붕소나 BF2를 이온주입한다. 이 과정에서 산화방지막(104)과 패드 산화막(102)이 등방성 식각이 이루어지므로, 습식식각이 완료되면 감광막 패턴(106) 하단의 산화방지막(102)과 패드 산화막(102)은 언더 컷된 형상을 가지게 된다. 이와 같이 별도의 이온주입 공정을 실시한 것은 이후 형성될 필드 산화막의 절연 특성을 강화하기 위함이다. 이때, 상기 산화방지막(104)은 H3PO4용액을 에천트(dtchant)하여 등방성 식각되고, 패드 산화막(102)은 상기 산화방지막(104) 식각시 이용된 에천트의 식각 선택비를 조절하여 연속적으로 식각이 이루어지도록 공정이 진행되는데, 이 경우 패드 산화막(102)의 식각 공정은 액티브영역의 기판(100) 표면에 수십Å 정도의 산화막이 잔존되도록 진행하는 것이 바람직하다.
제3단계로서, 제2c도에 도시된 바와 같이 감광막 패턴(106)을 제거하고, 상기 산화방지막(104)을 마스크로 이용하여 고온의 산소 분위기하에서 열처리를 실시한다. 그 결과, 산화방지막(104)과 패드 산화막(102)이 제거된 부분에만 선택적으로 소자간을 분리하는 필드 산화막(108)이 형성된다.
제4단계로서, 제2d도에 도시된 바와 같이 액티브영역으로 사용되어질 부분의 기판(100) 표면이 노출되도록 습식식각 공정을 이용하여 산화방지막(104)과 패드 산화막(102)을 순차적으로 제거하므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 산화방지막(104)과 패드 산화막(102)의 식각면이 감광막 패턴(106) 하단에서 언더 컷된 형상을 가지게 되므로, 필드 산화막 형성시 버즈 빅 발생을 기존의 경우보다 현격하게 줄일 수 있게 된다. 또한 이 경우에는 질화막 재질의 산화방지막(104)을 기존과 동일한 두께로 가져가더라도 언더컷된 형상을 가지도록 제조된 산화방지막으로 인해 고온 산소 분위기하에서 열처리를 실시할 때 특정 부분에 집중적으로 과도한 응력이 걸리는 것을 완화시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 소자분리를 위한 필드 산화막 형성시 소자분리영역의 산화방지막과 패드 산화막을 건식식각 공정 대신에 습식식각 공정을 이용하여 식각해 주므로써 상기 막질들의 식각면이 감광막 패턴 하단에서 언더 컷된 형상을 가지게 되므로, 1) 필드 산화막 형성을 위한 열처리 공정 진행시 버즈 빅 발생을 최소화할 수 있게 되어 액티브영역이 줄어드는 것을 막을 수 있게 되고, 2) 특정 부분에 집중적으로 과도한 응력이 걸리는 것을 완화시킬 수 있게 되어 기판 내에 실리콘 격자 결함이 생성되는 것을 최대한 억제할 수 있게 된다.
Claims (5)
- 반도체 기판 상에 패드 산화막과 산화방지막을 순차적으로 형성하는 단계와; 상기 산화방지막의 표면이 소정 부분 노출되도록 상기 산화방지막 상에 감광막 패턴을 형성하는 단계와; 상기 감광막 패턴을 마스크로 이용하여 상기 산화방지막과 상기 패드 산화막을 등방성 식각하는 단계; 및 상기 감광막 패턴을 제거한 후 고온 열처리 공정을 실시하여 필드 산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 산화방지막과 상기 패드 산화막을 등방성 식각한 후 상기 기판 상으로 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 패드 산화막은 200 ∼ 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 산화방지막은 1000 ∼ 3000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 패드 산화막의 등방성 식각은 상기 기판 상에 패드 산화막이 일부 잔존되도록 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20061221 Year of fee payment: 9 |
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