JPS6194367A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPS6194367A JPS6194367A JP21515584A JP21515584A JPS6194367A JP S6194367 A JPS6194367 A JP S6194367A JP 21515584 A JP21515584 A JP 21515584A JP 21515584 A JP21515584 A JP 21515584A JP S6194367 A JPS6194367 A JP S6194367A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度にして高速度な大規模集積回路に関する
ものである。
ものである。
（従来技術）
従来、半導体集積回路における素子分離法としてＭＯ８
ＬＳＩの場合、ＬＯＣＯ８法、バイポーラＬＳＩの場合
ｐｎ接合分離あるいはアイソブレーナ法等が用いられて
きた。しかし、ＬＳＩの寄生容量の低減、寄生トランジ
スタの防止等のためｌ’？−は素子間を誘電体で完全に
分離することが理想的である。誘電体を用いた完全分離
法としてはこれまでにＣＥＰＩＣ技術、ＳＯＳ技術、Ｓ
ＩＭＯＸ技術、ＦＩＰＯ３技術等がある。
ＬＳＩの場合、ＬＯＣＯ８法、バイポーラＬＳＩの場合
ｐｎ接合分離あるいはアイソブレーナ法等が用いられて
きた。しかし、ＬＳＩの寄生容量の低減、寄生トランジ
スタの防止等のためｌ’？−は素子間を誘電体で完全に
分離することが理想的である。誘電体を用いた完全分離
法としてはこれまでにＣＥＰＩＣ技術、ＳＯＳ技術、Ｓ
ＩＭＯＸ技術、ＦＩＰＯ３技術等がある。
（発明が解決しょうとする問題点）
ＣＥＰＩＣ技術は厚い多結晶シリコン層？形成し、研磨
やエツチングでＳｉ面を加工するが、加工精度の点から
高密度大規模なＬＳＩの素子間分離には適さない。ＳＯ
８技術はエピタキシャル成長させたＳｉ薄膜の結晶性が
不完全でかつ基板価格の点で節点がある。ＳＩＭＯＸ技
術は基板製作のスルーグツトをあげるための高電猟イオ
ン注入装置の開発が待たれている。又、基板内部に埋め
込まれ几酸化膜の膜厚増加が望まれる。
やエツチングでＳｉ面を加工するが、加工精度の点から
高密度大規模なＬＳＩの素子間分離には適さない。ＳＯ
８技術はエピタキシャル成長させたＳｉ薄膜の結晶性が
不完全でかつ基板価格の点で節点がある。ＳＩＭＯＸ技
術は基板製作のスルーグツトをあげるための高電猟イオ
ン注入装置の開発が待たれている。又、基板内部に埋め
込まれ几酸化膜の膜厚増加が望まれる。
ＦＩＰＯ８技術は上記の各方法が有する問題点、例えば
高密度大規模化、結晶性、基板価格、製作スルーグツト
、埋め込まれｆｃ酸化膜厚等の点で優れた特徴をもつ技
術であるが従来の製造方法では、化Ｉ５．ＩＮ！化後に
Ｓｉウェハのそりが増大し７’Ｃり、完全分離されたＳ
ｉ島に結晶欠陥が発生する等の欠点があった。第７図に
従来のＦＩＰＯ８構造の断面図を示す。図においてｌは
ｐ型シリコン基板、２は多孔質シリコン酸化膜、３は多
ａ［シリコン酸化１ｉ２によって１から完全に分離され
たＳｉ島でこの島の中にはソース６、ドレイン７が含ま
れている。４はゲート酸化膜、５は多結晶Ｓｉゲート、
８は層間絶縁膜、９は電極配線である。
高密度大規模化、結晶性、基板価格、製作スルーグツト
、埋め込まれｆｃ酸化膜厚等の点で優れた特徴をもつ技
術であるが従来の製造方法では、化Ｉ５．ＩＮ！化後に
Ｓｉウェハのそりが増大し７’Ｃり、完全分離されたＳ
ｉ島に結晶欠陥が発生する等の欠点があった。第７図に
従来のＦＩＰＯ８構造の断面図を示す。図においてｌは
ｐ型シリコン基板、２は多孔質シリコン酸化膜、３は多
ａ［シリコン酸化１ｉ２によって１から完全に分離され
たＳｉ島でこの島の中にはソース６、ドレイン７が含ま
れている。４はゲート酸化膜、５は多結晶Ｓｉゲート、
８は層間絶縁膜、９は電極配線である。
第７図囚に示す二うに、完全分離され几Ｓｉ島３の幅Ｗ
の中には、ゲート５及びソース６、ドレイン７が作られ
、ソース６とドレイン７の上に堆積した層間絶縁膜８Ｖ
ｃは電極配線９とソース６及びドレイン７とをコンタク
トさせるためにスルーホールがあけられる。第７図囚に
示されているＷはＭＯＳＦＥＴのゲート長方向を示し、
このＷに垂直で、かつ紙面に垂直な方向がゲート巾方向
を示す。ゲート幅Ｗｐが、ゲート長し。
の中には、ゲート５及びソース６、ドレイン７が作られ
、ソース６とドレイン７の上に堆積した層間絶縁膜８Ｖ
ｃは電極配線９とソース６及びドレイン７とをコンタク
トさせるためにスルーホールがあけられる。第７図囚に
示されているＷはＭＯＳＦＥＴのゲート長方向を示し、
このＷに垂直で、かつ紙面に垂直な方向がゲート巾方向
を示す。ゲート幅Ｗｐが、ゲート長し。
の数倍以下のトランジスタでは、ゲート幅方向のＳｉ島
の幅の方がゲート長方向のＳｉ島の幅エフも小さくなる
ため、完全分離に必要な多孔質シリコン酸化膜の厚さは
ゲート幅方向のＳｉ島の幅で決定される。しかしながら
、ＬＳＩの中には、種々のゲート幅をもつトランジスタ
が存在し、それら０トランジスタ全完全分離するための
多孔質シリコン酸化膜の膜厚Ｔとしてはｌウェハについ
ては１種類だけ選ばれる。通常完全分離されるＳｉ島の
幅Ｗはａ＝δ、ｂ＝２６のとき最小となり、Ｗ＝（（Ｌ
Ｐ＋２６）＋２（Ｌ、＋２６））となる５Ｌ１ｐはゲー
ト長、δはＳｉ島３に対するゲートおよびスルーホール
の合わせ精度、Ｌｃはソース、又はドレインに対するコ
ンタクトのためのスルーホールの寸法である。Ｓｉ島の
ゲート長方向の幅が上のＷであれば、ゲート幅→はゲー
ト長棒の数倍以上大きいトランジスタでも完全分離され
る。例えば、２μｍパタンルールで、Ｌｐ＝２ｐｍ 、
Ｌ。＝２Ｐｍ ｒδ＝ ０．５ ｐｍと仮定した場合
、Ｗは９μｍとなる。−力、（４）図に示′Ｔように完
全分離されたＳｉ島の厚さｉｔ、多孔質シリコン酸化膜
の厚さをＴとすると、（２Ｔ−２ｔ）＞Ｗが成立するた
め、Ｗ＝ ９ ｐｍ 、 ｔ ＝ ０．５ ｐｍとした
場合、Ｔ＞５μｍとなる。完全分離のためには多孔貿シ
リコンがＳｉ島の両側から十分にくっつく必要があるた
めＴとしては余裕をみて７μｍ程度が必要となる。
の幅の方がゲート長方向のＳｉ島の幅エフも小さくなる
ため、完全分離に必要な多孔質シリコン酸化膜の厚さは
ゲート幅方向のＳｉ島の幅で決定される。しかしながら
、ＬＳＩの中には、種々のゲート幅をもつトランジスタ
が存在し、それら０トランジスタ全完全分離するための
多孔質シリコン酸化膜の膜厚Ｔとしてはｌウェハについ
ては１種類だけ選ばれる。通常完全分離されるＳｉ島の
幅Ｗはａ＝δ、ｂ＝２６のとき最小となり、Ｗ＝（（Ｌ
Ｐ＋２６）＋２（Ｌ、＋２６））となる５Ｌ１ｐはゲー
ト長、δはＳｉ島３に対するゲートおよびスルーホール
の合わせ精度、Ｌｃはソース、又はドレインに対するコ
ンタクトのためのスルーホールの寸法である。Ｓｉ島の
ゲート長方向の幅が上のＷであれば、ゲート幅→はゲー
ト長棒の数倍以上大きいトランジスタでも完全分離され
る。例えば、２μｍパタンルールで、Ｌｐ＝２ｐｍ 、
Ｌ。＝２Ｐｍ ｒδ＝ ０．５ ｐｍと仮定した場合
、Ｗは９μｍとなる。−力、（４）図に示′Ｔように完
全分離されたＳｉ島の厚さｉｔ、多孔質シリコン酸化膜
の厚さをＴとすると、（２Ｔ−２ｔ）＞Ｗが成立するた
め、Ｗ＝ ９ ｐｍ 、 ｔ ＝ ０．５ ｐｍとした
場合、Ｔ＞５μｍとなる。完全分離のためには多孔貿シ
リコンがＳｉ島の両側から十分にくっつく必要があるた
めＴとしては余裕をみて７μｍ程度が必要となる。
この様に厚い多孔質シリコン酸化膜を形成した場合、通
常の酸化法では基板ｌのウェハのそ５ｕ大きい。ケ嗜イ
マイその他（Ｋ、 ＩＭＡＩ ｅｔａＺ、）に工って文
献１ （ＩＥＦ：ＩＥ Ｔｒａｎｓ、 ｏｎｇｌｅｃｔ
ｒｏｎ ］）ｅｖｉｃｅｓ、 ｐ、 ２９７． ｖｏｌ
ＥＤ−３１，Ｎｏ、３゜１９８４ ）に述べられてい
るＬうに、多孔質シリコンの酸化膜厚が大きｂ程ワエハ
のそＶは大きくなり、多孔質シリコン酸化膜の膜厚が７
〜８μｍの時、ウェハのそりは数十μｍから１００μｍ
程度と非常に大きくなる。この場合、微細パタンの形成
において合わせズレの問題が生じたり、完全分離された
Ｓｉ島３にウェハのそりに起因して大きな応力が加わり
、結晶欠陥が生じトランジスタの特性を劣化させる。多
孔質シリコン酸化膜厚が５μｍ程度以下ならウェハのそ
りも数十μｍ以下に小さくなるが、結晶欠陥の原因とな
るＳｉ島に加わる応力の点からみると、多孔質シリコン
酸化膜の膜厚ＴＨ５μｍと言わず小さい程望ましいこと
は言う１でもない。
常の酸化法では基板ｌのウェハのそ５ｕ大きい。ケ嗜イ
マイその他（Ｋ、 ＩＭＡＩ ｅｔａＺ、）に工って文
献１ （ＩＥＦ：ＩＥ Ｔｒａｎｓ、 ｏｎｇｌｅｃｔ
ｒｏｎ ］）ｅｖｉｃｅｓ、 ｐ、 ２９７． ｖｏｌ
ＥＤ−３１，Ｎｏ、３゜１９８４ ）に述べられてい
るＬうに、多孔質シリコンの酸化膜厚が大きｂ程ワエハ
のそＶは大きくなり、多孔質シリコン酸化膜の膜厚が７
〜８μｍの時、ウェハのそりは数十μｍから１００μｍ
程度と非常に大きくなる。この場合、微細パタンの形成
において合わせズレの問題が生じたり、完全分離された
Ｓｉ島３にウェハのそりに起因して大きな応力が加わり
、結晶欠陥が生じトランジスタの特性を劣化させる。多
孔質シリコン酸化膜厚が５μｍ程度以下ならウェハのそ
りも数十μｍ以下に小さくなるが、結晶欠陥の原因とな
るＳｉ島に加わる応力の点からみると、多孔質シリコン
酸化膜の膜厚ＴＨ５μｍと言わず小さい程望ましいこと
は言う１でもない。
多孔質シリコンの酸化法として高圧酸化法？用いてウェ
ハのそｐを小さくする方法もあり、この場合は厚い多孔
質シリコン酸化膜でもウェハのそりを数十μｍ以下に小
さくできる。しかしながら、そり低減のメカニズムとし
ては、音居らによって文献２（講演予稿集１ａ−Ｖ−４
．５９年度春季応用物理学会）に述べられている様に、
酸化の初期あるいは酸化の程度が少ない状態での熱処理
においてはウェハは一度凸側に太きくそり酸化か進むに
伴ってそりは凹側ヘシフトし低減する。高圧酸化法はこ
の様に結果としてはウェハのそりは小さいが酸化の過程
では一度大きいそり全経過しているため完全分離されｆ
ｃ Ｓｉ島はその時、応力をうけて結晶欠陥を発生しト
ランジスタの特性劣化の原因となる。この様に（Ａ図の
ＦＩＰＯ８構造ではＳｉ島の幅が大さく多孔質シリコン
酸化膜の完全分離に必安な膜厚が大きいため、完全分離
されたＳｉ島に結晶欠陥が多数発生するという欠点があ
る。
ハのそｐを小さくする方法もあり、この場合は厚い多孔
質シリコン酸化膜でもウェハのそりを数十μｍ以下に小
さくできる。しかしながら、そり低減のメカニズムとし
ては、音居らによって文献２（講演予稿集１ａ−Ｖ−４
．５９年度春季応用物理学会）に述べられている様に、
酸化の初期あるいは酸化の程度が少ない状態での熱処理
においてはウェハは一度凸側に太きくそり酸化か進むに
伴ってそりは凹側ヘシフトし低減する。高圧酸化法はこ
の様に結果としてはウェハのそりは小さいが酸化の過程
では一度大きいそり全経過しているため完全分離されｆ
ｃ Ｓｉ島はその時、応力をうけて結晶欠陥を発生しト
ランジスタの特性劣化の原因となる。この様に（Ａ図の
ＦＩＰＯ８構造ではＳｉ島の幅が大さく多孔質シリコン
酸化膜の完全分離に必安な膜厚が大きいため、完全分離
されたＳｉ島に結晶欠陥が多数発生するという欠点があ
る。
又、（ト）図のＦＩＰＯ８構造のトランジスタにおいて
はウェハのそりや結晶欠陥の問題でＷの値としては約ｌ
Ｏμｍが上限の値である。従ってそれより幅の大きなＳ
ｉ島を必要とするトランジスタでは（８）図に示す工う
な構造が採用されている。
はウェハのそりや結晶欠陥の問題でＷの値としては約ｌ
Ｏμｍが上限の値である。従ってそれより幅の大きなＳ
ｉ島を必要とするトランジスタでは（８）図に示す工う
な構造が採用されている。
ただし以下に述べる様に■図の寸法は（Ａ）図の寸法に
は対応していない。即ち、（ト）図のＡ）Ｗ。
は対応していない。即ち、（ト）図のＡ）Ｗ。
Ｅ＞Ｗ’に仮定した場合、Ｓｉ島の中に多孔質シリコン
形成時の化成用の窓１０ 、１１が設けられ、（６）図
中のＣ，Ｄ、Ｅｔ−ともにＷ、Ｃシ小さくしてＳｉ島を
完全に分離する。（６）図から明らかな工うにＳｉ層が
大きいパタンでは１０ 、１１のパタンの様な特別なパ
タンの工夫がパタン設計上必要となる。
形成時の化成用の窓１０ 、１１が設けられ、（６）図
中のＣ，Ｄ、Ｅｔ−ともにＷ、Ｃシ小さくしてＳｉ島を
完全に分離する。（６）図から明らかな工うにＳｉ層が
大きいパタンでは１０ 、１１のパタンの様な特別なパ
タンの工夫がパタン設計上必要となる。
囚、（Ｂ）図のＦＩＰＯ８構造がもつ欠点を除いた構造
として第８図囚、ω）の構造が提案されている。
として第８図囚、ω）の構造が提案されている。
図において１２はＳｉ基板、１３は多孔質シリコン酸化
膜、１４は１３に１って完全分離されたＳｉ島を形成後
、全面にＳｉ薄膜全堆槓してレーザアニール等で全面を
単結晶化したＳ１層である。この１４のＳｉ層にトラン
ジスタを製作して■図を得る。（ツ図において１５は選
択酸化膜、１６はシリ°コンゲート、１７はゲート酸化
膜、１８は完全分離されたＳｉ層、１９は完全分離され
ｆｃＳｉ層に形成されたソース又はドレイン、加は眉間
絶縁膜、２１は電極配線である。第８図（４）、［Ｆ］
）の！！造方法には次の様な問題点がある。即ち、Ｓｉ
薄層全面を単結晶化するために、（４）図の構造をＳｉ
基板全面に欠陥なく作ること、又、Ｓｉ薄Ｎ円に単結晶
粒界が生じない工゛うにＳｉｎ層全面全単結晶とするこ
とが必要とされるが、これを実現することはむずかしい
。
膜、１４は１３に１って完全分離されたＳｉ島を形成後
、全面にＳｉ薄膜全堆槓してレーザアニール等で全面を
単結晶化したＳ１層である。この１４のＳｉ層にトラン
ジスタを製作して■図を得る。（ツ図において１５は選
択酸化膜、１６はシリ°コンゲート、１７はゲート酸化
膜、１８は完全分離されたＳｉ層、１９は完全分離され
ｆｃＳｉ層に形成されたソース又はドレイン、加は眉間
絶縁膜、２１は電極配線である。第８図（４）、［Ｆ］
）の！！造方法には次の様な問題点がある。即ち、Ｓｉ
薄層全面を単結晶化するために、（４）図の構造をＳｉ
基板全面に欠陥なく作ること、又、Ｓｉ薄Ｎ円に単結晶
粒界が生じない工゛うにＳｉｎ層全面全単結晶とするこ
とが必要とされるが、これを実現することはむずかしい
。
この工うに従来のＦＩＰＯ８構造は完全分離されたＳｉ
島内の結晶欠陥ウェハのそり、完全分離のための特別な
パタンの工大の必要性等の問題があり、Ｆ’ｌＰＯ５基
板へＳｌ堆積した構造ではＳｉ薄膜の全面における単結
晶性に問題がおった。
島内の結晶欠陥ウェハのそり、完全分離のための特別な
パタンの工大の必要性等の問題があり、Ｆ’ｌＰＯ５基
板へＳｌ堆積した構造ではＳｉ薄膜の全面における単結
晶性に問題がおった。
（問題点を解決するための手段）
本発明は上記の欠点を改善するために提案されたもので
、結晶欠陥の少ないＳｉ島を形成し、Ｓｉ島円にＭＯＳ
ＦＥＴを形成して高密度で高速度なＬＳＩ’に実現する
ことを目的とするもので、ＦＩＰＯ８構造において、完
全分離されたＳｉ島の幅を、ゲートの長さにソース及び
ドレイン領域となる不純物領域の最小限必要な長さを加
えた大きさとすることにエフ、完全分離のために必要な
多孔質シリコン酸化膜の膜厚を小さくできることを特徴
とするものである。
、結晶欠陥の少ないＳｉ島を形成し、Ｓｉ島円にＭＯＳ
ＦＥＴを形成して高密度で高速度なＬＳＩ’に実現する
ことを目的とするもので、ＦＩＰＯ８構造において、完
全分離されたＳｉ島の幅を、ゲートの長さにソース及び
ドレイン領域となる不純物領域の最小限必要な長さを加
えた大きさとすることにエフ、完全分離のために必要な
多孔質シリコン酸化膜の膜厚を小さくできることを特徴
とするものである。
次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは言うまでもない。
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは言うまでもない。
第１図囚〜（ト）は本発明の半導体装置お工びその製造
方法の実施例を示すものであって、多孔質シリコン酸化
膜によって完全分離されたＳｉ島領域及び多孔質シリコ
ン酸化膜領域の上にエピタキシャルＳｔ を成長させ、
上記のＳｉ＆領域とその上に成長させたエピタキシャル
Ｓｉ領域にチャネルが形成される単結晶領域と、ソース
及びドレインの接合面とがつくり込まれる。第１図（４
）は半導体基板２２に多孔質シリコン酸化膜詔によって
完全分離された単結晶Ｓｉ饋職域２４ヲ形成て得られる
。この上にＳｉ薄膜をＳｉＨ詮ンーソースとしたエピタ
キシャル成長あるいは８１分す祢エピタキシャル成長な
どの方法に工っで堆積し、（Ｂ）図金得る。葛は単結晶
領域２４の上にエピタキシャルＳｉが成長した単結晶領
域であり、２６は多孔質シリコン酸化膜ｎの上に堆積し
た多結晶Ｓｉ膜である。累子饋域を除く領域全選択的に
酸化して形成した酸化＠２ＢＶＣ工って素子間全分離し
、ゲート酸化膜２７を形成した後、シリコンゲート２９
を形成してＣ）図を得る。多孔質Ｓｉ酸化膜２３の厚さ
をＴ５完全分離されたＳｉ饋域ムの厚さをｔ、幅をＷ５
シリコンゲート於のパタン上のゲート長を棒、シリコン
ゲート２９のＳｉ饋職域２４対する合わせ８度を±δと
した場合、（２Ｔ−２ｔ）＞Ｗであり、Ｗ＝（Ｌｐ＋２
６）が成立する。ただし、Ｃ）図中で０（１（２δであ
る。２μｍルールを仮定し、Ｌｐ ７２ Ｐｍ 、 δ
＝ ０．５ ｐｍ 、 ｔ ＝ ０．５ μｍとした
場合、Ｗ＝３μｍとなり、Ｔ）２μｍとなる。完全分離
のためにＴとしては余裕が必要で、Ｔとして３μｍ程度
が必要となる。（Ｃ）図の構造にセルファラインでイオ
ン注入に１フソース、ドレインの不純物を注入して熱処
理して不純物を活性化してソース３２ 、３３、ドレイ
ン３４．３５’ｉ形Ｍ、する。しかる後、層間絶Ｆｊ＆
換３０を堆積し、ソース、ドレインへのコンタクトホー
ルを形成し、電極配線３１を形成して０図を得る。０図
に（Ｃ）図の平面パタンを示す。一点鎖線３６ 、３７
での断面構造が（０図である。第７図（４）の構造と比
較した場合、Ｗが第７図囚に比べて第１図の構造は（２
Ｌｃ＋４δ）だけ小さくなり、その定め第１図の構造は
Ｔを非常に薄くできる。
方法の実施例を示すものであって、多孔質シリコン酸化
膜によって完全分離されたＳｉ島領域及び多孔質シリコ
ン酸化膜領域の上にエピタキシャルＳｔ を成長させ、
上記のＳｉ＆領域とその上に成長させたエピタキシャル
Ｓｉ領域にチャネルが形成される単結晶領域と、ソース
及びドレインの接合面とがつくり込まれる。第１図（４
）は半導体基板２２に多孔質シリコン酸化膜詔によって
完全分離された単結晶Ｓｉ饋職域２４ヲ形成て得られる
。この上にＳｉ薄膜をＳｉＨ詮ンーソースとしたエピタ
キシャル成長あるいは８１分す祢エピタキシャル成長な
どの方法に工っで堆積し、（Ｂ）図金得る。葛は単結晶
領域２４の上にエピタキシャルＳｉが成長した単結晶領
域であり、２６は多孔質シリコン酸化膜ｎの上に堆積し
た多結晶Ｓｉ膜である。累子饋域を除く領域全選択的に
酸化して形成した酸化＠２ＢＶＣ工って素子間全分離し
、ゲート酸化膜２７を形成した後、シリコンゲート２９
を形成してＣ）図を得る。多孔質Ｓｉ酸化膜２３の厚さ
をＴ５完全分離されたＳｉ饋域ムの厚さをｔ、幅をＷ５
シリコンゲート於のパタン上のゲート長を棒、シリコン
ゲート２９のＳｉ饋職域２４対する合わせ８度を±δと
した場合、（２Ｔ−２ｔ）＞Ｗであり、Ｗ＝（Ｌｐ＋２
６）が成立する。ただし、Ｃ）図中で０（１（２δであ
る。２μｍルールを仮定し、Ｌｐ ７２ Ｐｍ 、 δ
＝ ０．５ ｐｍ 、 ｔ ＝ ０．５ μｍとした
場合、Ｗ＝３μｍとなり、Ｔ）２μｍとなる。完全分離
のためにＴとしては余裕が必要で、Ｔとして３μｍ程度
が必要となる。（Ｃ）図の構造にセルファラインでイオ
ン注入に１フソース、ドレインの不純物を注入して熱処
理して不純物を活性化してソース３２ 、３３、ドレイ
ン３４．３５’ｉ形Ｍ、する。しかる後、層間絶Ｆｊ＆
換３０を堆積し、ソース、ドレインへのコンタクトホー
ルを形成し、電極配線３１を形成して０図を得る。０図
に（Ｃ）図の平面パタンを示す。一点鎖線３６ 、３７
での断面構造が（０図である。第７図（４）の構造と比
較した場合、Ｗが第７図囚に比べて第１図の構造は（２
Ｌｃ＋４δ）だけ小さくなり、その定め第１図の構造は
Ｔを非常に薄くできる。
ｉ ２ 図（Ａ） 〜（Ｑ 、 第３ 図（Ａ） 〜０
３）は第１図ＣＢ）〜Ｃ）のプロセスにおいてエピタキ
シャル５ｉｎｓの単結晶憤域ｆ：種々変えた場合の適用
可能な例である。第２図（４）はラテラルエピタキシー
によって単結晶領域３６を矢印の方向へ拡大して（Ｊ３
）図に示す工うに大きな単結晶領域３８を得、あ以外の
領域３９全選択酸化することＶＣ工ってＣ）図を得る。
３）は第１図ＣＢ）〜Ｃ）のプロセスにおいてエピタキ
シャル５ｉｎｓの単結晶憤域ｆ：種々変えた場合の適用
可能な例である。第２図（４）はラテラルエピタキシー
によって単結晶領域３６を矢印の方向へ拡大して（Ｊ３
）図に示す工うに大きな単結晶領域３８を得、あ以外の
領域３９全選択酸化することＶＣ工ってＣ）図を得る。
この構造にした場合、ゲート酸化膜２７を形成し九時２
７は全面で一様な膜厚となる利点がある。
７は全面で一様な膜厚となる利点がある。
第３図囚、（Ｂ）は単結晶化の拡大を素子領域全面とせ
ず、その一部４０のみにとどめた例である。
ず、その一部４０のみにとどめた例である。
この場合、ラテラルエピタキシーの距離が第２図（２）
エフも短いため、第２回出）に比べてラテラルエピタキ
シーの時間も短時間で済み、技術的にも容易になる。
エフも短いため、第２回出）に比べてラテラルエピタキ
シーの時間も短時間で済み、技術的にも容易になる。
第４１ｍ（Ａｌ 〜０）に、第１図〜第３図で述べた工
つｆｘ Ｓｉ薄膜の堆積全利用せずセルファラインコン
タクト技術を適用した例全示ア。この方法を用いた場合
でも、第１図（Ｃ）と同様の考え方が成ジ立ち（２Ｔ−
２ｔ）＞ＷでるりＷ＝ＣＬ、＋２６十２ｄ）の関係が満
足きれている。ただしｄは、完全分離されｆｃＳｉＪＮ
内にゲートに対してセルフアライメントに配置されたソ
ース、ドレインへノ各々の敗り出し電極のコンタクトの
長さである。Ｓｔ基板お上に多孔質Ｓｉ酸化膜図に工っ
て完全分離されｆＣ単結晶Ｓｉ領域の島５５を形成する
。島＆の上にゲート酸化膜５６、シリコンゲート５７全
形成し、パタン形成したシリコンゲート５７をマスクに
して露出したゲート酸化膜５６ヲエツチングして除去し
、第４図（４）金得る。各寸法ｔ、Ｔ、Ｗ、Ｌ、。
つｆｘ Ｓｉ薄膜の堆積全利用せずセルファラインコン
タクト技術を適用した例全示ア。この方法を用いた場合
でも、第１図（Ｃ）と同様の考え方が成ジ立ち（２Ｔ−
２ｔ）＞ＷでるりＷ＝ＣＬ、＋２６十２ｄ）の関係が満
足きれている。ただしｄは、完全分離されｆｃＳｉＪＮ
内にゲートに対してセルフアライメントに配置されたソ
ース、ドレインへノ各々の敗り出し電極のコンタクトの
長さである。Ｓｔ基板お上に多孔質Ｓｉ酸化膜図に工っ
て完全分離されｆＣ単結晶Ｓｉ領域の島５５を形成する
。島＆の上にゲート酸化膜５６、シリコンゲート５７全
形成し、パタン形成したシリコンゲート５７をマスクに
して露出したゲート酸化膜５６ヲエツチングして除去し
、第４図（４）金得る。各寸法ｔ、Ｔ、Ｗ、Ｌ、。
δは第１図Ｃ）と同一の定義である。ただし、０く６く
２δである。たとえば２μｍルールでＬｐ＝２ ｐｍ
、δ＝ ｄ ＝ ０．５ ｐｍとした場合Ｗ ＝ ４
ｐｍとｆｘジ、Ｔ ） ２．５μｍとなる。Ｔとして余
裕をみて３．５μ〃１程度が心安となる。囚図を熱酸化
して、再び酸化物を単結晶領域５５が露出する程度にエ
ツチングした後、全面に多結晶５ｉ５８ｉ堆槓して（８
）図を得る。この場合、多結晶５ｉ５７（Ｄ方が単結晶
５ｉ５５工ク酸化速度が大きいことを利用して（６）図
に示す工うに多結晶ｓｉ ５９の周囲に熱酸化膜全残丁
。多結晶５ｉ５８をパタン形成し、予め不純物全含有す
る多結晶Ｓｉ ５８ ＞ら島５５の中へ不純物拡散させ
ることによってソースω、ドレイン６１ヲ形成し、（Ｃ
）図金得る。この上に層間絶縁膜６２゜コンタクトホー
ル、電極配？ＩＭ６３を形成して０図ヲ得る。０図の製
作方法はこの様に、Ｓｉのエビメキ７ヤル技術は使用し
なくてすむ代わりに、セルファラインコンタクト技術を
便用する。第４図０ンの構造全編７因囚の構造と比較し
た場合、Ｗが第７図（４）に比べて、（２Ｌｃ＋４６−
２ｄ）だけ小さくなり、そのため第４図Ｕの構造？′ｉ
Ｔｋ第７図囚第７吃囚丁〈でき、結晶欠陥の少ないＳｉ
島となる。又、第１図と比較しｆｃ場合、Ｔは少し大き
くなるがエピタキシャルＳｉが不ｔｌな分りはプロセス
が容易である。
２δである。たとえば２μｍルールでＬｐ＝２ ｐｍ
、δ＝ ｄ ＝ ０．５ ｐｍとした場合Ｗ ＝ ４
ｐｍとｆｘジ、Ｔ ） ２．５μｍとなる。Ｔとして余
裕をみて３．５μ〃１程度が心安となる。囚図を熱酸化
して、再び酸化物を単結晶領域５５が露出する程度にエ
ツチングした後、全面に多結晶５ｉ５８ｉ堆槓して（８
）図を得る。この場合、多結晶５ｉ５７（Ｄ方が単結晶
５ｉ５５工ク酸化速度が大きいことを利用して（６）図
に示す工うに多結晶ｓｉ ５９の周囲に熱酸化膜全残丁
。多結晶５ｉ５８をパタン形成し、予め不純物全含有す
る多結晶Ｓｉ ５８ ＞ら島５５の中へ不純物拡散させ
ることによってソースω、ドレイン６１ヲ形成し、（Ｃ
）図金得る。この上に層間絶縁膜６２゜コンタクトホー
ル、電極配？ＩＭ６３を形成して０図ヲ得る。０図の製
作方法はこの様に、Ｓｉのエビメキ７ヤル技術は使用し
なくてすむ代わりに、セルファラインコンタクト技術を
便用する。第４図０ンの構造全編７因囚の構造と比較し
た場合、Ｗが第７図（４）に比べて、（２Ｌｃ＋４６−
２ｄ）だけ小さくなり、そのため第４図Ｕの構造？′ｉ
Ｔｋ第７図囚第７吃囚丁〈でき、結晶欠陥の少ないＳｉ
島となる。又、第１図と比較しｆｃ場合、Ｔは少し大き
くなるがエピタキシャルＳｉが不ｔｌな分りはプロセス
が容易である。
第５崗（４）〜［Ｆ］に、ボ＋） Ｓｉ ｃｖ代りに方
向性のある膜堆積法によってアモルファスＳｉ膜を堆積
してセルファラインコンタクトラ行なった例全示す。第
５囚囚は第４図（Ｂ）におけるポリＳｉの堆積前の工程
まで進めた構造である。この上Ｋ ＥＣＲ型プラズマ堆
積ｉ、ＳｊＭＢＥ、 あるいはイオンビームスパッタ
法等の方向性を有する膜堆積法に工っで、基板を比較的
低温に保ってアモルファスＳ１膜６５を堆積して［Ｆ］
）図金得る。シリコンゲートである多結晶Ｓｉ ５９の
段差側壁に堆積したアモルファスＳｉ膜は脆弱ｆｘ膜質
の定めスライドエツチングに工って容易に除去され、平
坦な部分にのみアモルファスＳｉ膜６５が残る。全面に
有機系レジスト６６を塗布し、これを酸素ＲＩＥで平坦
部分のレジスト６６が消滅する程度にエラテンブレ几後
、再度レジスト６７全塗布してシリコソゲ−１５９Ｑパ
タンの反転パタンを６７に形成して（Ｃ）図を得る。こ
こで反転パタン全便用する代わりにレジストをネガから
ポジへ変えてもよい。
向性のある膜堆積法によってアモルファスＳｉ膜を堆積
してセルファラインコンタクトラ行なった例全示す。第
５囚囚は第４図（Ｂ）におけるポリＳｉの堆積前の工程
まで進めた構造である。この上Ｋ ＥＣＲ型プラズマ堆
積ｉ、ＳｊＭＢＥ、 あるいはイオンビームスパッタ
法等の方向性を有する膜堆積法に工っで、基板を比較的
低温に保ってアモルファスＳ１膜６５を堆積して［Ｆ］
）図金得る。シリコンゲートである多結晶Ｓｉ ５９の
段差側壁に堆積したアモルファスＳｉ膜は脆弱ｆｘ膜質
の定めスライドエツチングに工って容易に除去され、平
坦な部分にのみアモルファスＳｉ膜６５が残る。全面に
有機系レジスト６６を塗布し、これを酸素ＲＩＥで平坦
部分のレジスト６６が消滅する程度にエラテンブレ几後
、再度レジスト６７全塗布してシリコソゲ−１５９Ｑパ
タンの反転パタンを６７に形成して（Ｃ）図を得る。こ
こで反転パタン全便用する代わりにレジストをネガから
ポジへ変えてもよい。
アッシングに１ってレジスト６７と６６全除去した後、
熱処理に工ってアモルファス５１６５中の不純物上５５
の中へ拡散してソース錦、ドレイン６９ヲ形成する。ソ
ース、ドレインのレジストパタン７０ヲ形成して０図金
得る。この熱処理に工ってアモルファスＳｉ ６５は多
結晶Ｓ１に変わる。７０ｆｔマスクにして多結晶５ｉ６
５’にエツチングし、層間絶縁１４７１を堆積し、コン
タクトホールを形成後、電極配線７２ ’に形成して■
図金得る。第５図囚〜［Ｆ］の方法は第４図（Ｃ）にお
ける詔のパタン形成を癖けられるため製作技術が容易と
なる。
熱処理に工ってアモルファス５１６５中の不純物上５５
の中へ拡散してソース錦、ドレイン６９ヲ形成する。ソ
ース、ドレインのレジストパタン７０ヲ形成して０図金
得る。この熱処理に工ってアモルファスＳｉ ６５は多
結晶Ｓ１に変わる。７０ｆｔマスクにして多結晶５ｉ６
５’にエツチングし、層間絶縁１４７１を堆積し、コン
タクトホールを形成後、電極配線７２ ’に形成して■
図金得る。第５図囚〜［Ｆ］の方法は第４図（Ｃ）にお
ける詔のパタン形成を癖けられるため製作技術が容易と
なる。
第６図（５）〜■に第５図（５）〜■と同様、方向性の
ある膜堆積法を利用した方法金示す。第６因（５）〜（
ト）の方法は第４図（４）〜（ト）の方法に比べて露光
工程が１回少なくなり工程が簡単ＶＣなる長所をもつが
、ソースドレインのパタンとシリコンゲートのパタンの
形成が各々独立に決定できないという欠点をもつ。第４
図（４）と同様の工程で第６自回を得る。この上に第５
図（４）〜ω）と同様、方向性のある膜堆積法に工って
アモルファス５ｉ７５ヲ堆積して第６図（Ｂ）を得る。
ある膜堆積法を利用した方法金示す。第６因（５）〜（
ト）の方法は第４図（４）〜（ト）の方法に比べて露光
工程が１回少なくなり工程が簡単ＶＣなる長所をもつが
、ソースドレインのパタンとシリコンゲートのパタンの
形成が各々独立に決定できないという欠点をもつ。第４
図（４）と同様の工程で第６自回を得る。この上に第５
図（４）〜ω）と同様、方向性のある膜堆積法に工って
アモルファス５ｉ７５ヲ堆積して第６図（Ｂ）を得る。
シリコンゲート７４の段差側壁に堆積したアモルファス
Ｓｉ膜は脆弱な膜質をもち酸化速度は平坦な領域のアモ
ルファスＳｉ膜エクも非常に大きいため、適当ｆｒ、熱
酸化条件で、平坦な部分に堆積したアモルファスＳｉヲ
わずか酸化するのみで段差側壁のアモルファスＳｌｔ熱
酸化膜７６に変えて（Ｃ）図を得る。この場合、アモル
ファスＳｌは多結晶Ｓｌに変わると同時に、アモルファ
スＳｉ中に導入した不純物が単結晶５ｉｌｌ域邸中へ拡
散し、ソース７７．ドレイン７８が形成されてΩ図を得
る。ノー１ｉｆＪ絶ｆ、＃ＦｉＭ７９゜コンタクトホー
ル、電極配線８０全形成してΩ図を得る。
Ｓｉ膜は脆弱な膜質をもち酸化速度は平坦な領域のアモ
ルファスＳｉ膜エクも非常に大きいため、適当ｆｒ、熱
酸化条件で、平坦な部分に堆積したアモルファスＳｉヲ
わずか酸化するのみで段差側壁のアモルファスＳｌｔ熱
酸化膜７６に変えて（Ｃ）図を得る。この場合、アモル
ファスＳｌは多結晶Ｓｌに変わると同時に、アモルファ
スＳｉ中に導入した不純物が単結晶５ｉｌｌ域邸中へ拡
散し、ソース７７．ドレイン７８が形成されてΩ図を得
る。ノー１ｉｆＪ絶ｆ、＃ＦｉＭ７９゜コンタクトホー
ル、電極配線８０全形成してΩ図を得る。
（発明の効果）
以上説明し文様に、本発明による方法は、多孔質シリコ
ンの酸化膜厚を薄くできるため従来のＦＩＰＯ８技術に
みられたウェハのそりや結晶欠陥を低減でき、又、ゲー
ト幅が大きいトランジスタに対しても特別なパタンを必
散としないという利点をもつ。応用分野としては、高速
度大容量な０ＭＯ８ＬＳＩに適している。
ンの酸化膜厚を薄くできるため従来のＦＩＰＯ８技術に
みられたウェハのそりや結晶欠陥を低減でき、又、ゲー
ト幅が大きいトランジスタに対しても特別なパタンを必
散としないという利点をもつ。応用分野としては、高速
度大容量な０ＭＯ８ＬＳＩに適している。
第１図〜第３図はエピタキシャルＳｉ層を用い比率発明
の半導体装置とその製造方法の実施例、第４（９）〜第
６図はセルファラインコンタクト技術を用いた本発明の
実施例、第７図は従来のＦＩＰＯ８構造の半導体装置、
第８図は従来のラテラルエピタキシャルＳｉ層を用いた
ＦＩＰＯ８の応用例を示す。 １・・・・−・Ｓｉ基板 ２・・・・・・多孔質シリコン酸化膜 ３・・・・・・完全分離されたＳｉ島のチャネルが生成
される領域 ４・・・・・・ゲート酸化膜 ５・・・・・・多結晶Ｓｉゲート ６・・・・・・ソース ７・・・・・・ドレイン ８・・・・・・層間絶縁膜 ９・・・・・・電極配線 １０．１１・・・穴あきパタン ｎ・・・・・・Ｓｉ基板 １３・・・・・・多孔質シリコン酸化膜１４・・・・・
・１３に工ってＳｉ島を形成後、全面にＳｉ層膜を堆積
してレーザーアニール等で全面を単結晶化したＳｉ層 １５・・・・・・選択酸化膜 １６・・・・・・シリコングー） １７・・・・・・ゲート酸化膜 １８・・・・・・完全分離されたＳｉ層１９・・・・・
・ソース又はドレイン 艶・・・・・・層間絶縁膜 ２１・・・・・・電極配線 ２２・・・・・・半導体基板 お・・・・・・多孔質シリコン酸化膜 ２４・・・・・・単結晶領域 ２５・・・・・・２４の上にエピタキシャルＳｉが成長
した単結晶領域 ２６・・・・・・おの上に堆積し几多結晶Ｓｉ膜４・・
・・・・ゲート酸化膜 詔・・・・・・選択酸化膜 四・・・・・・シリコンゲート □□□・・・・・・層間絶＠膜 ３１・・・・・・電極配線 ３２．３３・・・ソース ３４．３５・・・ドレイン 羽・・・・・・単結晶領域 ３９・・・・・・羽以外のＳｉ領域 ４０・・・・・・単結晶領域 ４１・・・・・・４０以外のＳｉ領域 お・・・・・・Ｓｉ基板 ５４・・・・・・多孔質シリコン酸化膜邸・・・・・・
完全分離され７ｔ、 Ｓｉ島５６・・・・・・ゲート酸
化膜 ５７・・・・・・シリコンケート 詔・・・・・・多結晶５ｉ ５９・・・・・・多結晶Ｓｉ 印・・・・・・ソース ６１・・・・・・ドレイン ６２・・・・・・層間絶縁膜 ６３・・・・・・電極配線 刺・・・・・・多結晶Ｓｉの酸化膜 部・・・・・・アモルファスＳｉ膜 ６６・・・・・・レジスト ６７・・・・・・レジスト ６８・・・・・・ソース ６９・・・・・・ドレイン ７０・・・・・・マスク ７１・・・・・・層間絶縁膜 ７２・・・・・・電極配線 ７３・・・・・・ゲート酸化膜 ７４・・・・・・シリコンゲート ７５・・・・・・アモルファスＳｉ膜 ７６・・・・・・熱酸化換 ７７・・・・・・ソース ７８・・・・・・ドレイン ７９・・・・・・層間絶縁膜 （資）・・・・・・電極配線
の半導体装置とその製造方法の実施例、第４（９）〜第
６図はセルファラインコンタクト技術を用いた本発明の
実施例、第７図は従来のＦＩＰＯ８構造の半導体装置、
第８図は従来のラテラルエピタキシャルＳｉ層を用いた
ＦＩＰＯ８の応用例を示す。 １・・・・−・Ｓｉ基板 ２・・・・・・多孔質シリコン酸化膜 ３・・・・・・完全分離されたＳｉ島のチャネルが生成
される領域 ４・・・・・・ゲート酸化膜 ５・・・・・・多結晶Ｓｉゲート ６・・・・・・ソース ７・・・・・・ドレイン ８・・・・・・層間絶縁膜 ９・・・・・・電極配線 １０．１１・・・穴あきパタン ｎ・・・・・・Ｓｉ基板 １３・・・・・・多孔質シリコン酸化膜１４・・・・・
・１３に工ってＳｉ島を形成後、全面にＳｉ層膜を堆積
してレーザーアニール等で全面を単結晶化したＳｉ層 １５・・・・・・選択酸化膜 １６・・・・・・シリコングー） １７・・・・・・ゲート酸化膜 １８・・・・・・完全分離されたＳｉ層１９・・・・・
・ソース又はドレイン 艶・・・・・・層間絶縁膜 ２１・・・・・・電極配線 ２２・・・・・・半導体基板 お・・・・・・多孔質シリコン酸化膜 ２４・・・・・・単結晶領域 ２５・・・・・・２４の上にエピタキシャルＳｉが成長
した単結晶領域 ２６・・・・・・おの上に堆積し几多結晶Ｓｉ膜４・・
・・・・ゲート酸化膜 詔・・・・・・選択酸化膜 四・・・・・・シリコンゲート □□□・・・・・・層間絶＠膜 ３１・・・・・・電極配線 ３２．３３・・・ソース ３４．３５・・・ドレイン 羽・・・・・・単結晶領域 ３９・・・・・・羽以外のＳｉ領域 ４０・・・・・・単結晶領域 ４１・・・・・・４０以外のＳｉ領域 お・・・・・・Ｓｉ基板 ５４・・・・・・多孔質シリコン酸化膜邸・・・・・・
完全分離され７ｔ、 Ｓｉ島５６・・・・・・ゲート酸
化膜 ５７・・・・・・シリコンケート 詔・・・・・・多結晶５ｉ ５９・・・・・・多結晶Ｓｉ 印・・・・・・ソース ６１・・・・・・ドレイン ６２・・・・・・層間絶縁膜 ６３・・・・・・電極配線 刺・・・・・・多結晶Ｓｉの酸化膜 部・・・・・・アモルファスＳｉ膜 ６６・・・・・・レジスト ６７・・・・・・レジスト ６８・・・・・・ソース ６９・・・・・・ドレイン ７０・・・・・・マスク ７１・・・・・・層間絶縁膜 ７２・・・・・・電極配線 ７３・・・・・・ゲート酸化膜 ７４・・・・・・シリコンゲート ７５・・・・・・アモルファスＳｉ膜 ７６・・・・・・熱酸化換 ７７・・・・・・ソース ７８・・・・・・ドレイン ７９・・・・・・層間絶縁膜 （資）・・・・・・電極配線
Claims (4)
- （１）多孔質Ｓｉ酸化膜によつて完全分離されたＳｉ島
を有する半導体基板上にＳｉ薄膜が存在し、少なくとも
該Ｓｉ島に接してその上方に存在する該Ｓｉ薄膜が単結
晶Ｓｉであり、該Ｓｉ島と該単結晶ＳｉとからなるＳｉ
領域にＭＯＳＦＥＴが形成された半導体装置において、
該Ｓｉ島と該単結晶ＳｉとからなるＳｉ領域に該ＭＯＳ
ＦＥＴのゲートに対してセルフアライメントにソースお
よびドレインが配置され、ゲート長方向の該Ｓｉ島の長
さが、ゲート長と、該Ｓｉ島に対するゲートの合わせ精
度の寸法とを加えた長さに設定されていることを特徴と
する半導体装置。 - （２）多孔質シリコン酸化膜によつて完全分離されたＳ
ｉ島にＭＯＳＦＥＴが形成された半導体装置において、
ゲート長方向の該Ｓｉ島の長さが、ゲート長と、該Ｓｉ
島に対するゲートの合わせ精度の寸法と、該Ｓｉ島内に
ゲートに対してセルフアライメントに配置されているソ
ースおよびドレインへの各々の取り出し電極のコンタク
トの長さを加えた長さに設定されていることを特徴とす
る半導体装置。 - （３）多孔質シリコン酸化膜によつて半導体基板から完
全分離されたＳｉ島を形成する工程と、該Ｓｉ島上にゲ
ート酸化膜を形成する工程と、該Ｓｉ島り幅より小さい
ゲート長をもつゲート電極を該Ｓｉ島内に設ける工程と
、このゲート電極で覆われていない該Ｓｉ島の領域を露
出させ、Ｓｉ薄膜を堆積する工程と、該Ｓｉ薄膜をパタ
ン形成し取り出し電極とすると同時に、該Ｓｉ薄膜中に
導入した不純物を該Ｓｉ島内に拡散させてソースドレイ
ンを形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - （４）多孔質シリコン酸化膜によつて半導体基板から完
全分離されたＳｉ島を形成する工程と、該半導体基板上
にＳｉ薄膜を堆積する工程と、少なくとも該Ｓｉ島に接
触してその上方に堆積されたＳｉ薄膜の領域を単結晶化
する工程と、該Ｓｉ薄膜内の該単結晶化領域にゲート酸
化膜を形成する工程と、該単結晶化領域の幅よりも小さ
いゲート長をもつゲート電極を該単結晶化領域内に設け
る工程と、このゲート電極とセルフアライメントでソー
ス、ドレインを該単結晶化領域内に形成する工程とを具
備し、ソースドレインの接合面を該単結晶化領域内に設
けることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21515584A JPS6194367A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21515584A JPS6194367A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194367A true JPS6194367A (ja) | 1986-05-13 |
| JPH0546706B2 JPH0546706B2 (ja) | 1993-07-14 |
Family
ID=16667572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21515584A Granted JPS6194367A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412240A (en) * | 1992-01-31 | 1995-05-02 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US5434441A (en) * | 1992-01-31 | 1995-07-18 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US6358815B2 (en) | 1999-04-26 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317286A (en) * | 1976-07-31 | 1978-02-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS57113252A (en) * | 1980-12-29 | 1982-07-14 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS57167677A (en) * | 1981-03-31 | 1982-10-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1984
- 1984-10-16 JP JP21515584A patent/JPS6194367A/ja active Granted
Patent Citations (3)
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| US6358815B2 (en) | 1999-04-26 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546706B2 (ja) | 1993-07-14 |
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