JPS6265426A - 半導体への溝又は穴あけ方法 - Google Patents
半導体への溝又は穴あけ方法Info
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- JPS6265426A JPS6265426A JP20422685A JP20422685A JPS6265426A JP S6265426 A JPS6265426 A JP S6265426A JP 20422685 A JP20422685 A JP 20422685A JP 20422685 A JP20422685 A JP 20422685A JP S6265426 A JPS6265426 A JP S6265426A
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- hole
- film
- substrate
- holes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体基板に微小の溝又は穴をあけるための技
術に関する。
術に関する。
半導体集積回路装置(IC)において、素子分離(アイ
ソレーション)を行うために素子分離領域となるべき部
分を削って溝(V溝とも称す)を形成したのち、この溝
の大部分を多結晶Siで埋める方法は、在来の接合分離
法に比べて分離領域なせま(とることができ、しかも、
寄生トランジスタやサイリスタの発生を防ぐことができ
る新しい素子分離法として注目されている。
ソレーション)を行うために素子分離領域となるべき部
分を削って溝(V溝とも称す)を形成したのち、この溝
の大部分を多結晶Siで埋める方法は、在来の接合分離
法に比べて分離領域なせま(とることができ、しかも、
寄生トランジスタやサイリスタの発生を防ぐことができ
る新しい素子分離法として注目されている。
このような素子分離を行うためのV@をあり゛る方法と
しては特開昭57−60851号公報【記載されたリン
グラフィ法があり、これは、ホトレジストパターンをマ
スクとし、Sin、又はS10゜と5isN、とを1ね
た膜をエツチングし、この5int等をマスクとして、
シリコンSi半導体基板なCC−e、 + Oxのエツ
チングガスな用いたスパッタエツチングたとえばリアク
ティブ・イオン・エツチング(RIEとも言う)を用い
てエツチングする。
しては特開昭57−60851号公報【記載されたリン
グラフィ法があり、これは、ホトレジストパターンをマ
スクとし、Sin、又はS10゜と5isN、とを1ね
た膜をエツチングし、この5int等をマスクとして、
シリコンSi半導体基板なCC−e、 + Oxのエツ
チングガスな用いたスパッタエツチングたとえばリアク
ティブ・イオン・エツチング(RIEとも言う)を用い
てエツチングする。
この方法によればホトレジストパターンの寸法とほぼ同
じ幅の溝をSi基板に形成することができろ。溝幅は元
リングラフィの場合、1〜1.2μmが限界である。
じ幅の溝をSi基板に形成することができろ。溝幅は元
リングラフィの場合、1〜1.2μmが限界である。
しかし、これよりさらに微細な溝を形成しようとすると
、すなわち、分離領域の微細化を達成しようとすると、
溝幅がリングラフィの解像限界以下になって溝形成が不
可能であるとされてい1こ。
、すなわち、分離領域の微細化を達成しようとすると、
溝幅がリングラフィの解像限界以下になって溝形成が不
可能であるとされてい1こ。
本発明は上記した問題を克服するためになされたもので
ある。丁なわち、本発明の一つの目的はりソグラフィ解
像限界以下(サブミクロン)の微細な溝ないし穴を81
基板に形成することのできろ技術を提供1ろことにある
。
ある。丁なわち、本発明の一つの目的はりソグラフィ解
像限界以下(サブミクロン)の微細な溝ないし穴を81
基板に形成することのできろ技術を提供1ろことにある
。
本発明はさらに高集積されたIC,LSIを製造する技
術を得ることにある。
術を得ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
本願において開示されろ発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、Si半導体基体の工面表面に微細な溝又は穴
をあけるにあたって、基体表面上にエッチマスク用にS
in、等からなる被膜を形成し、ホトレジストマスクを
用いてこの被膜に溝又は穴をあけ、この溝又は穴の内面
にステップカバレジの良好な絶縁膜例えば高温低圧成長
法による化学気相成長(CVD)Sin、膜を生成する
ことにより、上記溝又は穴の幅(径)を七の膜厚分だけ
縮小したのち、この縮小された溝又は穴をエツチングマ
スクとしてその溝又は大王の被エツチング物となる半導
体基体主面エツチングするものである。これによって、
基体に形成されろ溝又は穴の1Ila(径)は半導体基
体上のSin、膜に形成した溝又は穴の幅(径)より上
記CvD−8iO1膜の厚さ分だけ縮小された@(径)
となり、リソグラフィの解像限界以下の極2微細寸法の
溝又は穴を形成することができ、本発明の目的を達成で
きろ。
をあけるにあたって、基体表面上にエッチマスク用にS
in、等からなる被膜を形成し、ホトレジストマスクを
用いてこの被膜に溝又は穴をあけ、この溝又は穴の内面
にステップカバレジの良好な絶縁膜例えば高温低圧成長
法による化学気相成長(CVD)Sin、膜を生成する
ことにより、上記溝又は穴の幅(径)を七の膜厚分だけ
縮小したのち、この縮小された溝又は穴をエツチングマ
スクとしてその溝又は大王の被エツチング物となる半導
体基体主面エツチングするものである。これによって、
基体に形成されろ溝又は穴の1Ila(径)は半導体基
体上のSin、膜に形成した溝又は穴の幅(径)より上
記CvD−8iO1膜の厚さ分だけ縮小された@(径)
となり、リソグラフィの解像限界以下の極2微細寸法の
溝又は穴を形成することができ、本発明の目的を達成で
きろ。
第1図乃至第6図は本発明の一実施例を示すものであっ
て、Si基板にリングラフィの解像限界以下の微小な溝
(穴)を形成するプロセスの工程断面図である。以下各
工程に七って説明する。
て、Si基板にリングラフィの解像限界以下の微小な溝
(穴)を形成するプロセスの工程断面図である。以下各
工程に七って説明する。
(11Si基体1の表面熱酸化を行って薄い(1000
A程度)のSin、膜2を生成し、その上にCVD・S
how膜鬼を形成し、エツチングマスク用の被膜となる
厚い(6500A)の5int膜3を形成する。
A程度)のSin、膜2を生成し、その上にCVD・S
how膜鬼を形成し、エツチングマスク用の被膜となる
厚い(6500A)の5int膜3を形成する。
この5ins膜はたとえば700℃の高温、1〜数To
rrの低圧で気相中に化学的に反応により生成したSi
n、を基板上に成長(デポジット)jることにより形成
するもので、この後に加熱することになりデンシファイ
(ち密化)する。(第1図)(2)ホトレジストを塗布
、メタルマスクを通して部分露光することによりホトレ
ジストマスク4を形成し、このマスク4を用いてSin
、膜3のパターニングを行う。このパターニングはCH
F、ガスを使用したりアクティブ・イオン・エツチング
(RIE)法によるリングラフィエツチングを行うもの
で、Sin、膜4にたとえば径1μmの溝(穴)をあけ
る。(第2図) (3)基板全面に前記の如きCVD法によるSIO!膜
6をさらにデポジットする。このSio、膜6は厚t、
、−CVD −SiO,に3の上面m分テd、−200
OA。
rrの低圧で気相中に化学的に反応により生成したSi
n、を基板上に成長(デポジット)jることにより形成
するもので、この後に加熱することになりデンシファイ
(ち密化)する。(第1図)(2)ホトレジストを塗布
、メタルマスクを通して部分露光することによりホトレ
ジストマスク4を形成し、このマスク4を用いてSin
、膜3のパターニングを行う。このパターニングはCH
F、ガスを使用したりアクティブ・イオン・エツチング
(RIE)法によるリングラフィエツチングを行うもの
で、Sin、膜4にたとえば径1μmの溝(穴)をあけ
る。(第2図) (3)基板全面に前記の如きCVD法によるSIO!膜
6をさらにデポジットする。このSio、膜6は厚t、
、−CVD −SiO,に3の上面m分テd、−200
OA。
溝(穴)の側面部分でd、−120OA、溝の底部でd
、−1400A程度となる。(第3図)(4)エツチン
グガスがCHF、のRIE法によりCV D−8iOt
膜6を全面的にエッチする。これにより、上面及び溝(
穴)の底面部分のCVI)SiO。
、−1400A程度となる。(第3図)(4)エツチン
グガスがCHF、のRIE法によりCV D−8iOt
膜6を全面的にエッチする。これにより、上面及び溝(
穴)の底面部分のCVI)SiO。
膜6がエッチされ、溝(穴)の側面部分でCVD・Si
n、膜6が残り、溝(穴)の内径は0.7μm〜0.8
μm程度に縮小されろ。(第4図)(5)上記CVD−
8iO3膜(3,6)をマスクにSi基板のエツチング
(cci、 +Q、等によるSiのRIE法を利用する
。)を行うことにより、0.7μm〜0.8μmの幅の
溝(穴)7があけられる。(第5図) (6)形成された溝(穴)7の内面を酸化して薄い5i
Oy膜8を形成し、その上面にプラズマCVD法により
ナイトライド(S+sN*)膜9を形成し、さらにこの
溝内に気相より生成したポリS r 10を埋めこむよ
うに堆積させたのち土部を酸化して形成したSin、膜
11で溝7上をおおい、素子分離領域(アイソレージコ
ン)が完成する。(第6図) 〔効 果〕 以上実施例で述べたように、本発明によれば、リソグラ
フィにより形成した5LOfマスク3の溝(穴)にCV
D−3iO,膜6をさらに被覆することによりCV D
−8iOt厚さの2倍分だけエツチングマスクとなる溝
(穴)の径を縮小することができ、リソグラフィ解像限
界以下の微細なSiの溝(穴)をあけることが可能とな
る。
n、膜6が残り、溝(穴)の内径は0.7μm〜0.8
μm程度に縮小されろ。(第4図)(5)上記CVD−
8iO3膜(3,6)をマスクにSi基板のエツチング
(cci、 +Q、等によるSiのRIE法を利用する
。)を行うことにより、0.7μm〜0.8μmの幅の
溝(穴)7があけられる。(第5図) (6)形成された溝(穴)7の内面を酸化して薄い5i
Oy膜8を形成し、その上面にプラズマCVD法により
ナイトライド(S+sN*)膜9を形成し、さらにこの
溝内に気相より生成したポリS r 10を埋めこむよ
うに堆積させたのち土部を酸化して形成したSin、膜
11で溝7上をおおい、素子分離領域(アイソレージコ
ン)が完成する。(第6図) 〔効 果〕 以上実施例で述べたように、本発明によれば、リソグラ
フィにより形成した5LOfマスク3の溝(穴)にCV
D−3iO,膜6をさらに被覆することによりCV D
−8iOt厚さの2倍分だけエツチングマスクとなる溝
(穴)の径を縮小することができ、リソグラフィ解像限
界以下の微細なSiの溝(穴)をあけることが可能とな
る。
このことにより、極めて狭い寸法の素子分離領域をつく
ることができ、これによって分離されたIC,LSIの
高集積化がさらに向上することができる。
ることができ、これによって分離されたIC,LSIの
高集積化がさらに向上することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明し1こが、本発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
具体的に説明し1こが、本発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
たとえば、基体1にあけた溝7の底面にP型導電不純物
をイオン注入してチャンネルストッパ層を形成して、寄
生素子の発生をさらに防止する様にしても良い。
をイオン注入してチャンネルストッパ層を形成して、寄
生素子の発生をさらに防止する様にしても良い。
本発明はバイポーラメモリICのV溝分離技術に適用し
た場合、最も効果がある。本発明は81LSI全般に応
用することかできる。
た場合、最も効果がある。本発明は81LSI全般に応
用することかできる。
第1図乃至第6図は本発明の一実施例を示すV溝形成プ
ロセスの工程断面図である。 1・・・Si基体、2・・・う丁いSiQ、膜、3・・
・厚いCVD−8iOtAI、4・・・ホトレジスト・
マスク、5・#(穴)、6 ・・・薄イCV D−8i
Ot 膜、7・・・Si基体にあけた溝(穴)0 第 1 図 第 2 図 第 3 図 第 4 図 第 5 図 第 6 図
ロセスの工程断面図である。 1・・・Si基体、2・・・う丁いSiQ、膜、3・・
・厚いCVD−8iOtAI、4・・・ホトレジスト・
マスク、5・#(穴)、6 ・・・薄イCV D−8i
Ot 膜、7・・・Si基体にあけた溝(穴)0 第 1 図 第 2 図 第 3 図 第 4 図 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、半導体基体表面に溝又は穴をあけるにあたって、基
体表面上に生成した基体と異なる物質の被膜に溝又は穴
をあけ、この被膜の溝又は穴の内面に上記基体と異なる
物質に対し付着性のよい物質からなる被覆を生成するこ
とにより上記溝又は穴の幅又は径を縮小した後、この縮
小した溝又は穴のパターンをマスクにして半導体基体を
エッチングすることにより、溝又は穴をあけることを特
徴とする半導体への溝又は穴あけ方法。 2、上記半導体基体はシリコンであり、上記基体と異な
る物質はシリコン酸化物であるとともに上記付着性のよ
い物質は高温低圧成長法によるシリコン酸化物である特
許請求の範囲第1項に記載の半導体への溝又は穴あけ方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20422685A JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20422685A JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6265426A true JPS6265426A (ja) | 1987-03-24 |
Family
ID=16486926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20422685A Pending JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6265426A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
JPH02180016A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-18 JP JP20422685A patent/JPS6265426A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
JPH02180016A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 半導体装置の製造方法 |
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