JPS6265426A - 半導体への溝又は穴あけ方法 - Google Patents
半導体への溝又は穴あけ方法Info
- Publication number
- JPS6265426A JPS6265426A JP20422685A JP20422685A JPS6265426A JP S6265426 A JPS6265426 A JP S6265426A JP 20422685 A JP20422685 A JP 20422685A JP 20422685 A JP20422685 A JP 20422685A JP S6265426 A JPS6265426 A JP S6265426A
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- Japan
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- groove
- hole
- film
- substrate
- holes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体基板に微小の溝又は穴をあけるための技
術に関する。
術に関する。
半導体集積回路装置（ＩＣ）において、素子分離（アイ
ソレーション）を行うために素子分離領域となるべき部
分を削って溝（Ｖ溝とも称す）を形成したのち、この溝
の大部分を多結晶Ｓｉで埋める方法は、在来の接合分離
法に比べて分離領域なせま（とることができ、しかも、
寄生トランジスタやサイリスタの発生を防ぐことができ
る新しい素子分離法として注目されている。
ソレーション）を行うために素子分離領域となるべき部
分を削って溝（Ｖ溝とも称す）を形成したのち、この溝
の大部分を多結晶Ｓｉで埋める方法は、在来の接合分離
法に比べて分離領域なせま（とることができ、しかも、
寄生トランジスタやサイリスタの発生を防ぐことができ
る新しい素子分離法として注目されている。
このような素子分離を行うためのＶ＠をあり゛る方法と
しては特開昭５７−６０８５１号公報【記載されたリン
グラフィ法があり、これは、ホトレジストパターンをマ
スクとし、Ｓｉｎ、又はＳ１０゜と５ｉｓＮ、とを１ね
た膜をエツチングし、この５ｉｎｔ等をマスクとして、
シリコンＳｉ半導体基板なＣＣ−ｅ、 ＋ Ｏｘのエツ
チングガスな用いたスパッタエツチングたとえばリアク
ティブ・イオン・エツチング（ＲＩＥとも言う）を用い
てエツチングする。
しては特開昭５７−６０８５１号公報【記載されたリン
グラフィ法があり、これは、ホトレジストパターンをマ
スクとし、Ｓｉｎ、又はＳ１０゜と５ｉｓＮ、とを１ね
た膜をエツチングし、この５ｉｎｔ等をマスクとして、
シリコンＳｉ半導体基板なＣＣ−ｅ、 ＋ Ｏｘのエツ
チングガスな用いたスパッタエツチングたとえばリアク
ティブ・イオン・エツチング（ＲＩＥとも言う）を用い
てエツチングする。
この方法によればホトレジストパターンの寸法とほぼ同
じ幅の溝をＳｉ基板に形成することができろ。溝幅は元
リングラフィの場合、１〜１．２μｍが限界である。
じ幅の溝をＳｉ基板に形成することができろ。溝幅は元
リングラフィの場合、１〜１．２μｍが限界である。
しかし、これよりさらに微細な溝を形成しようとすると
、すなわち、分離領域の微細化を達成しようとすると、
溝幅がリングラフィの解像限界以下になって溝形成が不
可能であるとされてい１こ。
、すなわち、分離領域の微細化を達成しようとすると、
溝幅がリングラフィの解像限界以下になって溝形成が不
可能であるとされてい１こ。
本発明は上記した問題を克服するためになされたもので
ある。丁なわち、本発明の一つの目的はりソグラフィ解
像限界以下（サブミクロン）の微細な溝ないし穴を８１
基板に形成することのできろ技術を提供１ろことにある
。
ある。丁なわち、本発明の一つの目的はりソグラフィ解
像限界以下（サブミクロン）の微細な溝ないし穴を８１
基板に形成することのできろ技術を提供１ろことにある
。
本発明はさらに高集積されたＩＣ，ＬＳＩを製造する技
術を得ることにある。
術を得ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
本願において開示されろ発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、Ｓｉ半導体基体の工面表面に微細な溝又は穴
をあけるにあたって、基体表面上にエッチマスク用にＳ
ｉｎ、等からなる被膜を形成し、ホトレジストマスクを
用いてこの被膜に溝又は穴をあけ、この溝又は穴の内面
にステップカバレジの良好な絶縁膜例えば高温低圧成長
法による化学気相成長（ＣＶＤ）Ｓｉｎ、膜を生成する
ことにより、上記溝又は穴の幅（径）を七の膜厚分だけ
縮小したのち、この縮小された溝又は穴をエツチングマ
スクとしてその溝又は大王の被エツチング物となる半導
体基体主面エツチングするものである。これによって、
基体に形成されろ溝又は穴の１Ｉｌａ（径）は半導体基
体上のＳｉｎ、膜に形成した溝又は穴の幅（径）より上
記ＣｖＤ−８ｉＯ１膜の厚さ分だけ縮小された＠（径）
となり、リソグラフィの解像限界以下の極２微細寸法の
溝又は穴を形成することができ、本発明の目的を達成で
きろ。
をあけるにあたって、基体表面上にエッチマスク用にＳ
ｉｎ、等からなる被膜を形成し、ホトレジストマスクを
用いてこの被膜に溝又は穴をあけ、この溝又は穴の内面
にステップカバレジの良好な絶縁膜例えば高温低圧成長
法による化学気相成長（ＣＶＤ）Ｓｉｎ、膜を生成する
ことにより、上記溝又は穴の幅（径）を七の膜厚分だけ
縮小したのち、この縮小された溝又は穴をエツチングマ
スクとしてその溝又は大王の被エツチング物となる半導
体基体主面エツチングするものである。これによって、
基体に形成されろ溝又は穴の１Ｉｌａ（径）は半導体基
体上のＳｉｎ、膜に形成した溝又は穴の幅（径）より上
記ＣｖＤ−８ｉＯ１膜の厚さ分だけ縮小された＠（径）
となり、リソグラフィの解像限界以下の極２微細寸法の
溝又は穴を形成することができ、本発明の目的を達成で
きろ。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、Ｓｉ基板にリングラフィの解像限界以下の微小な溝
（穴）を形成するプロセスの工程断面図である。以下各
工程に七って説明する。
て、Ｓｉ基板にリングラフィの解像限界以下の微小な溝
（穴）を形成するプロセスの工程断面図である。以下各
工程に七って説明する。
（１１Ｓｉ基体１の表面熱酸化を行って薄い（１０００
Ａ程度）のＳｉｎ、膜２を生成し、その上にＣＶＤ・Ｓ
ｈｏｗ膜鬼を形成し、エツチングマスク用の被膜となる
厚い（６５００Ａ）の５ｉｎｔ膜３を形成する。
Ａ程度）のＳｉｎ、膜２を生成し、その上にＣＶＤ・Ｓ
ｈｏｗ膜鬼を形成し、エツチングマスク用の被膜となる
厚い（６５００Ａ）の５ｉｎｔ膜３を形成する。
この５ｉｎｓ膜はたとえば７００℃の高温、１〜数Ｔｏ
ｒｒの低圧で気相中に化学的に反応により生成したＳｉ
ｎ、を基板上に成長（デポジット）ｊることにより形成
するもので、この後に加熱することになりデンシファイ
（ち密化）する。（第１図）（２）ホトレジストを塗布
、メタルマスクを通して部分露光することによりホトレ
ジストマスク４を形成し、このマスク４を用いてＳｉｎ
、膜３のパターニングを行う。このパターニングはＣＨ
Ｆ、ガスを使用したりアクティブ・イオン・エツチング
（ＲＩＥ）法によるリングラフィエツチングを行うもの
で、Ｓｉｎ、膜４にたとえば径１μｍの溝（穴）をあけ
る。（第２図） （３）基板全面に前記の如きＣＶＤ法によるＳＩＯ！膜
６をさらにデポジットする。このＳｉｏ、膜６は厚ｔ、
、−ＣＶＤ −ＳｉＯ，に３の上面ｍ分テｄ、−２００
ＯＡ。
ｒｒの低圧で気相中に化学的に反応により生成したＳｉ
ｎ、を基板上に成長（デポジット）ｊることにより形成
するもので、この後に加熱することになりデンシファイ
（ち密化）する。（第１図）（２）ホトレジストを塗布
、メタルマスクを通して部分露光することによりホトレ
ジストマスク４を形成し、このマスク４を用いてＳｉｎ
、膜３のパターニングを行う。このパターニングはＣＨ
Ｆ、ガスを使用したりアクティブ・イオン・エツチング
（ＲＩＥ）法によるリングラフィエツチングを行うもの
で、Ｓｉｎ、膜４にたとえば径１μｍの溝（穴）をあけ
る。（第２図） （３）基板全面に前記の如きＣＶＤ法によるＳＩＯ！膜
６をさらにデポジットする。このＳｉｏ、膜６は厚ｔ、
、−ＣＶＤ −ＳｉＯ，に３の上面ｍ分テｄ、−２００
ＯＡ。
溝（穴）の側面部分でｄ、−１２０ＯＡ、溝の底部でｄ
、−１４００Ａ程度となる。（第３図）（４）エツチン
グガスがＣＨＦ、のＲＩＥ法によりＣＶ Ｄ−８ｉＯｔ
膜６を全面的にエッチする。これにより、上面及び溝（
穴）の底面部分のＣＶＩ）ＳｉＯ。
、−１４００Ａ程度となる。（第３図）（４）エツチン
グガスがＣＨＦ、のＲＩＥ法によりＣＶ Ｄ−８ｉＯｔ
膜６を全面的にエッチする。これにより、上面及び溝（
穴）の底面部分のＣＶＩ）ＳｉＯ。
膜６がエッチされ、溝（穴）の側面部分でＣＶＤ・Ｓｉ
ｎ、膜６が残り、溝（穴）の内径は０．７μｍ〜０．８
μｍ程度に縮小されろ。（第４図）（５）上記ＣＶＤ−
８ｉＯ３膜（３，６）をマスクにＳｉ基板のエツチング
（ｃｃｉ、 ＋Ｑ、等によるＳｉのＲＩＥ法を利用する
。）を行うことにより、０．７μｍ〜０．８μｍの幅の
溝（穴）７があけられる。（第５図） （６）形成された溝（穴）７の内面を酸化して薄い５ｉ
Ｏｙ膜８を形成し、その上面にプラズマＣＶＤ法により
ナイトライド（Ｓ＋ｓＮ＊）膜９を形成し、さらにこの
溝内に気相より生成したポリＳ ｒ １０を埋めこむよ
うに堆積させたのち土部を酸化して形成したＳｉｎ、膜
１１で溝７上をおおい、素子分離領域（アイソレージコ
ン）が完成する。（第６図） 〔効 果〕 以上実施例で述べたように、本発明によれば、リソグラ
フィにより形成した５ＬＯｆマスク３の溝（穴）にＣＶ
Ｄ−３ｉＯ，膜６をさらに被覆することによりＣＶ Ｄ
−８ｉＯｔ厚さの２倍分だけエツチングマスクとなる溝
（穴）の径を縮小することができ、リソグラフィ解像限
界以下の微細なＳｉの溝（穴）をあけることが可能とな
る。
ｎ、膜６が残り、溝（穴）の内径は０．７μｍ〜０．８
μｍ程度に縮小されろ。（第４図）（５）上記ＣＶＤ−
８ｉＯ３膜（３，６）をマスクにＳｉ基板のエツチング
（ｃｃｉ、 ＋Ｑ、等によるＳｉのＲＩＥ法を利用する
。）を行うことにより、０．７μｍ〜０．８μｍの幅の
溝（穴）７があけられる。（第５図） （６）形成された溝（穴）７の内面を酸化して薄い５ｉ
Ｏｙ膜８を形成し、その上面にプラズマＣＶＤ法により
ナイトライド（Ｓ＋ｓＮ＊）膜９を形成し、さらにこの
溝内に気相より生成したポリＳ ｒ １０を埋めこむよ
うに堆積させたのち土部を酸化して形成したＳｉｎ、膜
１１で溝７上をおおい、素子分離領域（アイソレージコ
ン）が完成する。（第６図） 〔効 果〕 以上実施例で述べたように、本発明によれば、リソグラ
フィにより形成した５ＬＯｆマスク３の溝（穴）にＣＶ
Ｄ−３ｉＯ，膜６をさらに被覆することによりＣＶ Ｄ
−８ｉＯｔ厚さの２倍分だけエツチングマスクとなる溝
（穴）の径を縮小することができ、リソグラフィ解像限
界以下の微細なＳｉの溝（穴）をあけることが可能とな
る。
このことにより、極めて狭い寸法の素子分離領域をつく
ることができ、これによって分離されたＩＣ，ＬＳＩの
高集積化がさらに向上することができる。
ることができ、これによって分離されたＩＣ，ＬＳＩの
高集積化がさらに向上することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明し１こが、本発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
具体的に説明し１こが、本発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能である。
たとえば、基体１にあけた溝７の底面にＰ型導電不純物
をイオン注入してチャンネルストッパ層を形成して、寄
生素子の発生をさらに防止する様にしても良い。
をイオン注入してチャンネルストッパ層を形成して、寄
生素子の発生をさらに防止する様にしても良い。
本発明はバイポーラメモリＩＣのＶ溝分離技術に適用し
た場合、最も効果がある。本発明は８１ＬＳＩ全般に応
用することかできる。
た場合、最も効果がある。本発明は８１ＬＳＩ全般に応
用することかできる。
第１図乃至第６図は本発明の一実施例を示すＶ溝形成プ
ロセスの工程断面図である。 １・・・Ｓｉ基体、２・・・う丁いＳｉＱ、膜、３・・
・厚いＣＶＤ−８ｉＯｔＡＩ、４・・・ホトレジスト・
マスク、５・＃（穴）、６ ・・・薄イＣＶ Ｄ−８ｉ
Ｏｔ 膜、７・・・Ｓｉ基体にあけた溝（穴）０ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
ロセスの工程断面図である。 １・・・Ｓｉ基体、２・・・う丁いＳｉＱ、膜、３・・
・厚いＣＶＤ−８ｉＯｔＡＩ、４・・・ホトレジスト・
マスク、５・＃（穴）、６ ・・・薄イＣＶ Ｄ−８ｉ
Ｏｔ 膜、７・・・Ｓｉ基体にあけた溝（穴）０ 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体表面に溝又は穴をあけるにあたって、基
体表面上に生成した基体と異なる物質の被膜に溝又は穴
をあけ、この被膜の溝又は穴の内面に上記基体と異なる
物質に対し付着性のよい物質からなる被覆を生成するこ
とにより上記溝又は穴の幅又は径を縮小した後、この縮
小した溝又は穴のパターンをマスクにして半導体基体を
エッチングすることにより、溝又は穴をあけることを特
徴とする半導体への溝又は穴あけ方法。 ２、上記半導体基体はシリコンであり、上記基体と異な
る物質はシリコン酸化物であるとともに上記付着性のよ
い物質は高温低圧成長法によるシリコン酸化物である特
許請求の範囲第１項に記載の半導体への溝又は穴あけ方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20422685A JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20422685A JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265426A true JPS6265426A (ja) | 1987-03-24 |
Family
ID=16486926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20422685A Pending JPS6265426A (ja) | 1985-09-18 | 1985-09-18 | 半導体への溝又は穴あけ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH02180016A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-18 JP JP20422685A patent/JPS6265426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH02180016A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 半導体装置の製造方法 |
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