KR930009595B1 - 반도체집적회로장치의 제조방법 - Google Patents
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Abstract
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Description
제 1 도는 본 발명에 의한 반도체집적회로장치의 제조방법에 의해 얻어진 반도체집적회로장치의 일례를 도시한 단면도.
제 2a 도는 내지 제 2i 도는 본 발명의 제 1 실시예의 방법에 의한 반도체 집적회로장치를 제조하는 공정을 설명하는 단면도.
제 3a 도는 내지 제 3i 도는 본 발명의 제 2 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
제 4a 도는 내지 제 4i 도는 본 발명의 제 3 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
제 5a 도는 내지 제 5d 도는 본 발명의 제 4 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
제 6a 도는 내지 제 6d 도는 본 발명의 제 5 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
제 7a 도는 내지 제 7d 도는 본 발명의 제 6 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
제 8a 도는 내지 제 8d 도는 본 발명의 제 7 실시예의 방법에 의한 반도체집적회로장치를 제조하는 공정을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
(1) : InP기판 (2) : n형층
(3) : i형층 (14)(112) : p형층
(5) : PIN-PD(형성예정)영역 (6),(12),(19) : 선택성장마스크
(16a),(17a),(20),(21) : 에칭마스크 (7) : 서브콜렉터층
(8) : 콜렉트층 (9) : 베이스층
(10) : 이미터층 (11) : HBT(형성예정)영역
(13) : 능동층 (14) : 전자공여층
(15) : HEMT(형성예정)영역 (16)(105)PIN-PD형 결정
(17) : HBT용 결정 (18) : HEMT용 결정
(22) : p형 전극 (23) : n형전극
(24) : 소스전극 (25) : 드레인전극
(26) : 게이트전극 (27) : 이미터전극
(28) : 베이스전극 (29) : 콜렉터전극
(30) : 불필요영역
본 발명은 기본소자로서 광소자와 전자소자가 집적되어 광섬유통신 등에 사용되는 광전자반도체집적회로를 형성하는 반도체집적회로장치의 제조방법에 관한 것이다.
광섬유통신용의 수신전단(前端)으로서는, 수광소자로서의 핀포토다이오드(PIN-PD)와 전자소자로서의 전계효과트랜지스터(FET)를 기판상에 집적함으로써 얻어진 구조가 알려져 있다.
다른 종래의 구조로서는, PIN-PD와 FET가 InP기판상에 모놀리식으로 형성된 것도 알려져 있다.
기판상에 수광소자와 전자소자를 형성한 구조는 기판상에 각 소자를 납땜함으로써 형성되어 있으므로, 이 구조의 신뢰성은 모놀리식 구조보다 나쁘고, 이 하이브리드형 구조는 대량생산에 부적합하다.
상기 기술한 종래의 모놀리식구조는 쌍극트랜지스터를 구비하고 있지 않다. 광섬유통신용의 수신전단은, 그의 초기신호증폭단계에 있어서는 입력임피던스가 높은 산탄 잡음이 낮은 FET가 바람직하며, 그 후속 단계에서는 상호 콘덕턴스가 큰 쌍극 트랜지스터가 바람직하다. 따라서 PIN-PD, FET 및 쌍극 트랜지스터가 동일한 기판상에 형성된 모놀리식 반도체 집적회로에 대한 요구가 강하게 일고있지만, 그러한 반도체 집적회로는 아직 개발되지 않고 있다.
본 발명의 주목적은 동일한 반도체 기판상에 PIN-PD, FET 및 쌍극 트랜지스터가 모놀리식으로 형성된 반도체집적회로장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 화합물반도체기판상에 제 1 에피텍셜결정을 성장시키고, 이 제 1 에피텍셜결정의 불필요한 영역을 제거하여 잔여부위를 형성하고, 이 잔여 부위를 선택성장마스크로 피복하는 제 1 공정과, 노출된 기판부위상에 제 2 에픽셜결정을 성장시키고, 이 제 2 에피텍셜결정의 불필요한 영역을 제거하여 제 2 에피텍셜결정의 잔여부위를 형성하고, 이 제 2 에피텍셜결정의 잔여부위를 선택성장마스크로 피복하는 제 2 공정과, 노출된 기판부위상에 제 3 에피텍셜 결정을 성장시키고, 이 제 3 에피텍셜결정의 불필요한 영역을 제거하는 제 3 공정으로 구성되고, 상기 제 1 내지 제 3 에피텍셜결정은 PIN-PD용 결정, 헤테로접합 쌍극 트랜지스터용 결정 및 고전자이동도 트랜지스터용 결정중의 어느 하나를 형성하고 또, 이들은 서로 상이한 것을 특징으로 하는 반도체집적회로장치의 제조공정을 제공하는데 있다.
본 발명은 이하의 상세한 설명 및 단지 예시의 목적으로 주어지는 첨부도면에 의해 충분히 이해될 것이며, 이것으로 본 발명이 한정되는 것으로 생각해서는 안된다.
또한 본 발명의 용융범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 정신과 범위내에서의 다양한 변화와 변형은 상세한 설명으로부터 당업자에 명백하게 될 것이므로, 본 발명의 바람직한 실시예를 나타내는 이하의 상세한 설명과 특정에는 단지 예시로서 주어져 있다는 것을 알 필요가 있다.
이하, 본 발명의 바람직한 실시예를, 첨부도면을 참조하면서 상세히 설명한다. 제 1 도는 본 발명에 의한 반도체집적회로장치의 제조방법으로 제조된 반도체집적회로장치의 일례의 단면구조를 도시한 것이다. 제 1 도에 도시한 바와 같이, PIN-PD(16), FET종류의 하나인 전자이동도 트랜지스터(HEMT)(18) 및 헤테로접합 쌍극 트랜지스터(HBT)(17)용의 에피텍셜결정이 인듐포스파이드(InP)기판(1)상에 모놀리식으로 형성되어 있다. PIN-PD(16), HEMT(18) 및 HBT(17)용의 에피텍셜 결정은 각각 반도체층(2),(3),(4), 반도체층(13),(14) 및 반도체층(7),(8),(9),(10)으로 구성되어 있다. 또한 제 1 도에 도시한 바와같이 PIN-PD(16)용의 전극(22),(23)은 반도체층(4),(2)상에 형성되고, HEMT(18)용의 전극(24),(25),(26)은 반도체층(14)상에 형성되고, 전극(27),(28),(29)은 반도체층(10),(9),(7)상에 형성되어 있다. 상기 에피텍셜결정을 형성하는 에피텍셜성장방법으로서의 유기금속기상 에피텍시(OMVPE)는 우수한 선택성장성을 나타내는 100Torr이하의 감압하에서 시행한다. 기판온도는 약 600℃ 내지 700℃로 하고, 반응가스는 형성될 반도체층에 따라 적절하게 선택한다. 에피텍셜성장에 의해 형성된 반도체층으로서는 InP층, 갈륨-인듐 아르세나이드(GaInAs)층 및 알루미늄-인듐 아르세나이드(AlInAs)층이 있으며, 이들 반도체층이 형성될 소자의 유형에 따라 선택적으로 사용된다.
InP층의 에피텍셜성장시의 반응가스로서는, 트리메틸인듐(TMI), 포시핀(PH3) 및 아르신(AsH3)이 사용되고, GaInAs층의 에피텍셜성장시의 반응가스로서는 트리메틸갈륨(TMG), 트리메틸인듐(TMI) 및 아르신(AsH3)이 사용되며, AlInAs층의 에피텍셜성장시의 반응가스로서는, 트리메틸알루미늄(TMA), 트리메틸인듐(TMI) 및 아르신(AsH3)이 사용되고 있다.
PIN-PD(16), HEMT(18) 및 HBT(17)용의 에피텍셜결정은 각각 별개로 형성되며, 이들 결정중의 하나를 형성할 때 다른 것은 선택성장마스크에 의해 피복시킨다.
이하에 설명할 선택성장마스크로서는 질화실리콘(SiNx)막이나 산화실리콘(SiO2)막이 사용된다.
이하, 본 발명의 제 1 실시예의 방법에 의한, 제 1 도에 도시한 반도체집적회로 장치의 제조공정을 제 2a 도 내지 제 2i 도를 참조하면서 설명한다. 이 제 1 실시예의 방법에 있어서, PIN-PD(16), HEMT(18) 및 HBT(17)는 이 순서대로 형성된다.
우선, 준비한 InP기판(1)상에 PIN-PD형성용의 에피텍셜성장을 시행한다. 이 경우, n형 GaInAs층(2), i형 GaInAs층(3) 및 p형 GaInAs층(4)의 순으로 형성한다.(제 2a 도 참조).
장래에 PIN-PD가 형성될 PIN-PD형성예정영역(5)에만 에피텍셜층(2),(3),(4)이 남도록 메사에칭을 시행한다(제 1 도 참조). 이것을 위해, 기판의 전체표면상에, 예를 들면, 전자사이클로트론 공명 플라즈마화학적증착(ECRV플라즈마CVD)에 의해 질화실리콘막을 형성한다. 그리고 장래에 PIN-PD가 형성될 영역(5)의 표면상에 레지스트패턴을 형성하고, 이 레지스트패턴을 마스크로서 사용하여 질화실리콘막을 불화수소산(HF)으로 에칭한다. 또, PIN-PD형성예정 영역(5)상에 남은 잔여질화실리콘막 및 그 위에 남은 잔여레지스트패턴을 마스크로서 사용하여 에피텍셜층(2),(4)을 순차 에칭한다. 그후 마스크로 사용된 레지스트패턴과 잔여질화실리콘막을 제거하여 PIN-PD용 결정(16)을 형성한다(제 2b 도 참조).
이어서, PIN-PD형성예정영역(5)에 질화실리콘막 또는 산화실리콘막으로 이루어진 선택성장마스크(6)를 형성한다. 이 선택성장 마스크(6)도, 상기 메사에칭시의 질화실리콘마스크와 마찬가지로 ECR플라즈마CVD에 의한 성장과 레지스트패턴을 사용하는 패턴화에 의하여 형성한다(제 2c 도 참조).
그후 HEMT용의 선택에피텍셜성장을 시행한다. 구체적으로는, 능동층으로서 역할하는 i형 GaInAs층(13) 및 전자공여층으로서 역할하는 n형 AlInAs층(14)을, 선택성장마스크(6) 위를 제외한 전체표면상에 형성한다(제 2d 도 참조).
장래에 HEMT가 형성될 HEMT형성예정영역(15)상에만 에피텍셜층(13)(14)이 남도록 메사에칭을 시행함으로써, HEMT용 결정(18)을 형성한다(제 2e 도 참조). 이 메사에칭방법은 상기 PIN-PD영역(5)에서 시행한 것과 마찬가지이며, ECR플라즈마 CVD에 의해 질화실리콘막 또는 산화 실리콘막을 형성하는 공정과, 질화실리콘막 또는 산화실리콘막을 패턴화하는 공정과, 패턴화된 막을 사용하는 에칭공정을 포함하고 있다. 이어서, HEMT형성예정영역(15)에 질화실리콘막 또는 산화실리콘 막으로 이루어진 선택성장마스크(19)를 형성한다. 이때, 상기 PIN-PD영역(5)에도 선택성장마스크(6)가 남아 있다. 이 선택성장마스크(19)도 ECR플라즈마 CVD에 의한 막형성과 레지스트패턴을 마스크로서 사용하는 패턴화에 의하여 형성한다(제 2f 도 참조).
그후 HBT용의 선택에피텍셜성장을 시행한다. 선택성장마스크(6),(19) 위를 제외한 정체표면상에, n+형 GaInAs층(7), n형 GaInAs층(8), p형 GaInAs층(9) 및 n형 InP층(10)을 형성한다(제 2g 도 참조). HEMT영역(15)과 마찬가지로, HBT영역(11)에 HEMT용 결정(17)이 남도록 메사에칭을 시행한다(제 2h 도 참조).
최후로, 선택성장마스크(6),(19)를 제거하여, 각 영역(5),(11),(15)에 PIN-PD용 결정(16), HBT용결정(17) 및 HEMT용 결정(18)을 각각 형성한다(제 2i 도 참조). 상기 결정(16),(17),(18)의 각 에피텍셜층을 선택적으로 에칭하여 PIN-PD, HBT 및 HEMT장치를 형성한 후, 제 1 도에 도시한 바와 같이 전극(22)~(29)을 형성하여 반도체집적회로를 완성한다.
일반적으로 HBT용의 p형 베이스층(예를 들면, 상기 제 1 실시예에 있어서는 p형 GaInAs층(9))에는 불순물이 1018㎝-3이상의 농도로 도핑되나, 아연(Zn) 및 베릴륨(Be)과 같은 p형 도펀트로서 사용되는 불순물은 고온에서 용이하게 확산될 수 있다. HBT용의 p형 도펀트가 n형 이미터(예를 들면 본 실시예에 있어서는 n형 InP층(10)로 확산될 경우, p-n접합 즉 이미터-베이스접합이 이미터중에 형성되어 버린다. 이것에 의해 헤테로집합에 의한 고이미터주입효율이라고 하는 이점을 잃어버릴 수도 있다.
또, p형 도펀트가 콜렉터(예를 들면, 본 실시예에 있어서는 n형 GaInAs층(8))내로 확산될 경우, 베이스층의 두께는 실질적으로 증가되어, 베이스층중의 캐리어 주행시간이 증대됨으로써 고주파특성이 저하(차단주파수(fT)의 저하)될 수도 있다.
제 1 실시예의 방법에 의하면, PIN-PD용 결정(16) 및 HEMT용 결정(18)을 형성한 후에 HBT용 결정(17)을 형성한다. 즉, HBT용 결정(17)을 형성한 후에 다른 소자에 대한 에피텍셜성장을 시행한다. 따라서, HBT용 결정(17)언 고온에 노출되지 않는다.
따라서, p형 도펀트는 베이스층에서 이미터층 및 콜렉터층으로 확산되지 않아, 고주파특성도 저하되지 않는다.
또, 상기 제 1 실시예에 따른 반도체집적회로장치의 제조방법에 의하면, HBT용 결정은 다른 소자결건을 형성하기 위한 에피텍셜성장시에 발생산 열을 받지 않으면, 또한 베이스층중의 도펀트는 이미터층 및 콜렉터층내로 확산되지 않는다. 따라서, HBT용의 고리이미터주입효율 및 고주파특성의 저하없이 동일한 기판상에 PIN-PD 및 HEMT와 함께 HBT를 모놀리식으로 형성할 수 있다.
이하, 제 2 실시예에 의한 제 1 도에 도시한 반도체집적회로장치의 제조방법을, 제 3a 도 내지 제 3i 도를 참조하여 설명한다. 이 실시예에 있어서는, PIN-PD, HBT 및 HEMT용의 에피텍셜결정(16),(17),(18)의 형성순서가 상기 제 1 실시예와 상이하다. 구체적으로는, HEMT용 에피텍셜결정(18), PIN-PD용 에피텍셜결정(16) 및 HBT용 에피텍셜결정(17)의 순으로 형성된다.
제 2 실시예에 의한 제 1 도의 반도체집적회로의 제조의 공정을 제 3a 도 내지 제 3i 도를 참조하면선 이하 상세히 설명한다.
준비된 InP기판(1)상에, HEMT(18) 형성용의 에피텍셜성장을 시행한다. 기판(1)상에, 능동축으로서 역할하는 i형 GaInAs층(13)과 전자공여층으로서 역할하는 n형 AlInAs층(14)을 순차 형성한다(제 3a 도 참조). 장래에 HEMT가 형성될 HEMT형성 예정영역(15)에만 에피텍셜층(13),(14)이 남도록 메사에칭을 시행한다. 보다 구체적으로는 ECR플라즈마 CVD에 의해 기판의 전체표면상에 질화실리콘막을 형성한다. HEMT형성예정영역(15)의 표면상에 레지스트패턴을 형성하고, 이 레지스터패턴을 마스크로서 사용해서 불화수소산(HF)으로 질화실리콘막을 에칭한다. HEMT형성예정영역(15)상에 남아있는 잔연질화실리콘막 및 레지스트패턴을 마스크로서 사용하여 에피텍셜층(13),(14)을 에칭한다. 마스크로서 사용된 레지스트 패턴 및 잔여질화실리콘막을 제거하여 HEMT용 결정(18)을 형성한다(제 3b 도 참조). 또, 질화실리콘막 또는 산화실리콘막으로 이루어진 선택성장마스크(19)를 HEMT영역(15)에 형성한다. 이 선택성장마스크(19)도 상기 메사에칭시의 질화실리콘 마스크와 마찬가지로 ECR플라즈마 CVD에 의한 성장과 레지스트패턴을 사용한 패턴화에 의해서 형성한다(제 3c 도 참조).
이어서 PIN-PD용의 선택에피텍셜성장을 수행한다. 구체적으로는, 선택성장마스크(19) 위를 제외하고 n형 GaInAs층(2), i형 GaInAs층(3) 및 p형 GaInAs층(4)을 순차적으로 형성한다. 이어서 장래의 PIN-PD가 형성될 PIN-PD형성예정영역(5)에만 에피텍셜층(2), (3), (4)이 남도록 메사에칭을 시행하여, PIN-PD용 결정(16)을 형성한다(제 3e 도 참조). 이 메사에칭방법은 상기 HEMT(18)에서 시행할 것과 마찬가지이며, ECR플라즈마 CVD에 의해 질화실리콘막 또는 산화실리콘막을 형성하는 공정과, 질화실리콘막 또는 산화실리콘막을 패턴화하는 공정과, 패턴화된 막을 마스크로서 사용한 에칭공정을 포함하고 있다. 이어서, PIN-PD영역(5)에 질화 실리콘막 또는 산화실리콘막으로 이루어진 선택성장마스크(6)을 형성한다. 이 경우, HEMT영역(15)에는 선택성장마스크(19)가 남아있다. 이 선택성장마스크(6)도, 상기 선택성장마스크(19)와 마찬가지로 ECR플라즈마 CVD에 의한 성장과 레지스트패턴을 사용한 패턴화에 의해서 형성한다(제 3f 도 참조).
그후, HBT용의 선택에피텍셜성장을 시행한다. 보다 구체적으로는, 선택성장마스크(6),(19)을 제외한 전체표면상에, n+형 GaInAs층(7), n형 GaInAs층(8), p형 GaInAs층(9) 및 n형 InP층(10)을 순차 형성한다. 상기 PIN-PD영역(5)에서와 마찬가지로 HBT영역(11)에 HEMT용 결정(17)이 남도록 메사에칭을 시행한다(제 3h 도 참조).
최후로, 선택성장마스크(6),(19)를 제거하여 상기 각 영역(5),(11),(15)에 PIN-PD용 결정(16), HBT용 결정(17) 및 HEMT용 결정(18)을 형성한다(제 3i 도 참조). 상기 결정(16),(17),(18)의 각 에피텍셜층을 선택적으로 에칭하여 PIN-PD, HBT 및 HEMT장치를 형성한 후, 제 1 도에 도시한 바와같이 전극(22) 내지 (29)을 형성하여 반도체집적회로를 완성한다.
기판의 전체표면상에 에피텍셜성장을 시행할 경우에는 적절한 부식제(예를 들면, InP기판에 대해서는 황산)로 표면을 에칭하여 청정한 표면을 노출시킨 후, 결정성장을 시행한다. 이 때문에 1×1015㎝-3이하의 불순물농도를 함유한 양호한 에피텍셜층을 얻을 수 있다. 반대로, 선택성장을 시행할 경우에는, 기판의 표면상에 이미 질화실리콘막 또는 산화실리콘막으로 이루어진 선택성장마스크가 형성되어 있다. 이 때문에, 선택성장마스크가 오염원으로 되어 불순물농도가 1×1016㎝-3이하인 것을 얻기가 곤란하다.
n형 AlInAs층/GaInAs에피텍셜층이 있는 HEMT에 있어서, GaInAs층중의 불순물의 농도가 1×1016㎝-3를 초과할 경우, 2차원전자층 뿐만 아니라 GaInAs층에까지 전류가 흐르는 경향이 있어, 드레인 I-V특성에 있어서, 드레인 콘덕턴스의 증가 및 핀치오프특성의 저하를 초래한다. 상기 저하와 비교하여, 다른 소자 예를 들면 HBT 및 PIN-PD에 대한 선택성장마스크의 영향이 HEMT에 대한 영향보다 적다.
제 2 실시예에서는, HEMT용 결정의 에피텍셜성장을 HBT용 결정 및 PIN-PD용 결정이 에피텍셜성장보다 먼저 시행한다. 즉 선택성장마스크를 형성하지 않은 청정한 기판상에 HEMT용 결정을 형성한다. 따라서, GaInAs층중의 불순물의 농도를 충분히 저레벨로 낮출 수 있고, 양호한 드레인 I-V특성을 얻을 수 있다.
또, 제 2 실시예에서는, HEMT용 결정(18)을 형성한 후, PIN-PD용 결정(16) 및 HBT용 결정(17)의 순으로 형성하였으나, HEMT용 결정(18)을 다른 소자결정보다 먼저 형성하면, PIN-PD용 결정(16) 및 HBT용 결정(17)의 형성순서를 역전시킬 수 있다.
제 2 실시예의 반도체집적회로장치의 제조방법에 의하면, 상이한 에피텍셜구조를 지니는 HEMT, HBT 및 PIN-PD가 모놀리식으로 형성된다. 또한, 선택성장마스크가 형성되지 않은 청정한 표면상에 HEMT용 결정의 에피텍셜 성장을 시행하기 때문에, HEMT용 결정의 능도층의 불순물의 농도를 저레벨로 낮출 수 있다. 따라서 드레인 콘덕턴스가 낮고, 핀치오프특성이 양호한 HEMT를 구비한 반도체집적회로를 얻을 수 있다.
제 3 실시예에 의한 제 1 도에 도시한 반도체집적회로장치의 제조방법을 제 4a 도 내지 제 4i 도를 참조하여 상술한다. 본 실시예에 있어서는, PIN-PD, HBT 및 HEMT의 형성순서가 상기 제 1 및 제 2 실시예와 상이하다. 즉, PIN-PD용 에피텍셜 결정(16), HBT용 에피텍셜결정(17) 및 HEMT용 에피텍셜결정(18)의 순으로 형성된다. 준비된 InP기판(1)상에, PIN-PD형성용의 에피텍셜성장을 시행한다. 보다 구체적으로는, 상기 InP기판(1)상에 n형 GaInAs층(2), i형 GaInAs층(3) 및 p층 GaInAs(4)을 순차 형성한다(제 4a 도 참조).
장래에 PIN-PD가 형성될 PIN-PD형성예정영역(5)에만 에피텍셜층(2),(3),(4)이 남도록 메사에치를 시행한다. 예를 들면 ECR플라즈마 CVD에 의해 상기 기판의 전체표면상에 질화실리콘막을 형성한다. 상기 PIN-PD영역(5)의 표면상에 레지스트 패턴을 형성하고 이 레지스터페턴을 마스크로서 사용하여 불화수소산(HF)으로 상기 질화실리콘막을 에칭한다. PIN-PD영역(5)에 남아있는 잔연질화실리콘막 및 레지스트패턴을 마스크로서 사용하여 에피텍셜층(2),(4)을 순차 에칭한다. 마스크로서 사용한 레지스트패턴과 잔여질화실리콘막을 제거하여 PIN-PD용 결정(16)을 형성한다(제 4b 도 참조).
이어서, PIN-PD영역(5)에 질화실리콘막 또는 산화실리콘막으로 이루어진 선택성장 마스크(6)을 형성한다. 이 선택성장마스크(6)도 ECR플라즈마 CVD에 의한 성장과 레지스트패턴을 사용한 패턴화에 의해서 형성한다(제 4c 도 참조).
다음에, HBT용의 선택에피텍셜성장을 시행한다. 보다 구체적으로는, 선택성장마스크(6) 위를 제외한 전체표면상에 n+형 GaInAs층(7), n형 GaInAs층(8), p형 GaInAs층(9) 및 n형 InP층(10)을 순차형성한다(제 40 도 참조). 이어서, 장래에 HBT용 결정(17)을 형성한다(제 4e 도 참조). 이 메사에칭방법은 상기 PIN-PD영역(5)에 있어서 행한 것과 마찬가지이며, ECR플라즈마 CVD에 의해 질화실리콘막 또는 산화실리콘막을 형성하는 공정과, 질화실리콘막 또는 산화실리콘막을 패턴화하는 공정과, 이 패턴막을 마스크로서 사용한 에칭공정을 포함하고 있다. 다음에, 이 HBT영역(11)에 질화실리콘막 또는 산화실리콘막으로 이루어진 선택성장마스크(12)를 형성한다. 이 경우, 상기 PIN-PD영역(5)에도 선택성장마스크(6)가 남아 있다. 선택성장마스크(12)도, 전술한 선택성장 마스크(6)와 마찬가지로 ECR플라즈마 CVD에 의한 성장과 레지스트패턴을 사용한 패턴화에 의하여 형성한다(제 4f 도 참조).
다음에, HEMT용의 선택에피텍셜성장을 시행한다. 보다 구체적으로는, 선택성장 마스크(6),(12)를 제외한 전체표면상에, 능동층으로서 역할하는 i형 GaInAs층(13) 및 전자공여층으로서 역할하는 n층 AlInAs층(14)을 순차 형성한다(제 4g 도 참조). 상기 HBT영역(11)과 마찬가지로 HEMT영역(15)에만 HEMT용 결정(18)이 남도록 메사에칭을 시행한다(제 4h 도 참조).
최후로, 선택성장마스크(6),(12)를 제거하여 상기 영역(5),(11),(15)에 PIN-PD용 결정(16), HBT용 결정(17) 및 HEMT용 결정(18)을 각각 형성한다(제 4i 도 참조). 상기 결정(16),(17),(18)의 각 에피텍셜층을 선택적으로 에칭하여 PIN-PD, HBT 및 HEMT장치를 형성한 후, 제 1 도에 도시한 바와같이, 전극(22) 내지 (29)을 형성하여 반도체집적회로장치를 완성한다.
HBT용 결정(17)의 표면상에 형성된 전극과 PIN-PD용 결정(16)의 표면상에 형성된 전극은 오믹콘택트이다. 즉, HBT용 결정(17)의 최상층인 n형 InP층(10)의 표면상에 이미터전극을 형성하고, PIN-PD용 결정(16)의 최상층인 p형 GaInAs층(4)상에 애노드로 역할하는 전극을 형성한다. 그러나, HEMT용 결정(18)의 최상층인 n형 AlInAs층(4)상에는, 오믹콘택트전극으로서의 소스 및 드레인전극외에, 쇼트키게이트(Schottky gate)전극도 형성한다. 쇼트키게이트전극의 특성은 결정표면의 결정성에 매우 민감하다. 즉, 결정표면의 질이 나쁘면, 역방향 전류(예를 들면, 게이트누설전류)가 증대되어, 반도체집적회로의 산탄잡음이 증대될 수도 있다.
선택성장마스크로서 역할하는 질화실리콘막 또는 산화실리콘막을 형성할 때에는, 그 막에 결정결함이 형성된다. 선택성장마스크가 형성된 상태에서 에피텍셜층의 선택성장을 시행하면, 가열 또는 냉각하는 동안에 질화실리콘막 또는 산화실리콘막과 에피텍셜층과의 열팽창 계수간의 차때문에 결정결함이 형성되어, 성장중의 열에 의하여 질화실리콘막 또는 산화실리콘막과 에피텍셜층이 반응하여 원자의 확산을 유발시킬 수 있다. 이와 같이 해서 선택성장마스크는 그것이 형성되어 있는 표면의 결정품질을 저하시킬 수 있다.
제 3 실시예에 의한 방법에서, PIN-PD용 결정(16) 및 HBT용 결정(17)을 형성한 후 HEMT용 결정(18)을 형성하므로, 결정표면의 품질이 소자특성에 악영향을 미치는 HEMT용 결정(18)상에 선택성장마스크가 형성되지 않는다. 따라서 HEMT용 결정의 표면상에, 선택성장마스크에 기인된 결정품질의 저하는 발생하지 않으므로, 쇼트키게이트전극의 게이트누설전류를 최소화할 수 있다.
제 3 실시예의 반도체집적회로장치의 제조방법에 의하면, HEMT용 결정상에 선택성장마스크가 형성되는 것이 아니므로 표면결정상태를 우수하게 유지할 수 있다. 따라서 표면결정상에 형성된 쇼트키게이트전극의 역방향전류를 최소화할 수 있고, 양호한 잡음특성을 갖는 반도체 집적회로를 얻을 수 있다.
이와, 본 발명의 제 4 실시예에 의한 반도체집적회로장치의 제조방법을 제 5a 도 내지 제 5d 도를 참조하여 설명한다. 이 제 4 실시예에 의하면, 제 5a 도에 도시한 바와 같이 InP반도체기판(1)상에 HEMT용 에피텍셜결정을 구성하는 에피텍셜결정층을 형성한 후, PIN-PD영역(5) 및 HBT영역(11)을 선택적으로 에칭하여, 상기 영역(5),(11)에 PIN-PD용의 에피텍셜결정(16) 및 HBT용 결정(17)을 각각 형성한다. HEMT영역(15)에는 HEMT용의 에피텍셜결정(18)을 형성한다.
HEMT용 결정(18)는 능동층으로 역할하는 GaInAs층(13) 및 전자공여층으로 역할하는 n형 AlInAs층(14)으로 구성되고, PIN-PD용 결정(16)은 n형 층으로 역할하는 n형 InP층(2), i형층으로 역할하는 i형 GaInAs층(3) 및 p형층으로 역할하는 p형 InP층(4)으로 구성되며, HBT용 결정(17)은 서브콜렉터층으로 역할하는 n형 InP층(7), 콜렉터층으로 역할하는 n형 GaInAs층(8), 베이스층으로 역할하는 P형 GaInAs층(9) 및 이미터층으로 역할하는 n형 InP층(10)으로 구성되어 있다. HEMT용 결정(18)의 형성시에는, HEMT의 불필요영역(30)에도, HEMT용 결정을 구성하는 GaInAs층 및 n형 AlInAs층을 형성한다.
상기 에피텍셜결정을 형성하는 기술은 제 1 내지 제 3 실시예와 관련해서 설명한바와 마찬가지이다. 즉, 종래의 에피텍셜성장기술 및 종래의 선택성장기술을 사용할 수 있다. 제 4 실시예에서는, HEMT용 에피텍셜결정을 최초로 형성하였으나, PIN-PD용 에피텍셜결정층 또는 HBT용 에피텍셜결정층을 최초로 형성해도 된다.
전체표면에 질화실리콘막을 퇴적시킨 기판에 레지스트를 도포하고, 포토리소그라피기술을 사용하여 그 레지스를 패턴화된다. 그후, 이 레지스트패턴을 마스크로서 사용하여 또 질화실리콘막을 패턴화함으로써, 각각 패턴화된 질화실리콘 막 및 레지스트막으로 이루어진 에칭마스크(16a),(17a)를 형성한다. 또, 마스크(16a),(17a)로는, 질화실리콘대신에 산화실리콘을 이용해도 된다. PIN-PD용 결정(16)의 P형층(4) 및 HBT용 결정(17)의 이미터층(10)을, 마스크(16a),(17a)에 의해 그의 소정부위를 차폐하면서 에칭한다(제 5b 도 참조).
이때, 부식제로서는, GaInAs 및 AlInAs를 에칭시키지 않고 InP를 선택적으로 에칭하는 HCl : H3PO4와 같은 것을 사용한다. 즉, 선택성 에칭을 수행하면, P형층(4) 및 이미터층(10)의 자동적으로 정지된다.
다음에, HEMT영역(15) 및 HBT영역(11)의 소정의 부위에 각각 질화실리콘패턴(또는 산화실리콘패턴) 및 레지스트패턴으로 이루어진 마스크(20), (21)를 형성한다. 그리고, 마스크(16a), (20), (21)로 소정부위를 차폐하면서 에칭을 시행하여, PIN-PD용 결정(16)의 i형층(3), HBT용 결정(17)의 베이스층(9), HEMT용 결정(18)의 전자공여층(14) 및 능동층(13)(HEMT의 불필요 영역을 포함)을 선택적으로 제거한다(제 5c 도 참조).
이때, 부식제로서는, InP를 에칭시키지 않고 GaInAs 및 AlInAs를 선택적으로 에칭하는 H2SO4: H2O2와 같은 것을 사용한다. 즉, 선택성에칭을 시행하면, i형층(3), 콜렉터층(8), 베이스층(9), 전자공여층(14) 및 능동층(13)의 에칭은 자동적으로 정지된다. HBT용 결정(17)의 서브콜렉터층(7) 및 PIN-PD용 결정(16)의 n형층(2)이 InP가 아닌 GaInAs로 이루어진 경우에는, 층(7),(2)중 어느하나가 노출된 시점에서 상기 에칭동작은 정지되어야만 한다. PIN-PD용 결정로 이의 i형층의 두께는 일반적으로 2㎛이상이고, HBT용 결정의 베이스 및 콜렉터층의 전체두께는 일반적으로 1㎛이하이므로, PIN-PD용 결정의 n형층을 노출시키는데 필요한 시간은 HBT용 결정의 서브콜렉터층을 노출시키는데 필요한 시간과는 다르다. 따라서 PIN-PD용 결정의 n형층 및 HBT용 결정의 n형층 및 HBT용 결정의 서브콜렉터층은 동시에 노출될 수 없다. 보다 구체적으로는, 제 4 실시예에는, PIN-PD용 결정의 n형층 및 HBT용 결정의 서브콜렉터층은 InP로 이루어지고, HBT형 결정의 전자공여층 및 능동층은 각각 n형 AlInAs 및 GaInAs로 이루어져 있으므로, 소위 선택에칭을 시행할 수 있다. 또, PIN-PD용 결정(16)의 i형층(3)과, HBT용 결정의 베이스층(9)과, 콜렉터층(8) 및 불필요영역(30)에 상당하는 HEMT용 결정을 선택적으로 또한 동시에 에칭할 수 있다.
이상 설명한 에칭공정을 완료한 후, PIN-PD용 결정의 P형 전극(22) 및 n형 전극(23)과, HEMT용 결정의 소스전극(24), 드레인전극(25) 및 게이트전극(26)과, HBT용 결정의 이미터전극(27), 베이스전극(28) 및 콜렉터 전극(29)을 형성하고(제 5d 도 참조), 필요한 배선을 수행하여 소망의 반도체집적회로를 완성한다.
제 6a 도 내지 제 6d 도는 제 5 실시예에 의한 반도체집적회로장치의 제조공정을 도시한 단면도이다. 제 5 실시예의 방법에 의해 얻어진 반도체집적회로는 PIN-PD용 결정의 P형층이 InP가 아닌 GaInAs로 이루어진 점을 제외하고 제 4 실시예의 방법에 의해 얻어진 반도체 집적회로와 거의 동일하다. 제 4 실시예와 동일한 부분에는 동일한 참조부호를 부기하고, 그에 관한 상세한 설명은 생략한다.
InP기판(1)상에, PIN-PD용 결정(105), HEMT용 결정(18) 및 HBT용 결정(17)을 형성하고(제 6a 도 참조). HBT용 결정(17)의 이미터층(10)상에 레지스트막 및 질화실리콘막을 구비한 마스크(17a)을 형성한다. 소정의 영역을 마스크(17a)로 차폐하면서 선택에칭을 시행하여, HBT용 결정(17)의 베이스층(9)을 노출시킨다(제 6b 도 참조).
레지스트막 및 질화실리콘막을 각각 구비한 마스크(16a)(20),(21)를 형성하고, 소정의 부위를 이들 마스크로 차폐하면서 선택에칭을 시행한다. PIN-PD용 결정(105)의 i형층(3), HBT용 결정의 베이스층(9) 및 불필요 영역(30)의 HEMT용 결정부위를 선택적으로 에칭한다(제 6c 도 참조). 전극(22) 내지 (29)을 형성하고(제 6d 도 참조), 최종적으로 배선을 시행하여 소망의 반도체집적회로를 완성한다.
제4 및 제 5 실시예의 집적회로 장치를 제조하는 각각의 방법에 의하면, 에칭시간을 엄격하게 제어하지 않고도 PIN-PD용 결정의 i형층(P형층이 GaInAs로 이루어진 경우에는 P형 및 n형 모두)과, HBT용 결정의 베이스층 및 콜렉터층과, 불필요영역의 HEMT영 결정부위를 동시에 에칭할 수 있다. 따라서, PIN-PD, HEMT 및 HBT를 구비한 반도체집적회로를 짧은 시간내에 제조할 수 있다.
단, 기판 및 에피텍셜성장층에 대한 재료는 상술한 특정 실시예로 한정되지 않고 임의로 선택할 수 있다.
이하, 본 발명의 제 6 실시예에 의한 반도체집적회로장치의 제조방법을 제 7a 도 내지 제 7d 도를 참조하여 설명한다. 제 6 실시예에 있어서도, 제 4 실시예와 마찬가지 방법에 의해, 제 7a 도 도시한 바와 같이, InP반도체기판(1)상의 PIN-PD영역(5), HEMT영역(15) 및 HBT영역(11)에 PIN-PD용 에피텍셜결정(16), HEMT용 에피텍셜결정(18) 및 HBT용 에피텍셜결정(17)을 각각 형성한다. 이들 영역에 형성된 에피텍셜결정의 두께는 다음 부등식을 만족한다. 즉,
0.9d1〈d2+d3〈1.1d1…………………………[1]
d4+d5〈d1………………………………………[2]
식중, d1은 PIN-PD용 결정(16)의 i형층(3)의 두께, d2는 HBT용 결정(17)의 베이스층(9)의 두께, d3는 HBT용 결정(17)의 콜렉터층(8)의 두께, d4는 HEMT용 결정(18)의 전자공여층(14)의 두께, d5는 HEMT용 결정(18)의 능동층(13)의 두께를 나타낸다. 부동식[1]은 베이스층(9) 및 콜렉터층(8)의 전체두께가 i형층(3)의 두께와 거의 일치하도록 에피텍셜성장을 시행하는 것을 의미한다. 부등식[2]는 전자공여층(14)과 능동층(13)의 전체두께가 i형층(3)의 두께보다도 적게 되도록 에피텍셜성장을 시행하는 것을 의미한다.
제 5b 도를 참조하여 설명한 제 4 실시예와 마찬가지 방법에 따르면, 단면형상(제 7b 도 참조)을 지니는 반도체집적회로장치(제 7a 도 참조)가 제조된다.
제 5b 도를 참조하여 설명한 제 4 실시예와 마찬가지 방법에 따르면, 단면형상(제 7c 도 참조)을 지니는 반도체집적회로장치(제 7a 도 참조)가 제조된다.
이때, H2SO4: H2O2와 같은 부식제를 GaInAs 및 AlInAs에 사용한다. 에칭시간은 에피텍셜층의 두께와 그들의 에칭속도에 따라 제어해야만 한다. 그러나, 에칭될 에피텍셜층의 두께는 부동식[1] 및 [2]를 만족하도록 형성되어 있으므로, PIN-PD용 결정(16)의 n형층(2)과 HBT형 결정(17)의 서브콜렉터층(7)이 거의 동시에 노출된다. 이들충(2),(7)이 노출된 시점에서, 불필요 영역(30)의 HEMT용 결정부위는 완전히 제거된다.
에칭과정을 완료한 후, PIN-PD용 결정의 P형전극(22) 및 n형전극(23)과, HEMT용 결정의 소스전극(24), 드레인전극(25) 및 게이트전극(26)과, HBT용 결정의 이미터전극(27), 베이스전극(28) 및 콜렉터전극(29)을 형성하고(제 7d 도 참조), 배선을 시행하여, 소망의 집적회로 장치를 완성한다.
제 8a 도 내지 제 8d 도는 본 발명의 제 7 실시예의 방법에 의한 반도체집적회로 장치의 제조공정을 설명하는 단면도이다. 이 실시예는 PIN-PD용 결정의 P형층이 InP가 아니라 GaInAs도 구성된 점을 제외하고 제 6 실시예와 거의 동일하다. 제 7a 도 내지 제 7d 도와 마찬가지 부분에는 제 8a 도 내지 제 8d 도에 있어서 동일한 부호를 부기하고, 이에 대한 상세한 설명은 생략한다.
InP기판(1)상에 PIN-PD용 결정(105), HEMT용 결정(18) 및 HBT용 결정(17)을 형성한다(제 8a 도 참조), 이때, 에피텍셜층의 두께는 다음 부동식을 만족하도록 정한다. 즉,
0.9d6〈d2+d3〈1.1d6……………………………………[3]
d4+d5〈d6…………………………………………………[4]
식중, d6는 PIN-PD용 결정(105)의 i형층(3) 및 P형층(112)의 전체두께, d2는 HBT용 결정(17)의 베이스층(9)의 두께, d2는 HBT용 결정(17)의 콜렉터층(8)의 두께, d4는 HEMT용 결정(18)의 전자공여층(14)의 두께, d5는 HEMT용 결정(18)의 능동층(13)의 두께를 나타낸다.
상기 부동식의 의미는 전술한 부동식[1][2]의 의미와 마찬가지이다.
HBT용 결정(17)의 이미터층(10)상에 레지스트막 및 질화실리콘막을 구비한 마스크(17a)을 형성하고, 이 마스크(17a)로 소정영역을 차폐하면서 선택에칭을 수행하여, HBT용 결정(17)의 베이스층(8)을 노출시킨다(제 8b 도 참조).
질화실리콘막 및 레지스트막을 각각 구비한 마스크(16a)(20),(21)를 형성하고, 이들 마스크로 소정영역을 차폐하면서 에칭을 시행하여, PIN-PD용 결정(105)의 P형층(112) 및 i형층(3), HBT용 결정(17)의 베이스층(9) 및 콜렉터층(8), 그리고 불필요한 영역(30)의 HEMT용 결정부위를 동시에 또한 선택적으로 에칭한다(제 8c 도 참조). 각각의 에피텍셜층의 두께가 부등식[3],[4]를 만족하도록 형성되어 있으므로, PIN-PD용 결정(105)의 n형층(2) 및 MBT용 결정(17)의 서브콜렉터층(7)은 거의 동시에 노출된다. 이들층 (2),(7)이 노출된 시점에서 블필요영역(30)에 상당하는 HEMT용 결정부위는 완전히 제거될 수 있다. 그후, 필요한 전극(22) 내지 (29)을 형성하고(제 8d 도 참조), 최후로 배선을 시행하여 소망의 반도체집적회로장치는 완성한다.
제6 및 제 7 실시예의 방법에 의하면, PIN-PD용 결정의 i형층(PIN-PD용 결정의 i형층이 GaInAs로 이루어져 있는 경우에는, P형층과 i형층 모두), HBT용 결정의 베이스층 및 콜렉터층, HEMT용 결정의 전자공여층 및 능동층은 소정의 관계를 만족하도록 설정되어 있으므로, 이들 층을 거의 동시에 에칭한 경우, PIN-PD용 결정의 n형층은 HBT용 결정의 서브콜렉터층과 거의 동시에 노출된다. 이때, 불필요영역에 상당하는 HEMT용 결정부위는 완전히 제거된다. 즉, PIN-PD용 결정의 n형층의 노출, HBT용 결정의 서브콜렉터층의 노출 및 불필요영역에 상당하는 HEMT용 결정부위의 제거는 한번의 에칭공정에 의해 달성된다. 따라서, PIN-PD, HEMT 및 HBT를 구비한 반도체집적회로 장치를 짧은 시간내에 제조할 수 있다.
이상 설명한 본 발명으로부터, 본 발명은 각종 방법으로 변화시킬 수 있다는 것은 명백하다. 이러한 변형을 본 발명의 정신과 범위내에서 벗어나는 것으로 간주해서는 안되며, 당업자에게 명백한 바와 같은 이런 모든 변헝을 이하의 특허청구의 범위내에 포함시키고자 한다.
Claims (12)
- 화합물반도체기판상에 제 1 에피텍셜결정을 성장시키고, 이 제 1 에피텍셜결정의 불필요한 영역을 제거하여 잔여부위를 형성하고, 이 잔여부위를 선택성장마스크로 피복하는 제 1 공정과, 노출된 기판부위상에 제 2에픽셜결정을 성장시키고, 이 제 2 에피텍셜결정의 불필요한 영역을 제거하여 제 2 에피텍셜결정의 잔여부위를 형성하고, 이 제 2 에피텍셜결정의 잔여부위를 선택성장마스크로 피복하는 제 2 공정과, 노출된 기판부위상에 제 3 에피텍셜결정을 성장시키고, 이 제 3 에피텍셜결정의 불필요한 영역을 제거하는 제 3 공정으로 구성되고, 상기 제1 내지 제 3 에피텍셜결정은 핀포토다이오드용 결정, 헤테로접합 쌍극트랜지스터용 결정 및 고전자이동도트랜지스터용 결정중의 하나를 형성하고, 이들은 서로 상이한 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제 1 항에 있어서, 상기 제 3 에피택셜결정은 헤테로접합쌍극 트랜지스터용 결정임을 특징으로 하는 반도체집적회로 장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 에피택셜결정은 고전자이동도트랜지스터용 결정임을 특징으로 하는 반도체집적회로 장치의 제조방법.
- 제 1 항에 있어서, 제 3 에피택셜결정은 고전자이동도트랜지스터용 결정임을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, n형층 및 P형층이 주로 InP로 이루어지고, i형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도 트랜지스터용 결정과, 서브콜렉터층 및 이미터층이 주로 InP로 이루어지고 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 상기 청구항 제 1 항 내지 제 4 항중 어느 한항에 기재된 방법에 따라 형성하는 공정과, 상기 P형층 및 이미터층을 부분적으로 동시에 에칭하여 상기 i형층 및 베이스층을 부분적으로 노출시키는 공정과, 상기 i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도 트렌지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, n형층이 주로 InP로 이루어지고, i형층 및 P형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 서브콜렉터층 및 이미터층이 주로 InP로 이루어지고 콜렉터층 및 베이스층이 주로 GaInAs로 이로어진 헤테로접합쌍극 트랜지스터용 결정을, 상기 청구항 제 1 항 내지 제 4 항중 어느 한 항에 기재된 방법에 따라 형성하는 공정과, 상기 이미터층을 부분적으로 동시에 에칭하여 상기 베이스층을 부분적으로 노출시키는 공정과, 상기 P형층, i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, P형층이 주로 InP로 이루어지고 n형층 및 i형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고, 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 이미터층이 주로 InP로 이루어지고 서브콜렉터층, 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 하기의 조건즉, 0.9d1〈d2+d3〈1.1d1d4+d5〈d1여기서, d1은 상기 i형층의 두께d2는 상기 베이스층의 두께d3는 상기 콜렉터층의 두께d4는 상기 전자공여층의 두께d5는 상기 능동층의 두께을 만족하는 상기 청구항 제 1 항 내지 제 4 항중 어느 한 항에 기재된 방법에 따라 형성하는 공정과, 상기 P형층 및 이미터층을 부분적으로 동시에 에칭하여 상기 i형층, 및 베이스층을 부분적으로 노출시키는 공정과, 상기 i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, P형층, i형층 및 n형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 이미터층이 주로 InP로 이루어지고, 서브콜렉터층, 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 하기의 조건즉, 0.9d6〈d2+d3〈1.1d6d4+d5〈d6여기서, d2는 상기 베이스층의 두께d3는 상기 콜렉터층의 두께d4는 상기 전자공여층의 두께d5는 상기 능동층의 두께d6은 상기 P형층과 i형층의 전체두께을 만족하도록 상기 청구항 제 1 항 내지 제 4 항중 어느 한 항에 기재된 방법에 따라 형성하는 공정과, 상기 이미터층을 부분적으로 동시에 에칭하여 상기 베이스층을 부분적으로 노출시키는 공정과, 상기 P형층, i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에 n형층 및 P형층이 주로 InP로 이루어지고 i형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도 트랜지스터용 결정과, 서브콜렉터층 및 이미터층이 주로 InP로 이루어지고 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 형성하는 공정과, 상기 P형층 및 이미터층을 부분적으로 동시에 에칭하여 상기 i형층 및 베이스층을 부분적으로 노출시키는 공정과, 상기 i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도 트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, n형층이 주로 InP로 이루어지고 i형층 및 P형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 서브콜렉터층 및 이미터층이 주로 InP로 이루어지고 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을 형성하는 공정과, 상기 이미터층을 부분적으로 동시에 에칭하여 상기 베이스층을 부분적으로 노출시키는 공정과, 상기 P형층, i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, P형층이 주로 InP로 이루어지고 n형층 및 i형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어진 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 이미터층이 주로 InP로 이루어지고 서브콜렉터층, 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 하기의 조건즉, 0.9d1〈d2+d3〈1.1d1d4+d5〈d1여기서, d1은 상기 i형층의 두께d2는 상기 베이스층의 두께d3는 상기 콜렉터층의 두께d4는 상기 전자공여층의 두께d5는 상기 능동층의 두께을 만족하도록 형성하는 공정과, 상기 P형층 및 이미터층을 부분적으로 동시에 에칭하여 상기 i형층 및 베이스층을 부분적으로 노출시키는 공정과, 상기 i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- InP기판상에, P형층, n형층 및 i형층이 주로 GaInAs로 이루어진 핀포토다이오드용 결정과, 전자공여층이 주로 AlInAs로 이루어지고 능동층이 주로 GaInAs로 이루어진 고전자이동도트랜지스터용 결정과, 이미터층이 주로 InP로 이루어지고 서브콜렉터층, 콜렉터층 및 베이스층이 주로 GaInAs로 이루어진 헤테로접합쌍극 트랜지스터용 결정을, 하기의 조건즉, 0.9d6〈d2+d3〈1.1d6d4+d5〈d6여기서, d2는 상기 베이스층의 두께d3는 상기 콜렉터층의 두께d4는 상기 전자공여층의 두께d5는 상기 능동층의 두께d6은 상기 P형층과 i형층의 전체두께을 만족하도록 형성하는 공정과, 상기 이미터층을 부분적으로 동시에 에칭하여 상기 베이스층을 부분적으로 노출시키는 공정과, 상기 P형층, i형층, 베이스층, 콜렉터층, 전자공여층 및 능동층을 부분적으로 동시에 에칭하여 상기 n형층 및 서브콜렉터층을 부분적으로 노출시키는 동시에 상기 고전자이동도트랜지스터용 결정의 필요한 영역만을 남기는 공정과, 상기 P형층 및 n형층상에, 상기 이미터층, 베이스층 및 서브콜렉터층상에, 그리고 상기 전자공여층상에 각각 필요한 전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
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