JPS6118169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6118169A JPS6118169A JP13718684A JP13718684A JPS6118169A JP S6118169 A JPS6118169 A JP S6118169A JP 13718684 A JP13718684 A JP 13718684A JP 13718684 A JP13718684 A JP 13718684A JP S6118169 A JPS6118169 A JP S6118169A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、詳しくは、同一
の半絶縁性基板上にヘテロ接合バイポーラトランジスタ
およびヘテロ接合ＦＥＴを形成する技術に関するもので
ある。
の半絶縁性基板上にヘテロ接合バイポーラトランジスタ
およびヘテロ接合ＦＥＴを形成する技術に関するもので
ある。
［背景技術］
ヘテロ接合を利用した超高速デバイスの開発が種々行な
われている。特にＦＥＴ（電界効果トランジスタ）構造
を有するＨ Ｅ Ｍ Ｔ （Ｈｉｇｈ Ｅｌｅｃｔｒｏ
ｎＭｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は高速性
、高集積度、低消費電力のゆえに注目されている。また
、バイポーラトランジスタ構造を有するＨ Ｂ Ｔ （
Ｈｓｔｅｌｏｊｕ−ｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）も同様にその高速性、高駆動能力
−のゆえに注目されている。
われている。特にＦＥＴ（電界効果トランジスタ）構造
を有するＨ Ｅ Ｍ Ｔ （Ｈｉｇｈ Ｅｌｅｃｔｒｏ
ｎＭｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は高速性
、高集積度、低消費電力のゆえに注目されている。また
、バイポーラトランジスタ構造を有するＨ Ｂ Ｔ （
Ｈｓｔｅｌｏｊｕ−ｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）も同様にその高速性、高駆動能力
−のゆえに注目されている。
しかしながら、ＨＥＭＴにおいては駆動能力が低いとい
うこと、また、ＨＢＴにおいては集積度が低いという問
題点がある。このため、メモリやロジック等のＬＳＩを
いずれかのデバイスのみで構成した場合、両者の欠点が
現われ、駆動能力が大きく、かつ、超高速・高集積なデ
バイスを実現することができない。
うこと、また、ＨＢＴにおいては集積度が低いという問
題点がある。このため、メモリやロジック等のＬＳＩを
いずれかのデバイスのみで構成した場合、両者の欠点が
現われ、駆動能力が大きく、かつ、超高速・高集積なデ
バイスを実現することができない。
なお、ＨＥＭＴおよびＨＢＴについては、たとえば、日
経マグロウヒル社発行、「日経エレクトロニクスＪ 、
１９８３年１２月１９日号、Ｐ１３６〜ｐ１３８に示さ
れている。
経マグロウヒル社発行、「日経エレクトロニクスＪ 、
１９８３年１２月１９日号、Ｐ１３６〜ｐ１３８に示さ
れている。
［発明の目的コ
本発明の目的は、同一基板上にＨＥＭＴとＨＢＴとを形
成し、駆動能力が大きく、かつ、超高速・高集積な半導
体装置の製造方法を提供するものである。
成し、駆動能力が大きく、かつ、超高速・高集積な半導
体装置の製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半絶縁性基板の上にノンドープ半導体層と、
このノンドープ半導体層とヘテロ接合を形成し電子親和
力の小さいＮ型のヘテロ接合半導体層とを順次形成して
いる。そして、ＨＢＴを形成する領域に対しては、半絶
縁性基板にイオン打込みを行ってＮ型の第１の半導体層
を形成し、このＮ型の第１の半導体層の上のノンドープ
半導体層に、ベースおよびコレクタ領域の一部となるＰ
型の第２の半導体層とＮ型の第３の半導体層とを各々イ
オン打込みによって形成している。さらに、Ｐ型の第２
の半導体層の上のＮ型のヘテロ接合半導体層の一部にＰ
型の第４の半導体層をイオン打込みによって形成してい
る。このあと、Ｐ型の第２の半導体層の上のＮ型のヘテ
ロ接合半導体層の一部をエミッタ領域とし、かつ、ＨＥ
ＭＴ領域を規定する、分離のためのイオン打込みを行っ
ている。従って、ＨＥＭＴ領域に対しては、たとえばＮ
型のヘテロ接合半導体層の上にさらにＮ型のキャップ層
を形成してソース・ドレインを形成することによって、
キャップ層下方のヘテロ接合部に電子蓄積層を形成する
ことができる。あるいは、ゲート下方のＮ型のヘテロ接
合半導体層をエツチングすることによって同様の作用を
得ることができる。このように、同一の半絶縁性基板に
ノンドープ半導体層とＮ型のヘテロ接合半導体層とを形
成し、イオン打込みによる素子分離やＭＢＥ （分子線
エピタキシ）法等によるエピタキシャル成長およびイオ
ン打込みの技術を用いて、ＨＥＭＴとＨＢＴとの形成が
可能である。従って、駆動能力、高速性、高集積性を兼
ね備えた高性能なＬＳＩを達成するものである。
このノンドープ半導体層とヘテロ接合を形成し電子親和
力の小さいＮ型のヘテロ接合半導体層とを順次形成して
いる。そして、ＨＢＴを形成する領域に対しては、半絶
縁性基板にイオン打込みを行ってＮ型の第１の半導体層
を形成し、このＮ型の第１の半導体層の上のノンドープ
半導体層に、ベースおよびコレクタ領域の一部となるＰ
型の第２の半導体層とＮ型の第３の半導体層とを各々イ
オン打込みによって形成している。さらに、Ｐ型の第２
の半導体層の上のＮ型のヘテロ接合半導体層の一部にＰ
型の第４の半導体層をイオン打込みによって形成してい
る。このあと、Ｐ型の第２の半導体層の上のＮ型のヘテ
ロ接合半導体層の一部をエミッタ領域とし、かつ、ＨＥ
ＭＴ領域を規定する、分離のためのイオン打込みを行っ
ている。従って、ＨＥＭＴ領域に対しては、たとえばＮ
型のヘテロ接合半導体層の上にさらにＮ型のキャップ層
を形成してソース・ドレインを形成することによって、
キャップ層下方のヘテロ接合部に電子蓄積層を形成する
ことができる。あるいは、ゲート下方のＮ型のヘテロ接
合半導体層をエツチングすることによって同様の作用を
得ることができる。このように、同一の半絶縁性基板に
ノンドープ半導体層とＮ型のヘテロ接合半導体層とを形
成し、イオン打込みによる素子分離やＭＢＥ （分子線
エピタキシ）法等によるエピタキシャル成長およびイオ
ン打込みの技術を用いて、ＨＥＭＴとＨＢＴとの形成が
可能である。従って、駆動能力、高速性、高集積性を兼
ね備えた高性能なＬＳＩを達成するものである。
［実施例］
以下本発明の半導体装置の製造方法をＧ ａ Ａ ｓ半
絶縁性基板に適用した一実施例を第１図から第５図を参
照して説明する。
絶縁性基板に適用した一実施例を第１図から第５図を参
照して説明する。
第１図において、符号１は半絶縁性基板であってＧ ａ
Ａ ｓ基板を示す。この基板１に対して、イオン注入
マスクを用いてＳｔイオンの打込みを行い第１導電型で
あるＮ型の半導体層２（第１の半導体層）を形成する。
Ａ ｓ基板を示す。この基板１に対して、イオン注入
マスクを用いてＳｔイオンの打込みを行い第１導電型で
あるＮ型の半導体層２（第１の半導体層）を形成する。
イオン注入マスクとしては、たとえば、５ｉ０２膜やホ
トレジスト膜を用いることができる。つぎに、全面にノ
ンドープのＧａＡｓエピタキシャル層３（ノンドープ半
導体層）を成長させる。エピタキシャル成長には、たと
えばＭＢＥ法やメタル−オーガニックＣＶＤ法を用いる
ことができる。
トレジスト膜を用いることができる。つぎに、全面にノ
ンドープのＧａＡｓエピタキシャル層３（ノンドープ半
導体層）を成長させる。エピタキシャル成長には、たと
えばＭＢＥ法やメタル−オーガニックＣＶＤ法を用いる
ことができる。
つぎに、このように成長させたノンドープ半導体層３の
一部に、ＨＢＴのコレクタおよびベースの一部領域を形
成させるイオン打込みを行う。すなわち、第２図におい
て、第１の半導体層２の上にイオン注入マスクを用いて
Ｂｅ、Ｚｎ等のイオンを打込み第２導電型であるＰ型の
第２の半導体層４をつくる。また、同様にＳｔのイオン
を打込みＮ型の第３の半導体層５を形成する。
一部に、ＨＢＴのコレクタおよびベースの一部領域を形
成させるイオン打込みを行う。すなわち、第２図におい
て、第１の半導体層２の上にイオン注入マスクを用いて
Ｂｅ、Ｚｎ等のイオンを打込み第２導電型であるＰ型の
第２の半導体層４をつくる。また、同様にＳｔのイオン
を打込みＮ型の第３の半導体層５を形成する。
つぎに、第３図において、ノンドープ半導体層３とヘテ
ロ接合を形成する層、すなわち、ノンドープ半導体層３
よりも電子親和力の小さなＮ型のＡ Ｑ Ｇ ａ Ａ
ｓ層６ （Ｎ型のヘテロ接合半導層と称する）を全面に
形成する。この場合、本実施例においては、さらに、Ｎ
型のＡ Ｑ Ｇ ａ Ａ ｓ層６の上にＮ型のＱ ａ
Ａ ｓ層７（キャップ層と称する）を成長させておく。
ロ接合を形成する層、すなわち、ノンドープ半導体層３
よりも電子親和力の小さなＮ型のＡ Ｑ Ｇ ａ Ａ
ｓ層６ （Ｎ型のヘテロ接合半導層と称する）を全面に
形成する。この場合、本実施例においては、さらに、Ｎ
型のＡ Ｑ Ｇ ａ Ａ ｓ層６の上にＮ型のＱ ａ
Ａ ｓ層７（キャップ層と称する）を成長させておく。
このあと、前記Ｐ型の第２の半導体層４の一部と電気的
に結合するＰ型の第４の半導体層８をイオン打込みによ
って形成する。このイオン打込みは、Ｎ型のＡ ｎ Ｇ
ａ Ａ ｓ層６およびＧ ａ Ａ ｓ層７を介して行
う。
に結合するＰ型の第４の半導体層８をイオン打込みによ
って形成する。このイオン打込みは、Ｎ型のＡ ｎ Ｇ
ａ Ａ ｓ層６およびＧ ａ Ａ ｓ層７を介して行
う。
このように形成されて第３図に示す構造において、分離
のためのイオン打込みを行って第４図に示す絶縁層９，
１０，１１，１２を形成する。この分離のイオン打込み
はたとえばプロトンの打込みである。分離イオン打込み
に用いるマスクはつどのようにパターニングされる。す
なわち、Ｎ型の第１の半導体層２の両側部に基板ｌに達
する絶縁層９，１２を形成し、Ｐ型の第２の半導体層４
とＮ型の第３の半導体層５との間にＮ型の第１の半導体
層２に達する絶縁層１０を形成し、さらに、Ｐ型の第４
の半導体層８，８の側部であって、Ｐ型の第２の半導体
層４の上部の一部にこのＰ型の第２の半導体層４に達す
る絶縁層１１を形成するようパターニングされている。
のためのイオン打込みを行って第４図に示す絶縁層９，
１０，１１，１２を形成する。この分離のイオン打込み
はたとえばプロトンの打込みである。分離イオン打込み
に用いるマスクはつどのようにパターニングされる。す
なわち、Ｎ型の第１の半導体層２の両側部に基板ｌに達
する絶縁層９，１２を形成し、Ｐ型の第２の半導体層４
とＮ型の第３の半導体層５との間にＮ型の第１の半導体
層２に達する絶縁層１０を形成し、さらに、Ｐ型の第４
の半導体層８，８の側部であって、Ｐ型の第２の半導体
層４の上部の一部にこのＰ型の第２の半導体層４に達す
る絶縁層１１を形成するようパターニングされている。
このような分離用の絶縁層９，１０，１１．１２を形成
することによって、ＨＢＴのエミッタ領域１３およびコ
レクタ領域の一部１４が形成されるとともに、ＨＢＴの
図において右側にＨＥＭＴ領域が形成される。ＨＥＭＴ
領域において、Ｎ型のＧ ａ Ａ ｓ層７（キャップ層
）の一部をエツチングし、各々、ソースおよびドレイン
のキャップ層１５．１６を形成することができる。これ
らソース・ドレインのキャップ層１５．１６は、オーミ
ックコンタクトをとるとともに、キャップ層１５゜１６
の下方のヘテロ接合部界面に電子蓄積層を形成する。あ
るいは、エツチングしたＮ型のＧａＡｓ７の下方のＡｋ
Ｇ ａ Ａ ｓ層６をさらにエツチングしても同様の効
果が得られる。
することによって、ＨＢＴのエミッタ領域１３およびコ
レクタ領域の一部１４が形成されるとともに、ＨＢＴの
図において右側にＨＥＭＴ領域が形成される。ＨＥＭＴ
領域において、Ｎ型のＧ ａ Ａ ｓ層７（キャップ層
）の一部をエツチングし、各々、ソースおよびドレイン
のキャップ層１５．１６を形成することができる。これ
らソース・ドレインのキャップ層１５．１６は、オーミ
ックコンタクトをとるとともに、キャップ層１５゜１６
の下方のヘテロ接合部界面に電子蓄積層を形成する。あ
るいは、エツチングしたＮ型のＧａＡｓ７の下方のＡｋ
Ｇ ａ Ａ ｓ層６をさらにエツチングしても同様の効
果が得られる。
第３図および第４図のプロセスにおいては、Ｇ ａ Ａ
ｓ層７を全面に形成するようにした。しかし、このＧ
ａ Ａ ｓ ７をＨＥＭＴ領域のみに形成することも
可能である。
ｓ層７を全面に形成するようにした。しかし、このＧ
ａ Ａ ｓ ７をＨＥＭＴ領域のみに形成することも
可能である。
第５図において、電極を形成する。ＨＥＭＴのゲート電
極１７は、ショットキ接合を形成するたとえばタングス
テンシリサイド、Ｔｉ／Ｐｔ／Ａｕ合金等を用いている
。また他のドレイン・ソースおよびＨＢＴのベース・コ
レクタ・エミッタ等の電極１８は、Ｇ ａ Ａ ｓとオ
ーミックコンタクトを形成するたとえばＡ ｕ Ｇ ｅ
／ Ｎ ｉ ／ Ａ ｕ 合金を用いている。
極１７は、ショットキ接合を形成するたとえばタングス
テンシリサイド、Ｔｉ／Ｐｔ／Ａｕ合金等を用いている
。また他のドレイン・ソースおよびＨＢＴのベース・コ
レクタ・エミッタ等の電極１８は、Ｇ ａ Ａ ｓとオ
ーミックコンタクトを形成するたとえばＡ ｕ Ｇ ｅ
／ Ｎ ｉ ／ Ａ ｕ 合金を用いている。
［効果］
以上説明したように、半絶縁性基板上にノンドープ半導
体層およびこれとヘテロ接合を形成するＮ型のヘテロ接
合半導体層を形成し、ＨＢＴを形成する領域に対応した
位置の半絶縁性基板にＮ型の第１の半導体層を形成し、
がっ、ノンドープ半導体層とヘテロ接合半導体層へのイ
オン打込みによって、ＨＢＴのエミッタ、ベース、コレ
クタ領域ナラヒにＨＥＭＴ領域分離を行っている。この
ため、同一の半絶縁性基板上にＨＢＴおよびＨＥＭＴを
形成することができる。従って、高駆動能力を有し、か
つ、高速性・高集積度が良く低消費電力のＬＳＩを提供
できるという効果が得られる。
体層およびこれとヘテロ接合を形成するＮ型のヘテロ接
合半導体層を形成し、ＨＢＴを形成する領域に対応した
位置の半絶縁性基板にＮ型の第１の半導体層を形成し、
がっ、ノンドープ半導体層とヘテロ接合半導体層へのイ
オン打込みによって、ＨＢＴのエミッタ、ベース、コレ
クタ領域ナラヒにＨＥＭＴ領域分離を行っている。この
ため、同一の半絶縁性基板上にＨＢＴおよびＨＥＭＴを
形成することができる。従って、高駆動能力を有し、か
つ、高速性・高集積度が良く低消費電力のＬＳＩを提供
できるという効果が得られる。
以下本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明は同一半絶縁性基板上にＨＥＭＴおよびＨＢＴを
形成する技術に適用でき、特にＧ ａ Ａ ｓを用いた
メモリやロジックのＬＳＩに用いることができる。
形成する技術に適用でき、特にＧ ａ Ａ ｓを用いた
メモリやロジックのＬＳＩに用いることができる。
第１図から第５図は本発明の半導体装置の製造方法をＧ
ａ Ａ ｓ半絶縁性基板に適用した一実施例を示すプ
ロセス断面図である。 １・・・半絶縁性基板（Ｇ’ａ Ａ ｓ ） 、 ２・
・・Ｎ型のＧ ａ Ａ ｓ半導体層（第１の半導体層）
、３・・・ノンドープＧ ａ Ａ ｓ半導体層、４・・
・Ｐ型のＧａＡｓ半導体層（第２の半導体層）、５・・
・Ｎ型のＧａＡｓ半導体層（第３の半導体層）、６・・
・ペテロ接合半導体層（Ｎ型ＡρＧａＡｓ、ＩＩ）、７
・・・Ｎ型のＧ ａ Ａ ｓ層（キャップ層）、８・・
・Ｐ型のＧａＡｓ半導体層（第４の半導体層）、 ９，１０，１１．１２・・・絶縁層、１３・・・エミッ
タ領域、１４・・・コレクタ領域、１５．１６・・・ソ
ース・ドレインキャップ層、１７・・・ゲート金属、１
８・・・電極。 第 ２ 図 第 ３ 図
ａ Ａ ｓ半絶縁性基板に適用した一実施例を示すプ
ロセス断面図である。 １・・・半絶縁性基板（Ｇ’ａ Ａ ｓ ） 、 ２・
・・Ｎ型のＧ ａ Ａ ｓ半導体層（第１の半導体層）
、３・・・ノンドープＧ ａ Ａ ｓ半導体層、４・・
・Ｐ型のＧａＡｓ半導体層（第２の半導体層）、５・・
・Ｎ型のＧａＡｓ半導体層（第３の半導体層）、６・・
・ペテロ接合半導体層（Ｎ型ＡρＧａＡｓ、ＩＩ）、７
・・・Ｎ型のＧ ａ Ａ ｓ層（キャップ層）、８・・
・Ｐ型のＧａＡｓ半導体層（第４の半導体層）、 ９，１０，１１．１２・・・絶縁層、１３・・・エミッ
タ領域、１４・・・コレクタ領域、１５．１６・・・ソ
ース・ドレインキャップ層、１７・・・ゲート金属、１
８・・・電極。 第 ２ 図 第 ３ 図
Claims (1)
- １、半絶縁性基板内に選択的にイオン打込みを行って第
１導電型の第１の半導体層を形成し、この基板表面にノ
ンドープ半導体層を成長させ、前記第１導電型の第１の
半導体層の上の前記ノンドープ半導体層にイオン打込み
を行って第２導電型の第２の半導体層および第１導電型
の第３の半導体層を選択的に形成し、さらに、全面に、
前記ノンドープ半導体層とヘテロ接合を形成するヘテロ
接合第１導電型半導体層を成長させ、前記第２導電型の
第２の半導体層の上の前記ヘテロ接合第１導電型半導体
層の一部に選択的にイオン打込みを行って第２導電型の
第４の半導体層を形成し、前記第２導電型の第２の半導
体層の上の前記ヘテロ接合第１導電型半導体層の一部を
バイポーラトランジスタのエミッタ領域となし、かつ、
ヘテロ接合ＦＥＴの領域を規定する、分離のためのイオ
ン打込みを行い、前記半絶縁性基板上にヘテロ接合バイ
ポーラトランジスタとヘテロ接合ＦＥＴとを形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13718684A JPS6118169A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13718684A JPS6118169A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118169A true JPS6118169A (ja) | 1986-01-27 |
Family
ID=15192809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13718684A Pending JPS6118169A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0392480A2 (en) * | 1989-04-12 | 1990-10-17 | Sumitomo Electric Industries, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
| JPH08255838A (ja) * | 1994-11-02 | 1996-10-01 | Trw Inc | モノリシックの多機能集積回路デバイスを製造する方法 |
-
1984
- 1984-07-04 JP JP13718684A patent/JPS6118169A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH08255838A (ja) * | 1994-11-02 | 1996-10-01 | Trw Inc | モノリシックの多機能集積回路デバイスを製造する方法 |
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