JPH06342921A - 電力用縦型電界効果デバイス - Google Patents
電力用縦型電界効果デバイスInfo
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- JPH06342921A JPH06342921A JP5103296A JP10329693A JPH06342921A JP H06342921 A JPH06342921 A JP H06342921A JP 5103296 A JP5103296 A JP 5103296A JP 10329693 A JP10329693 A JP 10329693A JP H06342921 A JPH06342921 A JP H06342921A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66454—Static induction transistors [SIT], e.g. permeable base transistors [PBT]
-
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- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Abstract
(57)【要約】
【目的】 望ましいオン抵抗、接合容量、ゲート抵抗、
及びゲート駆動電圧を備えた非常に小型のデバイスを得
る。 【構成】 縦型トランジスタデバイスを作製する方法が
提供される。本方法は：ｎ形ソース層１２を形成するこ
と；ｐ＋の炭素をドープされたゲート層を形成するこ
と；前記ゲート層からゲート構造を形成すること；前記
ゲート構造を覆ってｎ形ドレイン層１６を形成して、埋
め込み形の炭素ドープのゲート構造を提供すること；の
工程を含む。
及びゲート駆動電圧を備えた非常に小型のデバイスを得
る。 【構成】 縦型トランジスタデバイスを作製する方法が
提供される。本方法は：ｎ形ソース層１２を形成するこ
と；ｐ＋の炭素をドープされたゲート層を形成するこ
と；前記ゲート層からゲート構造を形成すること；前記
ゲート構造を覆ってｎ形ドレイン層１６を形成して、埋
め込み形の炭素ドープのゲート構造を提供すること；の
工程を含む。
Description
【０００１】本件は米国海軍によって供与された契約第
Ｎ６６００１９−９１−Ｃ−６００８号のもとで、米国
政府の援助を得て発明された。政府は本発明に対して一
定の権利を有する。
Ｎ６６００１９−９１−Ｃ−６００８号のもとで、米国
政府の援助を得て発明された。政府は本発明に対して一
定の権利を有する。
【０００２】
【産業上の利用分野】本発明は一般に電力用ＦＥＴデバ
イスに関する。
イスに関する。
【０００３】
【従来の技術】本発明の範囲を限定することなしに本発
明の背景について、一例として電力用のＦＥＴデバイス
を取り上げて説明する。
明の背景について、一例として電力用のＦＥＴデバイス
を取り上げて説明する。
【０００４】これまで当該分野において、ＶＨＳＩＣエ
レクトロニクスが出現してくると共に、電力分配の実際
の方法及び電力供給技術は使用回路に対して適正に制御
された電力を供給するためには適当なものでないことが
明らかになった。負荷を切り離した中央集中型の電源と
いう概念はそれだけではうまく動作していない。ＧａＡ
ｓ時代へ突入するにあたって、電力分配の問題は標準的
な設計技術の問題から実際的な実用になる制御装置の問
題へと移行している。
レクトロニクスが出現してくると共に、電力分配の実際
の方法及び電力供給技術は使用回路に対して適正に制御
された電力を供給するためには適当なものでないことが
明らかになった。負荷を切り離した中央集中型の電源と
いう概念はそれだけではうまく動作していない。ＧａＡ
ｓ時代へ突入するにあたって、電力分配の問題は標準的
な設計技術の問題から実際的な実用になる制御装置の問
題へと移行している。
【０００５】ＧａＡｓ ＶＦＥＴは高効率なスイッチン
グ電源にとって魅力的である。いくつかの研究におい
て、利用できる最も進歩したプロセスによって作製され
た従来技術のＤＭＯＳまたはＵＭＯＳに比べて、この真
正デバイスが単位面積当たりのオン抵抗値で５ないし８
倍という低い値を有することが結論づけられている。更
に、ＧａＡｓ ＶＦＥＴは１ないし２ｎｓ程度の優れた
スイッチング速度を有する。従って、そのようなデバイ
スを用いればスイッチング電源の効率は大幅に改善でき
る。
グ電源にとって魅力的である。いくつかの研究におい
て、利用できる最も進歩したプロセスによって作製され
た従来技術のＤＭＯＳまたはＵＭＯＳに比べて、この真
正デバイスが単位面積当たりのオン抵抗値で５ないし８
倍という低い値を有することが結論づけられている。更
に、ＧａＡｓ ＶＦＥＴは１ないし２ｎｓ程度の優れた
スイッチング速度を有する。従って、そのようなデバイ
スを用いればスイッチング電源の効率は大幅に改善でき
る。
【０００６】
【発明の概要】より小型でより高速の電力用デバイスに
対する需要が存在することがここに理解されよう。特
に、オン抵抗、接合容量、ゲート抵抗、及びゲート駆動
電圧における改善が望まれており、そして低損失で高効
率のデバイスを提供することが望まれている。本発明は
これらの要求に応えようとするものである。
対する需要が存在することがここに理解されよう。特
に、オン抵抗、接合容量、ゲート抵抗、及びゲート駆動
電圧における改善が望まれており、そして低損失で高効
率のデバイスを提供することが望まれている。本発明は
これらの要求に応えようとするものである。
【０００７】一般的に、そして本発明の１つの態様にお
いて、縦型のトランジスタデバイスを形成するための方
法が提供されている。この方法は：ｎ形のソース層を形
成すること；ｐ＋の炭素をドープされたゲート層を形成
すること；前記ゲート層からゲート構造を形成するこ
と；及び前記ゲート構造を覆ってｎ形のドレイン層を形
成し、埋め込まれた炭素ドープのゲート構造を提供する
こと；の工程を含んでいる。この埋め込まれた炭素ドー
プのゲート構造は、望ましいオン抵抗、接合容量、ゲー
ト抵抗、及びゲート駆動電圧を備えた非常に小型のデバ
イスを提供する。望ましくは、前記ソース層はｎ＋の基
板上に形成され；ｎ＋キャップ層が前記ドレイン層を覆
って形成され；前記ゲート構造はＥＣＲエッチによって
形成され；そして前記ソース層、ゲート層、及びドレイ
ン層がＧａＡｓであってエピタキシャル的に形成されて
いる。
いて、縦型のトランジスタデバイスを形成するための方
法が提供されている。この方法は：ｎ形のソース層を形
成すること；ｐ＋の炭素をドープされたゲート層を形成
すること；前記ゲート層からゲート構造を形成するこ
と；及び前記ゲート構造を覆ってｎ形のドレイン層を形
成し、埋め込まれた炭素ドープのゲート構造を提供する
こと；の工程を含んでいる。この埋め込まれた炭素ドー
プのゲート構造は、望ましいオン抵抗、接合容量、ゲー
ト抵抗、及びゲート駆動電圧を備えた非常に小型のデバ
イスを提供する。望ましくは、前記ソース層はｎ＋の基
板上に形成され；ｎ＋キャップ層が前記ドレイン層を覆
って形成され；前記ゲート構造はＥＣＲエッチによって
形成され；そして前記ソース層、ゲート層、及びドレイ
ン層がＧａＡｓであってエピタキシャル的に形成されて
いる。
【０００８】本発明の別の態様において、ｎ形ソース
層；１個または複数個のｐ＋に炭素をドープされたゲー
ト構造；及びｎ形のドレイン層；を含む縦型トランジス
タデバイスが提供されている。望ましくは、前記ソース
層はｎ＋基板上に形成され；ｎ＋のキャップ層が前記ド
レイン層を覆って形成され；そして前記ソース層、ゲー
ト層、及びドレイン層はＧａＡｓである。
層；１個または複数個のｐ＋に炭素をドープされたゲー
ト構造；及びｎ形のドレイン層；を含む縦型トランジス
タデバイスが提供されている。望ましくは、前記ソース
層はｎ＋基板上に形成され；ｎ＋のキャップ層が前記ド
レイン層を覆って形成され；そして前記ソース層、ゲー
ト層、及びドレイン層はＧａＡｓである。
【０００９】本発明の更に別の態様において、ｎ＋基板
上にｎ形のソース層を形成すること；ｐ＋に炭素をドー
プされたゲート層を形成すること；前記ゲート層からゲ
ート構造を形成すること；前記ゲート構造を覆ってｎ形
のドレイン層を形成すること；前記ドレイン層を覆って
ｎ＋のキャップ層を形成すること；前記ゲート構造にコ
ンタクトするためのｐ＋ドーパントを打ち込むこと；前
記ゲート構造へのｐ形のオーミックなコンタクトを形成
すること；ｎ形のオーミックなドレインコンタクトを形
成すること；及びｎ形のオーミックなソースコンタクト
を形成すること；の工程を含む、縦形トランジスタデバ
イス作製方法が提供されている。望ましくは、前記打ち
込まれるｐ＋のドーパントはＢｅまたはＺｎであり；ｐ
形のオーミックコンタクトはＡｕＺｎであり；ｎ形のオ
ーミックコンタクトはＰｄＧｅＩｎであり；そしてソー
ス層、ゲート層、及びドレイン層はＧａＡｓである。
上にｎ形のソース層を形成すること；ｐ＋に炭素をドー
プされたゲート層を形成すること；前記ゲート層からゲ
ート構造を形成すること；前記ゲート構造を覆ってｎ形
のドレイン層を形成すること；前記ドレイン層を覆って
ｎ＋のキャップ層を形成すること；前記ゲート構造にコ
ンタクトするためのｐ＋ドーパントを打ち込むこと；前
記ゲート構造へのｐ形のオーミックなコンタクトを形成
すること；ｎ形のオーミックなドレインコンタクトを形
成すること；及びｎ形のオーミックなソースコンタクト
を形成すること；の工程を含む、縦形トランジスタデバ
イス作製方法が提供されている。望ましくは、前記打ち
込まれるｐ＋のドーパントはＢｅまたはＺｎであり；ｐ
形のオーミックコンタクトはＡｕＺｎであり；ｎ形のオ
ーミックコンタクトはＰｄＧｅＩｎであり；そしてソー
ス層、ゲート層、及びドレイン層はＧａＡｓである。
【００１０】図面において、特に断らない限り対応する
部品に対しては同じ参照符号が用いられる。
部品に対しては同じ参照符号が用いられる。
【００１１】
【実施例】通常あまりに低い降伏電圧を有するため電力
用としては適さないパーミアブルベーストランジスタを
別として、ＧａＡｓ電力用ＶＦＥＴでこれまで知られて
いるものは２つの異なる構造を使用したものである。第
１の方式は埋め込みゲート構造であり、それはゲート電
極に関してベリリウムの打ち込みを行い、その後、デバ
イスのソース端子用にエピタキシャルの被覆成長を行っ
ている。第２の方式では、デバイスのためのすべてのエ
ピタキシャル成長をまず行っている。続いて、メサ形エ
ッチによって導通チャネルを定義し、次にチャネルの両
側にショットキー金属ゲート電極を蒸着する。両方式共
に、４ないし８μｍ範囲のゲートピッチを有するＧａＡ
ｓ ＶＦＥＴを作製するのには成功しているが、埋め込
みゲート構造中でのＺｎ、Ｂｅ、及びＭｇ等のｐ形ドー
パントの横方向拡散のためと、メサ／ショットキーゲー
ト構造中でのリソグラフィの困難さのために、４μｍよ
りも小さい寸法へ縮小することは不可能である。結果の
デバイスは高電圧動作には適したものであるが、高効率
整流器等の低電圧で大電流の応用には適していない。従
って、ＧａＡｓ ＶＦＥＴの能力はまだ完全には生かさ
れていない。
用としては適さないパーミアブルベーストランジスタを
別として、ＧａＡｓ電力用ＶＦＥＴでこれまで知られて
いるものは２つの異なる構造を使用したものである。第
１の方式は埋め込みゲート構造であり、それはゲート電
極に関してベリリウムの打ち込みを行い、その後、デバ
イスのソース端子用にエピタキシャルの被覆成長を行っ
ている。第２の方式では、デバイスのためのすべてのエ
ピタキシャル成長をまず行っている。続いて、メサ形エ
ッチによって導通チャネルを定義し、次にチャネルの両
側にショットキー金属ゲート電極を蒸着する。両方式共
に、４ないし８μｍ範囲のゲートピッチを有するＧａＡ
ｓ ＶＦＥＴを作製するのには成功しているが、埋め込
みゲート構造中でのＺｎ、Ｂｅ、及びＭｇ等のｐ形ドー
パントの横方向拡散のためと、メサ／ショットキーゲー
ト構造中でのリソグラフィの困難さのために、４μｍよ
りも小さい寸法へ縮小することは不可能である。結果の
デバイスは高電圧動作には適したものであるが、高効率
整流器等の低電圧で大電流の応用には適していない。従
って、ＧａＡｓ ＶＦＥＴの能力はまだ完全には生かさ
れていない。
【００１２】拡散性が低く高濃度のｐ形ドーパントとし
て炭素を採用することによってＧａＡｓ電力用ＶＦＥＴ
の潜在的な用途は飛躍的に広がる。特に、埋め込み炭素
ゲート電極は１．０μｍよりも小さいチャネル開口を備
えたＶＦＥＴを設計するために使用できる。他方、高い
ドーピング濃度（約１０20ｃｍ-3）はゲートのシート抵
抗をコンバータ型の（＜１ＭＨｚスイッチング）整流器
応用に利用できるものにする。これまで報告されている
最も進歩したＵＭＯＳ電力用トランジスタと比べて、本
発明のＧａＡｓ ＶＦＥＴは低損失、高効率のスイッチ
ング電源の設計にとって重要な４つの点：オン抵抗、接
合容量、ゲート抵抗、及びゲート駆動電圧において優れ
ている。更に、本発明の新しいＧａＡｓ ＶＦＥＴは２
ｎｓ以内でのスイッチングが可能であるが、ＵＭＯＳ電
力用デバイスは、ずっと高いゲート抵抗のためにスイッ
チングするのに通常少なくとも５０ｎｓは必要である。
て炭素を採用することによってＧａＡｓ電力用ＶＦＥＴ
の潜在的な用途は飛躍的に広がる。特に、埋め込み炭素
ゲート電極は１．０μｍよりも小さいチャネル開口を備
えたＶＦＥＴを設計するために使用できる。他方、高い
ドーピング濃度（約１０20ｃｍ-3）はゲートのシート抵
抗をコンバータ型の（＜１ＭＨｚスイッチング）整流器
応用に利用できるものにする。これまで報告されている
最も進歩したＵＭＯＳ電力用トランジスタと比べて、本
発明のＧａＡｓ ＶＦＥＴは低損失、高効率のスイッチ
ング電源の設計にとって重要な４つの点：オン抵抗、接
合容量、ゲート抵抗、及びゲート駆動電圧において優れ
ている。更に、本発明の新しいＧａＡｓ ＶＦＥＴは２
ｎｓ以内でのスイッチングが可能であるが、ＵＭＯＳ電
力用デバイスは、ずっと高いゲート抵抗のためにスイッ
チングするのに通常少なくとも５０ｎｓは必要である。
【００１３】本発明のプロセスによって作製されるＧａ
Ａｓ ＶＦＥＴは高周波スイッチング電源として優れて
いるのみならず、高電力マイクロ波増幅器及び高利得の
光検出器等のその他の応用としても優れている。
Ａｓ ＶＦＥＴは高周波スイッチング電源として優れて
いるのみならず、高電力マイクロ波増幅器及び高利得の
光検出器等のその他の応用としても優れている。
【００１４】図１ａから図１ｅは本発明のデバイスを作
製する好適実施例プロセスの引き続く段階を示す。後に
示す表１は、図面中の各要素の参照符号を分かりやすく
するために用意した。図１ａに示されたように、望まし
くはｎ＋の基板１０の上にｎ形エピタキシャルソース層
１２が形成される。このソース層１２の厚さとドーパン
トレベルとは個々のデバイス設計に依存する。しかし、
ドーパントレベルは一般的にｎないしｎ−であると考え
てよい。次にソース層１２を覆ってｐ＋エピタキシャル
ゲート層１４が形成される。ゲート層１４は望ましくは
炭素を高濃度に、望ましくは約１０20ｃｍ-3またはそれ
以上にドープされるが、より低濃度、例えば１０18ｃｍ
-3にドープされてもよい。一般的にドーパント濃度が増
大するとスイッチングが速くなり、ゲート抵抗が低くな
る。ゲート層１４はゲート抵抗を減らすために約２５０
ｎｍまたはそれ以上の厚さであることが望ましい。ゲー
ト層１４は次にエッチされて、図１ｂに示すゲート構造
１４を定義する。炭素の不純物拡散はほとんど無きに等
しいため、ゲート電極１４は望ましいことに約１μｍピ
ッチであり得る。結果のデバイスはわずか０．５μｍの
チャネル開口を備える低抵抗の埋め込みゲート構造とな
るであろう。この工程のための好適なリソグラフィ法は
細かいゲート構造を定義するための本質的に損傷のない
電子サイクロトロン共鳴（ＥＣＲ）エッチと電子ビーム
による直接スライス描画である。これとは別の方法とし
て、ステッパＩ線リソグラフィを用いることもできる。
このゲート／チャネルをエッチするためにＲＩＥプロセ
スを用いることもできる。
製する好適実施例プロセスの引き続く段階を示す。後に
示す表１は、図面中の各要素の参照符号を分かりやすく
するために用意した。図１ａに示されたように、望まし
くはｎ＋の基板１０の上にｎ形エピタキシャルソース層
１２が形成される。このソース層１２の厚さとドーパン
トレベルとは個々のデバイス設計に依存する。しかし、
ドーパントレベルは一般的にｎないしｎ−であると考え
てよい。次にソース層１２を覆ってｐ＋エピタキシャル
ゲート層１４が形成される。ゲート層１４は望ましくは
炭素を高濃度に、望ましくは約１０20ｃｍ-3またはそれ
以上にドープされるが、より低濃度、例えば１０18ｃｍ
-3にドープされてもよい。一般的にドーパント濃度が増
大するとスイッチングが速くなり、ゲート抵抗が低くな
る。ゲート層１４はゲート抵抗を減らすために約２５０
ｎｍまたはそれ以上の厚さであることが望ましい。ゲー
ト層１４は次にエッチされて、図１ｂに示すゲート構造
１４を定義する。炭素の不純物拡散はほとんど無きに等
しいため、ゲート電極１４は望ましいことに約１μｍピ
ッチであり得る。結果のデバイスはわずか０．５μｍの
チャネル開口を備える低抵抗の埋め込みゲート構造とな
るであろう。この工程のための好適なリソグラフィ法は
細かいゲート構造を定義するための本質的に損傷のない
電子サイクロトロン共鳴（ＥＣＲ）エッチと電子ビーム
による直接スライス描画である。これとは別の方法とし
て、ステッパＩ線リソグラフィを用いることもできる。
このゲート／チャネルをエッチするためにＲＩＥプロセ
スを用いることもできる。
【００１５】図１ｃにおいて、ゲート構造１４を覆って
ｎ形のエピタキシャルドレイン層１６が形成される。ド
レイン層１６のドーパント濃度と厚さとはソース層１２
と同様に個々のデバイス応用に依存する。オーミックコ
ンタクトを改善するためにドレイン層１６の上に付加的
なｎ＋キャップ層１８を形成してもよい。コンタクト抵
抗を改善するためにｎ＋＋のＩｎＧａＡｓ層を更に付加
することもできる。図１ｄに示されたように、例えば非
合金化ＰｄＧｅＩｎによってドレイン１６への金属コン
タクト２０を形成してもよい。コンタクト材料のその他
の例としてＴｉＰｔＡｕまたはＷＳｉと共に用いたＩｎ
ＧａＡｓ、ＡｕＧｅＮｉ、ＰｄＧｅが挙げられる。次に
基板１０は薄くされて、ソース１２への金属コンタクト
２２がウエハの裏面に形成される。ＦＥＴの場合と同様
にソース１２とドレイン１６の指定は任意であって、も
し必要であれば逆にすることもできる。
ｎ形のエピタキシャルドレイン層１６が形成される。ド
レイン層１６のドーパント濃度と厚さとはソース層１２
と同様に個々のデバイス応用に依存する。オーミックコ
ンタクトを改善するためにドレイン層１６の上に付加的
なｎ＋キャップ層１８を形成してもよい。コンタクト抵
抗を改善するためにｎ＋＋のＩｎＧａＡｓ層を更に付加
することもできる。図１ｄに示されたように、例えば非
合金化ＰｄＧｅＩｎによってドレイン１６への金属コン
タクト２０を形成してもよい。コンタクト材料のその他
の例としてＴｉＰｔＡｕまたはＷＳｉと共に用いたＩｎ
ＧａＡｓ、ＡｕＧｅＮｉ、ＰｄＧｅが挙げられる。次に
基板１０は薄くされて、ソース１２への金属コンタクト
２２がウエハの裏面に形成される。ＦＥＴの場合と同様
にソース１２とドレイン１６の指定は任意であって、も
し必要であれば逆にすることもできる。
【００１６】本発明の完成したＶＦＥＴは平方当たり約
３０オームという小さいゲートシート抵抗を示し、これ
は他の方法で従来作製されているＧａＡｓ ＶＦＥＴの
ゲート電極よりもほぼ２桁小さい。
３０オームという小さいゲートシート抵抗を示し、これ
は他の方法で従来作製されているＧａＡｓ ＶＦＥＴの
ゲート電極よりもほぼ２桁小さい。
【００１７】図２ａから図２ｃにおいて、本発明のデバ
イスのゲート１４、ドレイン１６、及びソース１２への
コンタクトを形成する好適実施例の方法が示されてい
る。既に図１ａから図１ｃに示され上述されたように、
最初にソース層１２が形成され、ゲート層１４が形成さ
れエッチされ、ドレイン層１６が形成される。図２ａに
示されたように、ｐ＋打ち込み２４が望ましくはゲート
１４へコンタクトするために実行される。このｐ＋打ち
込み２４は望ましくはＢｅであるが、ＺｎやＭｇ等のド
ーパントでもよい。打ち込み２４は本質的に平坦なまま
の表面を提供し、低いゲート抵抗を実現する。しかし、
もし必要であれば、ゲート１４へのコンタクトを形成す
るためにメサエッチプロセスを使用してもよい。
イスのゲート１４、ドレイン１６、及びソース１２への
コンタクトを形成する好適実施例の方法が示されてい
る。既に図１ａから図１ｃに示され上述されたように、
最初にソース層１２が形成され、ゲート層１４が形成さ
れエッチされ、ドレイン層１６が形成される。図２ａに
示されたように、ｐ＋打ち込み２４が望ましくはゲート
１４へコンタクトするために実行される。このｐ＋打ち
込み２４は望ましくはＢｅであるが、ＺｎやＭｇ等のド
ーパントでもよい。打ち込み２４は本質的に平坦なまま
の表面を提供し、低いゲート抵抗を実現する。しかし、
もし必要であれば、ゲート１４へのコンタクトを形成す
るためにメサエッチプロセスを使用してもよい。
【００１８】ドレイン１６へのｎ形オーミックコンタク
ト２８とゲート１４へのｐ形オーミックコンタクト２６
が図２ａに示されている。ｎ形オーミックコンタクト２
８はＰｄＧｅＩｎが望ましいが、代替えとしてＴｉＰｔ
ＡｕまたはＷＳｉと共に用いたＩｎＧａＡｓ、ＡｕＧｅ
Ｎｉ、ＰｄＧｅでもよい。ｐ形オーミックコンタクト２
６はＡｕＺｎが望ましいが、代替えとしてＺｎ拡散領域
へのＴｉＰｔＡｕでもよい。図２ｃにはオーミックなキ
ャップエッチ分離、メサデバイス分離、及び裏面のドレ
インｎ形オーミックコンタクト３０の好適な工程が示さ
れ、これによってデバイスに対する望ましい電気的コン
タクトが得られる。
ト２８とゲート１４へのｐ形オーミックコンタクト２６
が図２ａに示されている。ｎ形オーミックコンタクト２
８はＰｄＧｅＩｎが望ましいが、代替えとしてＴｉＰｔ
ＡｕまたはＷＳｉと共に用いたＩｎＧａＡｓ、ＡｕＧｅ
Ｎｉ、ＰｄＧｅでもよい。ｐ形オーミックコンタクト２
６はＡｕＺｎが望ましいが、代替えとしてＺｎ拡散領域
へのＴｉＰｔＡｕでもよい。図２ｃにはオーミックなキ
ャップエッチ分離、メサデバイス分離、及び裏面のドレ
インｎ形オーミックコンタクト３０の好適な工程が示さ
れ、これによってデバイスに対する望ましい電気的コン
タクトが得られる。
【００１９】以上のように、好適実施例について詳細に
説明してきた。本発明の範囲には、ここに述べたものと
は異なるが本発明の範囲には含まれるようなその他の実
施例が包含されることは理解されるであろう。例えば、
シリコンが望ましいとしたｎ形ドーパントはＳやＳｅの
ような材料でも構わない。同様に、ＧａＡｓはＩｎＧａ
Ａｓ、ＩｎＰ、またはＧａＩｎＰのような材料で置き換
えることができる。更に別の材料として、ソース及びゲ
ート層のためのＧａＡｓとドレイン材料のためのＩｎＧ
ａＡｓ、ＩｎＰ、またはＧａＩｎＰとを組み合わせるこ
ともできる。含むという用語は発明の範囲について使用
される場合には非排他的に解釈されるべきである。
説明してきた。本発明の範囲には、ここに述べたものと
は異なるが本発明の範囲には含まれるようなその他の実
施例が包含されることは理解されるであろう。例えば、
シリコンが望ましいとしたｎ形ドーパントはＳやＳｅの
ような材料でも構わない。同様に、ＧａＡｓはＩｎＧａ
Ａｓ、ＩｎＰ、またはＧａＩｎＰのような材料で置き換
えることができる。更に別の材料として、ソース及びゲ
ート層のためのＧａＡｓとドレイン材料のためのＩｎＧ
ａＡｓ、ＩｎＰ、またはＧａＩｎＰとを組み合わせるこ
ともできる。含むという用語は発明の範囲について使用
される場合には非排他的に解釈されるべきである。
【００２０】本発明は例示の実施例について説明されて
きたが、この説明は限定的な意図のものではない。本明
細書を参考にすることによって、例示の実施例に対する
各種の修正や組み合わせが本発明のその他の実施例と共
に当業者には明らかになるであろう。従って、本発明の
特許請求の範囲はそのような修正や実施例を包含するも
のと解釈されるべきである。
きたが、この説明は限定的な意図のものではない。本明
細書を参考にすることによって、例示の実施例に対する
各種の修正や組み合わせが本発明のその他の実施例と共
に当業者には明らかになるであろう。従って、本発明の
特許請求の範囲はそのような修正や実施例を包含するも
のと解釈されるべきである。
【００２１】
【表１】
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）縦型トランジスタデバイスを作製する方法であっ
て： ａ．ｎ形ソース層を形成すること； ｂ．前記ソース層を覆ってｐ＋炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること；及び ｄ．前記ゲート構造を覆ってｎ形ドレイン層を形成する
こと；の工程を含む方法。
る。 （１）縦型トランジスタデバイスを作製する方法であっ
て： ａ．ｎ形ソース層を形成すること； ｂ．前記ソース層を覆ってｐ＋炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること；及び ｄ．前記ゲート構造を覆ってｎ形ドレイン層を形成する
こと；の工程を含む方法。
【００２３】（２）第１項記載の方法であって、前記ソ
ース層が基板の上に形成される方法。
ース層が基板の上に形成される方法。
【００２４】（３）第２項記載の方法であって、前記基
板がｎ＋ドーピングを含んでいる方法。
板がｎ＋ドーピングを含んでいる方法。
【００２５】（４）第１項記載の方法であって、前記ド
レイン層を覆ってキャップ層が形成される方法。
レイン層を覆ってキャップ層が形成される方法。
【００２６】（５）第４項記載の方法であって、前記キ
ャップ層がｎ＋ドーピングを含んでいる方法。
ャップ層がｎ＋ドーピングを含んでいる方法。
【００２７】（６）第１項記載の方法であって、前記ソ
ース層、前記ゲート層、及び前記ドレイン層がＧａＡｓ
である方法。
ース層、前記ゲート層、及び前記ドレイン層がＧａＡｓ
である方法。
【００２８】（７）第１項記載の方法であって、前記ソ
ース層、前記ゲート層、及び前記ドレイン層がエピタキ
シャルに形成される方法。
ース層、前記ゲート層、及び前記ドレイン層がエピタキ
シャルに形成される方法。
【００２９】（８）第１項記載の方法であって、前記ゲ
ート構造がＥＣＲエッチによって形成される方法。
ート構造がＥＣＲエッチによって形成される方法。
【００３０】（９）縦型トランジスタデバイスであっ
て： ａ．ｎ形ソース層； ｂ．１個または複数個のｐ＋炭素ドープのゲート構造；
及び ｃ．ｎ形ドレイン層；を含むデバイス。
て： ａ．ｎ形ソース層； ｂ．１個または複数個のｐ＋炭素ドープのゲート構造；
及び ｃ．ｎ形ドレイン層；を含むデバイス。
【００３１】（１０）第９項記載のデバイスであって、
前記ソース層が基板の上にあるデバイス。
前記ソース層が基板の上にあるデバイス。
【００３２】（１１）第１０項記載のデバイスであっ
て、前記基板がｎ＋ドーピングを含んでいるデバイス。
て、前記基板がｎ＋ドーピングを含んでいるデバイス。
【００３３】（１２）第９項記載のデバイスであって、
前記ドレイン層を覆ってキャップ層が形成されるデバイ
ス。
前記ドレイン層を覆ってキャップ層が形成されるデバイ
ス。
【００３４】（１３）第１２項記載のデバイスであっ
て、前記キャップ層がｎ＋ドーピングを含んでいるデバ
イス。
て、前記キャップ層がｎ＋ドーピングを含んでいるデバ
イス。
【００３５】（１４）第９項記載のデバイスであって、
前記ソース層、前記ゲート構造、及び前記ドレイン層が
ＧａＡｓであるデバイス。
前記ソース層、前記ゲート構造、及び前記ドレイン層が
ＧａＡｓであるデバイス。
【００３６】（１５）縦型トランジスタデバイスを作製
する方法であって： ａ．ｎ＋基板を覆ってｎ形ソース層を形成すること； ｂ．前記ソース層を覆ってｐ＋炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること； ｄ．前記ゲート構造を覆ってｎ形ドレイン層を形成する
こと； ｅ．前記ドレイン層を覆ってｎ＋キャップ層を形成する
こと； ｆ．前記ゲート構造へコンタクトするためのｐ＋ドーパ
ントを打ち込むこと； ｇ．前記ゲート構造へのｐ形オーミックコンタクトを形
成すること； ｈ．ｎ形オーミックソースコンタクトを形成すること；
及び ｉ．ｎ形オーミックドレインコンタクトを形成するこ
と；の工程を含む方法。
する方法であって： ａ．ｎ＋基板を覆ってｎ形ソース層を形成すること； ｂ．前記ソース層を覆ってｐ＋炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること； ｄ．前記ゲート構造を覆ってｎ形ドレイン層を形成する
こと； ｅ．前記ドレイン層を覆ってｎ＋キャップ層を形成する
こと； ｆ．前記ゲート構造へコンタクトするためのｐ＋ドーパ
ントを打ち込むこと； ｇ．前記ゲート構造へのｐ形オーミックコンタクトを形
成すること； ｈ．ｎ形オーミックソースコンタクトを形成すること；
及び ｉ．ｎ形オーミックドレインコンタクトを形成するこ
と；の工程を含む方法。
【００３７】（１６）第１５項記載の方法であって、前
記打ち込みされるｐ＋ドーパントがＢｅである方法。
記打ち込みされるｐ＋ドーパントがＢｅである方法。
【００３８】（１７）第１５項記載の方法であって、前
記打ち込みされるｐ＋ドーパントがＺｎである方法。
記打ち込みされるｐ＋ドーパントがＺｎである方法。
【００３９】（１８）第１５項記載の方法であって、前
記ｐ形オーミックコンタクトがＡｕＺｎである方法。
記ｐ形オーミックコンタクトがＡｕＺｎである方法。
【００４０】（１９）第１５項記載の方法であって、前
記ｎ形オーミックコンタクトがＰｄＧｅＩｎである方
法。
記ｎ形オーミックコンタクトがＰｄＧｅＩｎである方
法。
【００４１】（２０）第１５項記載の方法であって、前
記ドレイン層、前記ゲート層、及び前記ソース層がＧａ
Ａｓである方法。
記ドレイン層、前記ゲート層、及び前記ソース層がＧａ
Ａｓである方法。
【００４２】（２１）これは縦型トランジスタデバイス
を作製する方法である。本方法は：ｎ形ソース層１２を
形成すること；ｐ＋の炭素をドープされたゲート層を形
成すること；前記ゲート層からゲート構造を形成するこ
と；前記ゲート構造を覆ってｎ形ドレイン層１６を形成
して、埋め込み形の炭素ドープのゲート構造を提供する
こと；の工程を含んでいる。この埋め込み炭素ドープの
ゲート構造は、望ましいオン抵抗、接合容量、ゲート抵
抗、及びゲート駆動電圧を備えた非常に小型のデバイス
を提供できる。その他のデバイス及び方法についても開
示されている。
を作製する方法である。本方法は：ｎ形ソース層１２を
形成すること；ｐ＋の炭素をドープされたゲート層を形
成すること；前記ゲート層からゲート構造を形成するこ
と；前記ゲート構造を覆ってｎ形ドレイン層１６を形成
して、埋め込み形の炭素ドープのゲート構造を提供する
こと；の工程を含んでいる。この埋め込み炭素ドープの
ゲート構造は、望ましいオン抵抗、接合容量、ゲート抵
抗、及びゲート駆動電圧を備えた非常に小型のデバイス
を提供できる。その他のデバイス及び方法についても開
示されている。
【図１】本発明の１つの好適実施例の、異なる段階にお
ける断面図。
ける断面図。
【図２】本発明に対してコンタクトを形成する好適実施
例方法の、異なる段階における断面図。
例方法の、異なる段階における断面図。
１０ 基板 １２ ソース層 １４ ゲート層／構造 １６ ドレイン層 １８ キャップ層 ２０ ソースへの金属コンタクト ２２ ドレインへの金属コンタクト ２４ ｐ＋打ち込み ２６ ゲートｐ形オーミックコンタクト ２８ ドレインｎ形オーミックコンタクト ３０ ソースｎ形オーミックコンタクト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】以上の説明に関して更に以下の項を開示す
る。 （１）縦型トランジスタデバイスを作製する方法であっ
て： ａ．ｎ形の第１ソース／ドレイン層を形成すること； ｂ．前記ソース層を覆ってｐ形炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること；及び ｄ．前記ゲート構造を覆ってｎ形の第２ソース／ドレイ
ン層を形成すること；の工程を含む方法。
る。 （１）縦型トランジスタデバイスを作製する方法であっ
て： ａ．ｎ形の第１ソース／ドレイン層を形成すること； ｂ．前記ソース層を覆ってｐ形炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること；及び ｄ．前記ゲート構造を覆ってｎ形の第２ソース／ドレイ
ン層を形成すること；の工程を含む方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】（２）第１項記載の方法であって、前記第
１のソース／ドレイン層が基板の上に形成される方法。
１のソース／ドレイン層が基板の上に形成される方法。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】（４）第１項記載の方法であって、前記第
２のソース／ドレイン層を覆ってキャップ層が形成され
る方法。
２のソース／ドレイン層を覆ってキャップ層が形成され
る方法。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】（６）第１項記載の方法であって、前記第
１のソース／ドレイン層、前記ゲート層、及び前記第２
のソース／ドレイン層がＧａＡｓである方法。
１のソース／ドレイン層、前記ゲート層、及び前記第２
のソース／ドレイン層がＧａＡｓである方法。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】（７）第１項記載の方法であって、前記第
１のソース／ドレイン層、前記ゲート層、及び前記第２
のソース／ドレイン層がエピタキシャルに形成される方
法。
１のソース／ドレイン層、前記ゲート層、及び前記第２
のソース／ドレイン層がエピタキシャルに形成される方
法。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】（９）縦型トランジスタデバイスであっ
て： ａ．ｎ形の第１ソース／ドレイン層； ｂ．１個または複数個のｐ形炭素ドープのゲート構造；
及び ｃ．ｎ形の第２ソース／ドレイン層；を含むデバイス。
て： ａ．ｎ形の第１ソース／ドレイン層； ｂ．１個または複数個のｐ形炭素ドープのゲート構造；
及び ｃ．ｎ形の第２ソース／ドレイン層；を含むデバイス。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】（１０）第９項記載のデバイスであって、
前記第１のソース／ドレイン層が基板の上にあるデバイ
ス。
前記第１のソース／ドレイン層が基板の上にあるデバイ
ス。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】（１２）第９項記載のデバイスであって、
前記第２のソース／ドレイン層を覆ってキャップ層が形
成されるデバイス。
前記第２のソース／ドレイン層を覆ってキャップ層が形
成されるデバイス。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】（１４）第９項記載のデバイスであって、
前記第１のソース／ドレイン層、前記ゲート構造、及び
前記第２のソース／ドレイン層がＧａＡｓであるデバイ
ス。
前記第１のソース／ドレイン層、前記ゲート構造、及び
前記第２のソース／ドレイン層がＧａＡｓであるデバイ
ス。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】（１５）縦型トランジスタデバイスを作製
する方法であって： ａ，ｎ＋基板を覆ってｎ形の第１ソース／ドレイン層を
形成すること； ｂ．前記ソース層を覆ってｐ形炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること； ｄ，前記ゲート構造を覆ってｎ形の第２ソース／ドレイ
ン層を形成すること； ｅ．前記ドレイン層を覆ってｎ＋キャップ層を形成する
こと； ｆ．前記ゲート構造へコンタクトすること； ｇ．前記ゲート構造へのｐ形オーミックコンタクトを形
成すること； ｈ．ｎ形オーミックソースコンタクトを形成すること；
及び ｉ．ｎ形オーミックドレインコンタクトを形成するこ
と；の工程を含む方法。
する方法であって： ａ，ｎ＋基板を覆ってｎ形の第１ソース／ドレイン層を
形成すること； ｂ．前記ソース層を覆ってｐ形炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること； ｄ，前記ゲート構造を覆ってｎ形の第２ソース／ドレイ
ン層を形成すること； ｅ．前記ドレイン層を覆ってｎ＋キャップ層を形成する
こと； ｆ．前記ゲート構造へコンタクトすること； ｇ．前記ゲート構造へのｐ形オーミックコンタクトを形
成すること； ｈ．ｎ形オーミックソースコンタクトを形成すること；
及び ｉ．ｎ形オーミックドレインコンタクトを形成するこ
と；の工程を含む方法。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】（１６）第１５項記載の方法であって、前
記ゲート構造へのコンタクトはｐ＋ドーパントの打ち込
みである方法。
記ゲート構造へのコンタクトはｐ＋ドーパントの打ち込
みである方法。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】（１７）第１５項記載の方法であって、前
記打ち込みされるｐ＋ドーパントがＢｅである方法。
記打ち込みされるｐ＋ドーパントがＢｅである方法。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】（２０）第１５項記載の方法であって、前
記第１のソース／ドレイン層、前記ゲート層、及び前記
第２のソース／ドレイン層がＧａＡｓである方法。
記第１のソース／ドレイン層、前記ゲート層、及び前記
第２のソース／ドレイン層がＧａＡｓである方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タエ エス．キム アメリカ合衆国テキサス州ダラス，プレス トン オウクス 5800，アパートメント ナンバー2084 (72)発明者 フランシス ジェイ．モリス アメリカ合衆国テキサス州プラノ，サンス ウェプト 1036
Claims (2)
- 【請求項１】 縦型トランジスタデバイスを作製する方
法であって： ａ．ｎ形ソース層を形成すること； ｂ．前記ソース層を覆ってｐ＋炭素ドープのゲート層を
形成すること； ｃ．前記ゲート層からゲート構造を形成すること；及び ｄ．前記ゲート構造を覆ってｎ形ドレイン層を形成する
こと；の工程を含む方法。 - 【請求項２】 縦型トランジスタデバイスであって： ａ．ｎ形ソース層； ｂ．１個または複数個のｐ＋炭素ドープのゲート構造；
及び ｃ．ｎ形ドレイン層；を含むデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US876252 | 1992-04-30 | ||
| US07/876,252 US5231037A (en) | 1992-04-30 | 1992-04-30 | Method of making a power VFET device using a p+ carbon doped gate layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342921A true JPH06342921A (ja) | 1994-12-13 |
Family
ID=25367279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5103296A Pending JPH06342921A (ja) | 1992-04-30 | 1993-04-28 | 電力用縦型電界効果デバイス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5231037A (ja) |
| EP (1) | EP0567936A1 (ja) |
| JP (1) | JPH06342921A (ja) |
| KR (1) | KR930022608A (ja) |
| CN (1) | CN1032172C (ja) |
| MY (1) | MY108871A (ja) |
| TW (1) | TW230825B (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342795A (en) * | 1992-04-30 | 1994-08-30 | Texas Instruments Incorporated | Method of fabricating power VFET gate-refill |
| US5712189A (en) * | 1993-04-30 | 1998-01-27 | Texas Instruments Incorporated | Epitaxial overgrowth method |
| US5889298A (en) * | 1993-04-30 | 1999-03-30 | Texas Instruments Incorporated | Vertical JFET field effect transistor |
| US6229197B1 (en) * | 1993-04-30 | 2001-05-08 | Texas Instruments Incorporated | Epitaxial overgrowth method and devices |
| US5554561A (en) * | 1993-04-30 | 1996-09-10 | Texas Instruments Incorporated | Epitaxial overgrowth method |
| US5610085A (en) * | 1993-11-29 | 1997-03-11 | Texas Instruments Incorporated | Method of making a vertical FET using epitaxial overgrowth |
| KR950015809A (ko) * | 1993-11-29 | 1995-06-17 | 윌리엄 이. 힐러 | 에피택셜 과성장 방법 및 디바이스 |
| US5804943A (en) * | 1995-05-12 | 1998-09-08 | Texas Instruments Incorporated | Resonant bilateral charging and discharging circuit |
| US5910665A (en) * | 1995-12-29 | 1999-06-08 | Texas Instruments Incorporated | Low capacitance power VFET method and device |
| EP1079438B1 (en) * | 1995-12-29 | 2008-07-09 | Texas Instruments Incorporated | High frequency semiconductor device |
| EP0874394A3 (en) * | 1997-04-23 | 2000-09-13 | Motorola, Inc. | GaAs vertical fet |
| US5949700A (en) * | 1998-05-26 | 1999-09-07 | International Business Machines Corporation | Five square vertical dynamic random access memory cell |
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