JPH08255838A - モノリシックの多機能集積回路デバイスを製造する方法 - Google Patents

モノリシックの多機能集積回路デバイスを製造する方法

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JPH08255838A
JPH08255838A JP7283186A JP28318695A JPH08255838A JP H08255838 A JPH08255838 A JP H08255838A JP 7283186 A JP7283186 A JP 7283186A JP 28318695 A JP28318695 A JP 28318695A JP H08255838 A JPH08255838 A JP H08255838A
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Abstract

(57)【要約】 （修正有） 【課題】 異なる半導体デバイスを集積回路形態で共通
の基体上に製造するための選択的分子ビームエピタキシ
ー方法を提供する。 【解決手段】 ＰＩＮダイオードデバイス５４、ＨＢＴ
デバイス５２、ＨＥＭＴデバイス５６及びＭＥＳＦＥＴ
デバイスの組合せを含むモノリシック集積回路デバイス
を共通の基体上に製造する選択的分子ビームエピタキシ
ー方法は、１つのデバイスのプロファイル層を適当な基
体上に付着し、そしてそのプロファイル層上に第１の誘
電体層を付着することを含む。プロファイル層及び誘電
体層は、第１のデバイスプロファイルを画成するように
エッチングされる。次いで、第２デバイスを画成するた
めの第２のプロファイル層が、露出した基体上に付着さ
れる。次いで、第２のプロファイルが選択的にエッチン
グされて、第２のデバイスプロファイルが画成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にモノリシック
の多機能集積回路を製造する方法及びそれにより形成さ
れた集積回路に係り、より詳細には、共通の基体上に集
積回路形態で異なる半導体デバイス形式を製造するため
の選択的分子ビームエピタキシー方法及びそれにより形
成された集積回路に係る。
【０００２】
【従来の技術】マイクロ波、ミリメータ波のような用途
及びオプトエレクトロニックの用途において、多機能回
路デバイス、即ち２つ以上のデバイス形式を含む回路を
共通の基体上に集積すると、集積デバイスを組み込んだ
集積回路の性能は、異なるデバイス形式を個々に集積す
る回路以上に増大することが分かっている。例えば、こ
の技術で良く知られたデバイスである高電子移動度トラ
ンジスタ（ＨＥＭＴ）とヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）とをモノリシックに集積することによ
り、ＨＥＭＴの低ノイズの利点と、ＨＢＴの高電力高直
線性の利点とが組み合わされ、既知のベースライン製造
技術でＨＥＭＴ及びＨＢＴを個別に製造してこれらデバ
イスをハイブリッド回路に組み合わせることにより実現
できる以上にノイズが低く且つ電力が高いマイクロ波回
路を形成することができる。
【０００３】多機能回路デバイスの集積により多数の他
の回路が利益を得ることができる。低ノイズのＨＥＭＴ
は、高いエネルギーによって焼け切れる傾向があるの
で、高エネルギー環境においてこれをシールドするため
にＰＩＮダイオードリミッタが現在使用されている。し
かしながら、ＰＩＮダイオードリミッタ及びＨＥＭＴは
現在ハイブリッド回路において個別に集積されているの
で、付加的な遷移ロスがあり、もしＰＩＮダイオードリ
ミッタ及びＨＥＭＴが同じ基体上にモノリシックに集積
されていれば、このようなロスは本質的に排除されるで
あろう。更に、ＨＢＴのデジタル機能の利点をＨＥＭＴ
のマイクロ波機能の利点と組み合わせて、トランジスタ
−トランジスタロジック（ＴＴＬ）制御式の移相器のよ
うな多数の用途に対して、高い性能をもつＨＢＴ及びＨ
ＥＭＴを形成することができる。別の例においては、Ｈ
ＢＴのアクティブな調整を用いてＨＥＭＴ増幅器を安定
化して、信頼性及び安定性を改善することができる。本
質的に、多数の高性能半導体デバイスを必要とする回路
の用途は、ハイブリッド集積ではなくてモノリシック集
積を用いて効果的に実現することができる。
【０００４】現在の半導体製造技術は、２つ以上のデバ
イス形式を共通の基体上に製造する能力に限度がある。
異なる機能を有する半導体デバイスを集積するための異
なる技術が知られている。例えば、ＰＩＮダイオード
と、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）
又はＨＥＭＴとの集積が、単一分子ビームエピタキシャ
ル成長層をある相互接続構成と共に使用して達成されて
いる。例えば、１９８３年、ＩＥＥＥ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖ．Ｌｅｔｔ、第４巻、第３７５−３７６頁に
掲載されたＳ．ミウラ氏等の「ＭＯＣＶＤによるモノリ
シック集積のＡｌＧａＡｓ／ＧａＡｓ ｐ−ｉ−ｎ／Ｆ
ＥＴ受光体(A Monolithically IntegratedAlGaAs/GaAs
p-i-n/FET photoreceiver) 」を参照されたい。更に、
ＰＩＮダイオードと、ＭＥＳＦＥＴ又はＨＥＭＴは、分
子ビームエピタキシー（ＭＢＥ）再成長プロセスを用い
て集積されている。１９９１年、ＩＥＥＥ Ｔｒａｎ
ｓ．Ｅｌｅｃｔ．Ｄｅｖ、第３８巻、第１３２４−１３
３３頁に掲載されたＹ．ゼブダ氏等の「モノリシック集
積のＩｎＰベースのフロント・エンド受光体(Monolithi
cally Integrated InP-Based Front-End Photoreceiver
s)」を参照されたい。更に、レーザ及びＨＢＴの集積
が、埋設エピタキシャル層及びＭＢＥ再成長を用いて達
成されている。１９８４年、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅ
ｔｔ、第４５巻、第１９１−１９３頁に掲載されたＪ．
シバタ氏等の「ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ／Ｉｎ
Ｐレーザダイオードとヘテロ接合バイポーラトランジス
タとのモノリシック集積(Monolithic Integration of I
nGaAsP/InGaAsP/InP Laser Diode With Heterojunction
Bipolar Transistors) 」及び１９９１年、Ａｐｐｌ．
Ｐｈｙｓ．Ｌｅｔｔ、第５９巻、第２８２６−２８２８
頁に掲載されたＰ．Ｒ．ベルガ氏等の「分子ビームエピ
タキシャル再成長を用いたＧａＡｓ量子井戸レーザ及び
ヘテロ接合バイポーラトランジスタの集積(GaAs Quantu
m Well Laser and Heterojunction Bipolar Transistor
Using Molecular Beam Epitaxial Regrowth) 」を参照
されたい。ＦＥＴがＨＢＴコレクタ又はエミッタに合体
されるような単一のエピタキシャル成長を用いるか、又
はベリリウムインプランテーションと組み合わされたＡ
ｌＧａＡｓ過剰成長を用いたＧａＡｓベースのＢｉ−Ｆ
ＥＴ技術が報告されている。１９８９年、ＩＥＤＭテク
ニカル・ダイジェスト、第３８９−３９２頁に掲載され
たＫ．イタクラ氏等の「大規模集積のためのＧａＡｓ
Ｂｉ−ＦＥＴ技術(A GaAs Bi-FET Technology For Larg
e Scale Integration)」；１９９２年、ＩＥＤＭテクニ
カル・ダイジェスト、第９１−９４頁に掲載されたＤ．
チェスキー氏等の「簡単な製造プロセスによるＧａＡｌ
Ａｓ／ＧａＡｓ ＨＢＴ及びＧａＡｓ ＦＥＴの共集積
(Cointegration of GaAlAs/GaAs HBTs and GaAs FETs W
ith A Simple Manufacturable Processes)」；及び１９
８９年、プロシーディングズＩＥＥＥ ＧａＡｓ ＩＣ
シンポジウム、第３４１−３４４頁に掲載されたＪ．
Ｙ．ヤング氏等の「線型回路用のＧａＡｓ ＢＩＪＦＥ
Ｔ技術(GaAs BIJFET Technology For Linear Circuit
s)」を参照されたい。これら例の各々において、プロフ
ァイル及びプロセスの制約によりＦＥＴの性能が妥協さ
れる。ＩｎＰベースのＨＥＭＴ−ＨＢＴ集積も、単一エ
ピタキシャル成長を用いて試みられているが、両デバイ
ス形式の首尾良い動作はまだ報告されていない。１９９
１年、ＧＯＭＡＣダイジェスト・オブ・ペーパ、第３８
５−３８８頁に掲載されたＷ．Ｅ．スタンチナ氏等の
「モノリシックの多デバイス、多機能ＩＣのためのＩｎ
Ｐベースの技術(InP-Based Technology for Monolithic
Multiple-Device,Multiple-Function ICs)」を参照さ
れたい。
【０００５】本発明の譲受人に譲渡された参考としてこ
こに取り上げるストライト氏等の米国特許第５，２６
２，３３４号には、相補的ヘテロ接合バイポーラトラン
ジスタを製造する方法が開示されており、この場合に
は、基体上に選択的な分子ビームエピタキシを行うこと
によって第１のＮＰＮ又はＰＮＰプロファイルが成長さ
れる。次いで、そのプロファイル上に窒化シリコン層が
付着され、この窒化シリコン層及びプロファイルが選択
的にパターン化及びエッチングされて、ＮＰＮ又はＰＮ
Ｐヘテロ接合バイポーラトランジスタが画成される。次
いで、元のプロファイルに隣接して基体上に逆のＮＰＮ
又はＰＮＰプロファイルが付着され、窒化シリコン層の
残りの部分が元のプロファイルを第２のプロファイルの
成長から保護するようにする。デバイスは、窒化シリコ
ン層が除去されそして隣接する相補的なＮＰＮ／ＰＮＰ
プロファイルが基体上の残るようにパターン化されエッ
チングされる。
【０００６】
【発明が解決しようとする課題】公知の製造プロセス
は、モノリシック集積デバイスを製造する能力に限度が
ある。そこで、本発明の目的は、相当に多数の集積デバ
イスを共通の基体上にモノリシックに集積できるような
選択的分子ビームエピタキシ製造方法を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明の教示により、モ
ノリシックの多機能集積回路デバイスを製造するための
方法を開示する。本発明の１つの方法において、ＨＢＴ
又はＰＩＮダイオードデバイスがＨＥＭＴ又はＭＥＳＦ
ＥＴデバイスと共に共通の基体上にモノリシックに集積
される。この方法は、選択的分子ビームエピタキシーに
よりＨＢＴ又はＰＩＮダイオードプロファイル層をＧａ
Ａｓ又はＩｎＰ基体上に最初に成長することを含む。次
いで、このＨＢＴ又はＰＩＮダイオードプロファイル層
上に第１の窒化シリコン層又は他の適当な誘電体層が付
着される。第１の窒化シリコン層と、ＨＢＴ又はＰＩＮ
ダイオードプロファイル層は、窒化シリコン層によって
カバーされたＨＢＴ又はＰＩＮダイオードデバイス層が
基体の露出領域に隣接して残されるようにパターン化さ
れエッチングされる。次いで、基体上にＨＥＭＴ又はＭ
ＥＳＦＥＴプロファイル層が成長され、単結晶ＨＥＭＴ
又はＭＥＳＦＥＴ材料が基体上に付着されると共に、多
結晶ＨＥＭＴ又はＭＥＳＦＥＴ材料が残りの窒化シリコ
ン層上に付着されるようにする。多結晶ＨＥＭＴ又はＭ
ＥＳＦＥＴ材料と、残りの窒化シリコン層は、ＨＢＴデ
バイスプロファイル又はＰＩＮダイオードデバイスプロ
ファイルと、ＭＥＳＦＥＴデバイスプロファイル又はＨ
ＥＭＴデバイスプロファイルとが共通の基体上に残るよ
うにエッチング除去される。
【０００８】又、この方法は、共通の基体上の２つ以上
の機能的デバイスへと拡張することができる。例えば、
ＰＩＮダイオード−ＨＢＴ−ＨＥＭＴモノリシック集積
デバイスを形成するために、基体が用意され、その上に
ＰＩＮダイオードプロファイル層が付着される。このＰ
ＩＮダイオードプロファイル層の上に第１の窒化シリコ
ン層が付着され、そしてこの窒化シリコン層及びＰＩＮ
プロファイル層は、窒化シリコン層で覆われたＰＩＮダ
イオードデバイスプロファイルを画成するようにパター
ン化及びエッチングされる。次いで、基体上にＨＢＴプ
ロファイル層が成長され、露出した基体上に単結晶ＨＢ
Ｔ材料が付着されると共に、第１の窒化シリコン層の残
りの部分上に多結晶ＨＢＴ材料が付着される。多結晶Ｈ
ＢＴ材料及び残りの第１の窒化シリコン層はエッチング
除去され、第２の窒化シリコン層が付着される。次い
で、この第２の窒化シリコン層及びＨＢＴ単結晶材料が
パターン化及びエッチングされて、基体上にＨＢＴデバ
イスプロファイルが画成される。次いで、基体上にＨＥ
ＭＴプロファイル層が成長され、基体上に単結晶のＨＥ
ＭＴ材料が付着されると共に、第２の窒化シリコン層の
残り部分に多結晶のＨＥＭＴ材料が付着される。次い
で、多結晶のＨＥＭＴ材料及び残りの第２の窒化シリコ
ン層がエッチング除去されて、集積されたＰＩＮダイオ
ード−ＨＢＴ−ＨＥＭＴデバイスが残るようにする。
【０００９】共通の基体上に全てのデバイスプロファイ
ルが成長されると、その後のデバイス及び回路処理が行
われて、デバイスが更に画成され相互接続される。
【００１０】
【発明の実施の形態】本発明の更に別の目的、効果及び
特徴は、添付図面を参照した以下の詳細な説明及び特許
請求の範囲から明らかとなろう。モノリシック集積回路
デバイスの製造方法及びそれにより形成された集積回路
に関する好ましい実施形態の以下の説明は、単なる説明
に過ぎず、本発明或いはその適用又は用途をこれに限定
するものではない。
【００１１】図１ないし４は、モノリシック集積回路デ
バイスを製造する本発明方法の好ましい実施形態による
段階に従って形成されるモノリシック集積半導体構造体
１０の一連の側面図である。この構造体１０を製造する
方法は、モノリシック集積のＨＥＭＴ−ＨＢＴ、ＨＥＭ
Ｔ−ＰＩＮダイオード、ＭＥＳＦＥＴ−ＨＢＴ又はＭＥ
ＳＦＥＴ−ＰＩＮダイオードデバイスを含む多数のモノ
リシック集積デバイスを形成するのに適用できるが、こ
れに限定されるものではない。この方法により形成され
るモノリシック集積デバイスは、以下に述べるように、
共通の基体１２上に形成される。ここに示す実施形態に
おいて、基体１２は、砒化ガリウム（ＧａＡｓ）又は燐
化インジウム（ＩｎＰ）のいずれかであるが、他の基体
も適用できる。種々の半導体層を形成するプロセスは、
当業者に良く知られた選択的分子ビームエピタキシー
（ＭＢＥ）プロセスによって実行される。
【００１２】図１に示すように、ＭＢＥプロセスにより
基体１２上にＨＢＴプロファイル層１４が最初に成長さ
れる。このＨＢＴプロファイル層１４は、集積ＨＥＭＴ
−ＨＢＴ又はＭＥＳＦＥＴ−ＨＢＴデバイスを製造する
ときに成長される。ＨＥＭＴダイオード又はＭＥＳＦＥ
Ｔダイオードデバイスを製造するときには、プロファイ
ル層１４がダイオードプロファイル層である。プロファ
イル層１４は、ＨＢＴ又はダイオードデバイスを形成す
る全ての半導体層を含む。ダイオードプロファイルは、
ＰＩＮダイオード、ショットキーダイオード、トライオ
ード等を含むいかなる適用可能なダイオードプロファイ
ルでもよいが、これらに限定されるものではない。層１
４が成長された後に、当業者に明らかなように、例え
ば、プラズマ増強の化学蒸着プロセスにより、基体１０
上に窒化シリコン（Ｓｉ3 Ｎ4 ）層が付着される。窒化
シリコンは一例として使用されるもので、これに限定さ
れるものではなく、二酸化シリコンのような他の誘電体
層も等しく適用できることに注意されたい。この窒化シ
リコン層１６は、以下の説明から明らかなように、製造
されるべきＨＥＭＴ又はＭＥＳＦＥＴプロファイル層の
成長からＨＢＴデバイスをシールドするためのブロッキ
ング層として使用される。
【００１３】窒化シリコン層１６がプロファイル層１４
に付着された後に、窒化シリコン層１６上にレジスト層
（図示せず）が付着される。次いで、マスク（図示せ
ず）を用いて、レジスト層、ひいては、窒化シリコン層
１６が、ダイオードデバイス又はＨＢＴデバイスを画成
するパターンへとパターン化される。レジスト層は、マ
スクを通して放射線に曝され、次いで、適当な溶媒によ
り現像されて、レジスト層の非マスク部分が溶解され除
去される。次いで、エッチング溶液が窒化シリコン層１
６の露出部分に付与され、レジスト層の除去領域に一致
するエリアにおいて窒化シリコンが除去され、これら領
域においてプロファイル層１４が露出される。次いで、
プロファイル層１４の露出領域が適当な非等方性エッチ
ング材によってエッチングされ、基体１２を露出させ
る。
【００１４】図２は、層１４の露出領域がエッチング除
去された後の構造体を示している。残りのプロファイル
層１４は、図示されたＨＢＴデバイス層１８を画成す
る。窒化シリコン層１６の一部分がデバイス層１８上に
残される。非等方性エッチング段階は、残りの窒化シリ
コン層１６のオーバーハングエリアがデバイス層１８の
上面を越えて延びるような後退プロファイルを形成す
る。これは、以下の説明から明らかなように、デバイス
層１８とその後のデバイスプロファイル層との間の明確
な分離を与える。次いで、構造体１０は、ＭＢＥチャン
バ（図示せず）から取り出され、清掃され、そしてＭＢ
Ｅシステムに再挿入される。残りの窒化シリコン層１６
は、当業者に明らかなように、ＭＢＥチャンバにおける
通常の脱ガス中に高密度化される。
【００１５】次いで、既知のＨＥＭＴ ＭＢＥ成長手順
により構造体１０上に仮像ＩｎＧａＡｓ−ＧａＡｓ Ｈ
ＥＭＴプロファイルが成長される。又、構造体１０の処
理中のこの位置においてＨＥＭＴプロファイルではなく
てＭＥＳＦＥＴプロファイルを成長させることも本発明
の範囲内である。図３に示すように、残りの窒化シリコ
ン層１６に付着されたＨＥＭＴ材料は、多結晶のＨＥＭ
Ｔプロファイル層２０を形成する。というのは、ＨＥＭ
Ｔ材料は、窒化シリコン層１６に合致した格子ではない
からである。清掃された基体１２に付着されたＨＥＭＴ
材料は、単結晶のＨＥＭＴプロファイル層２２を形成す
る。というのは、ＨＥＭＴ材料は、基体１２の清掃され
た表面に合致した格子だからである。単結晶プロファイ
ル層２２はＨＥＭＴデバイスを形成する。多結晶ＨＥＭ
Ｔ層２０は、湿式エッチングプロセスによって除去さ
れ、そして残りの窒化シリコン層１６は、乾式エッチン
グプロセスを用いて除去され、これらプロセスは両方と
も公知である。単結晶ＨＥＭＴプロファイル層２２の部
分は、ＨＥＭＴデバイスの幾何学形状を更に定めるよう
に適当なマスキング及びエッチング段階によって除去す
ることができる。次いで、図４に示されたモノリシック
集積構造体１０は、デバイス及び回路処理のための準備
ができる。
【００１６】上記プロセスにより、非最適化ＭＢＥ成長
に関連した公知のＨＢＴベリリウムベースドープ材の格
子間拡散手順は排除される。これは、ＨＥＭＴ成長に関
連した付加的な温度サイクルに耐えるに充分なほど頑丈
なＰ型プロファイルを生じ、この選択的ＭＢＥ技術の成
功の１つの鍵である。ＨＢＴ又はダイオードプロファイ
ルがＨＥＭＴデバイスの形成中にＨＥＭＴ温度サイクル
に耐えるためには、ＨＢＴのベース層が安定であるだけ
でなく、ＨＢＴの他の層又はダイオードプロファイルも
安定でなければならない。これは、ｎ＝２ｘ１０19接触
層と、ｎ＝５ｘ１０17ｃｍ-3Ａｌ0.3 Ｇａ0.7 Ａｓエミ
ッタ層とを含む。
【００１７】図１ないし４を参照して上記した技術は、
他の多数のモノリシック集積装置を形成するためのプロ
セスへと拡張することができる。例えば、図５ないし図
１１は、モノリシック集積のＨＥＭＴ−ＨＢＴ−ダイオ
ードデバイスを形成するモノリシック集積の半導体構造
体２８の順次の製造段階を示している。このデバイス
は、上記構造体１０の場合と同様に、ＧａＡｓ又はＩｎ
Ｐ基体３０上に形成される。図５に示すように、基体３
０上にダイオードプロファイル層３２が成長される。第
１の窒化シリコン層３４が、上記のように、付着され、
マスクされそしてエッチングされて、図６に示すダイオ
ードデバイス層３６が形成される。窒化シリコン層３４
の残り部分がデバイス層３６をカバーする。窒化シリコ
ン層３４のオーバーハング領域は、デバイス層３６を形
成した非等方性エッチングにより生じる後退プロファイ
ルの結果としてデバイス層３６を越えて延びる。次い
で、構造体２８上にＨＢＴプロファイルが成長され、図
７に示すように、基体３０上に付着されるＨＢＴ材料が
単結晶のＨＢＴプロファイル層３８を形成すると共に、
残りの窒化シリコン層３４に付着されるＨＢＴ材料が多
結晶ＨＢＴプロファイル層４０を形成する。図８は、窒
化シリコン層３４及び多結晶ＨＢＴプロファイル層４０
が各々適当な湿式エッチング及び乾式エッチングによっ
て溶解された後に生じる構造体２８を示している。
【００１８】次いで、構造体２８上に第２の窒化シリコ
ン層４２が付着される。この窒化シリコン層４２は、次
いで、上記したように適当なレジスト層及びマスク層
（図示せず）によってパターン化されエッチングされ
て、図９に示すように、ＨＥＭＴプロファイルを受け入
れる基体３０上の領域を露出させる。次いで、構造体２
８上に選択的なＭＢＥプロセスによりＨＥＭＴ材料が成
長されて、図１０に示すように、単結晶ＨＥＭＴ層４４
が基体３０上に付着されると共に、残りの第２の窒化シ
リコン層４２上に多結晶ＨＥＭＴ層４６が付着される。
図１ないし４について述べたプロセスと同様に、ＨＥＭ
Ｔプロファイルに代わってＭＥＳＦＥＴプロファイルを
付着することも本発明の範囲内である。適当な湿式エッ
チング及び乾式エッチングにより、多結晶層４６及び残
りの窒化シリコン層４２を各々選択的に除去して、図１
１に示すように積分されたＨＥＭＴ−ＨＢＴ−ダイオー
ドデバイスを露出し画成する。
【００１９】図１ないし４は、二重モノリシック集積デ
バイスを製造するに必要な処理段階を示しており、この
場合に、第１の付着デバイスは、第２の付着デバイスが
窒化シリコン層１６によって保護されることを考慮し
て、第２の付着デバイスの製造に伴う温度サイクルに耐
えるに充分な頑丈なものであった。図５ないし１１は、
３つのモノリシック集積デバイスを製造するための処理
段階を示しており、この場合に、第１の付着デバイス
は、第２及び第３の付着デバイスが窒化シリコン層４２
によって保護されるのを考慮して、第２及び第３の付着
デバイスの製造に伴う温度サイクルに耐えるに充分な頑
丈さとされ、そして第２の付着デバイスは、第３の付着
デバイスの製造に伴う温度サイクルに耐えるに充分な頑
丈さとされる。このプロセスは、この基準を満足する他
の半導体デバイスへと拡張することができ、これは、３
つ以上のモノリシック集積デバイスへプロセスを拡張す
ることを含む。
【００２０】例えば、このプロセスは、モノリシック集
積のＨＢＴ−ダイオードデバイスの製造へと拡張するこ
とができる。図５ないし１１を参照した上記プロセス
は、ＨＥＭＴプロファイルに代わってＭＥＳＦＥＴプロ
ファイルが成長されるモノリシック集積のＭＥＳＦＥＴ
−ＨＢＴ−ダイオードデバイスへと拡張することができ
る。更に、図４及び１１に示されるデバイスプロファイ
ルを形成する選択的分子エピタキシープロセスに含まれ
る製造段階の後に、良く知られた他の製造段階を組み込
んで、他のデバイス形式を形成することができる。例え
ば、ＨＢＴデバイスのコレクタ層の別々の部分にイオン
インプランテーション分離段階を行って、ショットキー
ダイオード及びＰＩＮダイオードのようなダイオードを
形成することができる。又、選択的分子ビームエピタキ
シー段階の後に超伝導−絶縁−超伝導検出器のような他
のデバイスを付着することもできる。
【００２１】図１２ないし１７は、上記した本発明によ
る選択的ＭＢＥプロセスにより形成することのできる最
終的デバイス及び回路処理段階後の６個の異なるモノリ
シック集積回路デバイスのプロファイル側面図である。
特定のデバイスについて以下の述べる異なるデバイス層
及びプロファイルは、特定デバイスに対するデバイスプ
ロファイルが公知のデバイスに対して適応できるプロフ
ァイルであるという点で単なる一例に過ぎず、これに限
定されるものではないことが理解されよう。種々のデバ
イス層及び接点が公知であるから、これら層の以下の説
明は、通り一遍のものに過ぎない。又、分子ビームエピ
タキシーによって種々のデバイスが形成されるので、各
デバイスの最下層が基体とのエピタキシャル結合を形成
することにも注意されたい。
【００２２】図１２は、図１を参照して述べたプロセス
により製造することのできるＨＢＴ５２、ＴＨｚショッ
トキーダイオード５４及びＨＥＭＴ５６を含むモノリシ
ック集積デバイス５０を示している。ＨＢＴ５２、ショ
ットキーダイオード５４及びＨＥＭＴ５６の種々の層の
各々が示されている。上記したように、ＨＢＴデバイス
層１８は、ＨＢＴ５２の全ての層を含んでおり、そして
ＨＥＭＴプロファイル層２２は、ＨＥＭＴ５６の全ての
層を含んでいる。しかしながら、ＨＢＴ５２はデバイス
層１８以上に画成及び処理されており、そしてＨＥＭＴ
５６はプロファイル層２２以上に画成及び処理されてい
る。基体３０は、ＧａＡｓ基体５８として示されてい
る。
【００２３】ＨＢＴ５２は、基体５８上に約６００ｎｍ
の厚みに成長された強くドープされたｎ型ＧａＡｓサブ
コレクタ層６０を備えている。サブコレクタ層６０には
２つのオーミックコレクタ接点６２が付着され画成され
る。サブコレクタ層６０には約７００ｎｍの厚みに軽く
ドープされたｎ型ＧａＡｓコレクタ層６４が成長され
る。このコレクタ層６４には約１４０ｎｍの厚みに強く
ドープされたｐ型ＧａＡｓベース層６６が成長される。
このベース層６６にはオーミックベース接点６８が付着
され画成される。このベース層６６には約１８０ｎｍの
厚みにｎ型ＡｌＧａＡｓエミッタ層７０が成長される。
このエミッタ層７０には強くドープされたｎ型ＩｎＧａ
Ａｓエミッタ接点層７２が約８５ｎｍの厚みに成長され
る。エミッタ層７０とエミッタ接点層７２との組合せが
エミッタメサ７４を形成する。エミッタ接点層７２には
オーミックエミッタ接点７６が付着され画成される。図
１２に示すようにＨＢＴ５２の接点及びコレクタ、ベー
ス及びエミッタメサの各々を形成する種々の処理段階
は、公知である。
【００２４】ショットキーダイオード５４を形成する層
はＨＢＴ５２のコレクタ層６０及び６４と同時に付着さ
れ、そしてダイオード５４はその後にＨＢＴ５２から分
離される。特に、ダイオード５４の強くドープされたｎ
型ＧａＡｓダイオード層８０は、ＨＢＴ５２のサブコレ
クタ層６０の成長と同時に成長され、従って、層８０と
サブコレクタ層６０は同じ厚み及び組成を有する。サブ
コレクタ層６０とダイオード層８０は、当業者に良く知
られた酸素のような適当なイオンのイオンインプランテ
ーション段階により形成されたインプラント分離領域８
２によって分離される。ダイオード層８０上には１組の
オーミック接点８４が付着及び画成される。又、ダイオ
ード層８０上には軽くドープされたｎ型ＧａＡｓダイオ
ード層８６が形成される。このダイオード層８６は、Ｈ
ＢＴ５２のコレクタ層６４と同時に形成され、従って、
層６４と同じ厚み及び組成である。ダイオード層８６に
は頂部オーミック接点８８が付着され画成される。ダイ
オード層８６は、コレクタ層６４から分離され、当業者
に良く知られた適当なパターン化プロセスにより画成さ
れる。ショットキーダイオード５４をＨＢＴ５２のコレ
クタ層から分離することは、分子ビームエピタキシー段
階の後に別のモノリシック集積デバイスを形成する便利
な方法であり、幾つかの用途に有用である。ＭＢＥ段階
の後にダイオード層８０及び８６の上にあるプロファイ
ル層を除去するためにエッチング段階が使用される。
【００２５】ＨＥＭＴ５６は、図１ないし４のＨＥＭＴ
プロファイル層２２と同様に種々のデバイス層を有す
る。特に、ＨＥＭＴ５６は、基体５２上に成長された超
格子バッファ層９２を備えている。この超格子バッファ
層９２上にはＩｎ0.22Ｇａ0.78Ａｓチャンネル層９４が
約１５ｎｍの厚みに成長される。このチャンネル層９４
には良く知られたようにシリコンプレーナドープ層９６
が付着され、チャンネル層９４が画成される。このプレ
ーナドープ層９６上にはＡｌ0.22Ｇａ0.78Ａｓドナー層
９８が約３０ｎｍの厚みに成長される。このドナー層９
８には強くドープされたｎ型ＧａＡｓ接点層１００が約
４０ｎｍの厚みに成長される。この接点層１００には、
図示されたように、電子ビームリソグラフィプロセスに
よりソース端子１０２及びドレイン端子１０４が付着さ
れ画成される。接点層１００は、ドナー層９８を露出す
るようにエッチングされ、そしてこのドナー層９８に、
図示されたように、Ｔゲートドレイン端子１０６が付着
されエッチングされる。上記したように、ＨＥＭＴ５６
をＭＥＳＦＥＴに置き換えるのは本発明の範囲内であ
る。
【００２６】図１３は、これも又図１ないし４について
上記したプロセスにより形成できるモノリシック集積デ
バイス１１０を示す側面断面図である。この集積デバイ
ス１１０は、共通の基体１１８上に形成されたＨＢＴ１
１２と、ＰＩＮダイオード１１４と、ＨＥＭＴ１１６と
を備えている。ＨＢＴ１１２は、上記のＨＢＴ５２と同
じであり、そしてＨＥＭＴ１１６は、上記のＨＥＭＴ５
６と同じであり、従って、ＨＢＴ１１２及びＨＥＭＴ１
１６の種々の層については説明しない。上記のように、
ＨＥＭＴ１１６は、ＭＥＳＦＥＴと置き換えることがで
きる。ＰＩＮダイオード１１４は、ショットキーダイオ
ード５４がＨＢＴ５２から分離されたのと同様に、イン
プラント分離領域１２０によってＨＢＴ１１２から分離
される。ＰＩＮダイオード１１４は、強くドープされた
ｎ型ＧａＡｓダイオード層１２２及び軽くドープされた
ｎ型ＧａＡｓダイオード層１２４を備え、これらは、各
々ＨＢＴ１１２のサブコレクタ層及びコレクタ層と同時
に成長され、従って、これら層と同じ厚み及び組成を有
する。層１２４は、ＰＩＮ構造体において真性層として
働く。軽くドープされたｎ型ＧａＡｓダイオード層１２
４上には強くドープされたｐ型ＧａＡｓ層１２６が成長
されて、ＰＩＮダイオード構造体が形成される。層１２
６は、ＨＢＴ１１２のベース層として同時に成長され
る。しかしながら、層１２６は、その厚みをＨＢＴ１１
２のベース層以下に減少するようにエッチングされてい
る。ダイオード接点は、図示されたように、層１２２及
び層１２６に関連して付着され画成される。上記のショ
ットキーダイオード５４の場合と同様に、ＰＩＮダイオ
ード１１４は、便利な仕方でＨＢＴ１１２から分離さ
れ、図１について上記したように２デバイス回路以上の
付加的な集積デバイスが形成されている。
【００２７】図１４は、これも又図１ないし４について
上記したプロセスにより形成できるモノリシック集積デ
バイス１３０を示す側面断面図である。この集積デバイ
ス１３０は、共通の基体１３６上に形成されたＰＩＮダ
イオード１３２及びＨＥＭＴ１３４を備えている。ＨＥ
ＭＴ１３４は、上記のＨＥＭＴ５６と同じであり、従っ
て、ＨＥＭＴ１３４の種々の層はここでは説明しない。
ＨＥＭＴ１３４はＭＥＳＦＥＴであってもよい。ＰＩＮ
ダイオード１３２は、ＰＩＮダイオードプロファイルの
種々のデバイス層を示している。ＰＩＮダイオード１３
２及びＨＥＭＴ１３４は、基体１２上のデバイス層１８
及びプロファイル層２２と同様に、基体１３６上に成長
される。ＰＩＮダイオード１３２は、基体１３６の上に
約６００ｎｍの厚みに成長された強くドープされたｎ型
ＧａＡｓ接点層１３８を備えている。この接点層１３８
上には第１のダイオードオーミック接点１４０が付着及
び画成される。又、接点層１３８上にはＧａＡｓ真性層
１４２が約２０００ｎｍの厚みに成長される。この真性
層１４２にはｐ型ＧａＡｓ層１４４が約１００ｎｍの厚
みに成長される。この層１４４上には強くドープされた
ｐ型ｇＡａＳ接点層１４６が約５０ｎｍの厚みに成長さ
れる。接点層１４６上には第２のオーミック接点１４８
が付着及び画成される。ＰＩＮダイオード１３２は、Ｈ
ＢＴ１１２から分離されたＰＩＮダイオード１１４とは
大きく異なる。これは、ＰＩＮダイオード１１４は、Ｈ
ＢＴ１１２の展開の結果として便利に分離されたが、Ｐ
ＩＮダイオード１３２は、より正確な選択的ビームエピ
タキシープロセスによって形成されたものだからであ
る。
【００２８】図１５は、図５ないし１１を参照して述べ
た段階により形成できるモノリシック集積デバイス１５
６の側面図である。集積デバイス１５６は、ＨＢＴ１５
８、ＴＨｚショットキーダイオード１６０、ＨＥＭＴ１
６２及びＰＩＮダイオード１６４を共通の基体１６６上
に備えている。これら種々のデバイス各々は、各特定の
デバイスに対する異なる層を示しており、ＨＢＴ１５８
は、図５ないし１１のＨＢＴプロファイル層３８から形
成されたものであり、ＨＥＭＴ１６２は、ＨＥＭＴプロ
ファイル層４４から形成されたものであり、そしてＰＩ
Ｎダイオード１６４はＰＩＮダイオードプロファイル層
３６から形成されたものである。図１５のＨＢＴ１５８
とショットキーダイオード１６０の組合せ並びにＨＥＭ
Ｔ１６２は、図１２のＨＢＴ５２とショットキーダイオ
ード５４の組合せ並びにＨＥＭＴ５６と同様であるの
で、ＨＢＴ１５８、ショットキーダイオード１６０及び
ＨＥＭＴ１６２の個々の層については説明しない。同様
に、図１５のＰＩＮダイオード１６４は、図１４のＰＩ
Ｎダイオード１３２と同じ層構成を有するので、ＰＩＮ
ダイオード１６４についても説明しない。
【００２９】図１６は、図５ないし１１を参照して述べ
た段階により形成できるモノリシック集積デバイス１７
４の側面図である。集積デバイス１７４は、共通の基体
１８４上に形成されたＨＢＴ１７６、ＴＨｚショットキ
ーダイオード１７８、ＭＥＳＦＥＴ１８０及びＰＩＮダ
イオード１８２を備えている。この集積デバイス１７４
は、ＨＥＭＴ１６２がＭＥＳＦＥＴ１８０に置き代わっ
た以外は集積デバイス１５６と同じである。それ故、Ｍ
ＥＳＦＥＴ１８０の特定のデバイスプロファイルのみを
説明し、他のデバイスプロファイルは、上記と同じであ
ると理解されたい。ＭＥＳＦＥＴ１８０は、基体１８４
上に付着されたＧａＡｓバッファ層１８６を備えてい
る。このバッファ層１８６には、ｎ型ＧａＡｓ層１８８
が約２００ｎｍの厚みに成長される。この層１８８に
は、強くドープされたｎ型ＧａＡｓ層１９０が約４０ｎ
ｍの厚みに成長される。この層１９０上には、ソース端
子１９２及びドレイン端子１９４が電子ビームリソグラ
フィプロセスによっ付着され、画成される。層１９０が
エッチングされて、層１８８が露出され、そしてその層
１８８には、図示されたように、Ｔゲートのドレイン端
子１９６が付着され、エッチングされる。
【００３０】上記のモノリシック多機能集積回路を製造
するプロセス技術の利用により、マイクロ波検出混合及
びデジタル用途に超伝導膜を組み込むことができる。超
伝導膜は、通常、当業者に良く知られたスパッタリング
によって付着されるが、蒸着及びレーザ切除のような別
の付着技術も利用できる。それ故、集積デバイス１５６
の基体１６６は、図１７に示すような超伝導−絶縁−超
伝導（ＳＩＳ）検出器２０６も受け入れることができ
る。ＳＩＳ検出器２０６は、基体１６６に付着された底
部超伝導膜２１０を備えている。この超伝導膜２１０に
は絶縁層２１２が付着される。この絶縁層２１２には別
の超伝導膜層２１４が付着される。又、ＳＩＳ検出器２
０６は、その特定の用途に基づいて、ＨＥＭＴのみと集
積されてもよいし、ＰＩＮダイオード−ＨＥＭＴ集積デ
バイス又はＰＩＮダイオード−ＨＢＴ集積デバイスと集
積されてもよい。又、ＳＩＳ検出器２０６は、超伝導伝
送線と置き換えられてもよいし、超伝導デジタル回路と
置き換えられてもよい。
【００３１】上記の全ての集積デバイスを得るために合
併プロセス技術が開発されている。図１８は、図１ない
し４についての上記説明及びその後のデバイス処理段階
を参照し、モノリシック集積回路５０、１１０及び１３
０の形成を段階ごとに説明するためのフローチャート２
２０である。ボックス２２２は、ＨＢＴプロファイル層
１４又はＰＩＮプロファイル層を基体１２上に成長する
段階を示している。ボックス２２４は、窒化シリコン層
１６の付着、マスキング及びエッチング段階によるＨＢ
Ｔデバイス層１８の形成を示している。ボックス２２６
は、単結晶ＨＥＭＴプロファイル層２２及び多結晶ＨＥ
ＭＴプロファイル層２０の成長又は単結晶ＭＥＳＦＥＴ
プロファイル層及び多結晶ＭＥＳＦＥＴプロファイル層
の成長を示している。ボックス２２８は、多結晶層２０
及び残りの窒化シリコン層１６のエッチング段階を示し
ている。
【００３２】フローチャートの残りの段階は、個々のデ
バイスの接触及び別々に得られたデバイス間の接続の形
成のような公知のデバイス及び回路処理段階に向けられ
る。しかしながら、本発明は展開するモノリシック集積
回路を含むので、個々の段階の組合せや、異なる形態で
の一連の段階は、公知技術で示されたものではない。ボ
ックス２３０は、ＨＥＭＴ５６のオーミック金属接点１
０２及び１０４又はＭＥＳＦＥＴの接点を形成する段階
を示す。ＨＥＭＴ又はＭＥＳＦＥＴオーミック金属は、
展開するＨＥＭＴ又はＭＥＳＦＥＴ構造体上に蒸着さ
れ、迅速に熱的にアニールされる。次いで、蒸着された
金属がパターン化され、当業者に良く知られたように接
点が形成される。
【００３３】ＨＥＭＴ又はＭＥＳＦＥＴが図１２のＨＢ
Ｔ５２又は図１３のＨＢＴと一体的に形成される場合に
は、フローチャート２２０は、ボックス２３０からボッ
クス２３２へ移行する。ボックス２３２は、ＨＢＴ構造
体のエミッタメサ７４がパターン化されエッチングされ
る段階を示している。次いで、展開中のＨＢＴ５２にベ
ース金属が蒸着され、ボックス２３４で示されたように
ベース接点６８を形成するようにパターン化される。次
いで、ＨＢＴベース層６６、ショットキーダイオード層
８０、８６及びＰＩＮダイオード層１２２、１２４、１
２６を形成するメサが、ボックス２３６で示すようにパ
ターン化されそしてエッチングされる。次いで、展開中
のＨＢＴ５２にオーミック金属が蒸着され、ボックス２
３８で示されたようにコレクタ接点６２及びエミッタ接
点７６を形成するようにパターン化される。その後、ボ
ックス２４０で示されたように、エミッタ接点７６、ベ
ース接点６８及びコレクタ接点６２がアニールされる。
【００３４】図１４に示されたように、ＨＥＭＴ又はＭ
ＥＳＦＥＴがＰＩＮダイオード１３２とモノリシック集
積される場合には、ボックス２３０のＨＥＭＴ又はＭＥ
ＳＦＥＴ金属付着段階の後に、ＰＩＮダイオード層１３
８、１４２、１４４及び１４６を形成するメサが、ボッ
クス２４２で示すようにエッチングされる。次いで、ボ
ックス２４４で示すように、ｐ型オーミック接点１４８
及びｎ型オーミック接点１４０が蒸着される。これらオ
ーミック接点１４０及び１４８は、ボックス２４６で示
されたように、熱的にアニールされる。
【００３５】上記したように、メサ及びオーミック接点
がＨＢＴ５２又はＰＩＮダイオード１１２に形成された
後の次の段階は、ボックス２４８で表された酸素イオン
インプランテーション段階によるデバイス分離である。
集積デバイス５０の場合は、イオンインプランテーショ
ン領域８２がＨＢＴ５２をショットキーダイオード５４
から分離する。集積デバイス１１０の場合には、イオン
インプランテーション段階がＨＢＴ１１２をＰＩＮダイ
オード１１４から分離する。次いで、ステップ２５０で
示すように、ＨＥＭＴ５６のＴゲート端子１０６又はＭ
ＥＳＦＥＴに関連したＴゲート端子が電子ビームリソグ
ラフィ（ＥＢＬ）によって書き込まれ、その形状を形成
する。その後、モノリシック形成された全集積回路５
０、１１０及び１３０の上に窒化シリコンの不活性化層
（図示せず）が付着され、そしてボックス２５２で示す
ように、適当な端子への経路が形成される。次いで、ボ
ックス２５４で示されたように、各ＨＢＴ、ＨＥＭＴ、
ＭＥＳＦＥＴ、ＰＩＮダイオード及びショットキーダイ
オード内及びこれらのデバイス間に、薄膜抵抗、キャパ
シタ、インダクタ、エアブリッジ及び相互接続金属化部
分（図示せず）が画成される。その後に、ボックス２５
６で示されたように、パッド経路及び背面経路（図示せ
ず）が形成される。最後に、ボックス２５８で示すよう
に、全集積デバイス５０及び１１０上に背面金属プレー
ナ層（図示せず）が形成される。
【００３６】図１５及び１７の集積回路１５６と、図１
６の集積回路１７４の場合に、ボックス２３０の段階の
後に、ＨＢＴエミッタメサは、ボックス２３２で示すよ
うにエッチングされ、そしてボックス２３４及び２４４
のＨＢＴベース接点及びｐ型ＰＩＮダイオード接点が作
られる。次いで、ボックス２３６で示すように、ＨＢＴ
ベース層及びショットキーダイオードメサが形成され、
そしてボックス２４２で示すように、ＰＩＮダイオード
メサが形成される。次いで、ＨＢＴエミッタ接点及びコ
レクタ接点がボックス２３８及び２４０に基づいて蒸着
されアニールされる。その後、ＰＩＮダイオード接点が
ボックス２４６に基づいてアニールされる。次いで、プ
ロセスは、上記したようにボックス２４８へ進む。
【００３７】上記の合併ＨＥＭＴ−ＨＢＴプロセスを用
いて製造された個別のＨＥＭＴ及びＨＢＴのＤＣ及びマ
イクロ波性能結果は、既知のベースライン単一デバイス
技術プロセスを用いて製造された個別デバイスと同等で
ある。図１９は、上記のＨＥＭＴ−ＨＢＴモノリシック
プロセスにより製造された２ｘ１０μｍ単一エミッタＨ
ＢＴのＩ−Ｖ特性を示すように縦軸に電流（Ｉ）をそし
て横軸に電圧（Ｖ）を示したグラフである。ＨＢＴのブ
レークダウン電圧Ｖceo は１０Ｖより大きい。初期の電
圧は５００ボルトより高く、βは、ＩC ＝４．５ｍＡに
おいて約５６である。ニー電圧は正常であり、本発明の
選択的ＭＢＥプロセス中に付加的なコレクタ抵抗が誘起
されないことを示している。ベース・エミッタ電圧Ｖbe
は、１ｍＡにおいて１．１５３９Ｖであり、これは、こ
のデバイス構成で、この電流密度において典型的であ
る。勾配の付いたＡｌＧａＡｓエミッタにベースドープ
材が著しく拡散するか又はエミッタ抵抗が増加すると、
Ｖbeの増加を生じる。エミッタの比接触抵抗は、１．１
ｘ１０-7Ω−ｃｍ2 であり、これはこの形式のデバイス
にとって典型的な値で、その後のＨＥＭＴ成長中にＨＢ
ＴのＩｎＧａＡｓエミッタ接点が劣化しないことを示し
ている。７５ｘ７５μｍ2 エミッタをもつ大きなＨＢＴ
デバイスは、ベース・エミッタ接合ダイオードの理想的
係数ｎ＝１．０３の状態で、ＩC ＝１ｍＡ（１９Ａ／ｃ
ｍ2 ）において平均β＝１０２、そしてＩC ＝４０ｍＡ
（７１１Ａ／ｃｍ2 ）においてβ＝１７５である。
【００３８】２ｘ１０μｍ2 のクオド・エミッタを有す
るＨＢＴデバイスは、ＩC ＝１６ｍＡ（２ｘ１０4 Ａ／
ｃｍ2 ）においてカットオフ周波数ｆT ＝２１．４ＧＨ
ｚでありそしてｆmax ＝５０ＧＨｚであり、これはこの
形式のデバイスに対して典型的な値である。ベースライ
ン及び選択的ＭＢＥのＨＢＴに対するｆT とコレクタ電
流密度の関係が図２０に示されている。記録された値
は、測定された電流範囲にわたって本質的に同じであ
る。ベースラインプロセス及び本発明の選択的ＭＢＥプ
ロセスにより形成されたＨＢＴについてのｄｃ及びｒｆ
の結果が等しいことは、ＨＥＭＴ−ＨＢＴ集積プロセス
中にＨＢＴ材料特性に著しい低下が生じなかったことを
示している。
【００３９】ＧａＡｓ−ＡｌＧａＡｓのＨＢＴとモノリ
シックに製造された低ノイズの仮像ＩｎＧａＡｓ−Ｇａ
Ａｓ０．２μｍＴゲートＨＥＭＴは、そのｄｃ及びｒｆ
特性が既知のベースラインプロセスにより製造されたＨ
ＥＭＴと同等である。２フィンガの８０μｍゲート巾Ｈ
ＥＭＴデバイスのＩ−Ｖ特性曲線が図２１に示されてい
る。
【００４０】集積デバイス５０のＨＢＴコレクタ−サブ
コレクタ領域から形成されたＴＨｚショットキーダイオ
ード５４に対する順方向及び逆方向Ｉ−Ｖ特性が図２２
ないし２３に示されている。既知のベースラインＨＢＴ
プロセスにより製造されたときのこの形式のショットキ
ーダイオードについては、ダイオード理想係数がｎ＝
１．０４、直列抵抗値が１２Ωそしてブレークダウン電
圧が約１３Ｖであるのが典型である。
【００４１】ＨＥＭＴの低ノイズ増幅器の能動的ＨＢＴ
調整を使用するモノリシックＨＥＭＴ−ＨＢＴ集積回路
デバイスの性能が図２４に示されている。この増幅器
は、５−１０ＧＨｚの帯域巾、１０ｄＢ以上の公称利得
及び３ｄＢ未満のノイズ指数に対して設計されている。
ＨＥＭＴ低ノイズ増幅器は、長さ２００μの単一の０．
２μｍＴゲートＨＥＭＴを用いた単一段フィードバック
設計である。ＨＥＭＴデバイスのバイアス電流は、１０
Ｖの正の供給電圧により５ｍＡを消費するオンチップの
ＨＢＴ電流レギュレータを用いて、±０．５Ｖのスレッ
シュホールド変動に対し５％以内に調整することができ
る。ＨＢＴレギュレータをもたない同じ増幅器が比較の
ためにＨＥＭＴのみの技術で製造された。本発明の選択
的ＭＢＥプロセス及び既知のベースライン単一技術を用
いて製造された増幅器の利得及びノイズ指数は、図２４
に示すように、ほぼ同じである。合併ＨＥＭＴ−ＨＢＴ
プロセスにより製造されたＨＥＭＴ増幅器は、実際に
は、ほぼ１０ＧＨｚで若干の利得効果を有する。
【００４２】同じ集積回路上にＨＥＭＴ及びＨＢＴをモ
ノリシック集積すると、別々のデバイス製造技術を用い
たのでは達成できない性能レベルをもつマイクロ波回路
が形成される。同じチップ上にＨＥＭＴ及びＨＢＴの両
方のデバイスを用いるときの設計機会は、特にＴＨｚシ
ョットキーダイオード及びＰＩＮダイオードと結合され
たときに広範なものとなる。例えば、マイクロ波機能と
デジタル機能のモノリシック集積は、受信器の性能を著
しく改善することができる。ＴＴＬ制御の移相器、低ノ
イズ・高電力送信器−受信器モジュール、及びＨＢＴ可
変制御発振器をＨＥＭＴ低ノイズ増幅器と共に組み込む
ＦＭＣＷ単一チップレーダ回路のような新規な回路設計
は、高性能ＨＥＭＴ及びＨＢＴのモノリシック集積を用
いて全て可能となる。加えて、超伝導検出器、ミクサ、
伝送線及びデジタル回路は、ＭＥＳＦＥＴ、ＨＥＭＴ、
ＨＢＴ又はＰＩＮダイオード回路と共に組み込んで、低
温に対する性能を高めることができる。
【００４３】図２５ないし２８は、上記のようにモノリ
シック集積することにより利得効果を得ることのできる
ＨＥＭＴ−ＨＢＴ、ＰＩＮダイオード−ＨＥＭＴ及びＰ
ＩＮダイオード−ＨＢＲ−ＨＥＭＴ回路の例を示してい
る。図２５ないし２８の回路の各々は、ハイブリッド又
は個別チップの実施が広範に展開されているという点で
公知のものでである。上記のように本発明によれば、こ
れら回路の個々の回路部品は、共通の基体上にモノリシ
ック集積することができる。換言すれば、当業者であれ
ば、上記の集積回路を相互接続して図２５ないし２８の
回路に到達することができる。これら形式のモノリシッ
ク集積回路は、これまで、公知技術では示されていな
い。共通の基体上に異なる回路部品をモノリシック集積
することにより、回路部品間の遷移ロスを下げ、所要面
積を下げ、コストを下げ、コンパクトで且つ性能が高い
ことを含む（これらに限定されないが）多数の効果をモ
ノリシック集積回路で実現することができる。
【００４４】図２５は、低ノイズの前端、高インピーダ
ンス及び低歪の第３高調波、最適な感度及び高い電力を
備えた公知の高性能増幅器２６０を示している。この増
幅器２６０は、ＨＥＭＴ低ノイズ増幅器２６２を含み、
これは、ｒｆ信号を受け取りそして増幅された出力信号
を第１及び第２のＨＢＴ高インターセプト増幅器（ＨＩ
Ａ）２６４及び２６６に与える。共通の基体上に増幅器
２６２、２６４及び２６６をモノリシック集積すること
により、この回路の既知の効果を増大することができ
る。
【００４５】ＨＥＭＴ増幅器は、高い入力電力において
容易に焼き切れるので、公知技術においては、ＨＥＭＴ
増幅器のベース（Ｂ）及びエミッタ（Ｅ）端子にＰＩＮ
ダイオードリミッタを接続して、ＨＥＭＴ増幅器をこの
ような高い入力信号に対して保護することが知られてい
る。図２６は、この形式のＨＥＭＴ増幅器の回路２７０
を示している。この回路２７０は、ＰＩＮダイオードリ
ミッタ２７２を含み、ダイオードリミッタ２７２のアノ
ードはＨＥＭＴ２７４のベース端子に接続されそしてダ
イオードリミッタ２７０のカソードはＨＥＭＴ増幅器２
７４のエミッタ端子に接続されている。ダイオードリミ
ッタ２７２は、ＨＥＭＴ２７４のベースに付与される入
力過負荷信号を分路し、ＨＥＭＴ２７４を信号過負荷及
び焼け切れから保護する。ダイオードリミッタ２７２及
びＨＥＭＴ２７４を上記のように共通の基体にモノリシ
ック集積することにより、この形式の公知回路に勝る多
数の効果を実現することができる。
【００４６】図２７は、ＨＢＴ調整されるＨＥＭＴ低ノ
イズ増幅器２７８を示している。ＨＥＭＴ増幅器の特性
は時間と共に著しく変化するので、ＨＢＴ演算増幅器
（ＯＰＡＭＰ）を設けて、ＨＥＭＴ増幅器のベース端子
に付与される入力信号を調整することが知られている。
増幅器２７８の場合には、入力信号は、ＨＢＴ演算増幅
器２８０の入力端子に付与される。ＨＢＴ演算増幅器２
８０の出力信号は、ＨＥＭＴ低ノイズ増幅器２８２のベ
ース端子に付与されて、調整を与える。ＨＢＴ演算増幅
器２８０及びＨＥＭＴ増幅器２８２を上記のように共通
の基体上にモノリシック集積することにより、公知のＨ
ＢＴ調整のＨＥＭＴ低ノイズ増幅器に対して、回路部品
間の遷移ロスが低い等の幾つかの効果を実現することが
できる。
【００４７】図２８は、公知の送信器−受信器モジュー
ル２８４をブロック図形態で示しており、このモジュー
ルは、受信機能のためのＨＥＭＴ低ノイズ増幅器２８６
と、ＰＩＮダイオードスイッチ２８８及び２９０と、送
信機能のためのＨＢＴ電力増幅器２９２とを使用してい
る。このように構成された送信器−受信器モジュールの
動作は、公知である。ＨＥＭＴ増幅器２８６、ＰＩＮダ
イオードスイッチ２８８及び２９０、ＨＢＴ電力増幅器
２９２を上記のように共通の基体上にモノリシック集積
することにより、これらの部品を組み込んだ公知の送信
器−受信器モジュールに勝る幾つかの効果を実現でき
る。
【００４８】上記の各技術を伴うモノリシックＰＩＮ−
ＨＥＭＴ−ＨＢＴ集積回路及び超伝導膜集積の用途は、
ここに開示する特定の回路又は使用目的に限定されるも
のではない。ここに開示する技術は、ＨＥＭＴ、ＨＢ
Ｔ、ＰＩＮダイオード、ＭＥＳＦＥＴ又は超伝導膜を種
々様々な組合せで組み込んだ種々の新規なマイクロ波及
びオプトエレクトロニック回路の製造に適用して、単一
製造技術のみでは現在得られていない種々の効果を発揮
することができる。
【００４９】以上の説明は、本発明の実施形態を単に説
明するものに過ぎない。当業者であれば、上記説明、添
付図面及び特許請求の範囲から、本発明の精神及び範囲
から逸脱せずに、種々の変更や修正がなされ得ることが
容易に明らかであろう。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ、ＨＥＭＴ−ＰＩＮダイオード、ＭＥＳＦＥＴ−Ｈ
ＢＴ又はＭＥＳＦＥＴ−ＰＩＮダイオード集積回路デバ
イスを製造するための展開構造を示す側面図である。
【図２】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ、ＨＥＭＴ−ＰＩＮダイオード、ＭＥＳＦＥＴ−Ｈ
ＢＴ又はＭＥＳＦＥＴ−ＰＩＮダイオード集積回路デバ
イスを製造するための展開構造を示す側面図である。
【図３】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ、ＨＥＭＴ−ＰＩＮダイオード、ＭＥＳＦＥＴ−Ｈ
ＢＴ又はＭＥＳＦＥＴ−ＰＩＮダイオード集積回路デバ
イスを製造するための展開構造を示す側面図である。
【図４】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ、ＨＥＭＴ−ＰＩＮダイオード、ＭＥＳＦＥＴ−Ｈ
ＢＴ又はＭＥＳＦＥＴ−ＰＩＮダイオード集積回路デバ
イスを製造するための展開構造を示す側面図である。
【図５】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−Ｐ
ＩＮダイオード集積回路デバイスを製造するための展開
構造を示す側面図である。
【図６】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−Ｐ
ＩＮダイオード集積回路デバイスを製造するための展開
構造を示す側面図である。
【図７】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−Ｐ
ＩＮダイオード集積回路デバイスを製造するための展開
構造を示す側面図である。
【図８】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−Ｐ
ＩＮダイオード集積回路デバイスを製造するための展開
構造を示す側面図である。
【図９】本発明の好ましい実施形態によるＨＥＭＴ−Ｈ
ＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−Ｐ
ＩＮダイオード集積回路デバイスを製造するための展開
構造を示す側面図である。
【図１０】本発明の好ましい実施形態によるＨＥＭＴ−
ＨＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−
ＰＩＮダイオード集積回路デバイスを製造するための展
開構造を示す側面図である。
【図１１】本発明の好ましい実施形態によるＨＥＭＴ−
ＨＢＴ−ＰＩＮダイオード又はＭＥＳＦＥＴ−ＨＢＴ−
ＰＩＮダイオード集積回路デバイスを製造するための展
開構造を示す側面図である。
【図１２】本発明の方法により製造されたモノリシック
集積のＨＢＴ−ショットキーダイオード−ＨＥＭＴデバ
イスの側面図である。
【図１３】本発明の方法により製造されたモノリシック
集積のＨＢＴ−ＰＩＮダイオード−ＨＥＭＴデバイスの
側面図である。
【図１４】本発明の方法により製造されたモノリシック
集積のＰＩＮダイオード−ＨＥＭＴデバイスの側面図で
ある。
【図１５】本発明の方法により製造されたモノリシック
集積のＨＢＴ−ショットキーダイオード−ＨＥＭＴ−Ｐ
ＩＮダイオードデバイスの側面図である。
【図１６】本発明の方法により製造されたモノリシック
集積のＨＢＴ−ショットキーダイオード−ＭＥＳＦＥＴ
−ＰＩＮダイオードデバイスの側面図である。
【図１７】本発明の方法により製造されたモノリシック
集積のＨＢＴ−ショットキーダイオード−ＨＥＭＴ−Ｐ
ＩＮダイオードデバイスの側面図である。
【図１８】本発明によりモノリシック集積の多機能デバ
イスを製造する方法のフローチャートである。
【図１９】本発明の実施形態によりモノリシック集積の
ＨＥＭＴ−ＨＢＴデバイスを形成する方法によって製造
された２ｘ１０μｍ単一エミッタＨＢＴの電流（Ｉ）対
電圧（Ｖ）曲線を示すグラフである。
【図２０】公知のベースライン分子ビームエピタキシー
製造方法及び本発明の実施形態によりモノリシック集積
のＨＥＭＴ−ＨＢＴデバイスを形成する方法によって製
造された２ｘ１０μｍクオド・エミッタＨＢＴに対する
カットオフ周波数（ｆT ）対コレクタ電流密度のグラフ
である。
【図２１】本発明の実施形態によるＨＢＴとモノリシッ
ク集積されたＴゲートＨＥＭＴに対する電流対電圧曲線
のグラフである。
【図２２】本発明の実施形態によるＨＥＭＴ−ＨＢＴ集
積デバイスとモノリシックに製造されたＰＩＮダイオー
ドに対する順方向バイアス電流及び電圧特性を示すグラ
フである。
【図２３】本発明の実施形態によるＨＥＭＴ−ＨＢＴ集
積デバイスとモノリシックに製造されたＰＩＮダイオー
ドに対する逆方向バイアス電流及び電圧特性を示すグラ
フである。
【図２４】ベースライン技術によって製造されたＨＢＴ
増幅器と、本発明の実施形態によりモノリシック集積さ
れたＨＥＭＴ−ＨＢＴデバイスに関連したＨＢＴ増幅器
との間の利得及びノイズ対周波数を比較するグラフであ
る。
【図２５】低ノイズＨＥＭＴの前端をＨＢＴ高インター
セプト増幅器と一体化する高性能増幅器の回路図であ
る。
【図２６】ＨＥＭＴ低ノイズ増幅器と一体化されたＰＩ
Ｎダイオードリミッタの回路図である。
【図２７】ＨＥＭＴ低ノイズ増幅器と一体化されたＨＢ
Ｔレギュレータの回路図である。
【図２８】受信機能のためのＨＥＭＴ低ノイズ増幅器
と、ＨＢＴベース・コレクタＰＩＮ又は個別ＰＩＮを用
いるＰＩＮダイオードスイッチと、送信機能のためのＨ
ＢＴ電力増幅器とを使用する送信器−受信器モジュール
の回路図である。
【符号の説明】
１０ モノリシック集積の半導体構造体 １２ 共通の基体 １４ ＨＢＴプロファイル層 １６ 窒化シリコン層 １８ ＨＢＴデバイス層 ２０ 多結晶ＨＥＭＴ層 ２２ 単結晶ＨＥＭＴプロファイル層 ２８ モノリシック集積の半導体構造体 ３０ 基体 ３４ 窒化シリコン層 ３６ ダイオードデバイス層 ３８ 単結晶ＨＢＴプロファイル層 ４０ 多結晶ＨＢＴプロファイル層 ４２ 第２の窒化シリコン層 ４４ 単結晶ＨＥＭＴ層 ４６ 多結晶ＨＥＭＴ層 ５０ モノリシック集積デバイス ５２ ＨＢＴ ５４ ＴＨｚショットキーダイオード ５６ ＨＥＭＴ
【手続補正書】
【提出日】平成７年１２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ 29/73 7376−4Ｍ Ｅ 29/778 21/338 29/812 27/095 (72)発明者 ドナルド ケイ ウムモト アメリカ合衆国 カリフォルニア州 90266 マンハッタン ビーチ ノース ペック アベニュー 615 (72)発明者 アーロン ケイ オキ アメリカ合衆国 カリフォルニア州 90502 トーランス ケンウッド 22114 (72)発明者 ケヴィン ダブリュー コバヤシ アメリカ合衆国 カリフォルニア州 90503 トーランス ラディーン アベニ ュー 21305

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 基体と、 上記基体上に形成された高電子移動度トランジスタ（Ｈ
    ＥＭＴ）とを備え、該ＨＥＭＴは、基体に接触するＨＥ
    ＭＴのプロファイル層が基体とのエピタキシャル結合を
    形成するように選択的分子ビームエピタキシー（ＭＢ
    Ｅ）によって基体に付着された複数のＨＥＭＴプロファ
    イル層を含み、そして上記基体上に形成された第１半導
    体デバイスを更に備え、該第１半導体デバイスは、基体
    に接触する第１半導体デバイスのプロファイル層が基体
    とのエピタキシャル結合を形成するようにＭＢＥによっ
    て基体上に付着された複数の第１半導体デバイスプロフ
    ァイル層を含むことを特徴とするモノリシック集積回
    路。
  2. 【請求項２】 上記第１半導体デバイスは、ヘテロ接合
    バイポーラトランジスタ（ＨＢＴ）であり、基体に接触
    するＨＢＴプロファイル層がサブコレクタ層である請求
    項１に記載の集積回路。
  3. 【請求項３】 上記第１半導体デバイスは、ＰＩＮダイ
    オードであり、基体に接触するＰＩＮダイオードプロフ
    ァイル層が接触層である請求項１に記載の集積回路。
  4. 【請求項４】 基体上に形成された第２半導体デバイス
    を更に備え、該第２半導体デバイスは、基体に接触する
    第２半導体デバイスのプロファイル層が基体とのエピタ
    キシャル結合を形成するように選択的ＭＢＥによって基
    体に付着された複数の第２半導体プロファイル層を含む
    請求項１に記載の集積回路。
  5. 【請求項５】 上記第１半導体デバイスはＨＢＴであり
    そして第２半導体デバイスはショットキーダイオードで
    あり、これらＨＢＴ及びショットキーダイオードはイオ
    ンインプランテーション領域によって分離され、そして
    基体に接触するＨＢＴプロファイル層がサブコレクタ層
    である請求項４に記載の集積回路。
  6. 【請求項６】 上記第１半導体デバイスはＨＢＴであり
    そして第２半導体デバイスはＰＩＮダイオードであり、
    基体に接触するＨＢＴプロファイル層がサブコレクタ層
    であり、そして基体に接触するＰＩＮダイオードプロフ
    ァイル層が接触層である請求項４に記載の集積回路。
  7. 【請求項７】 ＨＢＴ及びＰＩＮダイオードは、イオン
    インプランテーション領域によって分離される請求項６
    に記載の集積回路。
  8. 【請求項８】 ショットキーダイオードデバイスを更に
    備え、該ショットキーダイオードデバイスはイオンイン
    プランテーション領域によってＨＢＴから分離され、基
    体に接触するショットキーダイオードデバイスのプロフ
    ァイル層が基体とのエピタキシャル結合を形成する請求
    項２に記載の集積回路。
  9. 【請求項９】 上記ＰＩＮダイオード、ＨＢＴ及びＨＥ
    ＭＴは、送信−受信回路を形成するように相互接続さ
    れ、ＨＥＭＴは受信機能のための低ノイズ増幅器として
    働き、ＨＢＴは送信機能のための電力増幅器として働
    き、ＰＩＮダイオードはスイッチとして働く請求項７に
    記載の集積回路。
  10. 【請求項１０】 上記ＨＢＴ及びＨＥＭＴは、ＨＢＴ調
    整されたＨＥＭＴ低ノイズ増幅器を形成するように相互
    接続される請求項２に記載の集積回路。
  11. 【請求項１１】 上記ＨＥＭＴ及びＰＩＮダイオード
    は、ＰＩＮダイオードリミッタを含むＨＥＭＴ増幅器を
    形成するように相互接続される請求項３に記載の集積回
    路。
  12. 【請求項１２】 ＨＢＴ及びＨＥＭＴは高性能増幅器を
    形成するように相互接続され、ＨＥＭＴは、ＲＦ信号を
    受信する低ノイズ増幅器として働き、ＨＢＴは、ＨＥＭ
    Ｔから増幅された出力信号を受信する高インターセプト
    増幅器として働く請求項２に記載の集積回路。
  13. 【請求項１３】 基体上に付着された超伝導−絶縁−超
    伝導（ＳＩＳ）検出器を更に備えた請求項１に記載の集
    積回路。
  14. 【請求項１４】 上記基体は、砒化ガリウム及び燐化イ
    ンジウムより成る群から選択された半導体材料より成る
    請求項１に記載の集積回路。
  15. 【請求項１５】 基体と、 上記基体上に形成された金属半導体電界効果トランジス
    タ（ＭＥＳＦＥＴ）とを備え、該ＭＥＳＦＥＴは、基体
    に接触するＭＥＳＦＥＴのプロファイル層が基体とのエ
    ピタキシャル結合を形成するように選択的分子ビームエ
    ピタキシー（ＭＢＥ）によって基体に付着された複数の
    ＭＥＳＦＥＴプロファイル層を含み、そして上記基体上
    に形成された第１半導体デバイスを更に備え、該第１半
    導体デバイスは、基体に接触する第１半導体デバイスの
    プロファイル層が基体とのエピタキシャル結合を形成す
    るようにＭＢＥによって基体上に付着された複数の第１
    半導体デバイスプロファイル層を含むことを特徴とする
    モノリシック集積回路。
  16. 【請求項１６】 上記第１半導体デバイスは、ヘテロ接
    合バイポーラトランジスタ（ＨＢＴ）であり、基体に接
    触するＨＢＴプロファイル層がサブコレクタ層である請
    求項１５に記載の集積回路。
  17. 【請求項１７】 上記第１半導体デバイスは、ＰＩＮダ
    イオードであり、基体に接触するＰＩＮダイオードプロ
    ファイル層が接触層である請求項１５に記載の集積回
    路。
  18. 【請求項１８】 上記基体上に形成された第２半導体デ
    バイスを更に備え、該第２半導体デバイスは、基体に接
    触する第２半導体デバイスのプロファイル層が基体との
    エピタキシャル結合を形成するように選択的ＭＢＥによ
    り基体に付着された複数の第２半導体プロファイル層を
    含む請求項１５に記載の集積回路。
  19. 【請求項１９】 上記第１半導体デバイスはＨＢＴであ
    りそして第２半導体デバイスはショットキーダイオード
    であり、これらＨＢＴ及びショットキーダイオードはイ
    オンインプランテーション領域により分離され、そして
    基体に接触するＨＢＴプロファイル層がサブコレクタ層
    である請求項１８に記載の集積回路。
  20. 【請求項２０】 上記第１半導体デバイスはＨＢＴであ
    りそして第２半導体デバイスはＰＩＮダイオードであ
    り、基体に接触するＨＢＴプロファイル層がサブコレク
    タ層であり、そして基体に接触するＰＩＮダイオードプ
    ロファイル層が接触層である請求項１８に記載の集積回
    路。
  21. 【請求項２１】 ＨＢＴ及びＰＩＮダイオードは、イオ
    ンインプランテーション領域によって分離される請求項
    ２０に記載の集積回路。
  22. 【請求項２２】 ショットキーダイオードデバイスを更
    に備え、該ショットキーダイオードデバイスはイオンイ
    ンプランテーション領域によってＨＢＴから分離され、
    基体に接触するショットキーダイオードデバイスのプロ
    ファイル層が基体とのエピタキシャル結合を形成する請
    求項１５に記載の集積回路。
  23. 【請求項２３】 上記基体は、砒化ガリウム及び燐化イ
    ンジウムより成る群から選択された半導体材料より成る
    請求項１５に記載の集積回路。
  24. 【請求項２４】 基体と、 上記基体上に形成されたヘテロ接合バイポーラトランジ
    スタ（ＨＢＴ）とを備え、該ＨＢＴは、基体に接触する
    ＨＢＴのプロファイル層が基体とのエピタキシャル結合
    を形成するように選択的分子ビームエピタキシーによっ
    て基体に付着された複数のＨＢＴプロファイル層を含
    み、そして上記基体上に形成された半導体ダイオードを
    更に備え、この半導体ダイオードは、基体に接触する第
    １半導体デバイスのプロファイル層が基体とのエピタキ
    シャル結合を形成するように分子ビームエピタキシーに
    より基体上に付着された複数のダイオードプロファイル
    層を含むことを特徴とするモノリシック集積回路。
  25. 【請求項２５】 選択的分子ビームエピタキシー（ＭＢ
    Ｅ）プロセスにより共通の基体上にモノリシック集積回
    路デバイスを製造する方法において、 ＭＢＥプロセスにより基体上に第１半導体プロファイル
    を付着し、 上記半導体プロファイル上に第１誘電体層を付着し、 選択された領域において上記第１誘電体層及び第１半導
    体プロファイルの一部分を除去して、第１半導体デバイ
    スプロファイルを画成する第１半導体プロファイルの一
    部分が基体上に残されそして基体の第１部分が露出され
    るようにし、更に、上記第１半導体デバイスプロファイ
    ルが第１の残りの誘電体層によって覆われるようにし、 上記第１の残りの誘電体層及び上記基体の第１の露出部
    分にＭＢＥプロセスにより高電子移動度トランジスタ
    （ＨＥＭＴ）プロファイルを付着し、そして上記第１の
    残りの誘電体層に付着されたＨＥＭＴプロファイルを除
    去すると共に、上記第１の残りの誘電体層を除去して、
    集積された第１半導体及びＨＥＭＴデバイスプロファイ
    ルを共通の基体上に形成する、という段階を備えたこと
    を特徴とする方法。
  26. 【請求項２６】 第１半導体プロファイルを付着する上
    記段階は、基体上にヘテロ接合バイポーラトランジスタ
    （ＨＢＴ）プロファイルを付着して、基体上に集積され
    たＨＢＴ及びＨＥＭＴデバイスプロファイルを形成する
    ことを含む請求項２５に記載の方法。
  27. 【請求項２７】 第１半導体プロファイルを付着する上
    記段階は、ＰＩＮダイオードプロファイルを付着して、
    共通の基体上に集積されたＰＩＮダイオード及びＨＥＭ
    Ｔデバイスプロファイルを形成することを含む請求項２
    ５に記載の方法。
  28. 【請求項２８】 誘電体層及び半導体プロファイルの一
    部分を除去する上記段階は、上記半導体プロファイルを
    非等方性エッチングして後退した半導体プロファイルを
    形成し、第１の残りの誘電体層の一部分が第１の半導体
    デバイスプロファイルの上面を越えて延びるようにする
    ことを含む請求項２５に記載の方法。
  29. 【請求項２９】 ＨＥＭＴプロファイルを付着する上記
    段階は、基体の露出部分に単結晶ＨＥＭＴプロファイル
    をそして第１の残りの誘電体層に多結晶ＨＥＭＴプロフ
    ァイルを付着することを含む請求項２５に記載の方法。
  30. 【請求項３０】 上記基体は、砒化ガリウム（ＧａＡ
    ｓ）及び燐化インジウム（ＩｎＰ）より成る群から選択
    された材料を含む請求項２５に記載の方法。
  31. 【請求項３１】 第１の誘電体層を付着する上記段階
    は、窒化シリコン誘電体層を付着することを含む請求項
    ２５に記載の方法。
  32. 【請求項３２】 ＨＥＭＴデバイスプロファイルにオー
    ミック金属層を最初に付着し、次いで、ＨＥＭＴデバイ
    スプロファイルに関連したソース端子及びドレイン端子
    を定めるようにオーミック金属層をパターン化し、次い
    で、ＨＢＴデバイスプロファイルからＨＢＴエミッタメ
    サをパターン化し、次いで、ＨＢＴベース接点を付着及
    びパターン化し、次いで、ＨＢＴデバイスプロファイル
    からＨＢＴベースメサをパターン化し、次いで、ＨＢＴ
    エミッタ接点及びＨＢＴコレクタ接点を付着及びパター
    ン化し、そしてＨＥＭＴゲート電極を付着及びパターン
    化する段階を更に備えた請求項２６に記載の方法。
  33. 【請求項３３】 ＨＢＴデバイスプロファイルの領域に
    イオンをインプランテーションしてＨＢＴデバイスプロ
    ファイルの一部分を隔離及び分離し、ＨＢＴデバイスプ
    ロファイルに隣接するＨＢＴデバイスプロファイルの分
    離された部分からダイオードデバイスプロファイルを形
    成する段階を更に備えた請求項２６に記載の方法。
  34. 【請求項３４】 第１誘電体層の一部分を除去する段階
    の後にＭＢＥプロセスにより第１の残りの誘電体層と基
    板の第１の露出部分とに第２の半導体プロファイルを付
    着し、上記第１の残りの誘電体層に付着された第２半導
    体プロファイルの一部分を除去すると共に、上記第１の
    残りの誘電体層を除去して、基体上に上記第１の半導体
    デバイスプロファイルに隣接して第２の残りの半導体プ
    ロファイルを形成し、上記第１の半導体デバイスプロフ
    ァイル及び第２の残りの半導体プロファイル上に第２の
    誘電体層を付着し、選択された領域において上記第２の
    誘電体層及び第２の残りの半導体プロファイルの一部分
    を除去して、第２の半導体デバイスプロファイルを定め
    る第２の残りの半導体プロファイルの一部分が基体上に
    残され且つ基体の第２部分が露出されるようにし、上記
    第１の半導体デバイスプロファイル及び上記第２の半導
    体デバイスプロファイルは、第２の残りの誘電体層によ
    ってカバーされ、第２の半導体デバイスプロファイルを
    形成する上記段階は、ＨＥＭＴプロファイルを付着する
    段階の前に実行される請求項２５に記載の方法。
  35. 【請求項３５】 第１の半導体プロファイルを付着する
    上記段階は、ＰＩＮダイオードプロファイルを付着する
    ことを含み、そして第２の半導体プロファイルを付着す
    る上記段階は、ＨＢＴプロファイルを付着することを含
    む請求項３４に記載の方法。
  36. 【請求項３６】 第２の半導体プロファイルを付着する
    上記段階は、基体の第１の露出された部分に単結晶半導
    体プロファイルをそして残りの誘電体層に多結晶半導体
    プロファイルを付着することを含み、そしてＨＥＭＴプ
    ロファイルを付着する上記段階は、基体の第２の露出部
    分に単結晶ＨＥＭＴプロファイルをそして第２の残りの
    誘電体層に多結晶ＨＥＭＴプロファイルを付着すること
    を含む請求項３４に記載の方法。
  37. 【請求項３７】 選択的分子ビームエピタキシー（ＭＢ
    Ｅ）プロセスにより共通の基体上にモノリシック集積回
    路デバイスを製造する方法において、 ＭＢＥプロセスにより基体上に半導体プロファイルを付
    着し、 上記半導体プロファイル上に誘電体層を付着し、 選択された領域において上記誘電体層及び半導体プロフ
    ァイルの一部分を除去して、半導体デバイスプロファイ
    ルを画成する半導体プロファイルの一部分が基体上に残
    されそして基体の一部分が露出されるようにし、更に、
    上記半導体デバイスプロファイルが残りの誘電体層によ
    って覆われるようにし、 上記残りの誘電体層及び上記基体の露出部分にＭＢＥプ
    ロセスにより金属半導体電界効果トランジスタ（ＭＥＳ
    ＦＥＴ）プロファイルを付着し、そして上記残りの誘電
    体層に付着されたＭＥＳＦＥＴプロファイルを除去する
    と共に上記残りの誘電体層を除去して、集積された半導
    体及びＭＥＳＦＥＴデバイスプロファイルを共通の基体
    上に形成する、という段階を備えたことを特徴とする方
    法。
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