JP2008060554A - 共通化合物半導体第3〜5族ウエハ上に集積デバイス用のエピタキシャルウエハを製造する方法 - Google Patents
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Abstract
【課題】単一化合物基板上でのHBT及びFETデバイスの適切な集積を可能とするエピタキシャルウエハの製造方法を提供する。
【解決手段】ウエハ上に(HBT及びFETのような)少なくとも2つの異なるタイプの集積活性デバイスをその後に作製するのに適したエピタキシャル第3〜5族化合物半導体ウエハを作製する方法を、基板を提供するステップ;基板上に第1のエピタキシャル構造体を成長させるステップ;及び第1のエピタキシャル構造体上に第2のエピタキシャル構造体を成長させるステップによって構成した。
【選択図】図6
【解決手段】ウエハ上に(HBT及びFETのような)少なくとも2つの異なるタイプの集積活性デバイスをその後に作製するのに適したエピタキシャル第3〜5族化合物半導体ウエハを作製する方法を、基板を提供するステップ;基板上に第1のエピタキシャル構造体を成長させるステップ;及び第1のエピタキシャル構造体上に第2のエピタキシャル構造体を成長させるステップによって構成した。
【選択図】図6
Description
単一シリコン基板上でのヘテロジャンクション・バイポーラ・トランジスタ(HBT)又はバイポーラ・ジャンクション・トランジスタ(BJT)及び電界効果トランジスタ(FET)の集積はBiCMOS技術として知られている。単一チップ上でのHBT及びFETの集積によって、今日使用されている多くの電子デバイスのサイズ及びコストが大幅に低減された。しかし、シリコンベースのHBT/BJT及びFETには、最近のワイヤレス通信アプリケーションに用いられている高効率な携帯電話用増幅器及びICのような高周波アナログアプリケーション用としては有望でないものとなってしまうような、ある性能上の限界がある。
GaAs及び他の第3〜5族化合物半導体基板上でのHBTの製造もよく知られていて、ワイヤレスアプリケーション用としての性能、信頼性及び適合性に関して有望である。HBT及びFETの集積によって、高レベルの集積が可能となり、集積回路の性能全体としての改善がなされることになる。しかし、単一のGaAs基板上でHBT及びFETの両方を集積する現実的な手法は当該技術分野において少ししか知られていない。
これまでに開示されたある方法では、選択的MBE成長によって1つの基板上でのHBT及びFET基板双方の成長を含んでいた。しかし、この手法はエピタキシャル成長の中断及びエピタキシャル再成長のために(期待とは)逆の結果となっていた。
これまでに開示された他の方法では、FETチャネルとしてHBTのエミッタキャップ層を用いて1つの基板上にHBT及びFETの組み合わせを設けていた。しかし、この方法によると、FETの性能を低下させる許容できないほど高いHBTのエミッタ抵抗、及びベース層に関連する寄生効果をもたらしていた。
他の試みには、単一成長プロセスにおける高電子移動度トランジスタ(HEMT)上でのAlGaAs/GaAsHBTの成長などがあった。このプロセスはFETを単一のエピタキシャル成長によってHBTのコレクタに統合するものであったが、性能特性が低いために限定的な成功にとどまるものであった。
InGaP/GaAsHBTをMESFET及びHEMT構造体に集積しようとする他の多くの試みがなされてきた。これらの試みにおいて、InGaP層がFETデバイスのチャネルとして用いられた。しかし、チャネルは高い線形抵抗及び低い高周波性能による低い移動度及び飽和速度を有していた。
そのような集積デバイスの製造における第1のステップは、デバイスがそこからリソグラフィプロセスによって作製される半導体構造体を有する適切なエピタキシャルウエハの生産である。
従って、第3〜5族物質から選択された単一化合物基板上でのHBT及びFETデバイスの適切な集積を可能とするエピタキシャルウエハの製造方法への要望がある。
本願は共通化合物半導体第3〜5族ウエハ上に集積されたデバイス及び回路の作製に適合するエピタキシャルウエハの製造に関する。本明細書では、エピタキシャルウエハは半導体基板上でエピタキシャル的に成長された一連の層を含む。種々の層が、通常は格子マッチングされ、特定の物理的及び電気的特性に応じて選択され得る。場合によっては、エピタキシャルウエハもまた1以上の変性の又は他の層を含み得る。
本発明の1つの側面において、当該方法は、第3〜5族半導体基板を提供するステップ、及び基板上の汚染物質の存在を減らすためにインサイチュ(成長中)基板洗浄プロセスを実行するステップを含む。続いて、共通基板上に2つの異なるタイプのデバイスをその後作製することに適合した少なくとも2つのエピタキシャル構造体が基板上に成長される。
他の側面は、反応炉において第3〜5族半導体集積構造体を作製する方法に関する。その方法は、第1の第3〜5族半導体基板を反応炉に搬入するステップ、第1の基板が反応炉内にある間、異なるタイプのデバイスのための少なくとも2つのエピタキシャル構造体を第1の基板上に成長させるステップ、及び第1の基板を反応炉から搬出するステップを含む。後続のプロセスのステップ中に該反応炉の内部表面からの汚染物質の放出を低減するために、該反応炉の内部表面がコーティングされる。当該方法はまた、続けて第2の第3〜5族半導体基板を反応炉に搬入するステップ、及び第2の基板が反応炉内にある間、異なるタイプのデバイスのための少なくとも2つのエピタキシャル構造体を第2の基板上に成長させるステップを含む。
他の側面では、半導体構造体が、基板、基板の上部に配置された第1のエピタキシャル構造体、及び第1のエピタキシャル構造体の上部に配置された第2のエピタキシャル構造体を含む。基板と第1のエピタキシャル構造体の間のインターフェイスには実質的に汚染物質が存在しない。
更なる側面は、集積された一対のGaAsベースのHBT及びFETデバイスを作製するためにエピタキシャル構造体を作製する方法に関する。その方法は、半絶縁体GaAs基板上にFETデバイスの部分を形成する第1のセットのエピタキシャル層を成長させるステップを含む。第1のセットのエピタキシャル層上にGaAs層が、FETデバイスに対するキャップ層として及びHBTデバイスに対するサブコントローラ層として機能するように成長される。当該方法は、第2のセットのエピタキシャル層をGaAs層上に成長させるステップを含む。第2のセットのエピタキシャル層がHBTデバイスの部分を形成する。
実施形態によっては、1以上の下記の特徴及び効果を含んでいてもよい。
例えば、エピタキシャルプロセスは、単一基板上に結合された構造体としてのFET及びHBTデバイスの成長を可能とする。
プロセスは、各特定のデバイスのタイプ及びデバイスのエピタキシャルパラメータ又は制約における相反する要件を充足するFET/HBT構造体の製造(大量の連続エピタキシャル成長工程)を可能とする。
プロセスは、(湿式又は乾式の)エッチングの選択的な停止を含むことによって、各デバイスのタイプにおいて対象となる層に選択的に接触することを可能とする。
プロセスは、後続のデバイスプロセス中に何らかのデバイスタイプを一掃するために完全に除去される犠牲「リフトオフ」層を含むことができる。
プロセスは単一の連続的エピタキシャル蒸着プロセスであってもよいし、そうでなくてもよい。
例えば、エピタキシャルプロセスは、単一基板上に結合された構造体としてのFET及びHBTデバイスの成長を可能とする。
プロセスは、各特定のデバイスのタイプ及びデバイスのエピタキシャルパラメータ又は制約における相反する要件を充足するFET/HBT構造体の製造(大量の連続エピタキシャル成長工程)を可能とする。
プロセスは、(湿式又は乾式の)エッチングの選択的な停止を含むことによって、各デバイスのタイプにおいて対象となる層に選択的に接触することを可能とする。
プロセスは、後続のデバイスプロセス中に何らかのデバイスタイプを一掃するために完全に除去される犠牲「リフトオフ」層を含むことができる。
プロセスは単一の連続的エピタキシャル蒸着プロセスであってもよいし、そうでなくてもよい。
プロセスは、エピタキシャル的に変形された層及び/又はデルタドーピング技術を用いて、FETが擬似形態高電子移動トランジスタ(PHEMT)デバイスとして実装されるように、鋭く、正しく画定されたインターフェイスを実現でき、十分な層厚制御を施すことができる。
プロセスはHBTとPHEMTの間に特定の機能的に共有される層を必要としない。
プロセスはプレーナ及び非プレーナ基板双方に用いることができ、後続の有用な処理形態を可能とする。
プロセスはHBTとPHEMTの間に特定の機能的に共有される層を必要としない。
プロセスはプレーナ及び非プレーナ基板双方に用いることができ、後続の有用な処理形態を可能とする。
実施形態によっては、プロセスは、HBTエピタキシャル蒸着によって生成された環境内で、十分なデバイスの絶縁性(直流及び高周波)に対して高い抵抗性を持つバッファを実現するのに十分である。プロセスは、エクスサイチュ又はインサイチュ基板準備、バッファ層の抵抗制御、及びバッファ層のシーケンスを含んでいてもよい。
プロセスはHBTのエミッタ及びHBTのベースに対する重度にドーピングされたコンタクト層を実現してもよい。
プロセスは、回転ディスク反応炉(RDR)のMOCVDプロセスで実施されるのが好ましいが、代替のMOCVD又はMBE技術用に使用されてもよい。
プロセスはHBTのエミッタ及びHBTのベースに対する重度にドーピングされたコンタクト層を実現してもよい。
プロセスは、回転ディスク反応炉(RDR)のMOCVDプロセスで実施されるのが好ましいが、代替のMOCVD又はMBE技術用に使用されてもよい。
プロセスはGaAs、InP及び関連する第3〜5族化合物とともに用いられる。
プロセスはあらゆるHBT/BJTの実装(例えば、InGaP、AlGaAsのエミッタ、GaAs、InGaAs、InGaAsNのベース)を包含する。
他の特徴及び効果が以下の詳細な説明、付随する図面及び特許請求の範囲から明らかになる。
プロセスはあらゆるHBT/BJTの実装(例えば、InGaP、AlGaAsのエミッタ、GaAs、InGaAs、InGaAsNのベース)を包含する。
他の特徴及び効果が以下の詳細な説明、付随する図面及び特許請求の範囲から明らかになる。
第3〜5族半導体集積デバイスを作製するプロセスは通常、半導体業界における2つの異なる企業によって実行されることもあるような2つの異なる技術的プロセスに分けられる。第1は所望の物理的及び電気的プロパティを持つエピタキシャル層のシーケンスを有する半導体ウエハを生成することである。第2はデバイスのトポロジー及びデバイス間の内部接続が規定されるようにウエハをリソグラフィ的に処理することであり、その後に、ウエハを独立した集積回路チップ(IC)にダイシングすること、及びそのようなICをプリント回路基板上に実装できるようにカプセル化パッケージ、リードフレーム又は他のタイプのパッケージにパッケージングすることが続く。
本発明はその第1の技術的プロセスによるエピタキシャルウエハの製造及びそのようなプロセスによって形成されたエピタキシャル半導体構造体に向けられている。特に、本発明は基板を提供し用意するステップ、及び適切なシーケンスのエピタキシャル層をその基板上に成長させるステップを含む。本発明の一側面において、エピタキシャル層が、後続のリソグラフ的なデバイスの画定、エッチング、及びその後の処理によって異なるタイプのアクティブデバイスが共通の第3〜5族ウエハ上に形成されるように設計され、特定される。
ある例では、ヘテロジャンクション・バイポーラ・トランジスタ(HBT)及び電界効果トランジスタ(FET)が同一基板上に作製される。1つの実施例においては、HBTが最初に作製される。HBTが作製されると、パッシベーション(不活性化)層がHBTを保護するためにHBT上に標準的な半導体作製技術によって形成又は蒸着される。パッシベーション層がHBT上に蒸着されると、FETが作製される。(次に記載される)代替の実施例においては、プロセスが逆になる。
単一基板上の集積化HBT−MESFET構造体の特定例の詳細が図1の表に示される。その例によると、種々のエピタキシャル層が半導体基板10(図2)上に順次成長される。図1の表における行は、それぞれ公称厚み(オングストローム)、特定の実施における各層についてのモル分率及び(1cm3当たりの)キャリア集中度とともに、各層の機能を示している。他の実施態様では、それらの値は変動し得る。さらに、他の基板及び層が設けられ、異なるタイプのデバイスが結果物の構造体において形成され得る。
基板10は第3〜5族の材料(例えば、好ましくは半絶縁体GaAs基板)のいずれに基づいていてもよい。エピタキシャル層の組はいかなる公知の技術(例えば、VPE、MOCVD又はMBE)を用いて基板上に成長してもよい。
本発明の一側面では、第1のエピタキシャル構造体を作製する際に、低リークバッファ層を第1のステップとして設けてもよい。バッファ層は、例えば、ドーピングされていないGaAs又はAlGaAs層からなる1以上の層を含む。図1の例における特定のバッファ層は、ドーピングされていないAlGaAs層上のドーピングされていないGaAs層といった2つのサブ層を有している。バッファ層は初期結晶成長を補助し、FETの必要なピンチオフ機能を提供することができる。バッファ層はまた、不要な残留の電子的活性不純物をトラップし、続いて形成されるデバイスの電気的絶縁を提供することができる。バッファ層は、HBTで共通基板上に集積されるFETの適切な動作を可能とするのに特に重要である。
次に、基板上にFETのための第1のエピタキシャル構造体12が成長されることになる(図3)。FET構造体12は、例えば、50ナノメートル(nm)の厚さのドーピングされていないGaAsスペーサ層及び150nmの厚さのドーピングされたGaAsチャネル層を含む。チャネル層は、例えば、2.0×1017cm−3のドーピング集中度のnタイプドーピング材でドーピングされる。第1のエピタキシャル構造体12はまたInGaPエッチング停止層及びFETのためのGaAsコンタクト層のような追加の層を含んでいてもよい。
分離層又はエッチング停止層が第2のエピタキシャル構造体14の一部としてFET上に配置される。代替的又は追加的に、コンタクト層が第2のエピタキシャル構造体14の一部として第1のエピタキシャル構造体12上に配置されるようにしてもよい(図4)。コンタクト層はFETに対するキャップ層だけでなく、HBTデバイスのサブコントローラとしての役割を持つ。
ここで述べられる特定の例はFET及びHBTの双方に共通の1つの層を含むものであるが、他の実施態様においては、共通層を共有しない異なる層において異なるタイプのデバイスが形成されてもよい。異なるタイプのデバイスを異なる層に形成することによってデバイスの電気的な又は他の特性を独立して調整できるようになり、その設計における高い柔軟性を生み出すことができる。
次に、図1の特定の例において、他のHBT層が第3のエピタキシャル構造体16としてコンタクト層上に成長される。まず、軽くドーピングされた約1000nmのnタイプGaAsコレクタ層が成長され、これに約100nmのpタイプGaAsベース層が続く。GaAs層は、例えば、カーボンで約4.0×1019cm−3のレベルまでドーピングされる。シリコンで約3.0×1017cm−3のレベルまでドーピングされた約50nmのInGaPエミッタ層がベース層上に成長される。
多重のエピタキシャル的に成長された構造体からなる構造体はまた、他のタイプの集積活性デバイスを形成するように処理することもできる。例えば、第1のエピタキシャル構造体によってPHEMTのための層を設け、第2のエピタキシャル構造体によってHBTのための層を設けることができる。単一基板上の集積HBT−PHEMT構造についての特定例の詳細を図5の表に示す。
デバイス特性及び性能が、例えば、基板10と第1のエピタキシャル構造体12の間のインターフェイスにおける表面汚染物質の存在によって不都合にも損なわれることがある。汚染物質の例として、(例えば、GaAs基板のポリシングから生ずる)シリコン、(テレリウムがドーピングされたInGaAsエピタキシャル層が成長されてきたそれまでのウエハの工程に起因する)テレリウム、又は過度のO2などがある。そのような汚染物質はPHEMTのようなFETの性能を不都合にも損なってしまう。また、(温度又はフローレートが非常に高い)過度に強力なエッチング技術も、露出された反応炉の表面から蒸着物が基板へ大量に移動してしまう原因となる。このような大量移動によって、基板のエピタキシャル層インターフェイスにおける導電経路の形成若しくは基板表面の粗さの増加又はその両方がもたらされ、結果として低いデバイス性能(例えば、サブスレッシュホールドリーク)及び同一チップ上のデバイス間の低い絶縁性をもたらしてしまう。
本発明のある側面によると、基板のエピタキシャルインターフェイスで存在し得る汚染物質の量を減らすために、インサイチュ(成長中)基板洗浄プロセスが実行される。以下にその例の詳細が記載される洗浄プロセスは、MOCVD反応炉においてウエハを処理するために用いられ、その際に処理されているウエハを保持するためにプラッタが用いられる。洗浄プロセスはまた他のウエハ処理装置においても使用できる。
好ましくは、インサイチュ洗浄プロセスは、エピタキシャル層を基板10上で成長させる前に実行され、バックトゥバック・ウエハ処理工程を促進することができる。洗浄プロセスによって、反応炉の蒸着物から基板への大量移動を伴わずに、もともとあった汚染物質を基板から除去することを助けることができる。従って、洗浄プロセスによって、デバイスの高い絶縁性を与えるクリーンな基板エピタキシャル層インターフェイスとすることができる。
図6に示す実施形態によると、ウエハが反応炉に搬送される(ブロック100)。洗浄プロセスでGaAs基板をハロゲン化合物系エッチング剤(例えば、HCl、Cl2、AsCl3、PCL2、AsBr2)に水素原子と組み合わせて曝露する。ある実施形態においては、AsCl3のような塩素系エッチング剤が使用される。その場合、基板は、例えばAsCl3及びAsH3に高温下(例えば、400−800℃の範囲)で曝露される。洗浄プロセスはAsH3曝露ステップ(ブロック102)、基板をエッチングするAsCl3及びAsH3曝露ステップ(ブロック104)を含み、表面の形態的回復のためのAsH3のみの曝露(ブロック106)が続く。この例において、水素原子が脱圧縮AsH3から得られる。インサイチュ基板洗浄プロセスを実行した後、種々のエピタキシャル層が成長される(ブロック108)。
多重ウエハが高速回転ディスク反応炉で処理される実施形態について、基板洗浄プロセスには約600−700℃の範囲の温度が有利である。より高い温度では、テレリウムがそれまでのウエハ処理工程における層から放出されてしまうことがある。適切な圧力は、いくつかのアプリケーションでは約50−80Torrの範囲が特に適しているが、10Torrから大気圧の範囲である。エッチング剤の曝露は、表面の形態に過度にダメージを与えずに表面を洗浄するのに十分な程度に長くすべきである。場合によっては、約100cc3のフローレートで約15秒から数分の曝露時間が適切な圧力及び温度下において使用される。以上の要素は反応炉によって変動し、ウエハを保持するプラッタの構成によっても変動する。従って、一般的に、洗浄プロセスのための曝露時間、フローレート、圧力及び温度は、所望のデバイス性能を達成するためのウエハの特定の配置、組成及び厚さに従って調整される。
図7A及び7BはPHEMTタイプのエピタキシャル構造体のドーピングプロファイルを示すグラフである。横軸は深さを示し、単位はオングストロームである。ここで、原点(「0」)が最上位面AlGaAsバリア層に対応する。ドーピング集中のピーク(図示した例においては1E+18cm−3よりいくらか大きい)はInGaAsチャネルに対応する。
図7Aは、インサイチュ塩素系基板洗浄プロセスが実行されなかった場合のPHEMTタイプのエピタキシャル構造体のドーピングプロファイルを示す。ドーピングプロファイルにおけるピークが深さ約4000オングストロームのところに現れていて、これはGaAsバッファ層とGaAs基板の間のインターフェイスに相当する。このようなピーク(バッファ基板インターフェイスにおける汚染物質から生ずる電荷の存在を示すものである)は望ましくなく、FETデバイスの動作及びデバイス間の絶縁を不都合にも損なってしまう。インサイチュ基板洗浄プロセスによって、基板のインターフェイス及びエピタキシャル構造体におけるドーピング剤の集中度が、インサイチュ洗浄プロセスがない場合の10から100倍小さくなる。
図7Bは、インサイチュ塩素系基板洗浄プロセスが実行された場合のPHEMTタイプのエピタキシャル構造体のドーピングプロファイルを示す。図示されるように、深さ約1500オングストロームを超えるとドーピングプロファイルが更なるピークなしに連続的に減少しており、バッファ基板インターフェイスにおける汚染物質の大幅な減少を示している。
本発明の他の側面によると、MOCVD又は半導体ウエハが処理される他のチャンバを用いた実施形態において、後続の成長ステップ中における表面からの汚染物質の放出を低減するように、ウエハ処理工程間で反応炉の露出面を封止することが望ましい。汚染物質が放出される反応炉の表面として、半導体ウエハを保持するプラッタだけでなく、限定するわけではないが、反応炉ライナー、反応炉の壁及び天井、スピンドル、プローブ類並びにスクリーン類などが挙げられる。そのような表面からの汚染物質の放出は、HBTデバイスのための層が形成されてきたそれまでのウエハ処理工程に続くウエハ処理工程中に形成されるFET層に対して特に問題である。
図8に示すように、第1のウエハ処理工程が実行される(ブロック110)。ウエハ処理工程は、とりわけ、半導体基板(即ち、ウエハ)を反応炉に搬入するステップ、1以上のエピタキシャル層を基板上に成長させるステップ、及び基板を反応炉から搬出するステップを含む。次のウエハ処理工程を開始する前に、チャンバの前処理プロセスが実行される。図示する実施形態では、チャンバの前処理プロセスは、プラッタのポケットを被うように1以上のダミーGaAs(又は他の第3〜5族化合物半導体)ウエハをプラッタ上に搭載するステップ(ブロック112)、プラッタを高温(例えば、約650℃)に加熱するステップ(ブロック114)、及びGaAs(又は他の第3〜5族化合物半導体)の薄膜コーティングを反応炉の内部表面上にエピタキシャル的に成長させるステップ(ブロック116)を含む。好ましくは、コーティングは、半導体ウエハを保持するプラッタだけでなく、少なくとも反応炉ライナー、反応炉の壁及び天井、スピンドル、プローブ類並びにスクリーン類を被うものとする。他の内部表面も同様にコーティングされるようにしてもよい。そのような薄い(即ち、3ミクロン(μm)未満の)コーティングによって、反応炉の内部表面上に存在し得るテレリウムのような汚染物質をカプセル化することができる。実施形態によっては約0.25μmの厚さのコーティングで十分である。
全体の製造サイクル時間を短縮するために、封止プロセスはできるだけ速く行われた方がよい。ある実施形態においては、プロセスは約5分以内に完了する。コーティングを成長させた後、プラッタが冷却され(ブロック118)、及びダミーウエハが反応炉から取り出される(ブロック120)。そして、第3〜5族半導体基板の新たなバッチが反応炉内で処理される(ブロック122)。
プラッタの有効寿命を延ばすために、チャンバの前処理プロセス中にはプラッタのポケットを(例えば、GaAs又はシリコンの)ダミーウエハで被うことが望ましい。しかし、チャンバの前処理プロセスはポケットを被わなくても実行することはできる。
インサイチュ基板洗浄プロセス及びチャンバの前処理プロセス双方が実行される作製プロセスにおいて、基板洗浄プロセスは、例えば、より高い温度(例えば700−800℃)でより強力に行うことができる。より高い温度によって、プラッタ上の汚染物質が基板の表面に移動してしまう危険を伴わずに、熱的又は化学的なあらゆるインサイチュ洗浄プロセスをより速く行うことが可能となる。そのようなプロセスをより速く実行することによってより短い製造サイクルとすることができる。
上記の基板洗浄プロセス及びチャンバ前処理プロセスは、少なくとも2つの異なるタイプの活性デバイスを含むエピタキシャル構造体の第3〜5族半導体集積構造体を作製するときに特に有用である。基板のエピタキシャル層インターフェイスにおける、そして場合によっては他のインターフェイスにおける汚染物質を減らすことによって、デバイス性能を大幅に改善できる。
図9はエピタキシャル構造体におけるPHEMTタイプのデバイスについての電圧対電流曲線を示す。測定値は水銀プローブを用いて得られたものである。曲線120は、インサイチュ基板洗浄プロセス及びチャンバ前処理プロセスを実行せずに成長されたエピタキシャル構造体において作製されたデバイスに対応する。曲線から分かるように、同デバイスは著しいサブスレッシュホールド電流リークを呈した。これに対して、曲線122は、チャンバ前処理プロセス及びインサイチュ基板洗浄プロセスを実行した後に成長されたエピタキシャル構造体において作製されたデバイスに対応する。曲線122はサブスレッシュホールド電流リークの大幅な低減を示している。
他の実施態様も特許請求の範囲に含まれる。
他の実施態様も特許請求の範囲に含まれる。
10.基板
12.第1のエピタキシャル構造体
14.第2のエピタキシャル構造体
16.第3のエピタキシャル構造体
12.第1のエピタキシャル構造体
14.第2のエピタキシャル構造体
16.第3のエピタキシャル構造体
Claims (30)
- 第3〜5族半導体集積構造体を作製する方法であって、
第3〜5族半導体基板を提供するステップ、
該基板上の汚染物質の存在を減らすためにインサイチュ基板洗浄プロセスを実行するステップ、及び
続いて、共通基板上に2つの異なるタイプのデバイスをその後作製することに適合した少なくとも2つのエピタキシャル構造体を該基板上に成長させるステップ
からなる方法。 - 請求項1記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をハロゲン化合物系エッチング剤に曝露するステップを含む方法。
- 請求項1記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をハロゲン化合物系エッチング剤及び水素に曝露するステップを含む方法。
- 請求項3記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、
該基板を水素含有ガスに曝露するステップ、
続いて、該基板を塩素系エッチング剤及び水素含有ガスに曝露することによって該基板をエッチングするステップ、及び
続いて、該基板を水素含有ガスのみに曝露するステップ
を含む方法。 - 請求項3記載の方法であって、該基板洗浄プロセスを400℃より高い温度で行うステップを含む方法。
- 請求項5記載の方法であって、該基板洗浄プロセスを10Torrから大気圧の範囲の圧力で行うステップを含む方法。
- 請求項3記載の方法であって、該基板洗浄プロセスを600〜700℃の範囲の温度で行うステップを含む方法。
- 請求項7記載の方法であって、該洗浄プロセスを50〜80Torrの範囲の圧力で行うステップを含む方法。
- 請求項3記載の方法であって、該基板をハロゲン化合物系エッチング剤及び水素に数分以下の継続時間で曝露するステップを含む方法。
- 請求項1記載の方法において、前記インサイチュ基板洗浄プロセスを実行するステップが、該基板をAsCl3及びAsH3に曝露するステップを含む方法。
- 請求項1記載の方法において、該基板のインターフェイス及び少なくとも1つのエピタキシャル構造体におけるドーピング剤の集中度が、該インサイチュ洗浄プロセスがない場合の10〜100倍小さいことを特徴とする方法。
- 請求項1記載の方法において、少なくとも1つのエピタキシャル構造体を該基板上に成長させるステップが活性デバイスのチャネルとして機能する層を成長するステップを含み、該チャネル層から該基板の表面までのドーピングプロファイルが実質的に連続的に減少することを特徴とする方法。
- 請求項1記載の方法において、該基板のインターフェイス及び少なくとも1つのエピタキシャル構造体におけるドーピング剤の集中度の変化が実質的になだらかであることを特徴とする方法。
- 半導体構造体であって、
基板、
該基板の上部に配置された第1のエピタキシャル構造体、及び
該第1のエピタキシャル構造体の上部に配置された第2のエピタキシャル構造体
からなり、
該基板と該第1のエピタキシャル構造体の間のインターフェイスに実質的に汚染物質がないことを特徴とする半導体構造体。 - 反応炉において第3〜5族半導体集積構造体を作製する方法であって、該方法が、
第1の第3〜5族半導体基板を該反応炉に搬入するステップ、
該第1の基板が該反応炉内にある間、異なるタイプのデバイスのための少なくとも2つのエピタキシャル構造体を該第1の基板上に成長させるステップ、
該第1の基板を反応炉から搬出するステップ、
後続のプロセスのステップ中における該反応炉の内部表面からの汚染物質の放出を低減するために、該反応炉の内部表面にコーティングをするステップ、
続いて、第2の第3〜5族半導体基板を該反応炉に搬入するステップ、及び
該第2の基板が該反応炉内にある間、異なるタイプのデバイスのための少なくとも2つのエピタキシャル構造体を該第2の基板上に成長させるステップ
からなる方法。 - 請求項15記載の方法において、該コーティングが該第3〜5族半導体基板と実質的に同じ物質からなる方法。
- 請求項16記載の方法において、該コーティングが該反応炉の内部表面上に多結晶で成長される方法。
- 請求項16記載の方法において、該コーティングがGaAsからなる方法。
- 請求項16記載の方法において、該コーティングが約3μm未満の厚さである方法。
- 請求項15記載の方法において、該プラッタの表面にコーティングをするステップが、
該反応炉内でプラッタ上に半導体ウエハを搭載するステップ、
該プラッタを加熱するステップ、
該反応炉の内部表面をコーティングするためにエピタキシャル層を成長させるステップ、
該反応炉から該半導体ウエハを搬出するステップ
を含む方法。 - プラッタが処理されているウエハを保持するために使用される反応炉において第3〜5族半導体集積構造体を作製する方法であって、該方法が、
後続の成長ステップ中における該プラッタ表面からの汚染物質の放出を低減するために、該プラッタの表面にコーティングをするステップ、
該プラッタ上に第3〜5族半導体基板を搭載するステップ、及び
該基板が該プラッタ上にあるときに、異なるタイプのデバイスのための少なくとも2つのエピタキシャル構造体を該基板上に成長させるステップ
からなる方法。 - 請求項21記載の方法において、該コーティングが第3〜5族半導体基板と実質的に同じ物質からなる方法。
- 請求項21記載の方法において、該コーティングが該プラッタ上で多結晶状に成長される方法。
- 請求項21記載の方法において、該コーティングがGaAsからなる方法。
- 請求項21記載の方法において、該コーティングが約3μm未満の厚さである方法。
- 請求項21記載の方法において、該プラッタの表面にコーティングをするステップが、連続する第3〜5族半導体基板処理工程間で行われる方法。
- 請求項21記載の方法において、該プラッタの表面にコーティングをするステップが、
該プラッタ上に少なくとも1枚のウエハを搭載するステップ、
該プラッタを加熱するステップ、
該プラッタの表面をコーティングするためにエピタキシャル層を成長させるステップ、
該反応炉から該少なくとも1枚のウエハを取り除くステップ
を含む方法。 - 一対のGaAsベースのHBT及びFET集積デバイスを作製するためにエピタキシャル構造体を作製する方法であって、該方法が、
第1のセットのエピタキシャル層を成長させるステップであって、該第1のセットのエピタキシャル層が半絶縁体GaAs基板上に該FETデバイスの部分を形成し、低リークバッファ層を含むようなステップ、
該第1のセットのエピタキシャル層上にGaAs層を、該FETデバイスに対するキャップ層として及び該HBTデバイスに対するサブコントローラ層として機能するように成長させるステップ、
第2のセットのエピタキシャル層を該GaAs層上に成長させるステップであって、該第2のセットのエピタキシャル層が該HBTデバイスの部分を形成するようなステップ
からなる。 - 請求項28記載の方法において、該バッファ層を成長させることが、異なる物質の複数のエピタキシャル層を成長することを実質的に含む方法。
- 請求項28記載の方法において、該バッファ層を成長させることが、異なる第3〜5族半導体物質の複数のエピタキシャル層を成長することを実質的に含む方法。
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