CN101256931A - 共用ⅲ-ⅴ化合物半导体晶片上集成器件外延晶片的制造方法 - Google Patents
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Abstract
一种制造外延的Ⅲ－Ⅴ族化合物半导体晶片的方法，其适合在该晶片上后续制造至少两种不同类型的集成有源器件(例如HBT和FET)，所述方法包括提供衬底、在衬底上生长第一外延结构、和在该第一外延结构上生长第二外延结构。
Description
技术领域
本发明涉及制造半导体结构的方法，具体涉及在共用III-V族化合物半导体晶片上制造用于集成器件的外延晶片的方法。
背景技术
在BiCMOS领域中，在单个硅衬底上集成异质结双极型晶体管(HBT)或双极结型晶体管(BJT)和场效应晶体管(FET)是已知的。在单芯片上集成HBT和FET已经显著缩减如今使用的许多电子器件的尺寸和费用。但是，已知硅基HBT/BJT和FET具有某些性能限制，这使得它们对于一些高频模拟应用并不引人注意，例如在当前无线通讯应用中使用的高效移动电话放大器和IC。
在GaAs和其它III-V族化合物半导体衬底上制备HBT也是已知的，并且对于无线应用而言，其在性能、可靠性以及适用性方面均具有吸引力。HBT和FET的集成将能够使集成水平更高并且将对整体集成电路性能提供改进。但是，在现有技术中，几乎没有在单个GaAs衬底上集成HBT和FET二者的可行方法。
一种现有方法涉及通过选择性MBE生长而在衬底上生长HBT和FET结构。但是，由于外延(epi)生长中断和外延再生长，这种方法产生不一致的结果。
另一种现有方法通过利用HBT的发射极覆盖层作为FET沟道而在衬底上提供HBT和FET的结合。但是，该方法导致HBT的不可接受的高发射极电阻以及与基极层有关的寄生效应，这降低了FET性能。
其它的努力包括在单一生长过程中在高电子迁移率晶体管(HEMT)上生长AlGaAs/GaAs HBT。该方法通过单一外延生长将FET结合到HBT的集电极中，但是因为不良的性能特征，因而仅取得有限的成功。
已经进行了许多其它的尝试，以将InGaP/GaAs HBT与MESFET和HEMT结构集成。在这些尝试中，InGaP层被用作FET器件的沟道。但是，该沟道具有低迁移率和速度饱和以及高线性电阻和不良的高频性能。
制造这种集成器件的第一步是制造具有半导体衬底的适当外延晶片，可以通过光刻工艺由该晶片来制造器件。
因此，需要制造外延晶片的方法，该方法将允许在选自III-V族材料的单个化合物衬底上适当集成HBT和FET。
发明内容
本申请涉及制造外延晶片，该外延晶片适合于在共用III-V族化合物半导体晶片上制造集成器件和电路。在本文中，外延晶片包括在半导体衬底上的一系列外延生长层。各层通常晶格匹配并且可以对它们的特定物理和电特性进行选择。在一些情况下，外延晶片还可以包括一个或多个变构层或其它层。
一方面，一种方法包括提供III-V族半导体衬底和实施原位衬底清洗过程以减少衬底上存在的污染物。接着，在衬底上生长至少两种外延结构，所述外延结构适合于在共用衬底上后续制造成为两种不同类型的器件。
另一方面涉及一种在反应器中制造集成III-V族半导体结构的方法。该方法包括在反应器中提供第一III-V族半导体衬底；在第一衬底处于所述反应器中时，在所述第一衬底上生长至少两种用于不同类型器件的外延结构；和从所述反应器中移除所述第一衬底。反应器的内表面涂覆有涂层以减少在后续工艺步骤中来自这些表面的污染物释放。所述方法还包括随后在所述反应器中提供第二III-V族半导体衬底，并且在第二衬底处于所述反应器中时，在所述第二衬底上生长至少两种用于不同类型器件的外延结构。
根据另一方面，一种半导体结构包括衬底、位于所述衬底上的第一外延结构、和位于所述第一外延结构上的第二外延结构。衬底和第一外延结构之间的界面处基本没有污染物。
本发明的又一方面涉及一种制造外延结构的方法，所述外延结构用于制造GaAs基HBT和FET器件的集成对。该方法包括在半绝缘GaAs衬底上生长形成FET器件的一部分的第一组外延层。GaAs层在所述第一组外延层上生长以用作FET器件的覆盖层和HBT器件的次集电极层(subcollector layer)。该方法包括在所述GaAs层上生长第二组外延层。所述第二组外延层形成HBT器件的一部分。
一些实施方案可以包括一个或多个下列特征和优点。
例如，外延过程可以使得能够在单个衬底上生长作为组合结构的FET和HBT器件。
该方法可以使得能够产生FET/HBT结构(进行大体积、连续外延生长)，该结构调和各特定器件类型和器件外延参数的相互抵触的要求或限制。
该方法可以使得能够引入选择性的蚀刻步骤，湿蚀刻或干蚀刻，以选择性地接触各器件类型中的关键层(key layer)。
该方法可以引入牺牲“剥离”层，该层可以在后续器件加工过程中完全移除以消除一个或任一器件类型。
该方法可以是或可以不是单一连续外延沉积过程。
该方法可以实现清晰和限定良好的界面并表现出足够的层厚度控制，使得可以利用外延应变层和/或δ掺杂技术将所述FET制成假晶高电子迁移率晶体管(PHEMT)器件。
该方法在HBT和PHEMT之间不需要任何特定的功能上共用的层。
该方法可用于平坦和非平坦的衬底，从而能够得到后续有益的加工形态。
在一些实施方案中，该方法足以在由HBT外延沉积所产生的环境中实现用于充分器件隔离(DC和RF)的高电阻缓冲(highly resistive buffer)。该方法可以包括异位或原位衬底制备、控制缓冲层的电阻和缓冲层序列。
该方法可以实现用于HBT发射极和HBT基极的高掺杂接触层。
该方法可以优选在转动盘反应器(RDR)MOCVD方法中实施，但是也可用于替代性MOCVD或MBE技术。
该方法可以使用GaAs、InP和相关的III-V族化合物。
该方法可以包含任何特定的HBT/BJT实施方案(例如InGaP、AlGaAs发射极，GaAs、InGaAs、InGaAsN基极)。
通过以下详细说明、附图和权利要求，其它特征和优点将变得显而易见。
附图说明
图1是表示HBT-MESFET结构的外延层序列的表。
图2图示说明用于制造根据本发明所示实施方案的集成III-V族半导体器件的衬底。
图3图示说明在上表面上形成有第一外延结构的图2衬底。
图4图示说明在上表面上形成有第二和第三外延结构的图3衬底。
图5是表示HBT-PHEMT结构的外延层序列的表。
图6是根据本发明实施方案的包括原位衬底清洗的制造过程的流程图。
图7A是表示没有实施原位衬底清洗过程的PHEMT型外延结构的掺杂深度曲线的图。
图7B是表示实施原位衬底清洗过程的PHEMT型外延结构的掺杂深度曲线的图。
图8是根据本发明实施方案的包括腔室预调节过程的晶片处理循环的流程图。
图9是进行和不进行腔室预调节过程、在外延结构上制造的PHEMT型器件的亚阈值漏电流的比较图。
具体实施方式
制造集成III-V族半导体器件的方法通常分为一般由半导体工业中两个不同实体(entity)实施的两种截然不同的技术方法。第一种是生产具有一系列具有所需物理和电性能的外延层的半导体晶片。第二种是通过光刻法加工这种晶片，从而限定器件拓扑(topology)和器件之间的互连，接着将该晶片切割成离散的集成电路芯片(IC)，并将这种IC封装成包封封装、引线框或其它类型的封装，使得它们可以安装在印刷电路板上。
本发明涉及第一种技术方法-制造外延晶片以及由这种方法形成的外延半导体结构。具体地，本发明包括提供和制备衬底、以及在该衬底上生长适当序列的外延层。在本发明的一方面，设计并规定该外延层，使得在后续光刻器件限定、蚀刻和后续加工之后，在共用III-V族晶片上形成不同类型的有源器件。
在具体的实施例中，可以在同一衬底上制作异质结双极型晶体管(HBT)和场效应晶体管(FET)。在一个实施方案中，首先制造HBT。HBT制造之后，可以通过标准半导体制造技术在HBT上形成或沉积钝化层，以保护HBT。一旦在HBT上沉积钝化层，就可以制造FET。在一个替代实施方案(下面将描述)中，该过程可以反转。
在图1的表中提供在单个衬底上的集成HBT-MESFET结构的具体实施例的细节。根据该实施例，在半导体衬底10上顺序生长各外延层(图2)。图1的表中的列分别表示在具体实施方案中各层的功能以及以埃(
)计的标称厚度、摩尔分数和载流子浓度(每cm3)。在其它实施方案中，这些值可以变化。另外，可以提供其它衬底和层，并且可以在所得结构中形成不同类型的器件。
衬底10可基于任意的III-V族材料(例如优选半绝缘GaAs衬底)。可以利用任意已知的技术(例如VPE，MOCVD或MBE)在衬底上形成系列外延层。
在本发明的一个方面，可以提供低泄漏缓冲层，作为产生第一外延结构的第一步。缓冲层可以包括例如一层或多层未掺杂的GaAs或AlGaAs层。在图1的实施例中的特定缓冲层具有两个子层：未掺杂的AlGaAs层和其上方的未掺杂的GaAs层。缓冲层可有助于引发晶体生长并且可以提供所需的FET夹断(pinch-off)特性。缓冲层也可有助于捕集所不希望的残留电活性杂质并且为后续形成的器件提供电隔离。缓冲层对于与HBT一起集成在共用衬底上的FET能够正常运行是特别重要的。
接着，可以在衬底上生长用于FET的第一外延结构12(图3)。FET结构12可以包括例如50纳米(nm)厚的未掺杂GaAs间隔层和约150nm厚的掺杂的GaAs沟道层。该沟道层例如可以利用掺杂浓度约2.0×1017cm-3的n型掺杂剂来掺杂。第一外延结构12还可以包括附加层，例如用于FET的GaAs接触层和InGaP蚀刻停止层。
可以在FET层上上布置隔离层或蚀刻停止层，作为第二外延结构14的一部分。可选地，或另外，可以在第一外延结构12上方布置接触层，作为第二外延结构14的一部分(图4)。接触层用作HBT器件的次集电极以及FET的覆盖层。
虽然在此讨论的具体实施例包括计划为FET和HBT所共用的层，但是在其它实施方案中，可以在不同的层中形成不同类型的器件，以使它们不共用层。在不同层中形成不同类型的器件使得器件的电或其他特性能够独立地调节并且可以在其设计中提供更大的灵活性。
接着，在图1的具体实施例中，其它HBT层可以在接触层上方生长，作为第三外延结构16。首先，可以生长约1000nm的轻掺杂n型GaAs集电极层，接着生长约100nm的p型GaAs基极层。GaAs层可以例如利用碳掺杂至约4.0×1019cm-3的水平。可以在基极层上生长约50nm的InGaP发射极层，该发射极层掺杂约3.0×1017cm-3水平的硅。
具有多外延生长结构的结构还可以加工形成其它类型的集成有源器件。例如，第一外延结构可以提供用于PHEMT的层，第二外延结构可以提供用于HBT的层。在图5的表中提供在单个衬底上集成HBT-PHEMT结构的具体实施例的细节。
例如，在衬底10和第一外延结构12之间的界面上存在表面污染物可以对器件特性和性能产生不利影响。污染物的实例包括硅(例如由抛光GaAs衬底产生)、碲(telerium)(例如由生长碲掺杂的InGaAs外延层的前一晶片操作所产生)、或过量的O2。这些污染物可以不利地影响FET例如PHEMT的性能。而且，过侵入蚀刻技术(例如过高温度或流量)可以产生从暴露反应器表面沉积物向衬底的传质。这种传质的后果是在衬底-外延层界面处形成导电路径或增加衬底表面的粗糙度，或者二者均有，从而产生不良的器件性能(例如亚阈值漏电流)以及同一芯片的器件之间的不良隔离。
根据本发明的一方面，为了减少可能存在于衬底-外延层界面处的污染物的量，可以实施原位衬底清洗过程。清洗过程的实例将在下面更详细说明，可以使用该清洗过程在MOCVD反应器中处理晶片，在所述反应器中利用托盘(platter)来固定待处理的晶片。清洗过程也可用于其他的晶片处理设备中。
优选的是，该原位清洗过程在衬底10上生长外延层之前实施并且可有利于背对背晶片处理操作。该清洗过程可有助于从衬底上去除本生污染物，同时不导致从反应器沉积物向衬底的传质。因此，该清洗过程可以得到提供良好器件隔离的清洁的衬底-外延层界面。
根据图6所示的具体实施方案，将晶片加载到反应器中(方框100)。清洗过程使GaAs衬底暴露于卤化物基蚀刻剂(例如HCl、Cl2、AsCl3、PCL2、AsBr2)，并结合原子氢。在具体的实施方案中，使用氯基蚀刻剂例如AsCl3。在这种情况下，衬底可在高温下(例如400～800℃)暴露于例如AsCl3和AsH3。该清洗过程包括AsH3暴露步骤(方框102)、用于蚀刻衬底的AsCl3和AsH3暴露步骤(方框104)、以及随后的用于表面形态恢复的仅AsH3暴露(方框106)。在该实施例中，从分解的AsH3获得原子氢。在实施原位衬底清洗过程之后，可以生长各外延层(方框108)。
对于在高速转盘反应器中处理多个晶片的具体实施方案，约600～700℃的温度对衬底清洗过程是有利的。在更高的温度下，碲可以在前面的晶片处理操作中从层中释放，适当的压力是10Torr到大气压力，但是对一些应用而言约50～80Torr范围的压力是特别合适的。暴露于蚀刻剂的时间应该足够长以清洗表面，但是又不过度损伤表面形态。在一些情况下，在适当压力和温度下可以使用在约100cc3的流量下为约15秒到几分钟的暴露时间。上述因子在各反应器之间可以不同并且根据固定晶片的托盘的结构而变化。因此，通常可以根据晶片的具体几何形状、组成和厚度来调节清洗过程的暴露时间、流量、压力和温度，以实现所需的器件性能。
图7A和7B是表示PHEMT型外延结构的掺杂曲线图。水平轴表示以埃计的深度，其中原点(“0”)对应于AlGaAs势垒层的上表面。峰值掺杂浓度(在所示实施例中稍大于1E+18cm-3)对应于InGaAs沟道。
图7A表示未对其实施原位氯基衬底清洗过程的PHEMT型外延结构的掺杂曲线。掺杂曲线中的峰出现在约4000埃的深度处，其对应于GaAs缓冲层和GaAs衬底之间的界面。这种峰表示在缓冲层-衬底界面处存在由污染物所产生电荷，这种峰是不理想的并且可以不利地影响FET器件的运行和器件之间的隔离。原位衬底清洗过程可以在衬底和外延结构的界面处产生一定的掺杂剂浓度，该浓度为在缺少原位清洗过程情况下的浓度的十分之一到百分之一。
图7B表示对其实施原位氯基衬底清洗过程的PHEMT型外延结构的掺杂曲线。由此可见，在超过约1500埃的深度处，掺杂曲线连续下降而没有另外的峰，这表示在缓冲层-衬底界面处存在的污染物显著减少。
根据本发明的另一个方面，在使用处理半导体晶片的MOCVD或其它腔室的实施方案中，理想的是，在晶片处理操作过程之间密封反应器的暴露表面，以减少在后续的生长步骤过程中来自这些表面的污染物释放。可能释放污染物的反应器表面的实例包括但不限于反应器衬里、反应器壁和反应器顶、轴(spindle)、探测器(probe)和屏障(screen)，以及固定半导体晶片的托盘。来自这些表面的污染物释放可能对在晶片处理操作过程中形成的FET层特别成问题，其中所述晶片处理操作是在形成用于HBT器件的层的前一晶片处理操作之后进行的。
如图8所示，实施第一晶片处理操作(方框110)。其中，该晶片处理操作可以包括将半导体衬底(即晶片)加载到反应器中、在衬底上生长一个或多个外延层以及从反应器中移除衬底。在开始下一个晶片处理操作之前，实施腔室的预调节过程。在所示的实施方案中，腔室预调节过程包括将一个或多个伪(dummy)GaAs(或其他III-V族化合物半导体)晶片放在托盘上，以覆盖托盘中的凹室(pocket)(方框112)、将托盘加热到高温(例如约650℃)(方框114)、以及在反应器的内表面上外延生长GaAs(或其他III-V族化合物半导体)的薄涂层(方框116)。优选的是，涂层应至少覆盖反应器的衬里、反应器的壁和顶、轴、探测器和屏障以及固定半导体晶片的托盘。也可以涂覆其他内表面。这种薄涂层(即小于约3微米(μm))可以包封可存在于反应器内表面上的任意污染物，例如碲。对于一些实施方案，厚度为约0.25μm的涂层是足够的。优选的是，密封过程的实施应该尽可能快，以减少整个制造循环时间。在具体的实施方案中，该过程可以在少于约5分钟的时间内完成。在生长涂层之后，冷却托盘(方框18)，并将伪晶片从反应器中移除(方框120)。然后可以在反应器中处理新一批的III-V族半导体衬底(方框122)。
理想的是在腔室预调节过程中利用伪晶片(例如GaAs或硅)覆盖托盘的凹室，以增加托盘的使用寿命。但是，可以不覆盖所述凹室而实施腔室的预调节过程。
对于实施原位衬底清洗过程和腔室预调节过程的制造过程，衬底清洗过程可以更侵入性地实施，例如利用较高温度(例如700～800℃)。较高温度可允许更快地实施任意的原位热或化学清洗过程，而没有托盘上污染物转移到衬底表面上的风险。更快地实施该过程可得到更短的制造周期。
当制造具有包括至少两种不同类型有源器件的外延结构的集成III-V族半导体结构时，上述衬底清洗过程和腔室预调节过程可能特别有用。减少衬底-外延层界面以及可能在其它界面处的污染物能够明显改进器件性能。
图9图示说明外延结构中PHEMT型器件的电压对电流的曲线。利用汞探测器获得测量值。曲线120对应于在没有实施原位衬底清洗过程和腔室预调节过程而生长的外延结构中制造的器件。从曲线可知，该器件表现出明显的亚阈值漏电流。相反，曲线122对应于在实施腔室预调节过程和原位衬底清洗过程之后生长的外延结构中制造的器件。曲线122表明亚阈值漏电流的显著减少。
其它实施方案在权利要求的范围内。
Claims (30)
1. 一种制造集成III-V族半导体结构的方法，包括：
提供III-V族半导体衬底；
实施原位衬底清洗过程以减少在所述衬底上存在的污染物；和
随后在所述衬底上生长至少两种外延结构，所述外延结构适合在共用衬底上后续制造成为两种不同类型的器件。
2. 权利要求1的方法，其中实施原位衬底清洗过程包括使衬底暴露于卤化物基蚀刻剂。
3. 权利要求1的方法，其中实施原位衬底清洗过程包括使衬底暴露于卤化物基蚀刻剂和氢。
4. 权利要求3的方法，其中实施所述原位衬底清洗过程包括：
使所述衬底暴露于含氢气体；
随后通过使所述衬底暴露于氯基蚀刻剂和含氢气体而蚀刻所述衬底；和
随后使所述衬底仅暴露于含氢气体。
5. 权利要求3的方法，包括在高于400℃的温度下实施所述衬底清洗过程。
6. 权利要求5的方法，包括在10Torr到大气压力范围的压力下实施所述衬底清洗过程。
7. 权利要求3的方法，包括在600～700℃范围的温度下实施所述衬底清洗过程。
8. 权利要求7的方法，包括在50～80Torr范围的压力下实施所述衬底清洗过程。
9. 权利要求3的方法，包括所述衬底在卤化物基蚀刻剂和氢中暴露持续几分钟或更短时间。
10. 权利要求1的方法，其中实施所述原位衬底清洗过程包括使衬底暴露于AsCl3和AsH3。
11. 权利要求1的方法，其中在所述衬底和至少一个衬底外延结构界面处的掺杂剂浓度是在缺少原位清洗过程的情况下的浓度的十分之一到百分之一。
12. 权利要求1的方法，其中生长至少一个外延结构包括：生长用作有源器件的沟道的层，其中从沟道层到衬底表面的掺杂曲线基本连续下降。
13. 权利要求1的方法，其中在所述衬底和所述至少一个外延结构的界面处的掺杂剂浓度基本平滑。
14. 一种半导体结构，包含
衬底；
位于所述衬底上的第一外延结构；和
位于所述第一外延结构上的第二外延结构；
其中所述衬底和所述第一外延结构之间的界面处基本没有污染物。
15. 一种在反应器中制造集成III-V族半导体结构的方法，所述方法包括：
在所述反应器中提供第一III-V族半导体衬底；
在所述第一衬底处于所述反应器中时，在所述第一衬底上生长至少两种用于不同类型器件的外延结构；
从所述反应器中移除所述第一衬底；
对所述反应器的内表面涂覆涂层，以减少在后续加工步骤中来自这些表面的污染物释放；
随后在所述反应器中提供第二III-V族半导体衬底；和
在所述第二衬底处于所述反应器中时，在所述第二衬底上生长至少两种用于不同类型器件的外延结构。
16. 权利要求15的方法，其中所述涂层包含与III-V族半导体衬底基本相同的材料。
17. 权利要求16的方法，其中所述涂层以多晶形式生长在所述反应器的内表面上。
18. 权利要求16的方法，其中所述涂层包含GaAs。
19. 权利要求16的方法，其中所述涂层具有小于约3μm的厚度。
20. 权利要求15的方法，其中涂覆托盘表面包括：
将半导体晶片放置在所述反应器中的托盘上；
加热所述托盘；
生长外延层以涂覆所述反应器的内表面；和
从所述反应器中移除所述半导体晶片。
21. 一种在使用托盘固定处理晶片的反应器中制造集成III-V族半导体结构的方法，所述方法包括：
涂覆所述托盘的表面，以减少在后续生长步骤中来自托盘表面的污染物释放；
在所述托盘上提供III-V族半导体衬底；和
在所述衬底处于所述托盘上时，在所述衬底上生长至少两种用于不同类型器件的外延结构；
22. 权利要求21的方法，其中所述涂层包含与所述III-V族半导体衬底基本相同的材料。
23. 权利要求21的方法，其中所述涂层以多晶形式生长在所述托盘上。
24. 权利要求21的方法，其中所述涂层包含GaAs。
25. 权利要求21的方法，其中所述涂层具有小于约3μm的厚度。
26. 权利要求21的方法，其中在相继的III-V族半导体衬底加工操作之间实施涂覆所述托盘的表面。
27. 权利要求21的方法，其中涂覆所述托盘的表面包括：
将至少一个晶片放置在所述托盘上；
加热所述托盘；
生长外延层以涂覆所述托盘的表面；和
从所述反应器中移除所述至少一个晶片。
28. 一种制造外延结构的方法，所述外延结构用于制造GaAs基HBT和FET器件的集成对，所述方法包括：
生长第一组外延层，其中所述第一组外延层在半绝缘GaAs衬底上形成FET器件的一部分并包括低泄漏缓冲层；
在所述第一组外延层上生长GaAs层，以用作所述FET器件的覆盖层和所述HBT器件的次集电极层；和
在所述GaAs层上生长第二组外延层，其中所述第二组外延层形成HBT器件的一部分。
29. 权利要求28的方法，其中生长所述缓冲层包括顺序生长多个不同材料的外延层。
30. 权利要求28的方法，其中生长所述缓冲层包括顺序生长多个不同III-V族半导体材料的外延层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080903 |