JPH10256154A - 半導体ヘテロ構造およびその製造方法並びに半導体装置 - Google Patents
半導体ヘテロ構造およびその製造方法並びに半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 92
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 56
- 239000013078 crystal Substances 0.000 claims abstract description 32
- 238000000137 annealing Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 9
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 6
- FPIPGXGPPPQFEQ-OVSJKPMPSA-N all-trans-retinol Chemical compound OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C FPIPGXGPPPQFEQ-OVSJKPMPSA-N 0.000 claims description 6
- 238000002425 crystallisation Methods 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 6
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 6
- 230000008646 thermal stress Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000011717 all-trans-retinol Substances 0.000 claims description 3
- 235000019169 all-trans-retinol Nutrition 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 19
- 238000001451 molecular beam epitaxy Methods 0.000 abstract description 3
- 238000004140 cleaning Methods 0.000 abstract description 2
- 230000001678 irradiating effect Effects 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract 2
- 238000001816 cooling Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 233
- 230000003287 optical effect Effects 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 5
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 238000005253 cladding Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003028 elevating effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B1/00—Single-crystal growth directly from the solid state
- C30B1/02—Single-crystal growth directly from the solid state by thermal treatment, e.g. strain annealing
- C30B1/023—Single-crystal growth directly from the solid state by thermal treatment, e.g. strain annealing from solids with amorphous structure
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/10—Inorganic compounds or compositions
- C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02463—Arsenides
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
(57)【要約】
【課題】 ＧａＡｓ基板上に、結晶欠陥の少ないＧａＩ
ｎＡｓ層またはＡｌＩｎＡｓ層を成長させた高品質半導
体ヘテロ構造およびその製造方法を提供する。 【解決手段】 ＧａＡｓ基板上にアモルファス状態から
単結晶化して形成したバッファ層に格子不整合に起因し
て発生するミスフィット転位を閉じ込める。
ｎＡｓ層またはＡｌＩｎＡｓ層を成長させた高品質半導
体ヘテロ構造およびその製造方法を提供する。 【解決手段】 ＧａＡｓ基板上にアモルファス状態から
単結晶化して形成したバッファ層に格子不整合に起因し
て発生するミスフィット転位を閉じ込める。
Description
【０００１】
【発明の属する技術分野】本発明は、低転位密度の半導
体ヘテロ構造およびその製造方法に関する。
体ヘテロ構造およびその製造方法に関する。
【０００２】
【従来の技術】近年、ＩｎＰ基板に代えて、ＩｎＰ基板
より安価で強度的にも優れたＧａＡｓ基板上へのＧａＩ
ｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴの作製が試みられてい
る。しかし、ＧａＡｓの格子定数が５．６５３３Åであ
るのに対し、例えばＩｎＰに格子整合するＧａ0.47Ｉｎ
0.53ＡｓやＡｌ0.48Ｉｎ0.52Ａｓの格子定数は５．８６
８８Åであるため、両者の間には約４％の格子不整合が
あり、直接ＧａＡｓ基板上にＧａ0.47Ｉｎ0.53Ａｓ等を
成長させたのでは格子不整合に起因する結晶欠陥が多数
発生してしまう。かかる問題点を解決するために、例え
ば図１６の断面図を示すように、ＧａＡｓ基板１上に、
膜厚２８ｎｍのアンドープＧａＡｓ層１３、膜厚２０ｎ
ｍのアンドープＡｌＡｓ層１４を順次成長させ、続いて
Ａｌ1-xＩｎxＡｓの組成比ｘを０．１５から０．４５ま
で階段状に変化させた３３０ｎｍ以上のアンドープＡｌ
ＩｎＡｓ層１５を形成することにより格子不整合を緩和
した後、その上に膜厚２００ｎｍのアンドープＡｌ0.55
Ｉｎ0.45Ａｓバリア層１１、膜厚３０ｎｍのアンドープ
Ｇａ0.55Ｉｎ0.45Ａｓチャネル層３、膜厚２ｎｍのアン
ドープＡｌ0.55Ｉｎ0.45Ａｓ第１スペーサ層４、膜厚１
２ｎｍのＳｉをドープしたＡｌ0.55Ｉｎ0.45Ａｓ電子供
給層１２、膜厚１０ｎｍのアンドープＡｌ0.55Ｉｎ0.45
Ａｓ第２スペーサ層８およびＧａＩｎＡｓ／ＡｌＩｎＡ
ｓ／ＧａＩｎＡｓの３層構造からなるオーミックコンタ
クト層１６を順次形成することにより、格子不整合に起
因する結晶欠陥の発生を抑制しつつＧａＡｓ基板上にＧ
ａＩｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴの形成を行ってい
る（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ １５０（１９９５）ｐｐ１２３０−１２３
５．）。
より安価で強度的にも優れたＧａＡｓ基板上へのＧａＩ
ｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴの作製が試みられてい
る。しかし、ＧａＡｓの格子定数が５．６５３３Åであ
るのに対し、例えばＩｎＰに格子整合するＧａ0.47Ｉｎ
0.53ＡｓやＡｌ0.48Ｉｎ0.52Ａｓの格子定数は５．８６
８８Åであるため、両者の間には約４％の格子不整合が
あり、直接ＧａＡｓ基板上にＧａ0.47Ｉｎ0.53Ａｓ等を
成長させたのでは格子不整合に起因する結晶欠陥が多数
発生してしまう。かかる問題点を解決するために、例え
ば図１６の断面図を示すように、ＧａＡｓ基板１上に、
膜厚２８ｎｍのアンドープＧａＡｓ層１３、膜厚２０ｎ
ｍのアンドープＡｌＡｓ層１４を順次成長させ、続いて
Ａｌ1-xＩｎxＡｓの組成比ｘを０．１５から０．４５ま
で階段状に変化させた３３０ｎｍ以上のアンドープＡｌ
ＩｎＡｓ層１５を形成することにより格子不整合を緩和
した後、その上に膜厚２００ｎｍのアンドープＡｌ0.55
Ｉｎ0.45Ａｓバリア層１１、膜厚３０ｎｍのアンドープ
Ｇａ0.55Ｉｎ0.45Ａｓチャネル層３、膜厚２ｎｍのアン
ドープＡｌ0.55Ｉｎ0.45Ａｓ第１スペーサ層４、膜厚１
２ｎｍのＳｉをドープしたＡｌ0.55Ｉｎ0.45Ａｓ電子供
給層１２、膜厚１０ｎｍのアンドープＡｌ0.55Ｉｎ0.45
Ａｓ第２スペーサ層８およびＧａＩｎＡｓ／ＡｌＩｎＡ
ｓ／ＧａＩｎＡｓの３層構造からなるオーミックコンタ
クト層１６を順次形成することにより、格子不整合に起
因する結晶欠陥の発生を抑制しつつＧａＡｓ基板上にＧ
ａＩｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴの形成を行ってい
る（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗ
ｔｈ １５０（１９９５）ｐｐ１２３０−１２３
５．）。
【０００３】
【発明が解決しようとする課題】上記ＡｌＩｎＡｓ中の
Ｉｎの組成比を徐々に大きくすることにより格子不整合
を緩和してＧａＡｓ基板上に作製したＨＥＭＴの室温に
おける電子移動度は、８，８００ｃｍ2／ＶｓとＩｎＰ
基板上に作製したＨＥＭＴと遜色の無い程度まで向上し
た。しかし、ＩｎＰ基板上に作製したＨＥＭＴに比べて
かかるＧａＡｓ基板上に作製したＨＥＭＴの表面状態は
極めて悪く、投光器のもとで白濁が確認できるほどの凹
凸があり、更に、図１７の微分干渉顕微鏡写真に示すよ
うに、実用化には致命的なダメージとなるマイクロクラ
ックや結晶欠陥の集合体であるクロスハッチパターンが
表面全体に観察された。かかる結晶欠陥の存在は、ＨＥ
ＭＴの特性の劣化につながり、上記ＧａＡｓ基板上に作
製したＨＥＭＴを１９０℃でソース／ドレイン間に通電
試験したところ、ＩｎＰ基板上のＨＥＭＴでは５００時
間以上劣化しないトランスコンダクタンス（ｇｍ）や飽
和ドレイン電流（Ｉｄｓｓ）が、３時間で９０％以下の
値に劣化し、信頼性の点で上記ＧａＡｓ基板上に形成し
たＨＥＭＴの実用化は困難であった。そこで、本発明
は、ＧａＡｓ基板上に、結晶欠陥の少ない状態でＧａＩ
ｎＡｓ層またはＡｌＩｎＡｓ層を成長させた高品質半導
体ヘテロ構造およびその製造方法を提供することを目的
とする。
Ｉｎの組成比を徐々に大きくすることにより格子不整合
を緩和してＧａＡｓ基板上に作製したＨＥＭＴの室温に
おける電子移動度は、８，８００ｃｍ2／ＶｓとＩｎＰ
基板上に作製したＨＥＭＴと遜色の無い程度まで向上し
た。しかし、ＩｎＰ基板上に作製したＨＥＭＴに比べて
かかるＧａＡｓ基板上に作製したＨＥＭＴの表面状態は
極めて悪く、投光器のもとで白濁が確認できるほどの凹
凸があり、更に、図１７の微分干渉顕微鏡写真に示すよ
うに、実用化には致命的なダメージとなるマイクロクラ
ックや結晶欠陥の集合体であるクロスハッチパターンが
表面全体に観察された。かかる結晶欠陥の存在は、ＨＥ
ＭＴの特性の劣化につながり、上記ＧａＡｓ基板上に作
製したＨＥＭＴを１９０℃でソース／ドレイン間に通電
試験したところ、ＩｎＰ基板上のＨＥＭＴでは５００時
間以上劣化しないトランスコンダクタンス（ｇｍ）や飽
和ドレイン電流（Ｉｄｓｓ）が、３時間で９０％以下の
値に劣化し、信頼性の点で上記ＧａＡｓ基板上に形成し
たＨＥＭＴの実用化は困難であった。そこで、本発明
は、ＧａＡｓ基板上に、結晶欠陥の少ない状態でＧａＩ
ｎＡｓ層またはＡｌＩｎＡｓ層を成長させた高品質半導
体ヘテロ構造およびその製造方法を提供することを目的
とする。
【０００４】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、ＧａＡｓ基板上にアモルファス状態から単
結晶化して形成したバッファ層に格子不整合に起因して
発生するミスフィット転位を閉じ込めることにより、バ
ッファ層上に形成したＧａＩｎＡｓ層またはＡｌＩｎＡ
ｓ層内の結晶欠陥を低減できることを見出し本発明を完
成した。
研究の結果、ＧａＡｓ基板上にアモルファス状態から単
結晶化して形成したバッファ層に格子不整合に起因して
発生するミスフィット転位を閉じ込めることにより、バ
ッファ層上に形成したＧａＩｎＡｓ層またはＡｌＩｎＡ
ｓ層内の結晶欠陥を低減できることを見出し本発明を完
成した。
【０００５】即ち、本発明は、ＧａＡｓ半導体基板と、
ＧａＩｎＡｓ層またはＡｌＩｎＡｓ層とを少なくとも有
する半導体ヘテロ構造において、上記ＧａＡｓ半導体基
板上に、アモルファス状態のＧａＩｎＡｓまたはＡｌＩ
ｎＡｓを単結晶化してなる１または２以上のＧａＩｎＡ
ｓバッファ層またはＡｌＩｎＡｓバッファ層を介して上
記ＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を形成してなる
ことを特徴とする半導体ヘテロ構造である。このよう
に、ＧａＡｓ基板上に、アモルファス状態のＧａＩｎＡ
ｓまたはＡｌＩｎＡｓを堆積し、アニールして単結晶化
し、バッファ層とすることにより、アモルファス状態の
ＧａＩｎＡｓまたはＡｌＩｎＡｓが単結晶化する過程に
おいて格子不整合に起因して発生するミスフィット転位
が転位ループを形成することにより、ミスフィット転位
をバッファ層内に閉じ込めることが可能となる。従っ
て、かかるバッファ層上に、ＧａＩｎＡｓ層またはＡｌ
ＩｎＡｓ層を積層形成しても、かかるＧａＩｎＡｓ層ま
たはＡｌＩｎＡｓ層にはミスフィット転位が達しないた
め、低結晶欠陥層とすることができる。即ち、上記バッ
ファ層を形成することにより、ＧａＡｓ基板上に低結晶
欠陥のＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を形成する
ことが可能となる。尚、２以上のバッファ層を有するヘ
テロ構造は、例えば、格子不整合が大きいヘテロ構造に
おいて、格子不整合を２段階に分けて緩和する必要があ
る場合等に用いられる。
ＧａＩｎＡｓ層またはＡｌＩｎＡｓ層とを少なくとも有
する半導体ヘテロ構造において、上記ＧａＡｓ半導体基
板上に、アモルファス状態のＧａＩｎＡｓまたはＡｌＩ
ｎＡｓを単結晶化してなる１または２以上のＧａＩｎＡ
ｓバッファ層またはＡｌＩｎＡｓバッファ層を介して上
記ＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を形成してなる
ことを特徴とする半導体ヘテロ構造である。このよう
に、ＧａＡｓ基板上に、アモルファス状態のＧａＩｎＡ
ｓまたはＡｌＩｎＡｓを堆積し、アニールして単結晶化
し、バッファ層とすることにより、アモルファス状態の
ＧａＩｎＡｓまたはＡｌＩｎＡｓが単結晶化する過程に
おいて格子不整合に起因して発生するミスフィット転位
が転位ループを形成することにより、ミスフィット転位
をバッファ層内に閉じ込めることが可能となる。従っ
て、かかるバッファ層上に、ＧａＩｎＡｓ層またはＡｌ
ＩｎＡｓ層を積層形成しても、かかるＧａＩｎＡｓ層ま
たはＡｌＩｎＡｓ層にはミスフィット転位が達しないた
め、低結晶欠陥層とすることができる。即ち、上記バッ
ファ層を形成することにより、ＧａＡｓ基板上に低結晶
欠陥のＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を形成する
ことが可能となる。尚、２以上のバッファ層を有するヘ
テロ構造は、例えば、格子不整合が大きいヘテロ構造に
おいて、格子不整合を２段階に分けて緩和する必要があ
る場合等に用いられる。
【０００６】上記バッファ層上に、該バッファ層と組成
が実質的に同一であるＧａＩｎＡｓ層またはＡｌＩｎＡ
ｓ層を有することが好ましい。ここで、組成が実質的に
同一とは、バッファ層とＧａＩｎＡｓ層またはＡｌＩｎ
Ａｓ層が、バッファ層上にＧａＩｎＡｓ層またはＡｌＩ
ｎＡｓ層を結晶成長させた場合に、ミスフィット転位が
発生しない程度の格子定数の整合性を有することをい
う。
が実質的に同一であるＧａＩｎＡｓ層またはＡｌＩｎＡ
ｓ層を有することが好ましい。ここで、組成が実質的に
同一とは、バッファ層とＧａＩｎＡｓ層またはＡｌＩｎ
Ａｓ層が、バッファ層上にＧａＩｎＡｓ層またはＡｌＩ
ｎＡｓ層を結晶成長させた場合に、ミスフィット転位が
発生しない程度の格子定数の整合性を有することをい
う。
【０００７】また、本発明は、上記バッファ層上に形成
した半導体層の転位密度が、上記バッファ層の転位密度
より低いことを特徴とする半導体ヘテロ構造でもある。
本発明にかかるヘテロ構造では、バッファ層がミスフィ
ット転位をループ状態にして閉じ込めるため、上記バッ
ファ層上に形成した半導体層の転位密度を、バッファ層
の転位密度より低くすることが可能となる。
した半導体層の転位密度が、上記バッファ層の転位密度
より低いことを特徴とする半導体ヘテロ構造でもある。
本発明にかかるヘテロ構造では、バッファ層がミスフィ
ット転位をループ状態にして閉じ込めるため、上記バッ
ファ層上に形成した半導体層の転位密度を、バッファ層
の転位密度より低くすることが可能となる。
【０００８】上記バッファ層の膜厚は、５〜２０ｎｍで
あることが好ましい。バッファ層の膜厚を５〜２０ｎｍ
になるように形成した場合に、バッファ層のミスフィッ
ト転位閉じ込め効率が最も良くなり、バッファ層上に形
成した半導体層の転位密度を最も低くすることができる
からである。
あることが好ましい。バッファ層の膜厚を５〜２０ｎｍ
になるように形成した場合に、バッファ層のミスフィッ
ト転位閉じ込め効率が最も良くなり、バッファ層上に形
成した半導体層の転位密度を最も低くすることができる
からである。
【０００９】上記バッファ層を構成する各層の組成は、
夫々単一であることが好ましい。
夫々単一であることが好ましい。
【００１０】また、本発明は、ＧａＡｓ半導体基板と、
上記ＧａＡｓ半導体基板上に形成したアモルファス状態
のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化してなる
１または２以上のＧａＩｎＡｓバッファ層またはＡｌＩ
ｎＡｓバッファ層と、上記バッファ層上に形成した該バ
ッファ層と組成が実質的に同一であるＧａＩｎＡｓ層ま
たはＡｌＩｎＡｓ層と、更に、上記ＧａＩｎＡｓ層また
はＡｌＩｎＡｓ層上に形成した能動素子および／または
受動素子とを少なくとも順次積層形成してなることを特
徴とする半導体装置でもある。上記ヘテロ構造を形成し
たＧａＡｓ基板上に、ＧａＩｎＡｓ／ＡｌＩｎＡｓ系Ｈ
ＥＭＴ等の半導体素子を形成することにより、結晶欠陥
の少ない結晶領域に半導体素子の形成が可能となり、素
子特性の経時的変化を抑えた信頼性の高い半導体素子の
形成が可能となる。
上記ＧａＡｓ半導体基板上に形成したアモルファス状態
のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化してなる
１または２以上のＧａＩｎＡｓバッファ層またはＡｌＩ
ｎＡｓバッファ層と、上記バッファ層上に形成した該バ
ッファ層と組成が実質的に同一であるＧａＩｎＡｓ層ま
たはＡｌＩｎＡｓ層と、更に、上記ＧａＩｎＡｓ層また
はＡｌＩｎＡｓ層上に形成した能動素子および／または
受動素子とを少なくとも順次積層形成してなることを特
徴とする半導体装置でもある。上記ヘテロ構造を形成し
たＧａＡｓ基板上に、ＧａＩｎＡｓ／ＡｌＩｎＡｓ系Ｈ
ＥＭＴ等の半導体素子を形成することにより、結晶欠陥
の少ない結晶領域に半導体素子の形成が可能となり、素
子特性の経時的変化を抑えた信頼性の高い半導体素子の
形成が可能となる。
【００１１】また、本発明は、ＧａＡｓ半導体基板と、
上記ＧａＡｓ半導体基板上の一の領域に形成したＧａＡ
ｓ半導体素子と、上記ＧａＡｓ半導体基板上の他の領域
に、アモルファス状態のＧａＩｎＡｓまたはＡｌＩｎＡ
ｓを単結晶化してなる１または２以上のＧａＩｎＡｓバ
ッファ層またはＡｌＩｎＡｓバッファ層を介して形成し
たＧａＩｎＡｓおよび／またはＡｌＩｎＡｓ半導体素子
とを有する半導体装置でもある。かかる構造を用いるこ
とにより、ＧａＡｓ基板上に、ＦＥＴ等のＧａＡｓ半導
体素子と、ＧａＩｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴ等の
ヘテロ構造素子を一体化して形成可能となるからであ
る。特に、電子素子と光素子を一体化して形成すること
により、光電子集積回路（ＯＥＩＣ）等への応用が可能
となる。
上記ＧａＡｓ半導体基板上の一の領域に形成したＧａＡ
ｓ半導体素子と、上記ＧａＡｓ半導体基板上の他の領域
に、アモルファス状態のＧａＩｎＡｓまたはＡｌＩｎＡ
ｓを単結晶化してなる１または２以上のＧａＩｎＡｓバ
ッファ層またはＡｌＩｎＡｓバッファ層を介して形成し
たＧａＩｎＡｓおよび／またはＡｌＩｎＡｓ半導体素子
とを有する半導体装置でもある。かかる構造を用いるこ
とにより、ＧａＡｓ基板上に、ＦＥＴ等のＧａＡｓ半導
体素子と、ＧａＩｎＡｓ／ＡｌＩｎＡｓ系ＨＥＭＴ等の
ヘテロ構造素子を一体化して形成可能となるからであ
る。特に、電子素子と光素子を一体化して形成すること
により、光電子集積回路（ＯＥＩＣ）等への応用が可能
となる。
【００１２】また、本発明は、ＧａＡｓ半導体基板と、
上記ＧａＡｓ半導体基板上の２以上の領域に、アモルフ
ァス状態のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化
してなる１または２以上のＧａＩｎＡｓバッファ層また
はＡｌＩｎＡｓバッファ層を介して夫々形成したＧａＩ
ｎＡｓおよび／またはＡｌＩｎＡｓ半導体素子とを有す
る半導体装置でもある。かかる構造を用いることによ
り、安価なＧａＡｓ基板上に、異なった種類のヘテロ構
造素子を一体化して形成することが可能となる。
上記ＧａＡｓ半導体基板上の２以上の領域に、アモルフ
ァス状態のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化
してなる１または２以上のＧａＩｎＡｓバッファ層また
はＡｌＩｎＡｓバッファ層を介して夫々形成したＧａＩ
ｎＡｓおよび／またはＡｌＩｎＡｓ半導体素子とを有す
る半導体装置でもある。かかる構造を用いることによ
り、安価なＧａＡｓ基板上に、異なった種類のヘテロ構
造素子を一体化して形成することが可能となる。
【００１３】また、本発明は、ＧａＡｓ半導体基板上に
アモルファス状態のＧａＩｎＡｓまたはＡｌＩｎＡｓか
らなる堆積層を形成する工程と、上記堆積層を所定のア
ニール温度でアニールして単結晶化することにより１ま
たは２以上のＧａＩｎＡｓバッファ層またはＡｌＩｎＡ
ｓバッファ層を形成する工程と、上記バッファ層上に半
導体層を形成する工程とを含むことを特徴とする半導体
ヘテロ構造の製造方法でもある。
アモルファス状態のＧａＩｎＡｓまたはＡｌＩｎＡｓか
らなる堆積層を形成する工程と、上記堆積層を所定のア
ニール温度でアニールして単結晶化することにより１ま
たは２以上のＧａＩｎＡｓバッファ層またはＡｌＩｎＡ
ｓバッファ層を形成する工程と、上記バッファ層上に半
導体層を形成する工程とを含むことを特徴とする半導体
ヘテロ構造の製造方法でもある。
【００１４】上記アニールは、上記堆積層に熱的ストレ
スが加わるように、上記堆積層の形成温度から上記堆積
層のアニール温度まで昇温し、更に上記堆積層の形成温
度まで降温する工程を１回以上行うアニールであること
が好ましい。かかる熱的ストレスは、ミスフィット転位
のループ化を促進するため、熱的ストレスを多く加えた
方が、バッファ層の転位閉じ込め効率が向上し、バッフ
ァ層上に形成するＧａＩｎＡｓ層またはＡｌＩｎＡｓ層
内の結晶欠陥を低減することが可能であるからである。
スが加わるように、上記堆積層の形成温度から上記堆積
層のアニール温度まで昇温し、更に上記堆積層の形成温
度まで降温する工程を１回以上行うアニールであること
が好ましい。かかる熱的ストレスは、ミスフィット転位
のループ化を促進するため、熱的ストレスを多く加えた
方が、バッファ層の転位閉じ込め効率が向上し、バッフ
ァ層上に形成するＧａＩｎＡｓ層またはＡｌＩｎＡｓ層
内の結晶欠陥を低減することが可能であるからである。
【００１５】上記アニール温度は、４５０℃以上である
ことが、バッファ層での転位のループ化促進の観点から
好ましい。
ことが、バッファ層での転位のループ化促進の観点から
好ましい。
【００１６】
実施の形態１．図１は、ＧａＡｓ基板上に形成されたＡ
ｌ0.48Ｉｎ0.52Ａｓ層において、ＧａＡｓとＡｌ0.48Ｉ
ｎ0.52Ａｓとの格子不整合に起因して発生するミスフィ
ット転位を吸収閉塞するバッファ層を上記ＧａＡｓ基板
とＡｌ0.48Ｉｎ0.52Ａｓ層１８との間に配置した半導体
ヘテロ構造の断面構造図であり、図中、１はＧａＡｓ基
板、１７はミスフイット転位の大部分を吸収閉塞するＡ
ｌ0.48Ｉｎ0.52Ａｓバッファ層、１８はアンドープＡｌ
0.48Ｉｎ0.52Ａｓ層である。
ｌ0.48Ｉｎ0.52Ａｓ層において、ＧａＡｓとＡｌ0.48Ｉ
ｎ0.52Ａｓとの格子不整合に起因して発生するミスフィ
ット転位を吸収閉塞するバッファ層を上記ＧａＡｓ基板
とＡｌ0.48Ｉｎ0.52Ａｓ層１８との間に配置した半導体
ヘテロ構造の断面構造図であり、図中、１はＧａＡｓ基
板、１７はミスフイット転位の大部分を吸収閉塞するＡ
ｌ0.48Ｉｎ0.52Ａｓバッファ層、１８はアンドープＡｌ
0.48Ｉｎ0.52Ａｓ層である。
【００１７】かかるヘテロ構造の作製のためには、図２
に示すように、まずＧａＡｓ基板１をＭＢＥ（分子線エ
ピタキシー）装置内に入れて、５１０℃に昇温し、基板
表面に形成された酸化膜等を除去するための熱的クリー
ニングを行う。次に、一旦２００℃まで基板温度を降温
し、２００℃を保持したままＡｓビームだけを照射した
後、Ａｓビーム、Ａｌビーム、Ｇａビーム、およびＩｎ
ビームを照射して膜厚１０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ
バッファ層１７を堆積する。ＧａＡｓ基板上のバッファ
層は、成長温度が２００℃と低温であるため、アモルフ
ァス層となり、ＧａＡｓ基板１との間に４％近い格子不
整合があるにも拘わらずバッファ層１７中にはミスフィ
ット転位は発生せず、かわりに双晶、積層欠陥等が多く
発生している。
に示すように、まずＧａＡｓ基板１をＭＢＥ（分子線エ
ピタキシー）装置内に入れて、５１０℃に昇温し、基板
表面に形成された酸化膜等を除去するための熱的クリー
ニングを行う。次に、一旦２００℃まで基板温度を降温
し、２００℃を保持したままＡｓビームだけを照射した
後、Ａｓビーム、Ａｌビーム、Ｇａビーム、およびＩｎ
ビームを照射して膜厚１０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓ
バッファ層１７を堆積する。ＧａＡｓ基板上のバッファ
層は、成長温度が２００℃と低温であるため、アモルフ
ァス層となり、ＧａＡｓ基板１との間に４％近い格子不
整合があるにも拘わらずバッファ層１７中にはミスフィ
ット転位は発生せず、かわりに双晶、積層欠陥等が多く
発生している。
【００１８】次に、ここでＡｌビーム、Ｇａビーム、お
よびＩｎビームの照射を中断してバッファ層１７の堆積
を終了した後、基板温度を４８０℃まで昇温する。上記
アモルファス状態のバッファ層１７は、かかる熱履歴を
受けることにより、一般的に固相エピタキシャル成長と
呼ばれる結晶化が起こり単結晶化する。バッファ層１７
が単結晶化したために、ＧａＡｓ基板との間の約４％の
格子不整合を緩和するためのバッファ層１７中にミスフ
ィット転位が導入されるが、かかるミスフィット転位は
単結晶化の過程でループ化し、バッファ層１７に閉じ込
められる。また、バッファ層１７の膜厚が薄いため、バ
ッファ層１７内で原子が活発に移動して原子の再配列が
起こり、アモルファス状態において存在していた双晶、
積層欠陥等の欠陥は消滅する。
よびＩｎビームの照射を中断してバッファ層１７の堆積
を終了した後、基板温度を４８０℃まで昇温する。上記
アモルファス状態のバッファ層１７は、かかる熱履歴を
受けることにより、一般的に固相エピタキシャル成長と
呼ばれる結晶化が起こり単結晶化する。バッファ層１７
が単結晶化したために、ＧａＡｓ基板との間の約４％の
格子不整合を緩和するためのバッファ層１７中にミスフ
ィット転位が導入されるが、かかるミスフィット転位は
単結晶化の過程でループ化し、バッファ層１７に閉じ込
められる。また、バッファ層１７の膜厚が薄いため、バ
ッファ層１７内で原子が活発に移動して原子の再配列が
起こり、アモルファス状態において存在していた双晶、
積層欠陥等の欠陥は消滅する。
【００１９】最後に、基板温度を４８０℃に保持したま
ま、再度Ａｓビーム、Ａｌビーム、Ｇａビーム、および
Ｉｎビームを照射して膜厚０．６μｍのアンドープＡｌ
0.48Ｉｎ0.52Ａｓ層１８を成長した後、基板温度を降温
してヘテロ構造の作製が完了する。
ま、再度Ａｓビーム、Ａｌビーム、Ｇａビーム、および
Ｉｎビームを照射して膜厚０．６μｍのアンドープＡｌ
0.48Ｉｎ0.52Ａｓ層１８を成長した後、基板温度を降温
してヘテロ構造の作製が完了する。
【００２０】図３は、図１に示したヘテロ構造の表面微
分干渉顕微鏡写真である。図１７に示す従来の方法で作
製したＨＥＭＴの表面微分干渉顕微鏡写真と比較すると
明らかなように、図３では結晶表面の凹凸が大幅に減少
するとともに、実用化において致命的な欠点となるマイ
クロクラックや欠陥の集合体であるクロスハッチパター
ンが３インチ径のウエハ表面全体に亘って全く発生して
いないことがわかる。このように、ＧａＡｓ基板上に形
成したバッファ層１７にミスフィット転位を閉じ込める
ことにより、ＧａＡｓ基板上に、転位等の結晶欠陥の少
ないＡｌ0.48Ｉｎ0.52Ａｓ層１８の形成が可能となる。
分干渉顕微鏡写真である。図１７に示す従来の方法で作
製したＨＥＭＴの表面微分干渉顕微鏡写真と比較すると
明らかなように、図３では結晶表面の凹凸が大幅に減少
するとともに、実用化において致命的な欠点となるマイ
クロクラックや欠陥の集合体であるクロスハッチパター
ンが３インチ径のウエハ表面全体に亘って全く発生して
いないことがわかる。このように、ＧａＡｓ基板上に形
成したバッファ層１７にミスフィット転位を閉じ込める
ことにより、ＧａＡｓ基板上に、転位等の結晶欠陥の少
ないＡｌ0.48Ｉｎ0.52Ａｓ層１８の形成が可能となる。
【００２１】実施の形態２．上記実施の形態１では、Ａ
ｌ0.48Ｉｎ0.52Ａｓバッファ層１７の成長温度を２００
℃、膜厚を１０ｎｍとしたが、本実施の形態では最適条
件を調べるためにバッファ層１７の堆積温度を５０℃か
ら４８０℃まで、バッファ層１７の膜厚を０ｎｍから５
０ｎｍまで変化させてＧａＡｓ基板上に作製した後に、
バッファ層１を再結晶させ、更に膜厚０．６μｍのアン
ドープＡｌ0.48Ｉｎ0.52Ａｓ層１８を作製し、その表面
状態（凹凸）とＤＣＸＲ（２結晶ｘ線回折評価）の半値
幅を調べた。ＧａＡｓ基板上への結晶成長工程は、上記
実施の形態１と同様である。図４および図５に、バッフ
ァ層の膜厚が２０ｎｍの場合のバッファ層成長温度とＤ
ＣＸＲ半値幅、表面凹凸との関係を、図６および図７に
バッファ層の成長温度が２００℃の場合のバッファ層厚
みとＤＣＸＲ半値幅、表面凹凸との関係を示す。
ｌ0.48Ｉｎ0.52Ａｓバッファ層１７の成長温度を２００
℃、膜厚を１０ｎｍとしたが、本実施の形態では最適条
件を調べるためにバッファ層１７の堆積温度を５０℃か
ら４８０℃まで、バッファ層１７の膜厚を０ｎｍから５
０ｎｍまで変化させてＧａＡｓ基板上に作製した後に、
バッファ層１を再結晶させ、更に膜厚０．６μｍのアン
ドープＡｌ0.48Ｉｎ0.52Ａｓ層１８を作製し、その表面
状態（凹凸）とＤＣＸＲ（２結晶ｘ線回折評価）の半値
幅を調べた。ＧａＡｓ基板上への結晶成長工程は、上記
実施の形態１と同様である。図４および図５に、バッフ
ァ層の膜厚が２０ｎｍの場合のバッファ層成長温度とＤ
ＣＸＲ半値幅、表面凹凸との関係を、図６および図７に
バッファ層の成長温度が２００℃の場合のバッファ層厚
みとＤＣＸＲ半値幅、表面凹凸との関係を示す。
【００２２】図４および図５から明らかなように、バッ
ファ層の膜厚が２０ｎｍの場合は、バッファ層成長温度
が２００℃以下でＤＣＸＲ半値幅、表面凹凸とも良好と
なり、かかる条件範囲においてはバッファ層１７中にミ
スフィット転位が吸収閉塞され、バッファ層１７上に形
成したＡｌ0.48Ｉｎ0.52Ａｓ層１８の品質向上を図るこ
とができる。また、図６および図７から明らかなよう
に、バッファ層１７の成長温度が２００℃の場合は、バ
ッファ層１７の膜厚が５ｎｍから２０ｎｍの範囲でＤＣ
ＸＲ半値幅、表面凹凸とも良好となり、かかる条件範囲
においてはバッファ層１７中にミスフィット転位が吸収
閉塞され、バッファ層１７上に形成したＡｌ0.48Ｉｎ0.
52Ａｓ層１８の品質向上を図ることができる。これらの
結果から、バッファ層の成長温度を２００℃以下に制御
し、バッファ層の膜厚を５ｎｍから２０ｎｍにすること
により、バッファ層中にミスフィット転位を有効に吸収
閉塞することができ、バッファ層１７上に形成したＡｌ
0.48Ｉｎ0.52Ａｓ層１８の品質向上を図ることが可能と
なるものと考えられる。
ファ層の膜厚が２０ｎｍの場合は、バッファ層成長温度
が２００℃以下でＤＣＸＲ半値幅、表面凹凸とも良好と
なり、かかる条件範囲においてはバッファ層１７中にミ
スフィット転位が吸収閉塞され、バッファ層１７上に形
成したＡｌ0.48Ｉｎ0.52Ａｓ層１８の品質向上を図るこ
とができる。また、図６および図７から明らかなよう
に、バッファ層１７の成長温度が２００℃の場合は、バ
ッファ層１７の膜厚が５ｎｍから２０ｎｍの範囲でＤＣ
ＸＲ半値幅、表面凹凸とも良好となり、かかる条件範囲
においてはバッファ層１７中にミスフィット転位が吸収
閉塞され、バッファ層１７上に形成したＡｌ0.48Ｉｎ0.
52Ａｓ層１８の品質向上を図ることができる。これらの
結果から、バッファ層の成長温度を２００℃以下に制御
し、バッファ層の膜厚を５ｎｍから２０ｎｍにすること
により、バッファ層中にミスフィット転位を有効に吸収
閉塞することができ、バッファ層１７上に形成したＡｌ
0.48Ｉｎ0.52Ａｓ層１８の品質向上を図ることが可能と
なるものと考えられる。
【００２３】実施の形態３．実施の形態１および実施の
形態２では、ＧａＡｓ基板上にＡｌ0.48Ｉｎ0.52Ａｓバ
ッファ層１７を堆積した後に、結晶成長を中断して基板
温度を４８０℃まで昇温してバッファ層１７を単結晶化
したが、ここでは昇温方法の最適条件を調べるために、
２００℃でのバッファ層１７の堆積を継続しながら基板
温度を４８０℃まで昇温し、アニール工程を行わずに連
続してアンドープＡｌ0.48Ｉｎ0.52Ａｓ層１８を成長し
た場合、および２００℃でのバッファ層１７の堆積を一
旦中断した後、基板温度を４８０℃に昇温して行うアニ
ールを１回〜５回繰り返した後、アンドープＡｌ0.48Ｉ
ｎ0.52Ａｓ層１８を４８０℃で成長した場合の表面状態
とＤＣＸＲ（２結晶ｘ線回折評価）の半値幅を比較調査
した。図８、９に、アニールを行わずにＡｌ0.48Ｉｎ0.
52Ａｓ層１８を連続成長した場合、およびアニールを１
〜５回（即ち、４５０℃に昇温した後、すぐに２００℃
まで降温する工程を１〜５回繰り返す）行った後にＡｌ
0.48Ｉｎ0.52Ａｓ層１８を成長した場合のＤＣＸＲ半値
幅、表面凹凸を示す。バッファ層１７の堆積温度は２０
０℃、膜厚は２０ｎｍである。図８、９から明らかなよ
うに、成長連続ではアンドープＡｌ0.48Ｉｎ0.52Ａｓ層
１８の結晶品質は悪いが、アニールを少なくとも１回行
うことにより、結晶品質が改善され、更にアニール温度
への昇温／降温を繰り返すことにより結晶品質が更に改
善されることがわかる。これは、アニール温度への昇温
／降温を繰り返すことにより、バッファ層１７に熱的ス
トレスがかかり、かかる熱的ストレスが、ミスフィット
転位のループ化を促進するためと考えられる。
形態２では、ＧａＡｓ基板上にＡｌ0.48Ｉｎ0.52Ａｓバ
ッファ層１７を堆積した後に、結晶成長を中断して基板
温度を４８０℃まで昇温してバッファ層１７を単結晶化
したが、ここでは昇温方法の最適条件を調べるために、
２００℃でのバッファ層１７の堆積を継続しながら基板
温度を４８０℃まで昇温し、アニール工程を行わずに連
続してアンドープＡｌ0.48Ｉｎ0.52Ａｓ層１８を成長し
た場合、および２００℃でのバッファ層１７の堆積を一
旦中断した後、基板温度を４８０℃に昇温して行うアニ
ールを１回〜５回繰り返した後、アンドープＡｌ0.48Ｉ
ｎ0.52Ａｓ層１８を４８０℃で成長した場合の表面状態
とＤＣＸＲ（２結晶ｘ線回折評価）の半値幅を比較調査
した。図８、９に、アニールを行わずにＡｌ0.48Ｉｎ0.
52Ａｓ層１８を連続成長した場合、およびアニールを１
〜５回（即ち、４５０℃に昇温した後、すぐに２００℃
まで降温する工程を１〜５回繰り返す）行った後にＡｌ
0.48Ｉｎ0.52Ａｓ層１８を成長した場合のＤＣＸＲ半値
幅、表面凹凸を示す。バッファ層１７の堆積温度は２０
０℃、膜厚は２０ｎｍである。図８、９から明らかなよ
うに、成長連続ではアンドープＡｌ0.48Ｉｎ0.52Ａｓ層
１８の結晶品質は悪いが、アニールを少なくとも１回行
うことにより、結晶品質が改善され、更にアニール温度
への昇温／降温を繰り返すことにより結晶品質が更に改
善されることがわかる。これは、アニール温度への昇温
／降温を繰り返すことにより、バッファ層１７に熱的ス
トレスがかかり、かかる熱的ストレスが、ミスフィット
転位のループ化を促進するためと考えられる。
【００２４】実施の形態４．図１０は、実施の形態１の
方法を用いて作製した単結晶バッファ層を有するＧａＡ
ｓ基板上のＧａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.48Ｉｎ0.52Ａ
ｓ系ＨＥＭＴの断面構造図である。図中１はＧａＡｓ基
板、１９はミスフイット転位の大部分を吸収閉塞する膜
厚２０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓバッファ層、１８は
膜厚０．６μｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓ層、
３は膜厚５０ｎｍのアンドープＧａ0.47Ｉｎ0.53Ａｓチ
ャネル層、４は膜厚２ｎｍのアンドープＡｌ0.48Ｉｎ0.
52Ａｓスペーサ層、５はプレーナドープしたＳｉ層、８
は膜厚３２ｎｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓショ
ットキー層、９は膜厚５０ｎｍのＳｉドープしたＧａ0.
47Ｉｎ0.53Ａｓオーミックコンタクト層である。上記Ｈ
ＥＭＴでは、実施の形態１の場合よりも更に結晶成長層
を成長させているため、表面状態は更に改善され、表面
凹凸は図３の表面状態の８０％程度であった。また、マ
イクロクラックやクロスハッチは全く観察されなかっ
た。
方法を用いて作製した単結晶バッファ層を有するＧａＡ
ｓ基板上のＧａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.48Ｉｎ0.52Ａ
ｓ系ＨＥＭＴの断面構造図である。図中１はＧａＡｓ基
板、１９はミスフイット転位の大部分を吸収閉塞する膜
厚２０ｎｍのＡｌ0.48Ｉｎ0.52Ａｓバッファ層、１８は
膜厚０．６μｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓ層、
３は膜厚５０ｎｍのアンドープＧａ0.47Ｉｎ0.53Ａｓチ
ャネル層、４は膜厚２ｎｍのアンドープＡｌ0.48Ｉｎ0.
52Ａｓスペーサ層、５はプレーナドープしたＳｉ層、８
は膜厚３２ｎｍのアンドープＡｌ0.48Ｉｎ0.52Ａｓショ
ットキー層、９は膜厚５０ｎｍのＳｉドープしたＧａ0.
47Ｉｎ0.53Ａｓオーミックコンタクト層である。上記Ｈ
ＥＭＴでは、実施の形態１の場合よりも更に結晶成長層
を成長させているため、表面状態は更に改善され、表面
凹凸は図３の表面状態の８０％程度であった。また、マ
イクロクラックやクロスハッチは全く観察されなかっ
た。
【００２５】次に、上記ＨＥＭＴのＳｉドープしたＧａ
0.47Ｉｎ0.53Ａｓオーミックコンタクト層９を選択的に
除去して室温でホール測定を行ったところ、移動度は
９，１００ｃｍ2／Ｖｓと従来の場合と同程度の良好な
値が得られた。
0.47Ｉｎ0.53Ａｓオーミックコンタクト層９を選択的に
除去して室温でホール測定を行ったところ、移動度は
９，１００ｃｍ2／Ｖｓと従来の場合と同程度の良好な
値が得られた。
【００２６】更に、上記ＨＥＭＴのソース／ドレイン間
に通電し、従来技術で作製したＨＥＭＴと同じ条件で、
１９０℃における通電試験を行ったところ、３００時間
経過までトランスコンダクタンス（ｇｍ）やゼロバイア
ス下の飽和ドレイン電流（Ｉｄｓｓ）は９０％以上の
値、即ち減少率が１０％以下の値を保持していた。
に通電し、従来技術で作製したＨＥＭＴと同じ条件で、
１９０℃における通電試験を行ったところ、３００時間
経過までトランスコンダクタンス（ｇｍ）やゼロバイア
ス下の飽和ドレイン電流（Ｉｄｓｓ）は９０％以上の
値、即ち減少率が１０％以下の値を保持していた。
【００２７】最後に、このデバイス特性の向上が結晶品
質の向上に起因することを確認するために、図１０に示
した本実施の形態にかかるＨＥＭＴ構造および図１６に
示す従来のＨＥＭＴ構造の断面ＴＥＭ（透過型電子顕微
鏡）観察による欠陥分布の比較を行った。図１１は本実
施の形態にかかるＨＥＭＴ構造（図１０）の断面ＴＥＭ
による欠陥分布スケッチであり、図１２は図１６に示し
た従来のＨＥＭＴ構造の断面ＴＥＭによる欠陥分布スケ
ッチを示す。図１１ではＧａＡｓ／ＡｌＩｎＡｓの格子
不整合に起因して発生するミスフィット転位の大部分が
Ａｌ0.48Ｉｎ0.52Ａｓバッファ層１９内に閉じ込められ
ており、双晶や積層欠陥も検出されていない。これに対
して図１２ではミスフィット転位の一部が膜厚２８ｎｍ
のアンドープＧａＡｓ層１３、膜厚２０ｎｍのアンドー
プＡｌＡｓ層１４、ＩｎＡｓ組成比ｘを０．１５から
０．４５まで階段状に変化させた膜厚３３０ｎｍ以上の
アンドープＡｌ1-xＩｎxＡｓ層１５を貫通して能動領域
まで達しており、双晶や積層欠陥も一部検出されてい
る。
質の向上に起因することを確認するために、図１０に示
した本実施の形態にかかるＨＥＭＴ構造および図１６に
示す従来のＨＥＭＴ構造の断面ＴＥＭ（透過型電子顕微
鏡）観察による欠陥分布の比較を行った。図１１は本実
施の形態にかかるＨＥＭＴ構造（図１０）の断面ＴＥＭ
による欠陥分布スケッチであり、図１２は図１６に示し
た従来のＨＥＭＴ構造の断面ＴＥＭによる欠陥分布スケ
ッチを示す。図１１ではＧａＡｓ／ＡｌＩｎＡｓの格子
不整合に起因して発生するミスフィット転位の大部分が
Ａｌ0.48Ｉｎ0.52Ａｓバッファ層１９内に閉じ込められ
ており、双晶や積層欠陥も検出されていない。これに対
して図１２ではミスフィット転位の一部が膜厚２８ｎｍ
のアンドープＧａＡｓ層１３、膜厚２０ｎｍのアンドー
プＡｌＡｓ層１４、ＩｎＡｓ組成比ｘを０．１５から
０．４５まで階段状に変化させた膜厚３３０ｎｍ以上の
アンドープＡｌ1-xＩｎxＡｓ層１５を貫通して能動領域
まで達しており、双晶や積層欠陥も一部検出されてい
る。
【００２８】このように、本実施の形態では、ＧａＡｓ
基板とＡｌＩｎＡｓの格子不整合に起因して発生するミ
スフィット転位をバッファ層１９に閉じ込めることが可
能であり、これによりバッファ層１９上部に形成される
ＨＥＭＴ等の能動領域には、ミスフィット転位の影響が
及ばず、良好な素子特性および素子信頼性を得ることが
可能となる。上記能動領域に形成する素子としては、Ｈ
ＥＭＴ以外にＨＢＴ等を形成することも可能である。
基板とＡｌＩｎＡｓの格子不整合に起因して発生するミ
スフィット転位をバッファ層１９に閉じ込めることが可
能であり、これによりバッファ層１９上部に形成される
ＨＥＭＴ等の能動領域には、ミスフィット転位の影響が
及ばず、良好な素子特性および素子信頼性を得ることが
可能となる。上記能動領域に形成する素子としては、Ｈ
ＥＭＴ以外にＨＢＴ等を形成することも可能である。
【００２９】実施の形態５．実施の形態１、実施の形態
３、および実施の形態４により作製したバッファ層を用
いれば、ＧａＡｓ基板に整合する他の半導体ヘテロ構造
が形成されたＧａＡｓ基板上の少なくとも一部に、良質
のＧａＩｎＡｓ／ＡｌＩｎＡｓ系半導体ヘテロ構造を形
成することができ、即ちＧａＡｓに格子整合するデバイ
スとＩｎＰに格子整合するデバイスを同一基板上に形成
することが可能となり、電子デバイス同士、光デバイス
同士、あるいは電子デバイスと光デバイスのモノリシッ
ク化が可能となる。図１３、図１４、および図１５にか
かるモノリシック化した半導体ヘテロ構造の断面構造図
を示す。
３、および実施の形態４により作製したバッファ層を用
いれば、ＧａＡｓ基板に整合する他の半導体ヘテロ構造
が形成されたＧａＡｓ基板上の少なくとも一部に、良質
のＧａＩｎＡｓ／ＡｌＩｎＡｓ系半導体ヘテロ構造を形
成することができ、即ちＧａＡｓに格子整合するデバイ
スとＩｎＰに格子整合するデバイスを同一基板上に形成
することが可能となり、電子デバイス同士、光デバイス
同士、あるいは電子デバイスと光デバイスのモノリシッ
ク化が可能となる。図１３、図１４、および図１５にか
かるモノリシック化した半導体ヘテロ構造の断面構造図
を示す。
【００３０】図１３に示す半導体素子構造では、ソース
／ドレイン領域２１、ソース／ドレイン電極２２、ゲー
ト電極２３からなるＦＥＴ構造を有するＧａＡｓウエハ
２０上の一部に通常ＩｎＰに整合するレーザダイオード
構造が、本発明のバッファ層１９を介して形成され、光
−電子集積デバイスを構成している。以下に製造方法の
一例について述べる。まず、半絶縁性ＧａＡｓ基板２０
上にＳｉイオン注入などでｎ型ソース／ドレイン領域２
１を形成して、ＧａＡｓＦＥＴ構造を作製する。そして
当該ウエハ上全面に、本発明にかかるバッファ層１９を
介してレーザダイオード基本構造（ｎ−ＡｌＩｎＡｓバ
ッファ層２４、ｎ−ＩｎＰクラッド層２５、アンドープ
ＧａＩｎＡｓＰ／ＧａＩｎＡｓ量子井戸活性層２６、ｐ
−ＩｎＰクラッド層２７）を順次堆積形成する。次に、
選択エッチングによりＦＥＴ構造形成部上部のレーザダ
イオード基本構造部を除去し、更に残ったレーザダイオ
ード基本構造部の一部をエッチングして、そこに選択埋
込み成長によってアンドープＡｌＩｎＡｓ電流狭窄層２
８を形成する。最後にＦＥＴ構造およびレーザダイオー
ド構造に電極２９、３０等を形成して製造工程が完了す
る。本製造方法では、ＦＥＴ構造形成ウエハ全面にレー
ザダイオード基本構造を形成しているが、ＦＥＴ構造形
成部を絶縁膜等で覆い、その後、レーザダイオード形成
部に選択成長によってバッファ層１９等を形成し、レー
ザダイオード基本構造を形成しても構わない。
／ドレイン領域２１、ソース／ドレイン電極２２、ゲー
ト電極２３からなるＦＥＴ構造を有するＧａＡｓウエハ
２０上の一部に通常ＩｎＰに整合するレーザダイオード
構造が、本発明のバッファ層１９を介して形成され、光
−電子集積デバイスを構成している。以下に製造方法の
一例について述べる。まず、半絶縁性ＧａＡｓ基板２０
上にＳｉイオン注入などでｎ型ソース／ドレイン領域２
１を形成して、ＧａＡｓＦＥＴ構造を作製する。そして
当該ウエハ上全面に、本発明にかかるバッファ層１９を
介してレーザダイオード基本構造（ｎ−ＡｌＩｎＡｓバ
ッファ層２４、ｎ−ＩｎＰクラッド層２５、アンドープ
ＧａＩｎＡｓＰ／ＧａＩｎＡｓ量子井戸活性層２６、ｐ
−ＩｎＰクラッド層２７）を順次堆積形成する。次に、
選択エッチングによりＦＥＴ構造形成部上部のレーザダ
イオード基本構造部を除去し、更に残ったレーザダイオ
ード基本構造部の一部をエッチングして、そこに選択埋
込み成長によってアンドープＡｌＩｎＡｓ電流狭窄層２
８を形成する。最後にＦＥＴ構造およびレーザダイオー
ド構造に電極２９、３０等を形成して製造工程が完了す
る。本製造方法では、ＦＥＴ構造形成ウエハ全面にレー
ザダイオード基本構造を形成しているが、ＦＥＴ構造形
成部を絶縁膜等で覆い、その後、レーザダイオード形成
部に選択成長によってバッファ層１９等を形成し、レー
ザダイオード基本構造を形成しても構わない。
【００３１】図１４に示す半導体素子構造では、レーザ
ダイオード構造を有するＧａＡｓウエハ２０上の一部
に、通常ＩｎＰに格子整合するＨＥＭＴ構造が本発明の
バッファ層１９を介して形成され、光−電子集積デバイ
スとなっている。以下に製造方法の一例について述べ
る。まず、半絶縁性ＧａＡｓ基板２０上にレーザダイオ
ード基板構造（ＧａＡｓバッファ層３１（１９に示すバ
ッファ層ではない）、ｎ−ＡｌＧａＡｓクラッド層３
２、アンドープＧａＡｓ／ＡｌＧａＡｓ量子井戸活性層
３３、ｐ−ＡｌＧａＡｓクラッド層３４、ｎ−ＧａＡｓ
電流狭窄層３５）を形成する。次に、選択エッチングに
より、レーザダイオード基本構造部の一部をエッチング
して、そこに選択成長法により、本発明にかかるバッフ
ァ層１９介してアンドープＡｌＩｎＡｓ層１８、ＧａＩ
ｎＡｓ層３、ＡｌＩｎＡｓスペーサ層４、ＡｌＩｎＡｓ
電子供給層３、ＧａＩｎＡｓオーミックコンタクト層９
を成長してＨＥＭＴ構造を形成する。最後に、レーザダ
イオード構造およびＨＥＭＴ構造に電極２２、２３等を
形成して光−電子集積デバイス集積回路の形成が完了す
る。
ダイオード構造を有するＧａＡｓウエハ２０上の一部
に、通常ＩｎＰに格子整合するＨＥＭＴ構造が本発明の
バッファ層１９を介して形成され、光−電子集積デバイ
スとなっている。以下に製造方法の一例について述べ
る。まず、半絶縁性ＧａＡｓ基板２０上にレーザダイオ
ード基板構造（ＧａＡｓバッファ層３１（１９に示すバ
ッファ層ではない）、ｎ−ＡｌＧａＡｓクラッド層３
２、アンドープＧａＡｓ／ＡｌＧａＡｓ量子井戸活性層
３３、ｐ−ＡｌＧａＡｓクラッド層３４、ｎ−ＧａＡｓ
電流狭窄層３５）を形成する。次に、選択エッチングに
より、レーザダイオード基本構造部の一部をエッチング
して、そこに選択成長法により、本発明にかかるバッフ
ァ層１９介してアンドープＡｌＩｎＡｓ層１８、ＧａＩ
ｎＡｓ層３、ＡｌＩｎＡｓスペーサ層４、ＡｌＩｎＡｓ
電子供給層３、ＧａＩｎＡｓオーミックコンタクト層９
を成長してＨＥＭＴ構造を形成する。最後に、レーザダ
イオード構造およびＨＥＭＴ構造に電極２２、２３等を
形成して光−電子集積デバイス集積回路の形成が完了す
る。
【００３２】図１５では、一部をエッチングしたＧａＡ
ｓ基板２０上に、図１４に示す方法と同様の方法でＧａ
Ａｓ／ＡｌＧａＡｓレーザダイオードおよびＧａＩｎＡ
ｓ／ＡｌＩｎＡｓＨＥＭＴを形成している。かかる構造
を用いることにより、埋め込み型の光−電子集積デバイ
スを形成することも可能となる。
ｓ基板２０上に、図１４に示す方法と同様の方法でＧａ
Ａｓ／ＡｌＧａＡｓレーザダイオードおよびＧａＩｎＡ
ｓ／ＡｌＩｎＡｓＨＥＭＴを形成している。かかる構造
を用いることにより、埋め込み型の光−電子集積デバイ
スを形成することも可能となる。
【００３３】このように、本発明にかかるバッファ層１
９を用いることにより、格子定数の異なる素子同士をＧ
ａＡｓ基板上に形成することが可能となり、異種半導体
から形成される電子デバイス同士、光デバイス同士、あ
るいは電子デバイスと光デバイスのモノリシック化が可
能となる。
９を用いることにより、格子定数の異なる素子同士をＧ
ａＡｓ基板上に形成することが可能となり、異種半導体
から形成される電子デバイス同士、光デバイス同士、あ
るいは電子デバイスと光デバイスのモノリシック化が可
能となる。
【００３４】実施の形態６．実施の形態１〜５では、Ｇ
ａＡｓ上に形成されたＡｌ0.48Ｉｎ0.52Ａｓ層、あるい
はＧａ0.47Ｉｎ0.53Ａｓ層とＡｌ0.48Ｉｎ0.52Ａｓ層の
両方を含むＨＥＭＴ構造において、ミスフィット転位の
大部分を吸収閉塞する単一組成のバッファ層としてＡｌ
0.48Ｉｎ0.52Ａｓ層を用いた半導体ヘテロ構造について
説明したが、ＧａＡｓ基板上にバッファ層を介して形成
される層は任意組成のＧａＩｎＡｓ層、あるいは任意組
成のＡｌＩｎＡｓ層、あるいはＧａＩｎＡｓ層とＡｌＩ
ｎＡｓ層の両方を含む構造であっても良く、ＧａＡｓと
該形成層との間に配置するミスフィット転位の大部分を
吸収閉塞する単一組成のバッファ層も任意組成のＧａＩ
ｎＡｓ層あるいはＡｌＩｎＡｓ層であっても良い。本発
明にかかるバッファ層を用いれば、例えばＧａＡｓ基板
上にＡｌ1-xＩｎxＡｓ／Ｇａ1-yＩｎyＡｓ ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ（シュードモルフイック、格子疑似整
合）ＨＥＭＴ等を作製することも可能であり、かかるＨ
ＥＭＴ等の能動層の転位密度を低減し、デバイス特性を
大幅に改善することが可能となる。
ａＡｓ上に形成されたＡｌ0.48Ｉｎ0.52Ａｓ層、あるい
はＧａ0.47Ｉｎ0.53Ａｓ層とＡｌ0.48Ｉｎ0.52Ａｓ層の
両方を含むＨＥＭＴ構造において、ミスフィット転位の
大部分を吸収閉塞する単一組成のバッファ層としてＡｌ
0.48Ｉｎ0.52Ａｓ層を用いた半導体ヘテロ構造について
説明したが、ＧａＡｓ基板上にバッファ層を介して形成
される層は任意組成のＧａＩｎＡｓ層、あるいは任意組
成のＡｌＩｎＡｓ層、あるいはＧａＩｎＡｓ層とＡｌＩ
ｎＡｓ層の両方を含む構造であっても良く、ＧａＡｓと
該形成層との間に配置するミスフィット転位の大部分を
吸収閉塞する単一組成のバッファ層も任意組成のＧａＩ
ｎＡｓ層あるいはＡｌＩｎＡｓ層であっても良い。本発
明にかかるバッファ層を用いれば、例えばＧａＡｓ基板
上にＡｌ1-xＩｎxＡｓ／Ｇａ1-yＩｎyＡｓ ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ（シュードモルフイック、格子疑似整
合）ＨＥＭＴ等を作製することも可能であり、かかるＨ
ＥＭＴ等の能動層の転位密度を低減し、デバイス特性を
大幅に改善することが可能となる。
【００３５】
【発明の効果】以上の説明から明らかなように、ＧａＡ
ｓ基板上にアモルファス状態のＧａＩｎＡｓまたはＡｌ
ＩｎＡｓから結晶化して形成した単結晶バッファ層を形
成することにより、かかるバッファ層にミスフィット転
位を閉じ込めることが可能となる。従って、ＧａＡｓ基
板上にバッファ層を形成し、更にＧａＩｎＡｓ層または
ＡｌＩｎＡｓ層を形成することにより、ＧａＡｓ基板上
に格子不整合なＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を
低欠陥で作製することが可能となる。
ｓ基板上にアモルファス状態のＧａＩｎＡｓまたはＡｌ
ＩｎＡｓから結晶化して形成した単結晶バッファ層を形
成することにより、かかるバッファ層にミスフィット転
位を閉じ込めることが可能となる。従って、ＧａＡｓ基
板上にバッファ層を形成し、更にＧａＩｎＡｓ層または
ＡｌＩｎＡｓ層を形成することにより、ＧａＡｓ基板上
に格子不整合なＧａＩｎＡｓ層またはＡｌＩｎＡｓ層を
低欠陥で作製することが可能となる。
【図１】 本発明の実施の形態１にかかるＧａＡｓ基板
とＡｌ0.48Ｉｎ0.52Ａｓ層との間にバッファ層を形成し
た構造の断面構造図である。
とＡｌ0.48Ｉｎ0.52Ａｓ層との間にバッファ層を形成し
た構造の断面構造図である。
【図２】 本発明の実施の形態１かかるバッファ層を用
いたＧａＡｓ基板上Ａｌ0.48Ｉｎ0.52Ａｓ層成長の温度
シーケンスである。
いたＧａＡｓ基板上Ａｌ0.48Ｉｎ0.52Ａｓ層成長の温度
シーケンスである。
【図３】 本発明の実施の形態１にかかるバッファ層を
用いたＧａＡｓ基板上Ａｌ0.48Ｉｎ0.52Ａｓ層の表面微
分干渉顕微鏡写真である。
用いたＧａＡｓ基板上Ａｌ0.48Ｉｎ0.52Ａｓ層の表面微
分干渉顕微鏡写真である。
【図４】 本発明の実施の形態２にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度とＤＣＸＲ半値幅能動層関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度とＤＣＸＲ半値幅能動層関係である。
【図５】 本発明の実施の形態２にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度と表面凹凸の関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度と表面凹凸の関係である。
【図６】 本発明の実施の形態２にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度とＤＣＸＲ半値幅能動層関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度とＤＣＸＲ半値幅能動層関係である。
【図７】 本発明の実施の形態２にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度と表面凹凸の関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層成長
温度と表面凹凸の関係である。
【図８】 本発明の実施の形態３にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層アニ
ール条件とＤＣＸＲ半値幅の関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層アニ
ール条件とＤＣＸＲ半値幅の関係である。
【図９】 本発明の実施の形態３にかかるＧａＡｓ基板
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層アニ
ール条件と表面凹凸の関係である。
上Ａｌ0.48Ｉｎ0.52Ａｓ層成長におけるバッファ層アニ
ール条件と表面凹凸の関係である。
【図１０】 本発明の実施の形態４にかかるバッファ層
を用いたＧａＡｓ基板上Ｇａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.
48Ｉｎ0.52ＡｓＨＥＭＴ構造の断面構造図である。
を用いたＧａＡｓ基板上Ｇａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.
48Ｉｎ0.52ＡｓＨＥＭＴ構造の断面構造図である。
【図１１】 本発明の実施の形態４によるバッファ層を
用いたＧａＡｓ基板上Ｇａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.48
Ｉｎ0.52ＡｓＨＥＭＴ構造の断面ＴＥＭ観察スケッチで
ある。
用いたＧａＡｓ基板上Ｇａ0.47Ｉｎ0.53Ａｓ／Ａｌ0.48
Ｉｎ0.52ＡｓＨＥＭＴ構造の断面ＴＥＭ観察スケッチで
ある。
【図１２】 従来のＧａＡｓ基板上Ｇａ0.47Ｉｎ0.53Ａ
ｓ／Ａｌ0.48Ｉｎ0.52ＡｓＨＥＭＴ構造の断面ＴＥＭ観
察スケッチである。
ｓ／Ａｌ0.48Ｉｎ0.52ＡｓＨＥＭＴ構造の断面ＴＥＭ観
察スケッチである。
【図１３】 本発明の実施の形態５にかかるモノリシッ
ク化された電子デバイス／光デバイスの断面構造図であ
る。
ク化された電子デバイス／光デバイスの断面構造図であ
る。
【図１４】 本発明の実施の形態５にかかるモノリシッ
ク化された他の電子デバイス／光デバイスの断面構造図
である。
ク化された他の電子デバイス／光デバイスの断面構造図
である。
【図１５】 本発明の実施の形態５にかかるモノリシッ
ク化された電子デバイス／光デバイス能動層断面構造図
である。
ク化された電子デバイス／光デバイス能動層断面構造図
である。
【図１６】 従来のＧａＡｓ基板上ＧａＩｎＡｓ／Ａｌ
ＩｎＡｓＨＥＭＴの断面構造図である。
ＩｎＡｓＨＥＭＴの断面構造図である。
【図１７】 従来のＧａＡｓ基板上ＧａＩｎＡｓ／Ａｌ
ＩｎＡｓＨＥＭＴの一表面微分干渉顕微鏡写真である。
ＩｎＡｓＨＥＭＴの一表面微分干渉顕微鏡写真である。
１ ＧａＡｓ基板、３ ＧａＩｎＡｓチャネル層、４
ＡｌＩｎＡｓスペーサ層、８ ＡｌＩｎＡｓ層、９ Ｎ
−ＧａＩｎＡｓオーミックコンタクト層、１７バッファ
層、１８ ＡｌＩｎＡｓ層、１９ バッファ層。
ＡｌＩｎＡｓスペーサ層、８ ＡｌＩｎＡｓ層、９ Ｎ
−ＧａＩｎＡｓオーミックコンタクト層、１７バッファ
層、１８ ＡｌＩｎＡｓ層、１９ バッファ層。
Claims (11)
- 【請求項１】 ＧａＡｓ半導体基板と、該ＧａＡｓ半導
体基板上に形成したＧａＩｎＡｓ層またはＡｌＩｎＡｓ
層とを少なくとも有する半導体ヘテロ構造において、 上記ＧａＡｓ半導体基板上に、アモルファス状態のＧａ
ＩｎＡｓまたはＡｌＩｎＡｓを単結晶化してなる１また
は２以上のＧａＩｎＡｓバッファ層またはＡｌＩｎＡｓ
バッファ層を介して上記ＧａＩｎＡｓ層またはＡｌＩｎ
Ａｓ層を形成してなることを特徴とする半導体ヘテロ構
造。 - 【請求項２】 上記バッファ層上に、該バッファ層と組
成が実質的に同一であるＧａＩｎＡｓ層またはＡｌＩｎ
Ａｓ層を有することを特徴とする請求項１に記載のヘテ
ロ構造。 - 【請求項３】 上記バッファ層上に形成した半導体層の
転位密度が、上記バッファ層の転位密度より低いことを
特徴とする請求項１に記載の半導体ヘテロ構造。 - 【請求項４】 上記バッファ層の膜厚が、５〜２０ｎｍ
であることを特徴とする請求項１に記載の半導体ヘテロ
構造。 - 【請求項５】 上記バッファ層を構成する各層の組成
が、夫々、単一であることを特徴とする請求項１に記載
の半導体ヘテロ構造。 - 【請求項６】 ＧａＡｓ半導体基板と、 上記ＧａＡｓ半導体基板上に形成したアモルファス状態
のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化してなる
１または２以上のＧａＩｎＡｓバッファ層またはＡｌＩ
ｎＡｓバッファ層と、 上記バッファ層上に形成した該バッファ層と組成が実質
的に同一であるＧａＩｎＡｓ層またはＡｌＩｎＡｓ層
と、 更に、上記ＧａＩｎＡｓ層またはＡｌＩｎＡｓ層上に形
成した能動素子および／または受動素子とを少なくとも
順次積層形成してなることを特徴とする半導体装置。 - 【請求項７】 ＧａＡｓ半導体基板と、 上記ＧａＡｓ半導体基板上の一の領域に形成したＧａＡ
ｓ半導体素子と、 上記ＧａＡｓ半導体基板上の他の領域に、アモルファス
状態のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化して
なる１または２以上のＧａＩｎＡｓバッファ層またはＡ
ｌＩｎＡｓバッファ層を介して形成したＧａＩｎＡｓお
よび／またはＡｌＩｎＡｓ半導体素子とを有する半導体
装置。 - 【請求項８】 ＧａＡｓ半導体基板と、 上記ＧａＡｓ半導体基板上の２以上の領域に、アモルフ
ァス状態のＧａＩｎＡｓまたはＡｌＩｎＡｓを単結晶化
してなる１または２以上のＧａＩｎＡｓバッファ層また
はＡｌＩｎＡｓバッファ層を介して夫々形成したＧａＩ
ｎＡｓおよび／またはＡｌＩｎＡｓ半導体素子とを有す
る半導体装置。 - 【請求項９】 ＧａＡｓ半導体基板上にアモルファス状
態のＧａＩｎＡｓまたはＡｌＩｎＡｓからなる堆積層を
形成する工程と、 上記堆積層を所定のアニール温度でアニールして単結晶
化することにより１または２以上のＧａＩｎＡｓバッフ
ァ層またはＡｌＩｎＡｓバッファ層を形成する工程と、 上記バッファ層上にＧａＩｎＡｓ単結晶層またはＡｌＩ
ｎＡｓ単結晶層を形成する工程とを含むことを特徴とす
る半導体ヘテロ構造の製造方法。 - 【請求項１０】 上記アニールが、上記堆積層に熱的ス
トレスが加わるように、上記堆積層の形成温度から上記
堆積層のアニール温度まで昇温し、更に上記堆積層の形
成温度まで降温する工程を１回以上行うアニールである
ことを特徴とする請求項９に記載の半導体ヘテロ構造の
製造方法。 - 【請求項１１】 上記アニール温度が、４５０℃以上で
あることを特徴とする請求項９または１０のいずれかに
記載の半導体ヘテロ構造の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070787A JPH10256154A (ja) | 1997-03-06 | 1997-03-06 | 半導体ヘテロ構造およびその製造方法並びに半導体装置 |
| TW086108902A TW351831B (en) | 1997-03-06 | 1997-06-25 | Process for fabricating semiconductor isomer and semiconductor device |
| US08/892,994 US6037242A (en) | 1997-03-06 | 1997-07-15 | Method of making hetero-structure |
| KR1019970034691A KR19980079300A (ko) | 1997-03-06 | 1997-07-24 | 반도체 헤테로 구조 및 그 제조방법 및 반도체 장치 |
| CN97123122A CN1193182A (zh) | 1997-03-06 | 1997-11-19 | 半导体异质结构及其制造方法以及半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070787A JPH10256154A (ja) | 1997-03-06 | 1997-03-06 | 半導体ヘテロ構造およびその製造方法並びに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256154A true JPH10256154A (ja) | 1998-09-25 |
Family
ID=13441598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070787A Pending JPH10256154A (ja) | 1997-03-06 | 1997-03-06 | 半導体ヘテロ構造およびその製造方法並びに半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6037242A (ja) |
| JP (1) | JPH10256154A (ja) |
| KR (1) | KR19980079300A (ja) |
| CN (1) | CN1193182A (ja) |
| TW (1) | TW351831B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
| JP2003086520A (ja) * | 2001-09-11 | 2003-03-20 | Shin Etsu Handotai Co Ltd | 半導体多層構造 |
| US6583034B2 (en) | 2000-11-22 | 2003-06-24 | Motorola, Inc. | Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure |
| JP2005333095A (ja) * | 2003-06-13 | 2005-12-02 | Sumitomo Chemical Co Ltd | 化合物半導体、その製造方法及び化合物半導体素子 |
| KR20150005585A (ko) * | 2012-04-04 | 2015-01-14 | 메사추세츠 인스티튜트 오브 테크놀로지 | Cmos 및 비 실리콘 장치들의 모놀리식 집적 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4518886B2 (ja) * | 2004-09-09 | 2010-08-04 | シャープ株式会社 | 半導体素子の製造方法 |
| CN100355017C (zh) * | 2005-05-16 | 2007-12-12 | 中国科学院半导体研究所 | 一种增加闪锌矿结构锑化铬厚度的生长方法 |
| US7700423B2 (en) * | 2006-07-28 | 2010-04-20 | Iqe Rf, Llc | Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer |
| JP4275168B2 (ja) * | 2006-11-30 | 2009-06-10 | シャープ株式会社 | Ｎｉｃを備えるシステム機器および同システム機器の省電力制御方法 |
| WO2014148194A1 (ja) * | 2013-03-19 | 2014-09-25 | 株式会社村田製作所 | ヘテロ接合バイポーラトランジスタ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411914A (en) * | 1988-02-19 | 1995-05-02 | Massachusetts Institute Of Technology | III-V based integrated circuits having low temperature growth buffer or passivation layers |
| JP2804041B2 (ja) * | 1988-06-20 | 1998-09-24 | 日本電信電話株式会社 | 電界効果型トランジスタ |
| JP2530496B2 (ja) * | 1989-07-14 | 1996-09-04 | 松下電器産業株式会社 | 半導体ヘテロ構造およびその製造方法 |
| JP2679396B2 (ja) * | 1990-10-25 | 1997-11-19 | 日本電気株式会社 | 電界効果トランジスタ |
| US5053843A (en) * | 1990-12-12 | 1991-10-01 | Gte Laboratories Incorporated | Thermally-stable structure for IMSM photodetectors on GaAs substrates |
| JPH05347245A (ja) * | 1992-06-12 | 1993-12-27 | Hitachi Ltd | 薄膜結晶製造方法 |
| JP3286921B2 (ja) * | 1992-10-09 | 2002-05-27 | 富士通株式会社 | シリコン基板化合物半導体装置 |
| US5419785A (en) * | 1994-04-12 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Intrinsically doped III-A and V-A compounds having precipitates of V-A element |
| JP3116731B2 (ja) * | 1994-07-25 | 2000-12-11 | 株式会社日立製作所 | 格子不整合系積層結晶構造およびそれを用いた半導体装置 |
| US5751030A (en) * | 1996-02-27 | 1998-05-12 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor |
-
1997
- 1997-03-06 JP JP9070787A patent/JPH10256154A/ja active Pending
- 1997-06-25 TW TW086108902A patent/TW351831B/zh active
- 1997-07-15 US US08/892,994 patent/US6037242A/en not_active Expired - Fee Related
- 1997-07-24 KR KR1019970034691A patent/KR19980079300A/ko not_active Application Discontinuation
- 1997-11-19 CN CN97123122A patent/CN1193182A/zh active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
| US6583034B2 (en) | 2000-11-22 | 2003-06-24 | Motorola, Inc. | Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure |
| JP2003086520A (ja) * | 2001-09-11 | 2003-03-20 | Shin Etsu Handotai Co Ltd | 半導体多層構造 |
| JP2005333095A (ja) * | 2003-06-13 | 2005-12-02 | Sumitomo Chemical Co Ltd | 化合物半導体、その製造方法及び化合物半導体素子 |
| KR20150005585A (ko) * | 2012-04-04 | 2015-01-14 | 메사추세츠 인스티튜트 오브 테크놀로지 | Cmos 및 비 실리콘 장치들의 모놀리식 집적 |
| JP2015517216A (ja) * | 2012-04-04 | 2015-06-18 | マサチューセッツ インスティテュート オブ テクノロジー | Ｃｍｏｓと非シリコン素子とのモノリシック一体化 |
| US9530763B2 (en) | 2012-04-04 | 2016-12-27 | Massachusetts Institute Of Technology | Monolithic integration of CMOS and non-silicon devices |
Also Published As
| Publication number | Publication date |
|---|---|
| TW351831B (en) | 1999-02-01 |
| US6037242A (en) | 2000-03-14 |
| CN1193182A (zh) | 1998-09-16 |
| KR19980079300A (ko) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |