JP2003086520A - 半導体多層構造 - Google Patents
半導体多層構造Info
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- JP2003086520A JP2003086520A JP2001275239A JP2001275239A JP2003086520A JP 2003086520 A JP2003086520 A JP 2003086520A JP 2001275239 A JP2001275239 A JP 2001275239A JP 2001275239 A JP2001275239 A JP 2001275239A JP 2003086520 A JP2003086520 A JP 2003086520A
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Abstract
(57)【要約】
【課題】 基板とその上に成長する化合物層との間の線
膨張係数の差が大きい場合にも、残留する熱応力レベル
を軽減することができ、ひいてはウェーハの反りやエピ
タキシャル層への欠陥発生などを効果的に抑制できる半
導体多層構造を提供する。 【解決手段】 半導体多層構造をなすエピタキシャルウ
ェーハ５０は、単結晶基板１の主表面上にバッファ層２
を介して化合物半導体からなる素子層３をヘテロエピタ
キシャル成長させた構造をなす。そして、バッファ層２
内には、単結晶基板１と素子層３との線膨張係数差に起
因して生ずる熱応力を自身の転位導入変形に基づいて緩
和する熱応力緩和層が設けられている。
膨張係数の差が大きい場合にも、残留する熱応力レベル
を軽減することができ、ひいてはウェーハの反りやエピ
タキシャル層への欠陥発生などを効果的に抑制できる半
導体多層構造を提供する。 【解決手段】 半導体多層構造をなすエピタキシャルウ
ェーハ５０は、単結晶基板１の主表面上にバッファ層２
を介して化合物半導体からなる素子層３をヘテロエピタ
キシャル成長させた構造をなす。そして、バッファ層２
内には、単結晶基板１と素子層３との線膨張係数差に起
因して生ずる熱応力を自身の転位導入変形に基づいて緩
和する熱応力緩和層が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体多層構造に関
し、特に基板上に化合物半導体層をヘテロエピタキシャ
ル成長させた半導体多層構造に関する。
し、特に基板上に化合物半導体層をヘテロエピタキシャ
ル成長させた半導体多層構造に関する。
【０００２】
【従来の技術】化合物半導体の多層構造は、周知の通
り、発光ダイオードやレーザーなどの発光素子や、ＭＥ
ＳＦＥＴ（Metal-Semiconductor Field Effect Transis
tor）やＨＥＭＴ（High Electron Mobility Transisto
r）などの超高速トランジスタに応用され、多くの需要
を獲得するに至っている。特に後者の超高速トランジス
タは、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたもの
が実用化されており、その優れたマイクロ波・ミリ波特
性により、衛星放送用受信器等の低雑音素子として広く
使用されている。ここで、高性能の超高速トランジスタ
を実現するためには、基板部分への漏洩電流を極力抑え
るために高抵抗率基板の使用が不可欠である。ＧａＡｓ
／ＡｌＧａＡｓヘテロ接合においては、半絶縁性のＧａ
Ａｓ単結晶基板が比較的容易に製造可能であることが、
これを用いた超高速トランジスタ等のデバイス普及の一
因ともなっている。
り、発光ダイオードやレーザーなどの発光素子や、ＭＥ
ＳＦＥＴ（Metal-Semiconductor Field Effect Transis
tor）やＨＥＭＴ（High Electron Mobility Transisto
r）などの超高速トランジスタに応用され、多くの需要
を獲得するに至っている。特に後者の超高速トランジス
タは、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を用いたもの
が実用化されており、その優れたマイクロ波・ミリ波特
性により、衛星放送用受信器等の低雑音素子として広く
使用されている。ここで、高性能の超高速トランジスタ
を実現するためには、基板部分への漏洩電流を極力抑え
るために高抵抗率基板の使用が不可欠である。ＧａＡｓ
／ＡｌＧａＡｓヘテロ接合においては、半絶縁性のＧａ
Ａｓ単結晶基板が比較的容易に製造可能であることが、
これを用いた超高速トランジスタ等のデバイス普及の一
因ともなっている。
【０００３】他方、近年注目を集めている半導体多層構
造に、ＧａＮ系化合物を用いたヘテロ接合構造がある。
ＧａＮ系化合物は室温におけるバンドギャップが２．０
ｅＶ〜６．２ｅＶまで変化可能であり、化学的にも安定
であることから、青色等の発光素子に応用され、普及し
つつある。また、ＧａＮ系化合物はバンドギャップの広
さに加え、高い電子移動度を有し、かつヘテロ接合形成
が容易であることから、高温環境での動作が可能であ
り、より高速・高出力の次世代型超高速トランジスタへ
の応用も注目されており、研究が重ねられている。
造に、ＧａＮ系化合物を用いたヘテロ接合構造がある。
ＧａＮ系化合物は室温におけるバンドギャップが２．０
ｅＶ〜６．２ｅＶまで変化可能であり、化学的にも安定
であることから、青色等の発光素子に応用され、普及し
つつある。また、ＧａＮ系化合物はバンドギャップの広
さに加え、高い電子移動度を有し、かつヘテロ接合形成
が容易であることから、高温環境での動作が可能であ
り、より高速・高出力の次世代型超高速トランジスタへ
の応用も注目されており、研究が重ねられている。
【０００４】ここで、ＧａＮ系化合物はＧａＡｓ系化合
物と異なり、ホモエピタキシャル成長を可能とする半絶
縁性ＧａＮ単結晶基板を製造することが困難であるた
め、ヘテロ接合構造を有する素子層を形成するに際して
は、サファイア（単結晶アルミナ）基板やＳｉＣ単結晶
基板が使用されている。この際、基板とＧａＮ系化合物
からなる素子層との間の格子不整合を緩和する目的で、
ＧａＮあるいはＡｌＮ層をバッファ層として基板上に成
長させ、その後、素子層をヘテロエピタキシャル成長さ
せることにより、素子層の品質を高めることがなされて
いる。
物と異なり、ホモエピタキシャル成長を可能とする半絶
縁性ＧａＮ単結晶基板を製造することが困難であるた
め、ヘテロ接合構造を有する素子層を形成するに際して
は、サファイア（単結晶アルミナ）基板やＳｉＣ単結晶
基板が使用されている。この際、基板とＧａＮ系化合物
からなる素子層との間の格子不整合を緩和する目的で、
ＧａＮあるいはＡｌＮ層をバッファ層として基板上に成
長させ、その後、素子層をヘテロエピタキシャル成長さ
せることにより、素子層の品質を高めることがなされて
いる。
【０００５】
【発明が解決しようとする課題】上記のように、ＧａＮ
系化合物のヘテロエピタキシャル成長を行なう場合、Ｇ
ａＡｓ系化合物の場合と異なり、成長する化合物層とは
全く異種の材料であるサファイアあるいはＳｉＣが基板
として使用されるため、製造時の熱履歴により少なから
ぬ応力が、成長によって得られるエピタキシャルウェー
ハに残留することがある。ＧａＮの線膨張係数は５．５
９×１０−６／Ｋであり、バンドギャップ調整のために
これと混晶化されるＡｌＮ、ＩｎＮ等の化合物もそれぞ
れ５．６４×１０−６／Ｋ及び５．７０×１０−６／Ｋ
程度の値を示す。これに対し、サファイア基板の線膨張
係数は７．４９×１０−６／Ｋ、ＳｉＣの線膨張係数は
４．１９×１０−６／Ｋであり、上記の化合物とは±２
５〜３５％程度の開きがある。このため、図８に示すよ
うに、例えば層成長後のエピタキシャルウェーハを室温
まで冷却する際に、該線膨張係数の差に起因した応力に
よりウェーハが大きく反ってしまうことがある。このよ
うな状態になると、ウェーハをＭＥＳＦＥＴやＨＥＭＴ
などの素子に加工する際に、ステッパ等による電極形成
等のための微小加工の精度（特に位置決めのためのフォ
ーカシング精度）を確保することが困難となり、製品歩
留まりの低下につながる問題がある。また、発生する応
力が高い場合には、成長したエピタキシャル層に転位や
クラックなどの欠陥が発生してしまい、同様に素子品質
あるいは歩留まりの低下につながる。
系化合物のヘテロエピタキシャル成長を行なう場合、Ｇ
ａＡｓ系化合物の場合と異なり、成長する化合物層とは
全く異種の材料であるサファイアあるいはＳｉＣが基板
として使用されるため、製造時の熱履歴により少なから
ぬ応力が、成長によって得られるエピタキシャルウェー
ハに残留することがある。ＧａＮの線膨張係数は５．５
９×１０−６／Ｋであり、バンドギャップ調整のために
これと混晶化されるＡｌＮ、ＩｎＮ等の化合物もそれぞ
れ５．６４×１０−６／Ｋ及び５．７０×１０−６／Ｋ
程度の値を示す。これに対し、サファイア基板の線膨張
係数は７．４９×１０−６／Ｋ、ＳｉＣの線膨張係数は
４．１９×１０−６／Ｋであり、上記の化合物とは±２
５〜３５％程度の開きがある。このため、図８に示すよ
うに、例えば層成長後のエピタキシャルウェーハを室温
まで冷却する際に、該線膨張係数の差に起因した応力に
よりウェーハが大きく反ってしまうことがある。このよ
うな状態になると、ウェーハをＭＥＳＦＥＴやＨＥＭＴ
などの素子に加工する際に、ステッパ等による電極形成
等のための微小加工の精度（特に位置決めのためのフォ
ーカシング精度）を確保することが困難となり、製品歩
留まりの低下につながる問題がある。また、発生する応
力が高い場合には、成長したエピタキシャル層に転位や
クラックなどの欠陥が発生してしまい、同様に素子品質
あるいは歩留まりの低下につながる。
【０００６】本発明の課題は、基板とその上に成長する
化合物層との間の線膨張係数の差が大きい場合にも、残
留する応力を軽減することができ、ひいてはウェーハの
反りやエピタキシャル層への欠陥発生などを効果的に抑
制できる半導体多層構造を提供することにある。
化合物層との間の線膨張係数の差が大きい場合にも、残
留する応力を軽減することができ、ひいてはウェーハの
反りやエピタキシャル層への欠陥発生などを効果的に抑
制できる半導体多層構造を提供することにある。
【０００７】
【課題を解決するための手段及び作用・効果】上記の課
題を解決するために、本発明の半導体多層構造は、単結
晶基板の主表面上にバッファ層を介して化合物半導体か
らなる素子層をヘテロエピタキシャル成長させた構造を
なし、前記単結晶基板と前記素子層との線膨張係数差に
起因して生ずる応力を自身の転位導入変形に基づいて緩
和する応力緩和層が、バッファ層内に設けられているこ
とを特徴とする。
題を解決するために、本発明の半導体多層構造は、単結
晶基板の主表面上にバッファ層を介して化合物半導体か
らなる素子層をヘテロエピタキシャル成長させた構造を
なし、前記単結晶基板と前記素子層との線膨張係数差に
起因して生ずる応力を自身の転位導入変形に基づいて緩
和する応力緩和層が、バッファ層内に設けられているこ
とを特徴とする。
【０００８】上記の構成においては、単結晶基板と化合
物半導体からなる素子層との間に介挿されるバッファ層
に、自身の転位導入変形に基づいて応力緩和を行なう応
力緩和層を設けた。従って、単結晶基板とその上に成長
する化合物層との間の線膨張係数の差が大きい場合で
も、熱履歴が加わったときに残留しようとする応力の弾
性エネルギーが、応力緩和層内部への転位導入により解
放されるので、残留応力を軽減することができる。
物半導体からなる素子層との間に介挿されるバッファ層
に、自身の転位導入変形に基づいて応力緩和を行なう応
力緩和層を設けた。従って、単結晶基板とその上に成長
する化合物層との間の線膨張係数の差が大きい場合で
も、熱履歴が加わったときに残留しようとする応力の弾
性エネルギーが、応力緩和層内部への転位導入により解
放されるので、残留応力を軽減することができる。
【０００９】上記のような線膨張係数の差に起因した応
力は、特に、室温よりも高温に設定された成長温度にて
素子層をエピタキシャル成長させた後、冷却する際に多
く残留しやすく、得られるエピタキシャルウェーハ（以
下、単にウェーハともいう）に反り等をもたらしやす
い。この場合、上記のような応力緩和層を設けておく
と、該ウェーハの反りや、エピタキシャル層への欠陥発
生などを効果的に抑制できる。
力は、特に、室温よりも高温に設定された成長温度にて
素子層をエピタキシャル成長させた後、冷却する際に多
く残留しやすく、得られるエピタキシャルウェーハ（以
下、単にウェーハともいう）に反り等をもたらしやす
い。この場合、上記のような応力緩和層を設けておく
と、該ウェーハの反りや、エピタキシャル層への欠陥発
生などを効果的に抑制できる。
【００１０】ウェーハの反りによる変位は、ウェーハ
（単結晶基板）の直径が大きくなったとき、その外縁部
において特に著しくなる。例えばバッファ層と素子層と
を、直径４インチ以上の単結晶基板上にヘテロエピタキ
シャル成長する場合には、著しい反り変位のために、前
記したような素子化の際の加工精度低下や、素子層への
転位導入による品質あるいは歩留まりの低下が避けがた
い。しかしながら、本発明の構成によれば、応力緩和層
のいわば自らを犠牲にした応力緩和効果により、このよ
うな大直径の単結晶基板を用いる場合でも、得られるウ
ェーハの反りや素子層への転位導入といった不具合の発
生を効果的に防止ないし抑制することができる。
（単結晶基板）の直径が大きくなったとき、その外縁部
において特に著しくなる。例えばバッファ層と素子層と
を、直径４インチ以上の単結晶基板上にヘテロエピタキ
シャル成長する場合には、著しい反り変位のために、前
記したような素子化の際の加工精度低下や、素子層への
転位導入による品質あるいは歩留まりの低下が避けがた
い。しかしながら、本発明の構成によれば、応力緩和層
のいわば自らを犠牲にした応力緩和効果により、このよ
うな大直径の単結晶基板を用いる場合でも、得られるウ
ェーハの反りや素子層への転位導入といった不具合の発
生を効果的に防止ないし抑制することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図面により説明する。図５は、本発明の半導体多層構
造を用いた半導体素子の一例であるＭＥＳＦＥＴの構造
を模式的に示すものである。該ＭＥＳＦＥＴ１００は、
ＳｉＣあるいはサファイアからなる単結晶基板１０１上
に、バッファ層１０２を介して素子層１０３をヘテロエ
ピタキシャル成長法により形成したものである。素子層
１０３はＧａＮにて構成されており、具体的にはバッフ
ァ層１０２に近い側からノンドープＧａＮ層（以下、ノ
ンドープであることを「ｉ−」にて表す）１０４とｎ型
ＧａＮ層１０５とがこの順序にて積層されたものである
（従って、本実施形態のＭＥＳＦＥＴ１００は、例えば
Ｓｉをドープしたｎチャネル型であるが、例えばＭｇを
ドープしたｐチャネル型の場合は、ｎ型ＧａＮ層１０５
の代わりにｐ型ＧａＮ層を用いればよい）。そして、ｎ
型ＧａＮ層１０５上には、ドレイン電極１０６、ソース
電極１０７及びゲート電極１０８が形成されている。ド
レイン電極１０６とソース電極１０７とはｎ型ＧａＮ層
１０５との間でオーミック接合を形成する金属（例えば
Ｔｉ／Ａｌ）により、ゲート電極１０８はｎ型ＧａＮ層
１０５との間でショットキー（Schottky）接合を形成す
る金属（例えばＰｄ／Ａｕ）により、それぞれ構成され
ている。該ＭＥＳＦＥＴ１００の動作原理自体は周知で
あるので、詳細な説明は省略する。
の図面により説明する。図５は、本発明の半導体多層構
造を用いた半導体素子の一例であるＭＥＳＦＥＴの構造
を模式的に示すものである。該ＭＥＳＦＥＴ１００は、
ＳｉＣあるいはサファイアからなる単結晶基板１０１上
に、バッファ層１０２を介して素子層１０３をヘテロエ
ピタキシャル成長法により形成したものである。素子層
１０３はＧａＮにて構成されており、具体的にはバッフ
ァ層１０２に近い側からノンドープＧａＮ層（以下、ノ
ンドープであることを「ｉ−」にて表す）１０４とｎ型
ＧａＮ層１０５とがこの順序にて積層されたものである
（従って、本実施形態のＭＥＳＦＥＴ１００は、例えば
Ｓｉをドープしたｎチャネル型であるが、例えばＭｇを
ドープしたｐチャネル型の場合は、ｎ型ＧａＮ層１０５
の代わりにｐ型ＧａＮ層を用いればよい）。そして、ｎ
型ＧａＮ層１０５上には、ドレイン電極１０６、ソース
電極１０７及びゲート電極１０８が形成されている。ド
レイン電極１０６とソース電極１０７とはｎ型ＧａＮ層
１０５との間でオーミック接合を形成する金属（例えば
Ｔｉ／Ａｌ）により、ゲート電極１０８はｎ型ＧａＮ層
１０５との間でショットキー（Schottky）接合を形成す
る金属（例えばＰｄ／Ａｕ）により、それぞれ構成され
ている。該ＭＥＳＦＥＴ１００の動作原理自体は周知で
あるので、詳細な説明は省略する。
【００１２】また、図６は、本発明の半導体多層構造の
適用対象となるＨＥＭＴの構造を模式的に示すものであ
る。該ＨＥＭＴ１５０は、バッファ層１０２上に形成さ
れる素子層１０３の構造が図５のＭＥＳＦＥＴ１００と
相違する。素子層１０３は、バッファ層１０２に近い側
から能動層として機能するｉ−ＧａＮ層１０４、電子供
給層として機能するｎ型ＡｌＧａＮ層１１０、電極との
コンタクト層として機能するｎ型ＧａＮ層１１１とがこ
の順序にて積層されたものである（従って、本実施形態
のＨＥＭＴ１５０はｎチャネル型であるが、ｐチャネル
型の場合は、ｎ型ＡｌＧａＮ層１１０及びｎ型ＧａＮ層
１１１を、それぞれｐ型のものに置き換えればよい）。
そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０
６、ソース電極１０７が形成され、ｎ型ＧａＮ層１０５
の非形成領域に露出するｎ型ＡｌＧａＮ層１１０にゲー
ト電極１０８が形成されている。各電極の材質は図５の
ＭＥＳＦＥＴ１００と同じである。該ＨＥＭＴ１５０の
動作原理自体は周知であるので、詳細な説明は省略す
る。
適用対象となるＨＥＭＴの構造を模式的に示すものであ
る。該ＨＥＭＴ１５０は、バッファ層１０２上に形成さ
れる素子層１０３の構造が図５のＭＥＳＦＥＴ１００と
相違する。素子層１０３は、バッファ層１０２に近い側
から能動層として機能するｉ−ＧａＮ層１０４、電子供
給層として機能するｎ型ＡｌＧａＮ層１１０、電極との
コンタクト層として機能するｎ型ＧａＮ層１１１とがこ
の順序にて積層されたものである（従って、本実施形態
のＨＥＭＴ１５０はｎチャネル型であるが、ｐチャネル
型の場合は、ｎ型ＡｌＧａＮ層１１０及びｎ型ＧａＮ層
１１１を、それぞれｐ型のものに置き換えればよい）。
そして、ｎ型ＧａＮ層１０５上には、ドレイン電極１０
６、ソース電極１０７が形成され、ｎ型ＧａＮ層１０５
の非形成領域に露出するｎ型ＡｌＧａＮ層１１０にゲー
ト電極１０８が形成されている。各電極の材質は図５の
ＭＥＳＦＥＴ１００と同じである。該ＨＥＭＴ１５０の
動作原理自体は周知であるので、詳細な説明は省略す
る。
【００１３】上記の素子１００，１５０は、いずれも単
結晶基板１の上にバッファ層１０２を介して周知の気相
成長法、例えばＭＯＶＰＥ（Metalorganic Vapor Phase
Epitaxy: 有機金属気相エピタキシャル成長）法を用い
て、ヘテロエピタキシャル成長させることにより得られ
るエピタキシャルウェーハから製造されるものであり、
そのエピタキシャルウェーハは、素子層部分を除けば同
一の構造を有するものである。以下、図６のＨＥＭＴ１
５０の製造に用いるエピタキシャルウェーハで代表させ
て、さらに詳細に説明を行なう。
結晶基板１の上にバッファ層１０２を介して周知の気相
成長法、例えばＭＯＶＰＥ（Metalorganic Vapor Phase
Epitaxy: 有機金属気相エピタキシャル成長）法を用い
て、ヘテロエピタキシャル成長させることにより得られ
るエピタキシャルウェーハから製造されるものであり、
そのエピタキシャルウェーハは、素子層部分を除けば同
一の構造を有するものである。以下、図６のＨＥＭＴ１
５０の製造に用いるエピタキシャルウェーハで代表させ
て、さらに詳細に説明を行なう。
【００１４】図１に示すエピタキシャルウェーハ５０
は、ＨＥＭＴ１５０と同じ半導体積層構造を有するもの
である。すなわち、サファイアからなる単結晶基板１の
主表面上にバッファ層２を介して化合物半導体からなる
素子層３をヘテロエピタキシャル成長させた構造をな
し、さらに応力緩和層２ｂが、バッファ層２内に設けら
れている点に特徴がある。単結晶基板１の直径は例えば
４インチ（約１００ｍｍ）以上のものである。
は、ＨＥＭＴ１５０と同じ半導体積層構造を有するもの
である。すなわち、サファイアからなる単結晶基板１の
主表面上にバッファ層２を介して化合物半導体からなる
素子層３をヘテロエピタキシャル成長させた構造をな
し、さらに応力緩和層２ｂが、バッファ層２内に設けら
れている点に特徴がある。単結晶基板１の直径は例えば
４インチ（約１００ｍｍ）以上のものである。
【００１５】素子層３は、ＮをＶ族元素として含有する
ＩＩＩ−Ｖ族化合物半導体であり、具体的には既に説明
した通り、ＧａＮ単結晶層４，６あるいはＡｌＧａＮ混
晶層５の積層体として構成される。素子層３の線膨張係
数は５．５９×１０−６／Ｋ程度であり、サファイアか
らなる単結晶基板１の線膨張係数は７．４９×１０− ６
／Ｋであり、およそ３５％程度の開きがある。ＭＯＶＰ
Ｅ法による素子層３の成長温度は１０００〜１１００℃
程度であり、成長後の冷却時には単結晶基板１の方が素
子層３よりも大きく収縮するので、図８に示すように、
単結晶基板１側が凹状となる反りを発生させる応力が生
ずる。
ＩＩＩ−Ｖ族化合物半導体であり、具体的には既に説明
した通り、ＧａＮ単結晶層４，６あるいはＡｌＧａＮ混
晶層５の積層体として構成される。素子層３の線膨張係
数は５．５９×１０−６／Ｋ程度であり、サファイアか
らなる単結晶基板１の線膨張係数は７．４９×１０− ６
／Ｋであり、およそ３５％程度の開きがある。ＭＯＶＰ
Ｅ法による素子層３の成長温度は１０００〜１１００℃
程度であり、成長後の冷却時には単結晶基板１の方が素
子層３よりも大きく収縮するので、図８に示すように、
単結晶基板１側が凹状となる反りを発生させる応力が生
ずる。
【００１６】しかしながら、図１のエピタキシャルウェ
ーハ５０においては、図２に示すようにバッファ層２内
に設けられた応力緩和層２ｂが、この応力を受けて自身
の内部に転位を導入する形で変形し、応力による弾性エ
ネルギーを解放する。その結果、エピタキシャルウェー
ハ５０に反りが発生することが防止ないし抑制される。
ーハ５０においては、図２に示すようにバッファ層２内
に設けられた応力緩和層２ｂが、この応力を受けて自身
の内部に転位を導入する形で変形し、応力による弾性エ
ネルギーを解放する。その結果、エピタキシャルウェー
ハ５０に反りが発生することが防止ないし抑制される。
【００１７】本実施形態では、応力緩和層２ｂは、素子
層３を構成するいずれの層よりもＩｎ含有率の高いＩＩ
Ｉ−Ｖ族化合物半導体にて形成されている（以下、この
ようにＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体層を
「応力緩和高Ｉｎ層」という）。具体的には、ＩｎＮ又
はＩｎＮに、ＧａＮ、ＡｌＮ及びＢＮの１種又は２種以
上を混晶化させた化合物層として構成することができ
る。ＩｎＮは、他のＩＩＩ族元素窒化物よりも格子の滑
り変形を起こしやすく（つまり、パイエルスポテンシャ
ルが小さい）、転位導入が容易であるため、応力緩和層
２ｂの構成材料として好適に採用可能である。
層３を構成するいずれの層よりもＩｎ含有率の高いＩＩ
Ｉ−Ｖ族化合物半導体にて形成されている（以下、この
ようにＩｎ含有率の高いＩＩＩ−Ｖ族化合物半導体層を
「応力緩和高Ｉｎ層」という）。具体的には、ＩｎＮ又
はＩｎＮに、ＧａＮ、ＡｌＮ及びＢＮの１種又は２種以
上を混晶化させた化合物層として構成することができ
る。ＩｎＮは、他のＩＩＩ族元素窒化物よりも格子の滑
り変形を起こしやすく（つまり、パイエルスポテンシャ
ルが小さい）、転位導入が容易であるため、応力緩和層
２ｂの構成材料として好適に採用可能である。
【００１８】また、応力緩和層２ｂ（応力緩和高Ｉｎ
層）をＩｎｘＧａ１−ｘＮにて構成する場合、良好な結
晶を得るためには、その成長温度は例えば６００〜９０
０℃とすることが望ましく、成長時に使用するキャリア
ガスはＮ２を用いることが望ましい。なお、成長温度
は、Ｉｎ混晶比ｘが大きいほど低くすることが望まし
い。該Ｉｎ混晶比ｘは、０．１〜０．５とするのがよ
い。ｘが０．１未満であると転位導入による応力緩和効
果が生じにくくなり、０．５を超えると、層が過度に柔
らかくなる結果、導入される転位が過剰となり、剥離等
の問題を生じやすくなる。また、形成厚さは、例えば１
ｎｍ以上３００ｎｍ以下に調整されていることが望まし
い。該厚さが１ｎｍ未満では、応力緩和層２ｂとしての
機能確保が困難となり、３００ｎｍを超えると、Ｉｎ含
有率の高い応力緩和層２ｂを含むバッファ層２を、Ｇａ
Ｎを主体とする素子層３と格子整合させることが困難と
なる。
層）をＩｎｘＧａ１−ｘＮにて構成する場合、良好な結
晶を得るためには、その成長温度は例えば６００〜９０
０℃とすることが望ましく、成長時に使用するキャリア
ガスはＮ２を用いることが望ましい。なお、成長温度
は、Ｉｎ混晶比ｘが大きいほど低くすることが望まし
い。該Ｉｎ混晶比ｘは、０．１〜０．５とするのがよ
い。ｘが０．１未満であると転位導入による応力緩和効
果が生じにくくなり、０．５を超えると、層が過度に柔
らかくなる結果、導入される転位が過剰となり、剥離等
の問題を生じやすくなる。また、形成厚さは、例えば１
ｎｍ以上３００ｎｍ以下に調整されていることが望まし
い。該厚さが１ｎｍ未満では、応力緩和層２ｂとしての
機能確保が困難となり、３００ｎｍを超えると、Ｉｎ含
有率の高い応力緩和層２ｂを含むバッファ層２を、Ｇａ
Ｎを主体とする素子層３と格子整合させることが困難と
なる。
【００１９】なお、応力緩和層２ｂの形成厚さは、成長
温度において転位が導入される臨界膜厚より小さくする
必要があり、その臨界膜厚はＩｎ混晶比ｘに応じて異な
る値となる。具体的には、Ｉｎ混晶比ｘが大きくなるほ
ど成長温度において隣接する層との格子不整合が大きく
なり、臨界膜厚は小さくなる。上記望ましいＩｎ混晶比
ｘの下限及び上限に対応した形成厚さの上限値は、例え
ばｘ＝０．１にて３００ｎｍであり、ｘ＝０．５にて２
ｎｍである。この数値の間において、応力緩和層２ｂは
組成及び形成厚さを自由に設計できる。
温度において転位が導入される臨界膜厚より小さくする
必要があり、その臨界膜厚はＩｎ混晶比ｘに応じて異な
る値となる。具体的には、Ｉｎ混晶比ｘが大きくなるほ
ど成長温度において隣接する層との格子不整合が大きく
なり、臨界膜厚は小さくなる。上記望ましいＩｎ混晶比
ｘの下限及び上限に対応した形成厚さの上限値は、例え
ばｘ＝０．１にて３００ｎｍであり、ｘ＝０．５にて２
ｎｍである。この数値の間において、応力緩和層２ｂは
組成及び形成厚さを自由に設計できる。
【００２０】一例をあげれば、応力緩和層２ｂをＩｎ
０．１５Ｇａ０．８５Ｎにて構成する場合、成長温度を
７００℃とし、形成厚さを１０ｎｍとする。これによ
り、降温時に応力緩和層２ｂに応力緩和に必要十分な量
の転位を導入することができる。
０．１５Ｇａ０．８５Ｎにて構成する場合、成長温度を
７００℃とし、形成厚さを１０ｎｍとする。これによ
り、降温時に応力緩和層２ｂに応力緩和に必要十分な量
の転位を導入することができる。
【００２１】次に、応力緩和層２ｂは、応力緩和機能を
優先させるための組成が採用される（例えばＩｎＮ混晶
比が高められた応力緩和高Ｉｎ層とされている）ため、
基板１あるいは素子層３との格子整合という観点では不
利な側面も有している。そこで、バッファ層２には、応
力緩和層２ｂと素子層３との格子整合性を高めるため、
また、転位が導入された応力緩和層２ｂの上に直接、素
子層３を形成させる場合の素子層３への悪影響を排除す
るために、両者を接続する素子層側接続層２ｃを形成す
ることができる。また、応力緩和層２ｂと単結晶基板１
との間にも、両者の格子整合性を高めるための基板側接
続層２ａを形成することができる。素子層側接続層２ｃ
は、例えば応力緩和層２ｂ（応力緩和高Ｉｎ層）と素子
層３（の素子層側接続層２ｃと接する部分）との中間の
格子定数を有する化合物半導体層である。上記実施形態
では、具体的な組合せとして、素子層３の素子層側接続
層２ｃと接する部分がＧａＮ層（ｉ−ＧａＮ層）４とさ
れ、他方、該素子層側接続層２ｃは応力緩和層２ｂより
Ｉｎ含有率の低い低Ｉｎ層（ＩｎＧａＮ層）とされ、格
子整合の改善が図られている。また、基板側接続層２ａ
も同様の考えからＡｌＧａＮ層としている。
優先させるための組成が採用される（例えばＩｎＮ混晶
比が高められた応力緩和高Ｉｎ層とされている）ため、
基板１あるいは素子層３との格子整合という観点では不
利な側面も有している。そこで、バッファ層２には、応
力緩和層２ｂと素子層３との格子整合性を高めるため、
また、転位が導入された応力緩和層２ｂの上に直接、素
子層３を形成させる場合の素子層３への悪影響を排除す
るために、両者を接続する素子層側接続層２ｃを形成す
ることができる。また、応力緩和層２ｂと単結晶基板１
との間にも、両者の格子整合性を高めるための基板側接
続層２ａを形成することができる。素子層側接続層２ｃ
は、例えば応力緩和層２ｂ（応力緩和高Ｉｎ層）と素子
層３（の素子層側接続層２ｃと接する部分）との中間の
格子定数を有する化合物半導体層である。上記実施形態
では、具体的な組合せとして、素子層３の素子層側接続
層２ｃと接する部分がＧａＮ層（ｉ−ＧａＮ層）４とさ
れ、他方、該素子層側接続層２ｃは応力緩和層２ｂより
Ｉｎ含有率の低い低Ｉｎ層（ＩｎＧａＮ層）とされ、格
子整合の改善が図られている。また、基板側接続層２ａ
も同様の考えからＡｌＧａＮ層としている。
【００２２】素子層側接続層２ｃをＩｎｘＧａ１−ｘＮ
にて構成する場合、成長温度を例えば６００〜９００℃
とし、成長時に使用するキャリアガスはＮ２を用いるこ
とが好ましい。また、低Ｉｎ層とは、ＩｎｘＧａ１−ｘ
Ｎにおいてｘが０．１未満の層のことをいう。ｘが０．
１以上になると素子層側接続層２ｃそのものに転位導入
されやすくなり、十分な整合性改善効果が得られなくな
るので、Ｉｎ混晶比ｘは、０．０１より大きく０．１未
満とし、成長温度からの降温時に転位導入されない臨界
膜厚以下とする。例えば、混晶比ｘの値が０．１近傍で
は最適膜厚は１０〜３００ｎｍであり、ｘが小さくなる
程、最適膜厚の上限値を大きくできる。例えばｘが０．
０１のとき、最適膜厚は１〜１０００ｎｍである。
にて構成する場合、成長温度を例えば６００〜９００℃
とし、成長時に使用するキャリアガスはＮ２を用いるこ
とが好ましい。また、低Ｉｎ層とは、ＩｎｘＧａ１−ｘ
Ｎにおいてｘが０．１未満の層のことをいう。ｘが０．
１以上になると素子層側接続層２ｃそのものに転位導入
されやすくなり、十分な整合性改善効果が得られなくな
るので、Ｉｎ混晶比ｘは、０．０１より大きく０．１未
満とし、成長温度からの降温時に転位導入されない臨界
膜厚以下とする。例えば、混晶比ｘの値が０．１近傍で
は最適膜厚は１０〜３００ｎｍであり、ｘが小さくなる
程、最適膜厚の上限値を大きくできる。例えばｘが０．
０１のとき、最適膜厚は１〜１０００ｎｍである。
【００２３】一方、基板側接続層２ａをＡｌｙＧａ
１−ｙＮにて構成する場合、良好な結晶を得るために
は、その成長温度は例えば１０００〜１１００℃とする
ことが望ましく、成長時に使用するキャリアガスはＨ２
を用いることが望ましい。また、Ａｌ混晶比ｙは、０よ
り大きく０．３以下とするのがよい。ｙが該範囲外にな
ると十分な整合性改善効果が得られなくなる。
１−ｙＮにて構成する場合、良好な結晶を得るために
は、その成長温度は例えば１０００〜１１００℃とする
ことが望ましく、成長時に使用するキャリアガスはＨ２
を用いることが望ましい。また、Ａｌ混晶比ｙは、０よ
り大きく０．３以下とするのがよい。ｙが該範囲外にな
ると十分な整合性改善効果が得られなくなる。
【００２４】応力緩和層２ｂは、上記実施形態では素子
層３を構成するいずれの層よりもＩｎ含有率の高いＩＩ
Ｉ−Ｖ族化合物半導体からなる単一層にて構成されてい
たが、これを含む複数層にて形成してもよく、例えば、
前記の応力緩和高Ｉｎ層を複数含む層として形成するこ
とができる。このようにすると、応力緩和高Ｉｎ層が複
数存在する結果、転位導入による応力緩和をよりスムー
ズに進行させることができ、また、転位が複数層に分散
導入されることで、均一な応力緩和が可能となる。
層３を構成するいずれの層よりもＩｎ含有率の高いＩＩ
Ｉ−Ｖ族化合物半導体からなる単一層にて構成されてい
たが、これを含む複数層にて形成してもよく、例えば、
前記の応力緩和高Ｉｎ層を複数含む層として形成するこ
とができる。このようにすると、応力緩和高Ｉｎ層が複
数存在する結果、転位導入による応力緩和をよりスムー
ズに進行させることができ、また、転位が複数層に分散
導入されることで、均一な応力緩和が可能となる。
【００２５】この場合、図７に示す応力緩和層５２ｂの
ように、複数の応力緩和高Ｉｎ層５２ｂ−１間に介在さ
せる層５２ｂ−２を、応力緩和高Ｉｎ層５２ｂ−１との
格子定数差の大きな層、例えばＡｌＧａＮ層とすること
が好ましい。このように応力緩和高Ｉｎ層５２ｂ−１に
隣接して、一定の格子定数差を有した化合物半導体層
（以下、不整合層という）５２ｂ−２を形成すること
で、各応力緩和高Ｉｎ層５２ｂ−１には、整合歪による
潜在した応力が蓄積した（プレストレス）状態が形成さ
れ、成長温度からの降温時において、応力緩和高Ｉｎ層
５２ｂ−１に転位（ミスフィット転位）が導入されやす
くなり、応力緩和効果を高めることができる。
ように、複数の応力緩和高Ｉｎ層５２ｂ−１間に介在さ
せる層５２ｂ−２を、応力緩和高Ｉｎ層５２ｂ−１との
格子定数差の大きな層、例えばＡｌＧａＮ層とすること
が好ましい。このように応力緩和高Ｉｎ層５２ｂ−１に
隣接して、一定の格子定数差を有した化合物半導体層
（以下、不整合層という）５２ｂ−２を形成すること
で、各応力緩和高Ｉｎ層５２ｂ−１には、整合歪による
潜在した応力が蓄積した（プレストレス）状態が形成さ
れ、成長温度からの降温時において、応力緩和高Ｉｎ層
５２ｂ−１に転位（ミスフィット転位）が導入されやす
くなり、応力緩和効果を高めることができる。
【００２６】なお、素子層３と隣接する素子層側接続層
２ｃは、素子層３と応力緩和高Ｉｎ層５２ｂ−１との中
間の格子定数を有する化合物半導体層、例えば、応力緩
和高Ｉｎ層５２ｂ−１よりもＩｎ組成比を小さくした低
ＩｎＧａＮ層とすることができる。その結果、応力緩和
高Ｉｎ層５２ｂ−１と素子層３との格子整合性を高める
効果が向上する。また、同様に基板側接続層２ａを基板
１と応力緩和層５２ｂ−１との中間の格子定数を有する
化合物半導体層（例えば、ＡｌＧａＮ層）とすることが
できる。
２ｃは、素子層３と応力緩和高Ｉｎ層５２ｂ−１との中
間の格子定数を有する化合物半導体層、例えば、応力緩
和高Ｉｎ層５２ｂ−１よりもＩｎ組成比を小さくした低
ＩｎＧａＮ層とすることができる。その結果、応力緩和
高Ｉｎ層５２ｂ−１と素子層３との格子整合性を高める
効果が向上する。また、同様に基板側接続層２ａを基板
１と応力緩和層５２ｂ−１との中間の格子定数を有する
化合物半導体層（例えば、ＡｌＧａＮ層）とすることが
できる。
【００２７】応力緩和高Ｉｎ層５２ｂ−１のＩｎ混晶比
ｘ及び形成厚さの望ましい範囲は、単一の応力緩和高Ｉ
ｎ層にて構成した図２の応力緩和層２ｂの場合と同様で
ある。他方、不整合層５２ｂ−２を、ＡｌｙＧａ１−ｙ
Ｎにて構成する場合、良好な結晶を得るためには、Ａｌ
混晶比ｙを０．３以下（０を含む）とし、成長温度を１
０００〜１１００℃とし、さらに成長時に使用するキャ
リアガスとしてＨ２を用いることが望ましい。また、形
成厚さは、例えば１ｎｍ以上３００ｎｍに調整されてい
ることが望ましい。該厚さが１ｎｍ未満では、不整合層
５２ｂ−２としての機能確保が困難となり、応力緩和高
Ｉｎ層５２ｂ−１に対するプレストレス状態形成効果が
不十分となる。他方、厚さが３００ｎｍを超えると、応
力緩和高Ｉｎ層５２ｂ−１に加わる格子不整合による歪
応力が過剰となり、成長温度で転位が導入されてしま
い、プレストレス状態形成効果が不十分となる。
ｘ及び形成厚さの望ましい範囲は、単一の応力緩和高Ｉ
ｎ層にて構成した図２の応力緩和層２ｂの場合と同様で
ある。他方、不整合層５２ｂ−２を、ＡｌｙＧａ１−ｙ
Ｎにて構成する場合、良好な結晶を得るためには、Ａｌ
混晶比ｙを０．３以下（０を含む）とし、成長温度を１
０００〜１１００℃とし、さらに成長時に使用するキャ
リアガスとしてＨ２を用いることが望ましい。また、形
成厚さは、例えば１ｎｍ以上３００ｎｍに調整されてい
ることが望ましい。該厚さが１ｎｍ未満では、不整合層
５２ｂ−２としての機能確保が困難となり、応力緩和高
Ｉｎ層５２ｂ−１に対するプレストレス状態形成効果が
不十分となる。他方、厚さが３００ｎｍを超えると、応
力緩和高Ｉｎ層５２ｂ−１に加わる格子不整合による歪
応力が過剰となり、成長温度で転位が導入されてしま
い、プレストレス状態形成効果が不十分となる。
【００２８】なお、望ましいＡｌ混晶比ｙの下限及び上
限に対応した形成厚さの上限値は、例えばｙ＝０．０１
にて３００ｎｍであり、ｙ＝０．３にて２ｎｍである。
この数値の間において、不整合層５２ｂ−２は組成及び
形成厚さを自由に設計できる。
限に対応した形成厚さの上限値は、例えばｙ＝０．０１
にて３００ｎｍであり、ｙ＝０．３にて２ｎｍである。
この数値の間において、不整合層５２ｂ−２は組成及び
形成厚さを自由に設計できる。
【００２９】一例をあげれば、図７において、各応力緩
和高Ｉｎ層５２ｂ−１をＩｎ０．２Ｇａ０．８Ｎにて構
成し、成長温度を７００℃とし、形成厚さを７ｎｍとす
る。また、不整合層５２ｂ−２をＡｌ０．１Ｇａ０．９
Ｎにて構成し、成長温度は１０５０℃、形成厚さを５０
オングストロームとする。この実施形態では、全ての応
力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ−２を、
それぞれ同一組成及び同一厚さにて形成することによ
り、一定の厚さ及び組成の組合せの応力緩和高Ｉｎ層５
２ｂ−１／不整合層５２ｂ−２の対からなる周期構造を
複数周期（例えば５周期）形成したものとしている。た
だし、応力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ
−２は、厚さ及び組成を一定としない、非周期的な構造
に組み込むことも可能である。
和高Ｉｎ層５２ｂ−１をＩｎ０．２Ｇａ０．８Ｎにて構
成し、成長温度を７００℃とし、形成厚さを７ｎｍとす
る。また、不整合層５２ｂ−２をＡｌ０．１Ｇａ０．９
Ｎにて構成し、成長温度は１０５０℃、形成厚さを５０
オングストロームとする。この実施形態では、全ての応
力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ−２を、
それぞれ同一組成及び同一厚さにて形成することによ
り、一定の厚さ及び組成の組合せの応力緩和高Ｉｎ層５
２ｂ−１／不整合層５２ｂ−２の対からなる周期構造を
複数周期（例えば５周期）形成したものとしている。た
だし、応力緩和高Ｉｎ層５２ｂ−１及び不整合層５２ｂ
−２は、厚さ及び組成を一定としない、非周期的な構造
に組み込むことも可能である。
【００３０】なお、ＩｎＧａＮ層を緩和層として用いる
思想自体は、特開平１１−４０８４７号、あるいは特開
平１１−１４５５１４号公報に開示されている通り周知
である。しかしながら、緩和層に対し成長後の降温時に
転位が導入されるためには、すでに説明した通り層組成
（Ｉｎ混晶比ｘ）に応じた形成厚さの調整が重要であ
る。そして、上記公報には転位導入に基づく応力緩和の
思想についてはもとより、それを実現するための組成あ
るいは形成厚さの選択に関し、何ら具体的な開示はなさ
れていない。例えば形成厚さが過剰となった場合には、
ＩｎＧａＮを使用しているといえども、単に格子軟化に
よる弾性変形量の増加がもたらされるのみであり、結果
的に弾性エネルギーは分布が変わるのみで結晶内に残留
するから、基板反り等の解消を必ずしも十分に図ること
ができない。
思想自体は、特開平１１−４０８４７号、あるいは特開
平１１−１４５５１４号公報に開示されている通り周知
である。しかしながら、緩和層に対し成長後の降温時に
転位が導入されるためには、すでに説明した通り層組成
（Ｉｎ混晶比ｘ）に応じた形成厚さの調整が重要であ
る。そして、上記公報には転位導入に基づく応力緩和の
思想についてはもとより、それを実現するための組成あ
るいは形成厚さの選択に関し、何ら具体的な開示はなさ
れていない。例えば形成厚さが過剰となった場合には、
ＩｎＧａＮを使用しているといえども、単に格子軟化に
よる弾性変形量の増加がもたらされるのみであり、結果
的に弾性エネルギーは分布が変わるのみで結晶内に残留
するから、基板反り等の解消を必ずしも十分に図ること
ができない。
【００３１】他方、本発明における応力緩和高Ｉｎ層
（２ｂあるいは５２ｂ−１）は、層成長後の降温時に層
内に転位が積極導入されることにより歪吸収して応力緩
和の機能を果たすものであって、格子軟化による弾性変
形量の増加によってのみ歪吸収するものではない。具体
的には、転位の導入は熱力学的には不可逆過程であるか
ら、弾性変形による応力緩和と異なり、緩和された応力
の歪エネルギーは結晶内に残留せず、外部に解放され
る。従って、基板反り等の不具合をより確実に解消する
ことができるのである。
（２ｂあるいは５２ｂ−１）は、層成長後の降温時に層
内に転位が積極導入されることにより歪吸収して応力緩
和の機能を果たすものであって、格子軟化による弾性変
形量の増加によってのみ歪吸収するものではない。具体
的には、転位の導入は熱力学的には不可逆過程であるか
ら、弾性変形による応力緩和と異なり、緩和された応力
の歪エネルギーは結晶内に残留せず、外部に解放され
る。従って、基板反り等の不具合をより確実に解消する
ことができるのである。
【００３２】図３は、図１のエピタキシャルウェーハの
別の実施形態の例を示すものである。該エピタキシャル
ウェーハ５０は、単結晶基板１としてＳｉＣ基板が使用
されていること以外は、図１と同じ構成である。ＳｉＣ
基板１の線膨張係数は４．１９×１０−６／Ｋであり、
素子層３の線膨張係数よりも約２５％小さい。従って、
成長後の冷却時には素子層３の方が単結晶基板１よりも
大きく収縮するので、図８とは逆、つまり、単結晶基板
１側が凸状となる形態の反りを発生させる応力が生ず
る。この場合でも応力緩和層２ｂは、図１のエピタキシ
ャルウェーハ５０と同様に作用し、反り発生抑制効果を
もたらす。また、素子層側接続層２ｃは図１と同様にＩ
ｎＧａＮ（ｉ−ＩｎＧａＮ）層とされている。他方、基
板側接続層２ａはＡｌＮ（ｉ−ＡｌＮ）層とされてい
る。
別の実施形態の例を示すものである。該エピタキシャル
ウェーハ５０は、単結晶基板１としてＳｉＣ基板が使用
されていること以外は、図１と同じ構成である。ＳｉＣ
基板１の線膨張係数は４．１９×１０−６／Ｋであり、
素子層３の線膨張係数よりも約２５％小さい。従って、
成長後の冷却時には素子層３の方が単結晶基板１よりも
大きく収縮するので、図８とは逆、つまり、単結晶基板
１側が凸状となる形態の反りを発生させる応力が生ず
る。この場合でも応力緩和層２ｂは、図１のエピタキシ
ャルウェーハ５０と同様に作用し、反り発生抑制効果を
もたらす。また、素子層側接続層２ｃは図１と同様にＩ
ｎＧａＮ（ｉ−ＩｎＧａＮ）層とされている。他方、基
板側接続層２ａはＡｌＮ（ｉ−ＡｌＮ）層とされてい
る。
【００３３】また、図４のエピタキシャルウェーハ５０
においては、単結晶基板１の主表面上に成長阻止層２ｄ
が分散形成され、応力緩和層２ｂは、該成長阻止層２ｄ
以外の残余の領域にて、単結晶基板１の主表面上に選択
成長されたものとされている。このとき、応力緩和層２
ｂは、成長阻止層２ｄと同一厚さにて形成してもよい
し、成長阻止層２ｄを埋めるように、これよりも厚く形
成することもできる。該構造の応力緩和層２ｂは、成長
阻止層２ｄとの界面部分が転位導入の起点となりやす
く、ひいては応力緩和のための変形を起こしやすい。図
４の実施形態では、単結晶基板１がＳｉＣ基板とされ、
成長阻止層２ｄはＳｉＯ２層とされている。このような
成長阻止層２ｄは、ＣＶＤ法等により積層させた後、そ
の酸化膜をエッチングにより部分的に除去することで簡
単に形成できる。また、このような成長阻止層２ｄを単
結晶基板１上にバッファ層をある程度成長させた後で形
成することで、応力緩和がより助長されるので、より好
ましい。また、応力緩和層２ｂは、本実施形態ではＩｎ
ＧａＮ層とされているが、選択成長による界面増大によ
り転位導入が助長させれるため、ＩｎＧａＮ層以外の化
合物半導体を用いても応力緩和効果が得られる場合があ
る。例えば、素子層側接続層２ｃと一体のｉ−ＡｌＮ層
として形成すれば、製造が一層容易となる。
においては、単結晶基板１の主表面上に成長阻止層２ｄ
が分散形成され、応力緩和層２ｂは、該成長阻止層２ｄ
以外の残余の領域にて、単結晶基板１の主表面上に選択
成長されたものとされている。このとき、応力緩和層２
ｂは、成長阻止層２ｄと同一厚さにて形成してもよい
し、成長阻止層２ｄを埋めるように、これよりも厚く形
成することもできる。該構造の応力緩和層２ｂは、成長
阻止層２ｄとの界面部分が転位導入の起点となりやす
く、ひいては応力緩和のための変形を起こしやすい。図
４の実施形態では、単結晶基板１がＳｉＣ基板とされ、
成長阻止層２ｄはＳｉＯ２層とされている。このような
成長阻止層２ｄは、ＣＶＤ法等により積層させた後、そ
の酸化膜をエッチングにより部分的に除去することで簡
単に形成できる。また、このような成長阻止層２ｄを単
結晶基板１上にバッファ層をある程度成長させた後で形
成することで、応力緩和がより助長されるので、より好
ましい。また、応力緩和層２ｂは、本実施形態ではＩｎ
ＧａＮ層とされているが、選択成長による界面増大によ
り転位導入が助長させれるため、ＩｎＧａＮ層以外の化
合物半導体を用いても応力緩和効果が得られる場合があ
る。例えば、素子層側接続層２ｃと一体のｉ−ＡｌＮ層
として形成すれば、製造が一層容易となる。
【００３４】
【発明の効果】本発明が示すように、単結晶基板の主表
面上にバッファ層を介して化合物半導体からなる素子層
をヘテロエピタキシャル成長させた半導体多層構造にお
いて、単結晶基板と素子層との線膨張係数差に起因して
生ずる応力を自身の転位導入変形に基づいて緩和する応
力緩和層を、バッファ層内に設けることで、単結晶基板
とその上に成長する化合物層との間の線膨張係数の差が
大きい場合でも、熱履歴が加わったときに残留しようと
する応力の弾性エネルギーが、応力緩和層内部への転位
導入により解放されるので、残留応力レベルを軽減する
ことができ、得られるエピタキシャルウェーハの反り
や、エピタキシャル層への欠陥発生などを効果的に抑制
できる半導体多層構造を提供することが可能となる。
面上にバッファ層を介して化合物半導体からなる素子層
をヘテロエピタキシャル成長させた半導体多層構造にお
いて、単結晶基板と素子層との線膨張係数差に起因して
生ずる応力を自身の転位導入変形に基づいて緩和する応
力緩和層を、バッファ層内に設けることで、単結晶基板
とその上に成長する化合物層との間の線膨張係数の差が
大きい場合でも、熱履歴が加わったときに残留しようと
する応力の弾性エネルギーが、応力緩和層内部への転位
導入により解放されるので、残留応力レベルを軽減する
ことができ、得られるエピタキシャルウェーハの反り
や、エピタキシャル層への欠陥発生などを効果的に抑制
できる半導体多層構造を提供することが可能となる。
【図１】本発明の半導体積層構造を有するエピタキシャ
ルウェーハの一実施形態を示す模式図。
ルウェーハの一実施形態を示す模式図。
【図２】その応力緩和層の作用説明図。
【図３】本発明の半導体積層構造を有するエピタキシャ
ルウェーハの、別の実施形態を示す模式図。
ルウェーハの、別の実施形態を示す模式図。
【図４】本発明の半導体積層構造を有するエピタキシャ
ルウェーハの、さらに別の実施形態を示す模式図。
ルウェーハの、さらに別の実施形態を示す模式図。
【図５】本発明の半導体積層構造を用いたＭＥＳＦＥＴ
の一実施形態を示す模式図。
の一実施形態を示す模式図。
【図６】同じくＨＥＭＴの一実施形態を示す模式図。
【図７】応力緩和層の変形例を示す模式図。
【図８】従来の半導体積層構造の問題点を説明する図。
１ 単結晶基板
２ バッファ層
２ａ 基板側接続層
２ｂ，５２ｂ 応力緩和層
２ｃ 素子層側接続層
３ 素子層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/812 Ｈ０１Ｌ 29/80 Ｈ ５Ｆ１０２
33/00 Ｂ
Ｈ０１Ｓ 5/323 ６１０
Ｆターム(参考） 4K030 AA11 BA38 BB12 CA05 FA10
LA14
5F041 AA40 CA34 CA40 CA64
5F045 AA04 AB09 AB14 AC12 AD10
AD11 AD13 AD14 AD15 AF02
AF09 BB13 CA06 CA07 CA10
CA12 CB01 CB02 DA53 DA63
5F052 JA01 KA01 KA05
5F073 CA03 CB04 CB05 CB06 DA04
5F102 GB01 GC01 GD01 GJ02 GJ10
GK04 GK08 GK09 GL04 GM04
GM07 GM08 GN04 GQ01 GR04
HC01
Claims (13)
- 【請求項１】 単結晶基板の主表面上にバッファ層を介
して化合物半導体からなる素子層をヘテロエピタキシャ
ル成長させた構造をなし、前記単結晶基板と前記素子層
との線膨張係数差に起因して生ずる応力を自身の転位導
入変形に基づいて緩和する応力緩和層が、前記バッファ
層内に設けられていることを特徴とする半導体多層構
造。 - 【請求項２】 前記応力緩和層は、室温よりも高温に設
定された成長温度にて前記素子層をエピタキシャル成長
させた後、冷却する際に生ずる応力を緩和するものであ
ることを特徴とする請求項１記載の半導体多層構造。 - 【請求項３】 前記バッファ層と前記素子層とは、直径
４インチ以上の単結晶基板上にヘテロエピタキシャル成
長されたものである請求項１又は２に記載の半導体多層
構造。 - 【請求項４】 前記バッファ層は、前記応力緩和層と前
記素子層とを接続する素子層側接続層を有する請求項１
ないし３のいずれか１項に記載の半導体多層構造。 - 【請求項５】 前記バッファ層は、前記応力緩和層と前
記単結晶基板とを接続する基板側接続層を有することを
特徴とする請求項１ないし４のいずれか１項に記載の半
導体多層構造。 - 【請求項６】 前記単結晶基板の主表面上又はバッファ
層の一部を形成させた後に成長阻止層が分散形成され、
前記応力緩和層は、該成長阻止層以外の残余の領域に
て、前記単結晶基板の主表面上又はバッファ層の一部を
形成させた後に選択成長されたものであることを特徴と
する請求項１ないし５のいずれか１項に記載の半導体多
層構造。 - 【請求項７】 前記素子層は、ＮをＶ族元素として含有
するＩＩＩ−Ｖ族化合物半導体からなるものであること
を特徴とする請求項１ないし６のいずれか１項に記載の
半導体多層構造。 - 【請求項８】 前記単結晶基板はサファイア及びＳｉＣ
のいずれかよりなることを特徴とする請求項７記載の半
導体多層構造。 - 【請求項９】 前記応力緩和層は、前記素子層を構成す
るいずれの層よりもＩｎ含有率の高いＩＩＩ−Ｖ族化合
物半導体からなる単一層又はこれを含む複数層にて形成
されることを特徴とする請求項７又は８に記載の半導体
多層構造。 - 【請求項１０】 前記バッファ層は、前記応力緩和層と
前記素子層とを接続する素子層側接続層を有してなり、
前記素子層の該素子層側接続層と接する部分がＧａＮ層
とされ、他方、前記素子層側接続層が前記応力緩和層よ
りもＩｎ含有率の低い層とされたことを特徴とする請求
項９記載の半導体多層構造。 - 【請求項１１】 前記単結晶基板がサファイア基板であ
り、前記基板側接続層はＧａＮ層であることを特徴とす
る請求項９又は１０に記載の半導体多層構造。 - 【請求項１２】 前記単結晶基板がＳｉＣ基板であり、
前記基板側接続層はＡｌＮ層であることを特徴とする請
求項９又は１０に記載の半導体多層構造。 - 【請求項１３】 前記成長阻止層がＳｉＯ２層であるこ
とを特徴とする請求項９又は１０に記載の半導体多層構
造。
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