JPH1012914A - 半導体結晶の成長方法および半導体積層構造体 - Google Patents
半導体結晶の成長方法および半導体積層構造体Info
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- JPH1012914A JPH1012914A JP8165714A JP16571496A JPH1012914A JP H1012914 A JPH1012914 A JP H1012914A JP 8165714 A JP8165714 A JP 8165714A JP 16571496 A JP16571496 A JP 16571496A JP H1012914 A JPH1012914 A JP H1012914A
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Abstract
(57)【要約】
【課題】 傾斜バッファ層を介在させた構造において、
傾斜バッファ層内でミスフィット転位の伝搬を低減かつ
停止する。 【解決手段】 半導体基板１と、この半導体基板とは格
子定数が異なり、エピタキシャル成長により形成される
半導体層４と、半導体基板と半導体層との間に介在する
傾斜バッファ層２とを有する半導体積層構造体におい
て、傾斜バッファ層は、半導体基板の格子定数と半導体
層の格子定数との間で格子定数を自由に設定できる複数
の半導体層からなり、各半導体層の膜厚は格子歪による
応力を解放できる臨界膜厚以上であり、傾斜バッファ層
を構成する複数の半導体層のうちの最上層の半導体層
に、この半導体層の格子定数と異なる格子定数をもつ半
導体材料からなる単一量子井戸層３を挿入したことを特
徴とする。
傾斜バッファ層内でミスフィット転位の伝搬を低減かつ
停止する。 【解決手段】 半導体基板１と、この半導体基板とは格
子定数が異なり、エピタキシャル成長により形成される
半導体層４と、半導体基板と半導体層との間に介在する
傾斜バッファ層２とを有する半導体積層構造体におい
て、傾斜バッファ層は、半導体基板の格子定数と半導体
層の格子定数との間で格子定数を自由に設定できる複数
の半導体層からなり、各半導体層の膜厚は格子歪による
応力を解放できる臨界膜厚以上であり、傾斜バッファ層
を構成する複数の半導体層のうちの最上層の半導体層
に、この半導体層の格子定数と異なる格子定数をもつ半
導体材料からなる単一量子井戸層３を挿入したことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、半導
体基板上に傾斜バッファ層を介在させて半導体基板とは
格子定数が異なる半導体結晶をエピタキシャル成長した
半導体積層構造体に関するものであり、特に、１層以上
の半導体層から形成される傾斜バッファ層において、各
半導体層間の格子不整合により発生するミスフィット転
位の伝搬を低減させた半導体積層構造体に関するもので
ある。本発明は、さらにはこのような半導体積層構造体
を製造する場合の半導体結晶の成長方法に関するもので
ある。
体基板上に傾斜バッファ層を介在させて半導体基板とは
格子定数が異なる半導体結晶をエピタキシャル成長した
半導体積層構造体に関するものであり、特に、１層以上
の半導体層から形成される傾斜バッファ層において、各
半導体層間の格子不整合により発生するミスフィット転
位の伝搬を低減させた半導体積層構造体に関するもので
ある。本発明は、さらにはこのような半導体積層構造体
を製造する場合の半導体結晶の成長方法に関するもので
ある。
【０００２】
【従来の技術】半導体基板上に半導体基板とは格子定数
が異なる半導体材料をエピタキシャル成長する場合に、
成長界面に生ずるミスフィット転位を成長層に伝搬させ
ないために、半導体基板と成長層との間にバッファ層を
介在させることがおこなわれている。
が異なる半導体材料をエピタキシャル成長する場合に、
成長界面に生ずるミスフィット転位を成長層に伝搬させ
ないために、半導体基板と成長層との間にバッファ層を
介在させることがおこなわれている。
【０００３】バッファ層の介在に関して、従来いくつか
の方法がなされてきた。例えばＩｎＰ基板上に、この基
板と数％の格子不整合率を有するＩｎy Ｇａ1-y Ａｓ
（ｙ＞０．５３）層を結晶成長する場合、ＩｎＰ基板と
Ｉｎy Ｇａ1-y Ａｓ層との間に、傾斜バッファ層として
例えばＩｎＡｓx Ｐ1-x 層を複数層介在させ、そのＡｓ
組成を連続的もしくは段階的に変化させることにより、
格子定数を連続的もしくは段階的に変化させて、ＩｎＰ
基板の格子定数と結晶成長層材料の格子定数との間を連
続的もしくは段階的に変化させて、格子定数をＩｎy Ｇ
ａ1-y Ａｓ層にあわせていく方法が用いられていた。
の方法がなされてきた。例えばＩｎＰ基板上に、この基
板と数％の格子不整合率を有するＩｎy Ｇａ1-y Ａｓ
（ｙ＞０．５３）層を結晶成長する場合、ＩｎＰ基板と
Ｉｎy Ｇａ1-y Ａｓ層との間に、傾斜バッファ層として
例えばＩｎＡｓx Ｐ1-x 層を複数層介在させ、そのＡｓ
組成を連続的もしくは段階的に変化させることにより、
格子定数を連続的もしくは段階的に変化させて、ＩｎＰ
基板の格子定数と結晶成長層材料の格子定数との間を連
続的もしくは段階的に変化させて、格子定数をＩｎy Ｇ
ａ1-y Ａｓ層にあわせていく方法が用いられていた。
【０００４】図１は、従来の方法で作製されたフォトダ
イオード用の半導体積層構造体の一例の断面図である。
ＩｎＰ基板１上に、ＩｎＡｓx Ｐ1-x をＡｓ組成を連続
的に変化させてエピタキシャル成長して、傾斜バッファ
層２を形成し、続いて光吸収層４（Ｉｎ0.85Ｇａ0.15Ａ
ｓ層）をエピタキシャル成長し、その上に窓層５を形成
している。
イオード用の半導体積層構造体の一例の断面図である。
ＩｎＰ基板１上に、ＩｎＡｓx Ｐ1-x をＡｓ組成を連続
的に変化させてエピタキシャル成長して、傾斜バッファ
層２を形成し、続いて光吸収層４（Ｉｎ0.85Ｇａ0.15Ａ
ｓ層）をエピタキシャル成長し、その上に窓層５を形成
している。
【０００５】図２は、従来の方法で作製されたフォトダ
イオード用の半導体積層構造体の他の例の断面図であ
る。ＩｎＰ基板１上に、ＩｎＡｓx Ｐ1-x をＡｓ組成を
段階的に変化させてエピタキシャル成長して、複数のＩ
ｎＡｓx Ｐ1-x 層よりなる傾斜バッファ層２を形成し、
続いて光吸収層４（Ｉｎ0.82Ｇａ0.18Ａｓ層）をエピタ
キシャル成長し、その上に窓層５を形成している。
イオード用の半導体積層構造体の他の例の断面図であ
る。ＩｎＰ基板１上に、ＩｎＡｓx Ｐ1-x をＡｓ組成を
段階的に変化させてエピタキシャル成長して、複数のＩ
ｎＡｓx Ｐ1-x 層よりなる傾斜バッファ層２を形成し、
続いて光吸収層４（Ｉｎ0.82Ｇａ0.18Ａｓ層）をエピタ
キシャル成長し、その上に窓層５を形成している。
【０００６】
【発明が解決しようとする課題】図１に示した従来技術
では、半導体基板と傾斜バッファ層との界面での格子不
整合に起因して発生するミスフィット転位が、傾斜バッ
ファ層を伝搬して最終的な結晶成長層である光吸収層ま
で達し、フォトダイオード特性に影響を与えるという問
題があった。
では、半導体基板と傾斜バッファ層との界面での格子不
整合に起因して発生するミスフィット転位が、傾斜バッ
ファ層を伝搬して最終的な結晶成長層である光吸収層ま
で達し、フォトダイオード特性に影響を与えるという問
題があった。
【０００７】また、図２に示した従来技術では、傾斜バ
ッファ層を形成する半導体界面での格子不整合に起因し
て発生するミスフィット転位が、傾斜バッファ層を伝搬
して光吸収層４まで達し、フォトダイオード特性に影響
を与えるという問題点があった。
ッファ層を形成する半導体界面での格子不整合に起因し
て発生するミスフィット転位が、傾斜バッファ層を伝搬
して光吸収層４まで達し、フォトダイオード特性に影響
を与えるという問題点があった。
【０００８】本発明の目的は、傾斜バッファ層を介在さ
せた構造において、傾斜バッファ層内でミスフィット転
位の伝搬を低減かつ停止するようにした半導体積層構造
体を提供することにある。
せた構造において、傾斜バッファ層内でミスフィット転
位の伝搬を低減かつ停止するようにした半導体積層構造
体を提供することにある。
【０００９】本発明の他の目的は、このような半導体積
層構造体を製造する場合の半導体結晶の成長方法を提供
することにある。
層構造体を製造する場合の半導体結晶の成長方法を提供
することにある。
【００１０】
【発明の概要】本発明の半導体積層構造体は、半導体基
板と、この半導体基板とは格子定数が異なり、エピタキ
シャル成長により形成される半導体層と、前記半導体基
板と前記半導体層との間に介在する傾斜バッファ層とを
有する半導体積層構造体において、前記傾斜バッファ層
は、前記半導体基板の格子定数と前記半導体層の格子定
数との間で格子定数を自由に設定できる１層以上の半導
体層を有し、各半導体層の膜厚は格子歪による応力を解
放できる臨界膜厚以上である。さらに、前記傾斜バッフ
ァ層を構成する半導体層のうちの少なくとも１つの半導
体層に、単一量子井戸層または多重量子井戸層を挿入し
ている。また、前記傾斜バッファ層を構成する半導体層
のうち、前記半導体基板に接する半導体層は、前記半導
体基板と同一材料で構成することもできる。
板と、この半導体基板とは格子定数が異なり、エピタキ
シャル成長により形成される半導体層と、前記半導体基
板と前記半導体層との間に介在する傾斜バッファ層とを
有する半導体積層構造体において、前記傾斜バッファ層
は、前記半導体基板の格子定数と前記半導体層の格子定
数との間で格子定数を自由に設定できる１層以上の半導
体層を有し、各半導体層の膜厚は格子歪による応力を解
放できる臨界膜厚以上である。さらに、前記傾斜バッフ
ァ層を構成する半導体層のうちの少なくとも１つの半導
体層に、単一量子井戸層または多重量子井戸層を挿入し
ている。また、前記傾斜バッファ層を構成する半導体層
のうち、前記半導体基板に接する半導体層は、前記半導
体基板と同一材料で構成することもできる。
【００１１】また本発明は、半導体基板上に、傾斜バッ
ファ層を介在させて、前記半導体基板とは格子定数が異
なる半導体結晶をエピタキシャル成長する方法におい
て、前記半導体基板上に、前記傾斜バッファ層として、
前記半導体基板の格子定数と前記半導体結晶の格子定数
との間で格子定数を自由に設定できる１層以上の半導体
層を、各半導体層の膜厚は格子歪による応力を解放でき
る臨界膜厚以上にして、成長する工程と、前記傾斜バッ
ファ層を構成する半導体層のうちの少なくとも１つの半
導体層を成長する際に、この半導体層に、単一量子井戸
層または多重量子井戸層を挿入する工程と、前記傾斜バ
ッファ層上に、前記半導体結晶をエピタキシャル成長す
る工程とを含んでいる。
ファ層を介在させて、前記半導体基板とは格子定数が異
なる半導体結晶をエピタキシャル成長する方法におい
て、前記半導体基板上に、前記傾斜バッファ層として、
前記半導体基板の格子定数と前記半導体結晶の格子定数
との間で格子定数を自由に設定できる１層以上の半導体
層を、各半導体層の膜厚は格子歪による応力を解放でき
る臨界膜厚以上にして、成長する工程と、前記傾斜バッ
ファ層を構成する半導体層のうちの少なくとも１つの半
導体層を成長する際に、この半導体層に、単一量子井戸
層または多重量子井戸層を挿入する工程と、前記傾斜バ
ッファ層上に、前記半導体結晶をエピタキシャル成長す
る工程とを含んでいる。
【００１２】また他の発明は、半導体基板上に、傾斜バ
ッファ層を介在させて、前記半導体基板とは格子定数が
異なる半導体結晶をエピタキシャル成長する方法におい
て、前記半導体基板上に、前記傾斜バッファ層として、
前記半導体基板と同一材料よりなる第１の半導体層と、
この第１の半導体層上に、前記半導体基板の格子定数と
前記半導体結晶の格子定数との間で格子定数を自由に設
定できる１層以上の第２の半導体層を、各第２の半導体
層の膜厚は格子歪による応力を解放できる臨界膜厚以上
にして、成長する工程と、前記傾斜バッファ層を構成す
る第２の半導体層のうちの少なくとも１つの第２の半導
体層を成長する際に、この第２の半導体層に、この第２
の半導体の格子定数と異なる格子定数をもつ半導体材料
からなる単一量子井戸層を挿入する工程と、前記傾斜バ
ッファ層上に、前記半導体結晶をエピタキシャル成長す
る工程とを含んでいる。
ッファ層を介在させて、前記半導体基板とは格子定数が
異なる半導体結晶をエピタキシャル成長する方法におい
て、前記半導体基板上に、前記傾斜バッファ層として、
前記半導体基板と同一材料よりなる第１の半導体層と、
この第１の半導体層上に、前記半導体基板の格子定数と
前記半導体結晶の格子定数との間で格子定数を自由に設
定できる１層以上の第２の半導体層を、各第２の半導体
層の膜厚は格子歪による応力を解放できる臨界膜厚以上
にして、成長する工程と、前記傾斜バッファ層を構成す
る第２の半導体層のうちの少なくとも１つの第２の半導
体層を成長する際に、この第２の半導体層に、この第２
の半導体の格子定数と異なる格子定数をもつ半導体材料
からなる単一量子井戸層を挿入する工程と、前記傾斜バ
ッファ層上に、前記半導体結晶をエピタキシャル成長す
る工程とを含んでいる。
【００１３】
【発明の実施の形態】一般に、ミスフィット転位は、成
長層間の格子定数の差が大であるほど多く発生するが、
同時に成長層の膜厚が大となることでも発生する。成長
層の原子層が小さければ歪応力を内包した層が成長する
が、膜厚の増加に伴い歪応力の累積値が大となると転位
が発生して歪応力を解放する（このときの膜厚を臨界膜
厚と呼ぶ）。
長層間の格子定数の差が大であるほど多く発生するが、
同時に成長層の膜厚が大となることでも発生する。成長
層の原子層が小さければ歪応力を内包した層が成長する
が、膜厚の増加に伴い歪応力の累積値が大となると転位
が発生して歪応力を解放する（このときの膜厚を臨界膜
厚と呼ぶ）。
【００１４】本発明では、傾斜バッファ層の各半導体層
の膜厚を臨界膜厚より大なる構造とすることにより、各
半導体層内で転位を発生させ、隣接半導体層間での転位
の伝搬を低減する。さらに傾斜バッファ層の最上層の半
導体層内あるいは途中の半導体層内に、半導体層と格子
定数を異にする半導体材料からなる単一もしくは多重の
量子井戸構造を挿入する。この場合、量子井戸の厚さは
臨界膜厚より十分薄いものとする。挿入した量子井戸の
上下の半導体層の格子定数は量子井戸層の格子定数によ
らず一定であるため、歪応力を内包した状態を形成し、
量子井戸層以降への転位の伝搬を停止する。これによ
り、転位密度が低減する。
の膜厚を臨界膜厚より大なる構造とすることにより、各
半導体層内で転位を発生させ、隣接半導体層間での転位
の伝搬を低減する。さらに傾斜バッファ層の最上層の半
導体層内あるいは途中の半導体層内に、半導体層と格子
定数を異にする半導体材料からなる単一もしくは多重の
量子井戸構造を挿入する。この場合、量子井戸の厚さは
臨界膜厚より十分薄いものとする。挿入した量子井戸の
上下の半導体層の格子定数は量子井戸層の格子定数によ
らず一定であるため、歪応力を内包した状態を形成し、
量子井戸層以降への転位の伝搬を停止する。これによ
り、転位密度が低減する。
【００１５】本発明の半導体積層構造体を、光吸収層の
格子定数が基板に対して大きな材料系からなるフォトダ
イオードへ応用する例について説明する。フォトダイオ
ードの構造模式図を、図３に示す。
格子定数が基板に対して大きな材料系からなるフォトダ
イオードへ応用する例について説明する。フォトダイオ
ードの構造模式図を、図３に示す。
【００１６】基板（ＩｎＰ）１上にｎ層の半導体層より
なる傾斜バッファ層２が形成され、その上に光吸収層
（ＩｎＧａＡｓ）４および窓層（ＩｎＡｓＰ）５が形成
されている。傾斜バッファ層２の最上層には、量子井戸
層３が挿入されている。図中には、各層の格子定数およ
び膜厚を記号で示してある。各層における格子定数，膜
厚を次のように定義する。
なる傾斜バッファ層２が形成され、その上に光吸収層
（ＩｎＧａＡｓ）４および窓層（ＩｎＡｓＰ）５が形成
されている。傾斜バッファ層２の最上層には、量子井戸
層３が挿入されている。図中には、各層の格子定数およ
び膜厚を記号で示してある。各層における格子定数，膜
厚を次のように定義する。
【００１７】デバイス特性のため、傾斜バッファ層最上
層，光吸収層，窓層は格子整合する必要があるので、こ
れら層の格子定数ａn ，ａa ，ａw は、 ａn ≒ａa ≒ａw となる。また、これらの層の膜厚ｄn ″，ｄa ，ｄw
は、いずれもデバイス特性からの要請により定まる。一
般に、傾斜バッファ層の第１層は基板と同じ材料を結晶
成長するため、これら層の格子定数ａ1 ，ａsub は、 ａ1 ＝ａsub であり、第１層の膜厚ｄ1 は任意の厚さとすることがで
きるが、同じ材料を結晶成長しなくても可能な場合は、
以下に示す２層目以降の条件が適用される。傾斜バッフ
ァ層第２層以降、量子井戸層挿入直前の最上層までは、 （１）格子定数は、徐々に大きくする （２）傾斜バッファ層の各層の膜厚は、格子定数差に起
因する臨界膜厚より大きな値とする という条件を満足することが必要である。
層，光吸収層，窓層は格子整合する必要があるので、こ
れら層の格子定数ａn ，ａa ，ａw は、 ａn ≒ａa ≒ａw となる。また、これらの層の膜厚ｄn ″，ｄa ，ｄw
は、いずれもデバイス特性からの要請により定まる。一
般に、傾斜バッファ層の第１層は基板と同じ材料を結晶
成長するため、これら層の格子定数ａ1 ，ａsub は、 ａ1 ＝ａsub であり、第１層の膜厚ｄ1 は任意の厚さとすることがで
きるが、同じ材料を結晶成長しなくても可能な場合は、
以下に示す２層目以降の条件が適用される。傾斜バッフ
ァ層第２層以降、量子井戸層挿入直前の最上層までは、 （１）格子定数は、徐々に大きくする （２）傾斜バッファ層の各層の膜厚は、格子定数差に起
因する臨界膜厚より大きな値とする という条件を満足することが必要である。
【００１８】量子井戸層については、傾斜バッファ層最
上層の格子定数との差の絶対値が、直前の２つの傾斜バ
ッファ層間の格子定数差より十分大きい必要がある。
上層の格子定数との差の絶対値が、直前の２つの傾斜バ
ッファ層間の格子定数差より十分大きい必要がある。
【００１９】以上の例では、傾斜バッファ層は複数の半
導体層とから構成されているが、光吸収層と基板との格
子定数の差が小さく、また基板上に直接異なる材料の傾
斜バッファ層を成長可能な場合、図３における量子井戸
層を含む傾斜バッファ層最上層のみが傾斜バッファ層と
なり、１層でもよい。
導体層とから構成されているが、光吸収層と基板との格
子定数の差が小さく、また基板上に直接異なる材料の傾
斜バッファ層を成長可能な場合、図３における量子井戸
層を含む傾斜バッファ層最上層のみが傾斜バッファ層と
なり、１層でもよい。
【００２０】また、量子井戸層の導入は、傾斜バッファ
層の１層のみへの導入に限るものではなく、２層以上に
導入してもよい。
層の１層のみへの導入に限るものではなく、２層以上に
導入してもよい。
【００２１】
【実施例１】図４は、ＩｎＰ基板上にエピタキシャル成
長されたＩｎ0.85Ｇａ0.15Ａｓ層を光吸収層とするフォ
トダイオード用の積層構造体の断面を示す。ＩｎＰ基板
１と光吸収層４との間に、傾斜バッファ層２が介在され
ており、光吸収層４上にはＩｎＡｓ0.68Ｐ0.32よりなる
窓層５が形成されている。傾斜バッファ層２は、複数層
（１０層）の半導体層よりなる。
長されたＩｎ0.85Ｇａ0.15Ａｓ層を光吸収層とするフォ
トダイオード用の積層構造体の断面を示す。ＩｎＰ基板
１と光吸収層４との間に、傾斜バッファ層２が介在され
ており、光吸収層４上にはＩｎＡｓ0.68Ｐ0.32よりなる
窓層５が形成されている。傾斜バッファ層２は、複数層
（１０層）の半導体層よりなる。
【００２２】本実施例の構造の一例を表１に示す。
【００２３】
【表１】
【００２４】傾斜バッファ層の第１層２1 は、基板と同
じ材料であるＩｎＰで構成し他の層（第２層２2 〜第１
０層２10）はＩｎＡｓx Ｐ1-x で構成した。ＩｎＡｓx
Ｐ1- x は、Ａｓ組成を変化させることにより、格子定数
を自由に設定できる。各ＩｎＡｓx Ｐ1-x 層の厚さは、
臨界膜厚より大きくする。
じ材料であるＩｎＰで構成し他の層（第２層２2 〜第１
０層２10）はＩｎＡｓx Ｐ1-x で構成した。ＩｎＡｓx
Ｐ1- x は、Ａｓ組成を変化させることにより、格子定数
を自由に設定できる。各ＩｎＡｓx Ｐ1-x 層の厚さは、
臨界膜厚より大きくする。
【００２５】最上層のＩｎＡｓ0.68Ｐ0.32層２10には、
格子定数が大きいＩｎＡｓ0.80Ｐ0. 20の単一量子井戸層
３が挿入されている。この場合、挿入位置は、最上層で
ある下側のＩｎＡｓ0.68Ｐ0.32層が、臨界膜厚を越える
位置とする。
格子定数が大きいＩｎＡｓ0.80Ｐ0. 20の単一量子井戸層
３が挿入されている。この場合、挿入位置は、最上層で
ある下側のＩｎＡｓ0.68Ｐ0.32層が、臨界膜厚を越える
位置とする。
【００２６】以上のような構造の積層体を作製するに
は、ＩｎＰ基板１上に、傾斜層の第１層（ＩｎＰ）２1
を成長させる。この第１層は、基板１と同一材料である
ため、膜厚は任意に設定できる。一例として、０．５μ
ｍである。続いて、格子定数を段階的に変化させなが
ら、ＩｎＡｓx Ｐ1-x 層を９層（２2 ，２3 ，…，
２10）成長させる。この場合、直前の層との格子定数差
から決まる臨界膜厚より十分厚い膜厚設計になってい
る。そして、最上層２10では、臨界膜厚を越えるまで成
長させた後、ＩｎＡｓ0.80Ｐ0.20の単一量子井戸層３
（膜厚０．０２μｍ）を成長し、続いて最上層２10の残
りの層を成長させる。続いて、光吸収層（Ｉｎ0.85Ｇａ
0.15Ａｓ）４および窓層（ＩｎＡｓ0.68Ｐ0.32）５を成
長させる。ただし、傾斜バッファ層最上層，光吸収層，
および窓層は、格子整合条件で成長させている。
は、ＩｎＰ基板１上に、傾斜層の第１層（ＩｎＰ）２1
を成長させる。この第１層は、基板１と同一材料である
ため、膜厚は任意に設定できる。一例として、０．５μ
ｍである。続いて、格子定数を段階的に変化させなが
ら、ＩｎＡｓx Ｐ1-x 層を９層（２2 ，２3 ，…，
２10）成長させる。この場合、直前の層との格子定数差
から決まる臨界膜厚より十分厚い膜厚設計になってい
る。そして、最上層２10では、臨界膜厚を越えるまで成
長させた後、ＩｎＡｓ0.80Ｐ0.20の単一量子井戸層３
（膜厚０．０２μｍ）を成長し、続いて最上層２10の残
りの層を成長させる。続いて、光吸収層（Ｉｎ0.85Ｇａ
0.15Ａｓ）４および窓層（ＩｎＡｓ0.68Ｐ0.32）５を成
長させる。ただし、傾斜バッファ層最上層，光吸収層，
および窓層は、格子整合条件で成長させている。
【００２７】最上層２10の残りの層の厚さは１．２５μ
ｍ、光吸収層４の厚さは４．０μｍ、窓層５の厚さは
１．０μｍとしたが、これら３層の膜厚は、デバイスか
らの要請によって決まる。
ｍ、光吸収層４の厚さは４．０μｍ、窓層５の厚さは
１．０μｍとしたが、これら３層の膜厚は、デバイスか
らの要請によって決まる。
【００２８】
【実施例２】図５は、図４の単一量子井戸層２を、傾斜
バッファ層２を構成する最上層以外の層に挿入した例を
示す断面図である。図４と同一の構成要素には、同一の
参照番号を付して示してある。この例では、層２8 に挿
入している。ＩｎＡｓＰ単一量子井戸層３の層２8 内へ
の挿入位置は、臨界膜厚を越えた膜厚の位置である。
バッファ層２を構成する最上層以外の層に挿入した例を
示す断面図である。図４と同一の構成要素には、同一の
参照番号を付して示してある。この例では、層２8 に挿
入している。ＩｎＡｓＰ単一量子井戸層３の層２8 内へ
の挿入位置は、臨界膜厚を越えた膜厚の位置である。
【００２９】
【実施例３】図６は、図４の実施例において、単一量子
井戸層３の代わりに、多重量子井戸層６を設けた場合
の、ＩｎＰ基板上にエピタキシャル成長されたＩｎ0.85
Ｇａ0. 15Ａｓ層を光吸収層とするフォトダイオード用の
積層構造体の断面を示している。量子井戸層以外の構造
は表１に示した構造と同じである。図４と同一の構成要
素には、同一の参照番号を付して示してある。
井戸層３の代わりに、多重量子井戸層６を設けた場合
の、ＩｎＰ基板上にエピタキシャル成長されたＩｎ0.85
Ｇａ0. 15Ａｓ層を光吸収層とするフォトダイオード用の
積層構造体の断面を示している。量子井戸層以外の構造
は表１に示した構造と同じである。図４と同一の構成要
素には、同一の参照番号を付して示してある。
【００３０】傾斜バッファ層２の最上層に挿入された多
重量子井戸層６は、最上層であるＩｎＡｓ0.68Ｐ0.32層
２10より格子定数の大きいＩｎＡｓ0.80Ｐ0.20層７と格
子定数の小さいＩｎＡｓ0.56Ｐ0.44層８とを交互に５層
ずつ０．００２μｍの膜厚で堆積している。このような
多重量子井戸層６の挿入位置は、下側のＩｎＡｓ0.68Ｐ
0.32バッファ層が、臨界膜厚を越える位置とする。本実
施例では多重量子井戸層の組成については、多重量子井
戸層を挿入している傾斜バッファ層の格子定数の差の絶
対値が同程度になるような組成を選択した。
重量子井戸層６は、最上層であるＩｎＡｓ0.68Ｐ0.32層
２10より格子定数の大きいＩｎＡｓ0.80Ｐ0.20層７と格
子定数の小さいＩｎＡｓ0.56Ｐ0.44層８とを交互に５層
ずつ０．００２μｍの膜厚で堆積している。このような
多重量子井戸層６の挿入位置は、下側のＩｎＡｓ0.68Ｐ
0.32バッファ層が、臨界膜厚を越える位置とする。本実
施例では多重量子井戸層の組成については、多重量子井
戸層を挿入している傾斜バッファ層の格子定数の差の絶
対値が同程度になるような組成を選択した。
【００３１】以上のような構造の積層体を作製するに
は、ＩｎＰ基板１上に、傾斜層の第１層（ＩｎＰ）２1
を成長させる。続いて、格子定数を段階的に変化させな
がら、ＩｎＡｓx Ｐ1-x 層を９層（２2 ，２3 ，…，２
10）成長させる。この場合、直前の層との格子定数差か
ら決まる臨界膜厚より十分厚い膜厚設計になっている。
そして、最上層２10では、臨界膜厚を越えるまで成長さ
せた後、前述の多重量子井戸層６（膜厚０．０２μｍ）
を成長し、続いて最上層２10の残りの層を成長させる。
続いて、光吸収層（Ｉｎ0.85Ｇａ0.15Ａｓ）４および窓
層５（ＩｎＡｓ0. 68Ｐ0.32）５を成長させる。
は、ＩｎＰ基板１上に、傾斜層の第１層（ＩｎＰ）２1
を成長させる。続いて、格子定数を段階的に変化させな
がら、ＩｎＡｓx Ｐ1-x 層を９層（２2 ，２3 ，…，２
10）成長させる。この場合、直前の層との格子定数差か
ら決まる臨界膜厚より十分厚い膜厚設計になっている。
そして、最上層２10では、臨界膜厚を越えるまで成長さ
せた後、前述の多重量子井戸層６（膜厚０．０２μｍ）
を成長し、続いて最上層２10の残りの層を成長させる。
続いて、光吸収層（Ｉｎ0.85Ｇａ0.15Ａｓ）４および窓
層５（ＩｎＡｓ0. 68Ｐ0.32）５を成長させる。
【００３２】なお、多重量子井戸層の材料は、傾斜バッ
ファ層の材料との関係で、ＡｌＩｎＡｓ，ＡｌＡｓＳｂ
等も使用できる。
ファ層の材料との関係で、ＡｌＩｎＡｓ，ＡｌＡｓＳｂ
等も使用できる。
【００３３】
【実施例４】図７は、多重量子井戸層６を、傾斜バッフ
ァ層２を構成する最上層以外の層に挿入した例を示す断
面図である。図６と同一の構成要素には、同一の参照番
号を付して示してある。この例では、２8 層に挿入して
いる。多重量子井戸層６の層２8 内への挿入位置は、臨
界膜厚を越えた膜厚の位置である。
ァ層２を構成する最上層以外の層に挿入した例を示す断
面図である。図６と同一の構成要素には、同一の参照番
号を付して示してある。この例では、２8 層に挿入して
いる。多重量子井戸層６の層２8 内への挿入位置は、臨
界膜厚を越えた膜厚の位置である。
【００３４】
【実施例５】図８は、実施例３および４の多重量子井戸
層の他の例を示す図である。
層の他の例を示す図である。
【００３５】本実施例の多重量子井戸層９は、挿入され
るＩｎＡｓx Ｐ1-x 層と同じ材料よりなる層１０と、Ｉ
ｎＡｓx Ｐ1-x との格子定数と異なる格子定数をもつＩ
ｎＡｓx Ｐ1-x よりなる層１１とを交互に堆積した多重
量子井戸層である。
るＩｎＡｓx Ｐ1-x 層と同じ材料よりなる層１０と、Ｉ
ｎＡｓx Ｐ1-x との格子定数と異なる格子定数をもつＩ
ｎＡｓx Ｐ1-x よりなる層１１とを交互に堆積した多重
量子井戸層である。
【００３６】なお、多重量子井戸層の材料は、傾斜バッ
ファ層の材料との関係で、ＡｌＩｎＡｓ，ＡｌＡｓＳｂ
等も使用できる。
ファ層の材料との関係で、ＡｌＩｎＡｓ，ＡｌＡｓＳｂ
等も使用できる。
【００３７】
【発明の効果】本発明を用い転位密度の低減を目的とし
た結晶成長法により作製したエピタキシャルウェハは、
従来方法に比べ表面モホロジが良好であり、また前記ウ
ェハより作製したフォトダイオードにおいて、従来方法
により作製したフォトダイオードに比べその性能指標の
一つである暗電流が低下することを確認した。
た結晶成長法により作製したエピタキシャルウェハは、
従来方法に比べ表面モホロジが良好であり、また前記ウ
ェハより作製したフォトダイオードにおいて、従来方法
により作製したフォトダイオードに比べその性能指標の
一つである暗電流が低下することを確認した。
【図１】従来の方法で作製されたフォトダイオード用の
半導体積層構造体の断面図である。
半導体積層構造体の断面図である。
【図２】従来の方法で作製されたフォトダイオード用の
半導体積層構造体の断面図である。
半導体積層構造体の断面図である。
【図３】本発明を適用したフォトダイオードを説明する
ための断面図である。
ための断面図である。
【図４】ＩｎＰ基板上にエピタキシャル成長されたＩｎ
0.82Ｇａ0.18Ａｓ層を光吸収層とするフォトダイオード
用の積層構造体の断面図である。
0.82Ｇａ0.18Ａｓ層を光吸収層とするフォトダイオード
用の積層構造体の断面図である。
【図５】単一量子井戸層を、傾斜バッファ層を構成する
最上層以外の層に挿入した例を示す断面図である。
最上層以外の層に挿入した例を示す断面図である。
【図６】図３の実施例において、単一量子井戸層の代わ
りに、多重量子井戸層を設けた場合の断面図である。
りに、多重量子井戸層を設けた場合の断面図である。
【図７】多重量子井戸層を、傾斜バッファ層を構成する
最上層以外の層に挿入した例を示す断面図である。
最上層以外の層に挿入した例を示す断面図である。
【図８】多重量子井戸層の他の例を示す図である。
１ ＩｎＰ基板 ２ 傾斜バッファ層 ３ 単一量子井戸層 ４ 光吸収層 ５ 窓層 ６，９ 多重量子井戸層 ７，８，１０，１１ 半導体材料
Claims (13)
- 【請求項１】半導体基板と、この半導体基板とは格子定
数が異なり、エピタキシャル成長により形成される半導
体層と、前記半導体基板と前記半導体層との間に介在す
る傾斜バッファ層とを有する半導体積層構造体におい
て、 前記傾斜バッファ層は、前記半導体基板の格子定数と前
記半導体層の格子定数との間で格子定数を自由に設定で
きる１層以上の半導体層を有し、各半導体層の膜厚は格
子歪による応力を解放できる臨界膜厚以上であり、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層に、この半導体層の格子定数と異な
る格子定数をもつ半導体材料からなる単一量子井戸層を
挿入した、ことを特徴とする半導体積層構造体。 - 【請求項２】半導体基板と、この半導体基板とは格子定
数が異なり、エピタキシャル成長により形成される半導
体層と、前記半導体基板と前記半導体層との間に介在す
る傾斜バッファ層とを有する半導体積層構造体におい
て、 前記傾斜バッファ層は、前記半導体基板の格子定数と前
記半導体層の格子定数との間で格子定数を自由に設定で
きる１層以上の半導体層を有し、各半導体層の膜厚は格
子歪による応力を解放できる臨界膜厚以上であり、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層に、この半導体層の格子定数より大
なる格子定数をもつ半導体材料および小なる格子定数を
もつ半導体材料を交互に堆積した多重量子井戸層を挿入
した、ことを特徴とする半導体積層構造体。 - 【請求項３】半導体基板と、この半導体基板とは格子定
数が異なり、エピタキシャル成長により形成される半導
体層と、前記半導体基板と前記半導体層との間に介在す
る傾斜バッファ層とを有する半導体積層構造体におい
て、 前記傾斜バッファ層は、前記半導体基板の格子定数と前
記半導体層の格子定数との間で格子定数を自由に設定で
きる１層以上の半導体層を有し、各半導体層の膜厚は格
子歪による応力を解放できる臨界膜厚以上であり、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層に、この半導体層の材料と、この半
導体層の格子定数と異なる格子定数をもつ半導体材料と
を交互に堆積した多重量子井戸層を挿入した、ことを特
徴とする半導体積層構造体。 - 【請求項４】前記傾斜バッファ層を構成する半導体層の
うち、前記半導体基板に接する半導体層は、前記半導体
基板と同一材料で構成されている、請求項１〜３のいず
れかに記載の半導体積層構造体。 - 【請求項５】前記単一量子井戸層または多重量子井戸層
が挿入されている半導体層は、最上層の半導体層であ
る、請求項１〜４のいずれかに記載の半導体積層構造
体。 - 【請求項６】半導体基板上に、傾斜バッファ層を介在さ
せて、前記半導体基板とは格子定数が異なる半導体結晶
をエピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板の格子定数と前記半導体結晶の格子定数との
間で格子定数を自由に設定できる１層以上の半導体層
を、各半導体層の膜厚は格子歪による応力を解放できる
臨界膜厚以上にして、成長する工程と、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層を成長する際に、この半導体層に、
この半導体の格子定数と異なる格子定数をもつ半導体材
料からなる単一量子井戸層を挿入する工程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項７】半導体基板上に、傾斜バッファ層を介在さ
せて、前記半導体基板とは格子定数が異なる半導体結晶
を、エピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板の格子定数と前記半導体結晶の格子定数との
間で格子定数を自由に設定できる１層以上の半導体層
を、各半導体層の膜厚は格子歪による応力を解放できる
臨界膜厚以上にして、成長する工程と、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層を成長する際に、この半導体層に、
この半導体の格子定数より大なる格子定数をもつ半導体
材料および小なる格子定数をもつ半導体材料を交互に堆
積した多重量子井戸層を挿入する工程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項８】半導体基板上に、傾斜バッファ層を介在さ
せて、前記半導体基板とは格子定数が異なる半導体結晶
をエピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板の格子定数と前記半導体結晶の格子定数との
間で格子定数を自由に設定できる１層以上の半導体層
を、各半導体層の膜厚は格子歪による応力を解放できる
臨界膜厚以上にして、成長する工程と、 前記傾斜バッファ層を構成する半導体層のうちの少なく
とも１つの半導体層を成長する際に、この半導体層に、
この半導体層の材料と、この半導体層の格子定数と異な
る格子定数をもつ半導体材料とを交互に堆積した多重量
子井戸層を挿入する工程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項９】前記単一量子井戸層または多重量子井戸層
が挿入される半導体層は、最上層の半導体層である、請
求項６〜８のいずれかに記載の半導体結晶の成長方法。 - 【請求項１０】半導体基板上に、傾斜バッファ層を介在
させて、前記半導体基板とは格子定数が異なる半導体結
晶をエピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板と同一材料よりなる第１の半導体層と、この
第１の半導体層上に、前記半導体基板の格子定数と前記
半導体結晶の格子定数との間で格子定数を自由に設定で
きる１層以上の第２の半導体層を、各第２の半導体層の
膜厚は格子歪による応力を解放できる臨界膜厚以上にし
て、成長する工程と、 前記傾斜バッファ層を構成する第２の半導体層のうちの
少なくとも１つの第２の半導体層を成長する際に、この
第２の半導体層に、この第２の半導体の格子定数と異な
る格子定数をもつ半導体材料からなる単一量子井戸層を
挿入する工程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項１１】半導体基板上に、傾斜バッファ層を介在
させて、前記半導体基板とは格子定数が異なる半導体結
晶を、エピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板と同一材料よりなる第１の半導体層と、この
第１の半導体層上に、前記半導体基板の格子定数と前記
半導体結晶の格子定数との間で格子定数を自由に設定で
きる１層以上の第２の半導体層を、各第２の半導体層の
膜厚は格子歪による応力を解放できる臨界膜厚以上にし
て、成長する工程と、 前記傾斜バッファ層を構成する第２の半導体層のうちの
少なくとも１つの第２の半導体層を成長する際に、この
第２の半導体層に、この第２の半導体の格子定数より大
なる格子定数をもつ半導体材料および小なる格子定数を
もつ半導体材料を交互に堆積した多重量子井戸層を挿入
する工程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項１２】半導体基板上に、傾斜バッファ層を介在
させて、前記半導体基板とは格子定数が異なる半導体結
晶をエピタキシャル成長する方法において、 前記半導体基板上に、前記傾斜バッファ層として、前記
半導体基板と同一材料よりなる第１の半導体層と、この
第１の半導体層上に、前記半導体基板の格子定数と前記
半導体結晶の格子定数との間で格子定数を自由に設定で
きる１層以上の第２の半導体層を、各第２の半導体層の
膜厚は格子歪による応力を解放できる臨界膜厚以上にし
て、成長する工程と、 前記傾斜バッファ層を構成する第２の半導体層のうちの
少なくとも１つの第２の半導体層を成長する際に、この
第２の半導体層に、この第２の半導体層の材料と、この
第２の半導体層の格子定数と異なる格子定数をもつ半導
体材料とを交互に堆積した多重量子井戸層を挿入する工
程と、 前記傾斜バッファ層上に、前記半導体結晶をエピタキシ
ャル成長する工程と、を含むことを特徴とする半導体結
晶の成長方法。 - 【請求項１３】前記単一量子井戸層または多重量子井戸
層が挿入される第２の半導体層は、最上層の第２の半導
体層である、請求項１０〜１２のいずれかに記載の半導
体結晶の成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16571496A JP3923108B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体積層構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16571496A JP3923108B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体積層構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012914A true JPH1012914A (ja) | 1998-01-16 |
| JP3923108B2 JP3923108B2 (ja) | 2007-05-30 |
Family
ID=15817676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16571496A Expired - Fee Related JP3923108B2 (ja) | 1996-06-26 | 1996-06-26 | 半導体積層構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3923108B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086520A (ja) * | 2001-09-11 | 2003-03-20 | Shin Etsu Handotai Co Ltd | 半導体多層構造 |
| WO2004093201A1 (ja) * | 2003-04-16 | 2004-10-28 | Sumitomo Electric Industries, Ltd. | 化合物半導体ウエハおよびその製造方法 |
| JP2018147962A (ja) * | 2017-03-02 | 2018-09-20 | 住友電気工業株式会社 | 受光素子 |
| WO2023233721A1 (ja) * | 2022-06-03 | 2023-12-07 | 浜松ホトニクス株式会社 | 半導体受光素子 |
-
1996
- 1996-06-26 JP JP16571496A patent/JP3923108B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086520A (ja) * | 2001-09-11 | 2003-03-20 | Shin Etsu Handotai Co Ltd | 半導体多層構造 |
| WO2004093201A1 (ja) * | 2003-04-16 | 2004-10-28 | Sumitomo Electric Industries, Ltd. | 化合物半導体ウエハおよびその製造方法 |
| US7307290B2 (en) | 2003-04-16 | 2007-12-11 | Sumitomo Electric Industries, Ltd. | Compound semiconductor wafer and manufacturing method thereof |
| JP2018147962A (ja) * | 2017-03-02 | 2018-09-20 | 住友電気工業株式会社 | 受光素子 |
| WO2023233721A1 (ja) * | 2022-06-03 | 2023-12-07 | 浜松ホトニクス株式会社 | 半導体受光素子 |
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| Publication number | Publication date |
|---|---|
| JP3923108B2 (ja) | 2007-05-30 |
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