JP3114809B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3114809B2 JP3114809B2 JP01137865A JP13786589A JP3114809B2 JP 3114809 B2 JP3114809 B2 JP 3114809B2 JP 01137865 A JP01137865 A JP 01137865A JP 13786589 A JP13786589 A JP 13786589A JP 3114809 B2 JP3114809 B2 JP 3114809B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gaas
- buffer layer
- semiconductor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 36
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- 230000007547 defect Effects 0.000 description 13
- 150000001875 compounds Chemical class 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021478 group 5 element Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- -1 GaAs compound Chemical class 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02461—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02463—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
- H01L21/02507—Alternating layers, e.g. superlattice
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02543—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Description
【発明の詳細な説明】 ［概要］ 半導体基板上に格子定数の異なる所定の半導体層が形
成された半導体装置に関し、 半導体基板上に形成される格子定数の異なる所定の半
導体層の転位欠陥密度を十分に低減させた半導体装置を
提供することを目的とし、 半導体基板上に、前記半導体基板と格子定数の異なる
第１のバッファ層と、前記第１のバッファ層と格子定数
が異なり、前記第１のバッファ層に対する臨界膜厚より
も厚い膜厚を有する第２のバッファ層と、歪超格子層
と、前記半導体基板及び前記第２のバッファ層と格子定
数の異なる半導体層とが順次設けられてなる半導体装置
であって、前記第１のバッファ層と前記第２のバッファ
層の間の格子定数の差が、前記半導体基板と前記第１の
バッファ層の間の格子定数の差よりも小さくなるように
構成する。
成された半導体装置に関し、 半導体基板上に形成される格子定数の異なる所定の半
導体層の転位欠陥密度を十分に低減させた半導体装置を
提供することを目的とし、 半導体基板上に、前記半導体基板と格子定数の異なる
第１のバッファ層と、前記第１のバッファ層と格子定数
が異なり、前記第１のバッファ層に対する臨界膜厚より
も厚い膜厚を有する第２のバッファ層と、歪超格子層
と、前記半導体基板及び前記第２のバッファ層と格子定
数の異なる半導体層とが順次設けられてなる半導体装置
であって、前記第１のバッファ層と前記第２のバッファ
層の間の格子定数の差が、前記半導体基板と前記第１の
バッファ層の間の格子定数の差よりも小さくなるように
構成する。
［産業上の利用分野］ 本発明は半導体基板上に格子定数の異なる所定の半導
体層が形成された半導体装置に関する。
体層が形成された半導体装置に関する。
GaAsに代表されるIII族元素とＶ族元素の化合物半導
体は次代の半導体装置として有望である。しかし、大口
径で均一な基板を製造することが困難なことから、近
年、大口径のSi基板上に例えばGaAsの化合物半導体層を
ヘテロエピタキシャル成長させて、実質的に大口径のGa
As化合物半導体基体を得る試みがなされている。しかし
ながら、SiとGaAsは格子定数が異なるため、結晶転位に
よる欠陥がおきやすく、Si基板上に良質のGaAs層を安定
的に形成する技術が求められている。
体は次代の半導体装置として有望である。しかし、大口
径で均一な基板を製造することが困難なことから、近
年、大口径のSi基板上に例えばGaAsの化合物半導体層を
ヘテロエピタキシャル成長させて、実質的に大口径のGa
As化合物半導体基体を得る試みがなされている。しかし
ながら、SiとGaAsは格子定数が異なるため、結晶転位に
よる欠陥がおきやすく、Si基板上に良質のGaAs層を安定
的に形成する技術が求められている。
［従来の技術］ Si基板上にGaAs層が形成された半導体装置の結晶転位
欠陥を減少させるために、従来から種々の試みが成され
ている。例えば、Si基板上にGaAs層を形成した後にアニ
ールして歪を緩和させたり、GaAs層中に歪超格子層を挿
入したりしている。
欠陥を減少させるために、従来から種々の試みが成され
ている。例えば、Si基板上にGaAs層を形成した後にアニ
ールして歪を緩和させたり、GaAs層中に歪超格子層を挿
入したりしている。
しかしながら、これらの方法によってもGaAs層表面の
転位欠陥密度は107cm-2程度あり、良好な結晶性が要求
される光デバイス等を製造するには不十分であった。
転位欠陥密度は107cm-2程度あり、良好な結晶性が要求
される光デバイス等を製造するには不十分であった。
［発明が解決しようとする課題］ このように従来の半導体装置では、GaAs層表面の転位
欠陥密度が107cm-2程度残ってしまい、GaAs基板に比べ
て結晶性が不十分であるという問題があった。
欠陥密度が107cm-2程度残ってしまい、GaAs基板に比べ
て結晶性が不十分であるという問題があった。
本発明は上記事情を考慮してなされたもので、半導体
基板上に形成される格子定数の異なる所定の半導体層の
転位欠陥密度を十分に低減させた半導体装置を提供する
ことを目的とする。
基板上に形成される格子定数の異なる所定の半導体層の
転位欠陥密度を十分に低減させた半導体装置を提供する
ことを目的とする。
［課題を解決するための手段］ 上記目的は、半導体基板上に、前記半導体基板と格子
定数の異なる第１のバッファ層と、前記第１のバッファ
層と格子定数が異なり、前記第１のバッファ層に対する
臨界膜厚よりも厚い膜厚を有する第２のバッファ層と、
歪超格子層と、前記半導体基板及び前記第２のバッファ
層と格子定数の異なる半導体層とが順次設けられてなる
半導体装置であって、前記第１のバッファ層と前記第２
のバッファ層の間の格子定数の差が、前記半導体基板と
前記第１のバッファ層の間の格子定数の差よりも小さい
ことを特徴とする半導体装置によって達成される。
定数の異なる第１のバッファ層と、前記第１のバッファ
層と格子定数が異なり、前記第１のバッファ層に対する
臨界膜厚よりも厚い膜厚を有する第２のバッファ層と、
歪超格子層と、前記半導体基板及び前記第２のバッファ
層と格子定数の異なる半導体層とが順次設けられてなる
半導体装置であって、前記第１のバッファ層と前記第２
のバッファ層の間の格子定数の差が、前記半導体基板と
前記第１のバッファ層の間の格子定数の差よりも小さい
ことを特徴とする半導体装置によって達成される。
［作用］ 本発明によれば、化合物半導体層中に挿入されたバッ
ファ層により、半導体装置と所定の半導体層の界面で発
生した転位が表面に達するのを阻止する。
ファ層により、半導体装置と所定の半導体層の界面で発
生した転位が表面に達するのを阻止する。
［実施例］ 本発明の第１の実施例による半導体装置を第１図に示
す。本実施例は、格子定数が5.431ÅのSi基板上に格子
定数が5.653Åと４％大きいGaAs層が形成された半導体
装置の場合である。
す。本実施例は、格子定数が5.431ÅのSi基板上に格子
定数が5.653Åと４％大きいGaAs層が形成された半導体
装置の場合である。
Si基板１上にはGaAs層２が形成されるが、本実施例で
は、GaAs層２中にバッファ層としてのIn0.1Ga0.9As層３
と歪超格子層４が挿入された構造をしている。すなわ
ち、Si基板１上に約1.5μｍ厚のGaAs層2aが形成され、
そのGaAs層2a上にIn0.1Ga0.9As層３が形成されている。
そのIn0.1Ga0.9As層３上に、第２図に示すように約200
ÅのGaAs層4a、4c、4e、4gと約200ÅのIn0.1Ga0.9As層4
b、4d、4f、4hが交互に積層された歪超格子層４が形成
されている。歪超格子層４上にGaAs層2bが形成されてい
る。GaAs層2b表面にデバイスが形成される。
は、GaAs層２中にバッファ層としてのIn0.1Ga0.9As層３
と歪超格子層４が挿入された構造をしている。すなわ
ち、Si基板１上に約1.5μｍ厚のGaAs層2aが形成され、
そのGaAs層2a上にIn0.1Ga0.9As層３が形成されている。
そのIn0.1Ga0.9As層３上に、第２図に示すように約200
ÅのGaAs層4a、4c、4e、4gと約200ÅのIn0.1Ga0.9As層4
b、4d、4f、4hが交互に積層された歪超格子層４が形成
されている。歪超格子層４上にGaAs層2bが形成されてい
る。GaAs層2b表面にデバイスが形成される。
本実施例による半導体装置の製造方法を説明する。
Si基板１上にMOCVD法によりGaAs層2a、In0.1Ga0.9As
層３、歪超格子層４、GaAs層2bを形成する。まず、Si基
板１上に450℃の低温で100ÅのアモルファスGaAsを成長
させ、その後通常のGaAsの成長温度である700℃まで昇
温し、圧力76Torrで約1.5μｍのGaAs層2aをエピタキシ
ャル成長させた。GaAs層2aは0.5〜2.0μｍ程度が好まし
い。原料としてはTMG（トリメチルガリウム）とAsH
3（アルシン）を用いた。引き続いて、In0.1Ga0.9As層
３を約6000Åエピタキシャル成長させる。In0.1Ga0.9As
層３は、0.4〜0.8μｍ程度が好ましい。更に、In0.1Ga
0.9As層３の上に約200ÅのGaAs層4a、4c、4e、4gと約20
0ÅのIn0.1Ga0.9As層4b、4d、4f、4hを交互に成長させ
て歪超格子層４を形成する。最後に、デバイスが形成さ
れるGaAs層2bを全体の厚さが約４μｍになるまで結晶成
長させる。
層３、歪超格子層４、GaAs層2bを形成する。まず、Si基
板１上に450℃の低温で100ÅのアモルファスGaAsを成長
させ、その後通常のGaAsの成長温度である700℃まで昇
温し、圧力76Torrで約1.5μｍのGaAs層2aをエピタキシ
ャル成長させた。GaAs層2aは0.5〜2.0μｍ程度が好まし
い。原料としてはTMG（トリメチルガリウム）とAsH
3（アルシン）を用いた。引き続いて、In0.1Ga0.9As層
３を約6000Åエピタキシャル成長させる。In0.1Ga0.9As
層３は、0.4〜0.8μｍ程度が好ましい。更に、In0.1Ga
0.9As層３の上に約200ÅのGaAs層4a、4c、4e、4gと約20
0ÅのIn0.1Ga0.9As層4b、4d、4f、4hを交互に成長させ
て歪超格子層４を形成する。最後に、デバイスが形成さ
れるGaAs層2bを全体の厚さが約４μｍになるまで結晶成
長させる。
第１図に示すように、Si基板１とGaAs層2aとのヘテロ
界面において発生した転位は上層に伝達される。しかし
ながら、本実施例ではIn0.1Ga0.9As層３と歪超格子層４
が挿入されているので、各層の界面で転位の方向が横方
向に曲げられて、GaAs層2bまで達する貫通転位（スレッ
ディング（threading）転位）が減少して最終的に表面
の転位欠陥密度を減少させることができる。
界面において発生した転位は上層に伝達される。しかし
ながら、本実施例ではIn0.1Ga0.9As層３と歪超格子層４
が挿入されているので、各層の界面で転位の方向が横方
向に曲げられて、GaAs層2bまで達する貫通転位（スレッ
ディング（threading）転位）が減少して最終的に表面
の転位欠陥密度を減少させることができる。
本願発明者等はバッファ層としてのIn0.1Ga0.9As層３
の厚さを種々変化させた場合のGaAs層2b表面の転位欠陥
密度の変化を調べた。そのときのIn0.1Ga0.9As層３の厚
さと転位欠陥密度であるエッチピット密度の関係を第３
図に示す。なお、エッチピット密度はGaAs層2b表面をKO
H溶液で溶かした場合の単位面積当りのピット数であ
る。
の厚さを種々変化させた場合のGaAs層2b表面の転位欠陥
密度の変化を調べた。そのときのIn0.1Ga0.9As層３の厚
さと転位欠陥密度であるエッチピット密度の関係を第３
図に示す。なお、エッチピット密度はGaAs層2b表面をKO
H溶液で溶かした場合の単位面積当りのピット数であ
る。
第３図からわかるように、In0.1Ga0.9As層３を設けな
いとき（厚さがゼロ）はエッチピット密度は107cm-2台
であるが、In0.1Ga0.9As層３を挿入するとエッチピット
密度が減少しはじめ、厚くなるほど大きく減少し、約60
00Åの厚さでエッチピット密度が2.0×106cm-2と最小に
なる。更に厚くするとエッチピット密度は逆に増加す
る。In0.1Ga0.9As層３の最適な6000Åの厚さは、GaAs層
2aに対するIn0.1Ga0.9As層３の臨界厚さの約２倍であ
る。したがって、In0.1Ga0.9As層３を臨界厚さ以上積む
ことにより、この層で貫通転位を発生し易くして下層か
らの転位が上層に伝達するのを阻止しているものと思わ
れる。
いとき（厚さがゼロ）はエッチピット密度は107cm-2台
であるが、In0.1Ga0.9As層３を挿入するとエッチピット
密度が減少しはじめ、厚くなるほど大きく減少し、約60
00Åの厚さでエッチピット密度が2.0×106cm-2と最小に
なる。更に厚くするとエッチピット密度は逆に増加す
る。In0.1Ga0.9As層３の最適な6000Åの厚さは、GaAs層
2aに対するIn0.1Ga0.9As層３の臨界厚さの約２倍であ
る。したがって、In0.1Ga0.9As層３を臨界厚さ以上積む
ことにより、この層で貫通転位を発生し易くして下層か
らの転位が上層に伝達するのを阻止しているものと思わ
れる。
本発明の第２の実施例による半導体装置を第４図に示
す。第１図に示す第１の実施例と同一の構成要素には同
一の符号を付して説明を省略する。本実施例では、GaAs
層２中にバッファ層としてのIn0.1Ga0.9As層３のみを挿
入し、歪超格子層４を挿入していない。このような構造
でもIn0.1Ga0.9As層３があるので転位欠陥密度を十分減
少させることができる。
す。第１図に示す第１の実施例と同一の構成要素には同
一の符号を付して説明を省略する。本実施例では、GaAs
層２中にバッファ層としてのIn0.1Ga0.9As層３のみを挿
入し、歪超格子層４を挿入していない。このような構造
でもIn0.1Ga0.9As層３があるので転位欠陥密度を十分減
少させることができる。
本願発明者等は本実施例においてもバッファ層として
のIn0.1Ga0.9As層３の厚さを種々変化させた場合のGaAs
層2b表面の転位欠陥密度の変化を調べた。そのときのIn
0.1Ga0.9As層３の厚さと転位欠陥密度であるエッチピッ
ト密度の関係を第３図に示す。第３図から分かるよう
に、第１の実施例よりも全体的に転位欠陥密度は少し大
きいものの、本実施例の場合も第１の実施例とほぼ同じ
傾向を示している。すなわち、In0.1Ga0.9As層３を挿入
するとエッチピット密度が減少しはじめ、約6000Åの厚
さでエッチピット密度が3.5×106cm-2と最小になる。更
に厚くすると逆にエッチピット密度は逆に増加する。
のIn0.1Ga0.9As層３の厚さを種々変化させた場合のGaAs
層2b表面の転位欠陥密度の変化を調べた。そのときのIn
0.1Ga0.9As層３の厚さと転位欠陥密度であるエッチピッ
ト密度の関係を第３図に示す。第３図から分かるよう
に、第１の実施例よりも全体的に転位欠陥密度は少し大
きいものの、本実施例の場合も第１の実施例とほぼ同じ
傾向を示している。すなわち、In0.1Ga0.9As層３を挿入
するとエッチピット密度が減少しはじめ、約6000Åの厚
さでエッチピット密度が3.5×106cm-2と最小になる。更
に厚くすると逆にエッチピット密度は逆に増加する。
本発明は上記実施例に限らず種々の変形が可能であ
る。
る。
上記実施例ではバッファ層はIn0.1Ga0.9As層であった
が、Inの組成比は0.1に限らず他の組成比ｘのInxGa1-xA
sでもよい。また、InGaAsの代わりにIII族元素とＶ族元
素の化合物であるAlGaAsでもInGaPでも、GaAsPでも、In
Asでも、AlAsでもよい。
が、Inの組成比は0.1に限らず他の組成比ｘのInxGa1-xA
sでもよい。また、InGaAsの代わりにIII族元素とＶ族元
素の化合物であるAlGaAsでもInGaPでも、GaAsPでも、In
Asでも、AlAsでもよい。
また、歪超格子層は、上記実施例におけるIn0.1Ga0.9
As/GaAs構造以外に、他の組成比ｘのInxGa1-xAsを用い
たInxGa1-xAs/GaAs構造でも、InxGa1-xP/InyGa1-yP構造
でもよく、要は、互いに格子定数の異なる層が交互に積
層された構造であればよい。
As/GaAs構造以外に、他の組成比ｘのInxGa1-xAsを用い
たInxGa1-xAs/GaAs構造でも、InxGa1-xP/InyGa1-yP構造
でもよく、要は、互いに格子定数の異なる層が交互に積
層された構造であればよい。
さらに、本発明はSi基板にGaAs層の代わりにInP層等
の他の化合物半導体層を形成する場合にも適用できる。
要は、IV族元素の半導体基板上にIII族元素とＶ族元素
の化合物半導体層が形成されるあらゆるタイプの半導体
装置に本発明を適用できる。
の他の化合物半導体層を形成する場合にも適用できる。
要は、IV族元素の半導体基板上にIII族元素とＶ族元素
の化合物半導体層が形成されるあらゆるタイプの半導体
装置に本発明を適用できる。
［発明の効果］ 以上の通り、本発明によれば、半導体基板と格子定数
の異なる所定の半導体層の界面で発生する転位を低減さ
せることができる。
の異なる所定の半導体層の界面で発生する転位を低減さ
せることができる。
第１図は本発明の第１の実施例による半導体装置の断面
図、 第２図は同半導体装置の要部断面図、 第３図はInGaAs層の厚さとエッチピット密度の関係を示
すグラフ、 第４図は本発明の第２の実施例による半導体装置の断面
図である。 図において、 １……Si基板 ２、2a、2b……GaAs層 ３……In0.1Ga0.9As層 ４……歪超格子層 4a、4c、4e、4g……GaAs層 4b、4d、4f、4h……In0.1Ga0.9As層
図、 第２図は同半導体装置の要部断面図、 第３図はInGaAs層の厚さとエッチピット密度の関係を示
すグラフ、 第４図は本発明の第２の実施例による半導体装置の断面
図である。 図において、 １……Si基板 ２、2a、2b……GaAs層 ３……In0.1Ga0.9As層 ４……歪超格子層 4a、4c、4e、4g……GaAs層 4b、4d、4f、4h……In0.1Ga0.9As層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｓ 5/343 Ｈ０１Ｌ 29/203 (56)参考文献 特開 昭63−184321（ＪＰ，Ａ) 特開 平１−53407（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板上に、 前記半導体基板と格子定数の異なる第１のバッファ層
と、 前記第１のバッファ層と格子定数が異なり、前記第１の
バッファ層に対する臨界膜厚よりも厚い膜厚を有する第
２のバッファ層と、 歪超格子層と、 前記半導体基板及び前記第２のバッファ層と格子定数の
異なる半導体層と が順次設けられてなる半導体装置であって、 前記第１のバッファ層と前記第２のバッファ層の間の格
子定数の差が、前記半導体基板と前記第１のバッファ層
の間の格子定数の差よりも小さい ことを特徴とする半導体装置。 - 【請求項２】前記半導体基板はSi基板であり、 前記半導体層及び前記第１のバッファ層はGaAs層であ
り、 前記第２のバッファ層はInGaAs層であり、 前記歪超格子層はGaAs/InGaAs超格子層である ことを特徴とする請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01137865A JP3114809B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
| EP90401473A EP0402209B1 (en) | 1989-05-31 | 1990-05-31 | Semiconductor device having an epitaxial layer grown heteroepitaxially on an underlying substrate |
| DE69029341T DE69029341D1 (de) | 1989-05-31 | 1990-05-31 | Halbleiterbauelement mit einer auf einem Substrat aufgewachsenen epitaxialen Schicht |
| US07/531,106 US5019874A (en) | 1989-05-31 | 1990-05-31 | Semiconductor device having an epitaxial layer grown heteroepitaxially on an underlying substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01137865A JP3114809B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033364A JPH033364A (ja) | 1991-01-09 |
| JP3114809B2 true JP3114809B2 (ja) | 2000-12-04 |
Family
ID=15208546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01137865A Expired - Fee Related JP3114809B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5019874A (ja) |
| EP (1) | EP0402209B1 (ja) |
| JP (1) | JP3114809B2 (ja) |
| DE (1) | DE69029341D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136319A (ja) * | 1989-10-23 | 1991-06-11 | Fujitsu Ltd | ヘテロエピタキシャル基板および半導体装置 |
| JP3442889B2 (ja) * | 1994-12-27 | 2003-09-02 | 株式会社東芝 | 半導体発光装置 |
| JP3624451B2 (ja) * | 1995-03-17 | 2005-03-02 | 昭和電工株式会社 | 発光素子用ＧａＰエピタキシャル基板 |
| US5719894A (en) * | 1996-09-25 | 1998-02-17 | Picolight Incorporated | Extended wavelength strained layer lasers having nitrogen disposed therein |
| US5825796A (en) | 1996-09-25 | 1998-10-20 | Picolight Incorporated | Extended wavelength strained layer lasers having strain compensated layers |
| US5719895A (en) * | 1996-09-25 | 1998-02-17 | Picolight Incorporated | Extended wavelength strained layer lasers having short period superlattices |
| US5859864A (en) * | 1996-10-28 | 1999-01-12 | Picolight Incorporated | Extended wavelength lasers having a restricted growth surface and graded lattice mismatch |
| US5877519A (en) * | 1997-03-26 | 1999-03-02 | Picolight Incoporated | Extended wavelength opto-electronic devices |
| US6045140A (en) * | 1997-07-11 | 2000-04-04 | Cummins Engine Company, Inc. | Retention gasket with cooperating cover |
| JP2001127339A (ja) * | 1999-10-25 | 2001-05-11 | Kyocera Corp | 半導体発光素子 |
| JP2002270516A (ja) * | 2001-03-07 | 2002-09-20 | Nec Corp | Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子 |
| US6653166B2 (en) | 2001-05-09 | 2003-11-25 | Nsc-Nanosemiconductor Gmbh | Semiconductor device and method of making same |
| US6784074B2 (en) | 2001-05-09 | 2004-08-31 | Nsc-Nanosemiconductor Gmbh | Defect-free semiconductor templates for epitaxial growth and method of making same |
| WO2004012243A2 (en) * | 2002-07-29 | 2004-02-05 | Amberwave Systems | Selective placement of dislocation arrays |
| JP2004307253A (ja) * | 2003-04-07 | 2004-11-04 | New Japan Radio Co Ltd | 半導体基板の製造方法 |
| US20070158684A1 (en) * | 2003-06-13 | 2007-07-12 | Sumitomo Chemical Company, Limited | Compound semiconductor, method of producing the same, and compound semiconductor device |
| WO2005058373A2 (en) * | 2003-12-12 | 2005-06-30 | Petra Biotek, Inc. | Methods, program products, and systems for single and multi-agent dosing |
| TW200806829A (en) * | 2006-07-20 | 2008-02-01 | Univ Nat Central | Method for producing single crystal gallium nitride substrate |
| US9006707B2 (en) | 2007-02-28 | 2015-04-14 | Intel Corporation | Forming arsenide-based complementary logic on a single substrate |
| US7776718B2 (en) * | 2007-06-25 | 2010-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers |
| US8994002B2 (en) * | 2012-03-16 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET having superlattice stressor |
| JP2013206976A (ja) * | 2012-03-27 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2016039314A (ja) * | 2014-08-08 | 2016-03-22 | 旭化成株式会社 | 化合物半導体基板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055678A (ja) * | 1983-09-06 | 1985-03-30 | Nec Corp | 発光ダイオ−ド |
| CA1292550C (en) * | 1985-09-03 | 1991-11-26 | Masayoshi Umeno | Epitaxial gallium arsenide semiconductor wafer and method of producing the same |
| US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
| JP2724827B2 (ja) * | 1987-07-02 | 1998-03-09 | 国際電信電話株式会社 | 赤外発光素子 |
-
1989
- 1989-05-31 JP JP01137865A patent/JP3114809B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-31 US US07/531,106 patent/US5019874A/en not_active Expired - Lifetime
- 1990-05-31 EP EP90401473A patent/EP0402209B1/en not_active Expired - Lifetime
- 1990-05-31 DE DE69029341T patent/DE69029341D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5019874A (en) | 1991-05-28 |
| EP0402209B1 (en) | 1996-12-11 |
| DE69029341D1 (de) | 1997-01-23 |
| EP0402209A1 (en) | 1990-12-12 |
| JPH033364A (ja) | 1991-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3114809B2 (ja) | 半導体装置 | |
| US5208182A (en) | Dislocation density reduction in gallium arsenide on silicon heterostructures | |
| US4876219A (en) | Method of forming a heteroepitaxial semiconductor thin film using amorphous buffer layers | |
| US6720196B2 (en) | Nitride-based semiconductor element and method of forming nitride-based semiconductor | |
| US7233610B2 (en) | Nitride based semiconductor laser diode device with a bar mask | |
| JP3286921B2 (ja) | シリコン基板化合物半導体装置 | |
| EP0291346B1 (en) | A laminated structure of compound semiconductors | |
| US4927471A (en) | Semiconductor substrate comprising wafer substrate and compound semiconductor layer | |
| JPH01289108A (ja) | ヘテロエピタキシャル成長方法 | |
| US5107317A (en) | Semiconductor device with first and second buffer layers | |
| JPH06296060A (ja) | 半導体可視光レーザダイオードの製造方法 | |
| US5016065A (en) | Compound semiconductor substrate with InGaP layer | |
| EP0332329B1 (en) | Method for making a semiconductor substrate including a strained layer superlattice structure | |
| US5492860A (en) | Method for growing compound semiconductor layers | |
| JP3169057B2 (ja) | 化合物半導体層の成長方法 | |
| JPH0722312A (ja) | 歪半導体膜の製造方法 | |
| JPH06216037A (ja) | ヘテロエピタキシャル成長方法 | |
| US5183778A (en) | Method of producing a semiconductor device | |
| JPH05267175A (ja) | 化合物半導体基板 | |
| JPH0434920A (ja) | 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法 | |
| JP2706592B2 (ja) | 結晶基板の製造方法 | |
| JPH0684805A (ja) | 化合物半導体結晶成長方法 | |
| JP2560601B2 (ja) | 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法 | |
| WO2020230317A1 (ja) | 半導体積層構造 | |
| JP3255798B2 (ja) | 化合物半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |