JP2012169452A - 化合物半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 150000001875 compounds Chemical class 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 163
- 239000000463 material Substances 0.000 claims abstract description 93
- 229910052594 sapphire Inorganic materials 0.000 claims description 30
- 239000010980 sapphire Substances 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 160
- 229910002704 AlGaN Inorganic materials 0.000 description 37
- 238000000034 method Methods 0.000 description 17
- 238000002161 passivation Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000005533 two-dimensional electron gas Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000002109 crystal growth method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
【課題】材料の熱膨張係数の差に起因する反り等を抑制することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１と、基板１上方に形成された電子走行層２と、電子走行層２上方に形成された電子供給層３と、が設けられている。基板１の表面に、電子走行層２よりも熱膨張係数が小さい第１の領域１ｂと、電子走行層２よりも熱膨張係数が大きい第２の領域１ａと、が混在する。
【選択図】図１
【解決手段】基板１と、基板１上方に形成された電子走行層２と、電子走行層２上方に形成された電子供給層３と、が設けられている。基板１の表面に、電子走行層２よりも熱膨張係数が小さい第１の領域１ｂと、電子走行層２よりも熱膨張係数が大きい第２の領域１ａと、が混在する。
【選択図】図１
Description
本発明は、化合物半導体装置及びその製造方法に関する。
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。
そして、ＧａＮ層を電子走行層として用い、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴでは、ＡｌＧａＮ及びＧａＮの格子定数の差に起因したひずみがＡｌＧａＮに生じる。このため、ピエゾ分極が発生し、高濃度の二次元電子ガス（２ＤＥＧ）が得られる。従って、このＧａＮ系ＨＥＭＴは高出力デバイスに適用される。
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。
しかし、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には大きな熱膨張係数の差が存在する。その一方で、ＧａＮ層及びＡｌＧａＮ層のエピタキシャル成長には、高温での処理が必要とされる。このため、この高温での処理の際に、熱膨張係数の差に起因するＳｉ基板の反り及びクラック等が発生することがある。このような熱膨張係数の差に起因する問題に関し、サファイア基板上にＳｉを結晶成長させた複合基板が提案されている。
しかしながら、サファイア基板上に良好なＳｉ結晶を成長させることは極めて困難である。また、サファイアとＳｉとの間には、窒化物半導体とＳｉとの間よりも大きな熱膨張係数の差が存在するため、複合基板の反り及びクラック等が発生しやすい。これは、サファイア基板にＳｉ基板を貼り合わせた複合基板でも同様である。
本発明の目的は、材料の熱膨張係数の差に起因する反り等を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記基板の表面に、前記電子走行層よりも熱膨張係数が小さい第１の領域と、前記電子走行層よりも熱膨張係数が大きい第２の領域と、が混在する。
化合物半導体装置の製造方法では、基板上方に電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。前記基板の表面に、前記電子走行層よりも熱膨張係数が小さい第１の領域と、前記電子走行層よりも熱膨張係数が大きい第２の領域と、が混在する。
上記の化合物半導体装置等によれば、表面の熱膨張係数が適切な基板が用いられるため、材料の熱膨張係数の差に起因する反り等を抑制することができる。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
第１の実施形態では、図１（ａ）に示すように、基板１上に、電子走行層２が形成され、電子走行層２上に電子供給層３が形成されている。また、電子供給層３上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄが、ソース電極４ｓ及びドレイン電極４ｄがゲート電極４ｇを間に挟むようにして形成されている。
本実施形態では、図１（ｂ）に示すように、基板１の表面に、電子走行層２を構成する物質よりも熱膨張係数が大きい物質を含む大熱膨張係数領域１ａと、電子走行層２を構成する物質よりも熱膨張係数が小さい物質を含む小熱膨張係数領域１ｂと、が混在する。
このような本実施形態では、高温でのエピタキシャル成長により電子走行層２を形成する場合、大熱膨張係数領域１ａと電子走行層２との接合面の上方では、電子走行層２に引張応力が作用し、小熱膨張係数領域１ｂと電子走行層２との接合面の上方では、電子走行層２に圧縮応力が作用する。従って、これらの応力が互いに相殺される。同様に、大熱膨張係数領域１ａと電子走行層２との接合面の下方では、基板１に圧縮応力が作用し、小熱膨張係数領域１ｂと電子走行層２との接合面の下方では、基板１に引張応力が作用して、これらが互いに相殺される。このため、高温でのエピタキシャル成長により電子走行層２を形成するとしても、その際に基板１の反り及びクラック等は極めて生じにくい。
なお、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの形態は特に限定されない。例えば、図１（ｃ）に示すように、電子走行層２よりも熱膨張係数が大きい大熱膨張係数基板材１ｃの表面に、大熱膨張係数基板材１ｃを露出する開口部が形成され、電子走行層２よりも熱膨張係数が小さい小熱膨張係数基板材１ｄが貼り付けられていてもよい。また、図１（ｄ）に示すように、小熱膨張係数基板材１ｄの表面に、小熱膨張係数基板材１ｄを露出する開口部が形成された大熱膨張係数基板材１ｃが貼り付けられていてもよい。図１（ｃ）及び図１（ｄ）は、図１（ｂ）中のＩ−Ｉ線に沿った断面を示している。
また、図１（ｂ）に示す例では、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが市松模様のように配列しているが、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの配列も特に限定されない。例えば、図２（ａ）に示すように、平面形状が正方形の小熱膨張係数領域１ｂがドット状に配列し、その周囲を大熱膨張係数領域１ａが取り囲んでいてもよい。この場合も、図２（ｂ）に示すように、大熱膨張係数基板材１ｃの表面に、小熱膨張係数基板材１ｄが貼り付けられていてもよく、小熱膨張係数基板材１ｄの表面に、大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｂ）及び図２（ｃ）は、図２（ａ）中のＩ−Ｉ線に沿った断面を示している。また、図２（ｄ）に示すように、平面形状が正方形の小熱膨張係数領域１ａがドット状に配列し、その周囲を小熱膨張係数領域１ｂが取り囲んでいてもよい。この場合も、図２（ｅ）に示すように、大熱膨張係数基板材１ｃの表面に、小熱膨張係数基板材１ｄが貼り付けられていてもよく、小熱膨張係数基板材１ｄの表面に、大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｅ）及び図２（ｆ）は、図２（ｄ）中のＩＩ−ＩＩ線に沿った断面を示している。
更に、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの平面形状も特に限定されない。例えば、図３（ａ）に示すように、小熱膨張係数領域１ｂの平面形状が正六角形であってもよく、図３（ｂ）に示すように、大熱膨張係数領域１ａの平面形状が正六角形であってもよい。図３（ｃ）に示すように、小熱膨張係数領域１ｂの平面形状が円形であってもよく、図３（ｄ）に示すように、大熱膨張係数領域１ａの平面形状が円形であってもよい。
更にまた、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合も特に限定されない。但し、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は、電子走行層２、大熱膨張係数領域１ａ、及び小熱膨張係数領域１ｂの各熱膨張係数及び厚さ等に応じて適宜決定することが好ましい。
また、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂは規則的に配列しているよりも、不規則に配列していることが好ましい。基板１の表面に平行な各方向間での平均熱膨張係数のばらつきを抑制するためである。そして、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は、基板１の表面に平行な各方向間で均一であることが好ましく、例えば、この割合の平均値からのばらつきがいずれの方向においても１０％以内に収まっていることが好ましく、５％以内に収まっていることがより好ましく、３％以内に収まっていることがより一層好ましい。また、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが規則的に配列している場合、そのピッチは小さいことが好ましく、最も密に配列する方向におけるピッチが１μｍ以下であることが好ましい。図２及び図３中の方向９が各例において大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが最も密に配列する方向に相当する。
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
第２の実施形態では、図４（ａ）に示すように、基板１１上に、厚さが１μｍ〜４μｍ程度（例えば３μｍ）のノンドープのｉ−ＧａＮ層１２が形成され、その上に、厚さが１ｎｍ〜３０ｎｍ程度（例えば５ｎｍ）のノンドープのｉ−ＡｌＧａＮ層１３ａが形成され、その上に、厚さが３ｎｍ〜３０ｎｍ程度（例えば３０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層１３ｂが形成されている。ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂのＡｌ組成は０．１〜０．５程度（例えば０．２）である。ｎ−ＡｌＧａＮ層１３ｂには、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層１３ｂ上に、厚さが２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＧａＮ層２１が形成されている。ｎ−ＧａＮ層２１には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
ｎ−ＧａＮ層２１上に、ソース電極１４ｓ及びドレイン電極１４ｄが形成されている。ソース電極１４ｓ及びドレイン電極１４ｄはｎ−ＧａＮ層２１にオーミック接触している。ソース電極１４ｓ及びドレイン電極１４ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。ｎ−ＧａＮ層２１上には、ソース電極１４ｓ及びドレイン電極１４ｄを覆うパッシベーション膜２２も形成されている。パッシベーション膜２２としては、例えばシリコン窒化膜が形成されている。パッシベーション膜２２の、ソース電極１４ｓ及びドレイン電極１４ｄの間に位置する部分に、ゲート電極用の開口部２２ａが形成されている。そして、開口部２２ａを介してｎ−ＧａＮ層２１とショットキー接触するゲート電極１４ｇが形成されている。ゲート電極１４ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜２２上に、ゲート電極１４ｇを覆うパッシベーション膜２３が形成されている。パッシベーション膜２３としては、例えばシリコン窒化膜が形成されている。パッシベーション膜２２及び２３には、外部端子等の接続のための開口部が形成されている。
第２の実施形態では、図４（ａ）に示すように、基板１１に、シリコン基板材１１ｂ、及び、シリコン基板材１１ｂ上に形成され、開口部が設けられたサファイア基板材１１ａが含まれている。後述のように、ｉ−ＧａＮ層１２が電子走行層として機能し、シリコン基板材１１ｂに含まれるシリコンの熱膨張係数はＧａＮよりも小さく、サファイア基板材１１ａに含まれるサファイアの熱膨張係数はＧａＮよりも大きい。つまり、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在している。
なお、基板１１の表面側から見たレイアウトは、例えば図４（ｂ）のようになる。つまり、ゲート電極１４ｇ、ソース電極１４ｓ及びドレイン電極１４ｄの平面形状が櫛歯状となっており、ソース電極１４ｓ及びドレイン電極１４ｄが交互に配置されている。つまり、複数のゲート電極１４ｇがゲート配線２４ｇにより共通接続され、複数のソース電極１４ｓがソース配線２４ｓにより共通接続され、複数のドレイン電極１４ｄがドレイン配線２４ｄにより共通接続されている。そして、これらの間にゲート電極１４ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図４（ａ）に示す断面図は、図４（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂ等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。
このように構成された第２の実施形態では、ｉ−ＧａＮ層１２とｉ−ＡｌＧａＮ層１３ａとの間のヘテロ接合界面に、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層１２のｉ−ＡｌＧａＮ層１３ａとの界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れ、この部分が電子走行層（チャネル）として機能する。また、ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂが電子供給層として機能する。
更に、第２の実施形態では、前述のように、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在している。従って、第１の実施形態と同様に、高温でのエピタキシャル成長により、電子走行層として機能するｉ−ＧａＮ層１２を形成するとしても、その際に基板１１の反り及びクラック等を抑制することが可能である。
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５Ａ乃至図５Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図５Ａ（ａ）に示すように、シリコン基板材１１ｂ上にサファイア基板材１１ａを貼り付ける。この貼り付けでは、例えば加熱による接着を行う。なお、シリコン基板材１１ａの表面に自然酸化膜が存在していてもよい。次いで、図５Ａ（ｂ）に示すように、サファイア基板材１１ａ上に、開口部を形成する予定の領域を露出するレジストパターン２６を形成する。その後、図５Ａ（ｃ）に示すように、レジストパターン２６をマスクとして用いたエッチング、例えばウェットエッチングを行って、サファイア基板材１１ａにシリコン基板材１１ｂの一部を露出する開口部を形成する。シリコン基板材１１ｂの表面に自然酸化膜が存在していた場合には、この開口部の形成の際に、自然酸化膜のサファイア基板材１１ａの開口部に露出する部分を除去する。そして、図５Ａ（ｄ）に示すように、レジストパターン２６を除去する。このようにして、基板１１を得ることができる。
続いて、図５Ａ（ｅ）に示すように、基板１１上にｉ−ＧａＮ層１２を形成し、図５Ｂ（ｆ）に示すように、ｉ−ＧａＮ層１２上に、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１を形成する。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１は窒化物半導体を含む。本実施形態では、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在しているため、これら窒化物半導体層を形成する際に基板１１の反り及びクラック等を抑制することが可能である。
ｎ−ＧａＮ層２１の形成後には、例えばリフトオフ法により、図５Ｂ（ｇ）に示すように、ソース電極１４ｓ及びドレイン電極１４ｄをｎ−ＧａＮ層２１上に形成する。ソース電極１４ｓ及びドレイン電極１４ｄの形成では、ソース電極１４ｓ及びドレイン電極１４ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。
次いで、図５Ｂ（ｈ）に示すように、ｎ−ＧａＮ層２１上に、ソース電極１４ｓ及びドレイン電極１４ｄを覆うようにしてパッシベーション膜２２を形成する。パッシベーション膜２２としては、例えばプラズマＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜を形成する。その後、開口部２２ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、パッシベーション膜２２に開口部２２ａを形成する。次いで、開口部２２ａを介してｎ−ＧａＮ層２１と接するゲート電極１４ｇをリフトオフ法により形成する。ゲート電極１４ｇの形成では、開口部２２ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１４ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。その後、パッシベーション膜２２上に、ゲート電極１４ｇを覆うようにしてパッシベーション膜２３を形成する。パッシベーション膜２３としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。
続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する（図４（ｂ）参照）。このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
なお、図６に示すように、ｎ−ＧａＮ層２１に、ソース電極１４ｓ及びドレイン電極１４ｄ用の開口部を設け、ソース電極１４ｓ及びドレイン電極１４ｄをｎ−ＡｌＧａＮ層１３ｂに接するようにして形成してもよい。この場合、開口部の深さに関し、ｎ−ＧａＮ層２１の一部を残してもよく、また、ｎ−ＡｌＧａＮ層１３ｂの一部を除去してもよい。つまり、開口部の深さがｎ−ＧａＮ層２１の厚さと一致している必要はない。
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
第３の実施形態では、図７に示すように、サファイア基板材１１ａの開口部の内側に、シリコン基板材１１ｂの露出部を覆うバッファ層３１が形成されている。バッファ層３１としては、例えば、厚さが１０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）のＡｌＮ層又はＡｌＧａＮ層が用いられる。他の構成は第２の実施形態と同様である。
このような第３の実施形態によれば、バッファ層３１により、シリコン基板材１１ｂとｉ−ＧａＮ層１２との間の歪等が緩和されるため、ｉ−ＧａＮ層１２の結晶性がより一層良好なものとなる。
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図８は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図８（ａ）に示すように、第２の実施形態と同様にして、サファイア基板材１１ａへの開口部の形成までの処理を行う。次いで、図８（ｂ）に示すように、全面にバッファ層３１を形成する。バッファ層３１の形成は、例えばＭＯＶＰＥ法等の結晶成長法により行う。その後、図８（ｃ）に示すように、サファイア基板材１１ａの開口部の内側に、バッファ層３１の一部を残存させつつ、バッファ層３１の残部及びレジストパターン２６を除去する。このようにして、基板１１を得ることができる。
その後、第２の実施形態と同様にして、図８（ｄ）に示すように、ｉ−ＧａＮ層１２の形成からパッシベーション膜２３の形成までの処理を行う。続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する。このようにして、図７に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。ここでは、ＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造については、その製造方法と共に説明する。図９Ａ乃至図９Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
次に、第４の実施形態について説明する。ここでは、ＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造については、その製造方法と共に説明する。図９Ａ乃至図９Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
先ず、図９Ａ（ａ）に示すように、サファイア基板材４１ａ上にシリコン基板材４１ｂが設けられた基板を準備する。基板としては、シリコンオンサファイア（ＳＯＳ）基板として流通しているものを用いてもよく、加熱による接着等によって基板を形成してもよい。次いで、図９Ａ（ｂ）に示すように、シリコン基板材４１ｂ上に、開口部を形成する予定の領域を露出するレジストパターン４２を形成する。その後、図９Ａ（ｃ）に示すように、レジストパターン４２をマスクとして用いたエッチング、例えばウェットエッチングを行って、シリコン基板材４１ｂにサファイア基板材４１ａの一部を露出する開口部を形成する。そして、図９Ａ（ｄ）に示すように、レジストパターン４２を除去する。このようにして、基板４１を得ることができる。
次いで、図９Ｂ（ｅ）に示すように、全面にバッファ層４３を形成する。バッファ層４３としては、例えば、厚さが１０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）のＡｌＮ層又はＡｌＧａＮ層を形成する。その後、図９Ｂ（ｆ）に示すように、バッファ層４３上に、第２の実施形態と同様にして、ｉ−ＧａＮ層１２を形成し、図９Ｂ（ｇ）に示すように、ｉ−ＧａＮ層１２上に、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１を形成する。バッファ層４３の形成は、例えばＭＯＶＰＥ法等の結晶成長法により行う。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１は、バッファ層４３と連続して形成することができる。本実施形態では、基板４１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在しているため、これら窒化物半導体層を形成する際に基板４１の反り及びクラック等を抑制することが可能である。
その後、第２の実施形態と同様にして、同じく図９Ｂ（ｇ）に示すように、ソース電極１４ｓ及びドレイン電極１４ｄの形成からパッシベーション膜２３の形成までの処理を行う。続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する。このようにして、ＧａＮ系ＨＥＭＴを得ることができる。
なお、図１０に示すように、バッファ層４３の形成を省略してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
次に、第５の実施形態について説明する。図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
第５の実施形態では、図１１（ａ）及び（ｂ）に示すように、第２の実施形態において、サファイア基板材１１ａに、平面視でゲート電極１４ｇと重なり合うように、チャネル応力調整部５１が含まれている。他の構成は第２の実施形態と同様である。
このような第５の実施形態によれば、ゲート電極１４ｇの直下での２次元電子ガス層の発生が抑制され、ノーマリーオフ動作が可能となる。また、図１１（ｂ）に示すように、サファイア基板材１１ａにチャネル応力調整部５１のみが含まれている場合には、ゲート電極１４ｇの直下での２次元電子ガス層の発生を抑制しつつ、ゲート電極１４ｇとソース電極１４ｓとの間、及びゲート電極１４ｇとドレイン電極１４ｄとの間に十分な２次元電子ガス層を確保することができる。
このような第５の実施形態の構成を第１、第３、第４の実施形態に適用してもよい。
また、図６に示す第２の実施形態の変形例の構成を第１、第３〜第５の実施形態に適用してもよい。
また、抵抗体及びキャパシタ等をも基板１１又は４１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図１２に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図１３（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図１３（ｂ）は、図１３（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
図１３（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
そして、図１３（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。
（付記２）
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）
前記第１の基板材は、シリコン基板材であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
前記第１の基板材は、シリコン基板材であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記第２の基板材は、サファイア基板材であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
前記第２の基板材は、サファイア基板材であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
（付記１０）
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
（付記１１）
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１２）
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
（付記１３）
前記第１の基板材は、シリコン基板材であることを特徴とする付記１０乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
前記第１の基板材は、シリコン基板材であることを特徴とする付記１０乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１４）
前記第２の基板材は、サファイア基板材であることを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
前記第２の基板材は、サファイア基板材であることを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
１：基板
１ａ：大熱膨張係数領域
１ｂ：小熱膨張係数領域
１ｃ：大熱膨張係数基板材
１ｄ：小熱膨張係数基板材
２：電子走行層
３：電子供給層
４ｇ：ゲート電極
４ｓ：ソース電極
４ｄ：ドレイン電極
１１：基板
１１ａ：サファイア基板材
１１ｂ：シリコン基板材
１２：ｉ−ＧａＮ層
１３ａ：ｉ−ＡｌＧａＮ層
１３ｂ：ｎ−ＡｌＧａＮ層
１４ｇ：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
３１：バッファ層
４１：基板
４１ａ：サファイア基板材
４１ｂ：シリコン基板材
４３：バッファ層
１ａ：大熱膨張係数領域
１ｂ：小熱膨張係数領域
１ｃ：大熱膨張係数基板材
１ｄ：小熱膨張係数基板材
２：電子走行層
３：電子供給層
４ｇ：ゲート電極
４ｓ：ソース電極
４ｄ：ドレイン電極
１１：基板
１１ａ：サファイア基板材
１１ｂ：シリコン基板材
１２：ｉ−ＧａＮ層
１３ａ：ｉ−ＡｌＧａＮ層
１３ｂ：ｎ−ＡｌＧａＮ層
１４ｇ：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
３１：バッファ層
４１：基板
４１ａ：サファイア基板材
４１ｂ：シリコン基板材
４３：バッファ層
Claims (10)
- 基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。 - 前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする請求項１に記載の化合物半導体装置。 - 前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする請求項１に記載の化合物半導体装置。 - 前記第１の基板材は、シリコン基板材であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
- 前記第２の基板材は、サファイア基板材であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
- 前記電子走行層は、窒化物半導体を含有することを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
- 前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
- 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
- 請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
- 基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011029093A JP5741042B2 (ja) | 2011-02-14 | 2011-02-14 | 化合物半導体装置及びその製造方法 |
| US13/352,645 US8502270B2 (en) | 2011-02-14 | 2012-01-18 | Compound semiconductor device and method for manufacturing the same |
| TW101103742A TWI483383B (zh) | 2011-02-14 | 2012-02-06 | 化合物半導體裝置及其製造方法 |
| CN201210031567.6A CN102637735B (zh) | 2011-02-14 | 2012-02-13 | 化合物半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011029093A JP5741042B2 (ja) | 2011-02-14 | 2011-02-14 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012169452A true JP2012169452A (ja) | 2012-09-06 |
| JP5741042B2 JP5741042B2 (ja) | 2015-07-01 |
Family
ID=46622058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011029093A Active JP5741042B2 (ja) | 2011-02-14 | 2011-02-14 | 化合物半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8502270B2 (ja) |
| JP (1) | JP5741042B2 (ja) |
| CN (1) | CN102637735B (ja) |
| TW (1) | TWI483383B (ja) |
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- 2012-01-18 US US13/352,645 patent/US8502270B2/en active Active
- 2012-02-06 TW TW101103742A patent/TWI483383B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20120205718A1 (en) | 2012-08-16 |
| US8502270B2 (en) | 2013-08-06 |
| TW201244063A (en) | 2012-11-01 |
| CN102637735A (zh) | 2012-08-15 |
| CN102637735B (zh) | 2015-06-17 |
| JP5741042B2 (ja) | 2015-07-01 |
| TWI483383B (zh) | 2015-05-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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