KR20140139608A - 실리콘 기판 상에 ⅲ/ⅴ족 컨포멀 층을 형성하기 위한 방법 - Google Patents

실리콘 기판 상에 ⅲ/ⅴ족 컨포멀 층을 형성하기 위한 방법 Download PDF

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데이비드 키이스 칼슨
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Abstract

실리콘 기판 상에 컨포멀 Ⅲ/Ⅴ족 층을 형성하기 위한 방법, 및 Ⅲ/Ⅴ족 층들이 그 위에 형성된 결과적인 기판이 제공된다. 방법은 기판으로부터 자연 산화물을 제거하는 단계, 기판을 처리 챔버 내에 위치시키는 단계, 기판을 제1 온도까지 가열하는 단계, 기판을 제2 온도까지 냉각하는 단계, Ⅲ족 프리커서를 처리 챔버 내로 유동시키는 단계, 컨포멀 층이 형성될 때까지 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키면서 제2 온도를 유지하는 단계, Ⅲ족 프리커서의 유동을 중단한 동안 처리 챔버를 어닐링 온도까지 가열하는 단계, 및 처리 챔버를 제2 온도까지 냉각하는 단계를 포함한다. Ⅲ/Ⅴ 층의 퇴적은 유전체 영역들을 우선적으로 에칭하는 할로겐화물 가스 에칭의 이용을 통해 선택적으로 될 수 있다.

Description

실리콘 기판 상에 Ⅲ/Ⅴ족 컨포멀 층을 형성하기 위한 방법{METHOD FOR FORMING GROUP Ⅲ/Ⅴ CONFORMAL LAYERS ON SILICON SUBSTRATES}
본 발명의 실시예들은 일반적으로 Ⅲ족 핵형성 층을 이용하여 실리콘 기판 상에 Ⅲ/Ⅴ족 재료를 형성하기 위한 프로세스에 관한 것이다.
Ⅲ/Ⅴ족 반도체들은 그들의 넓은 밴드갭, 높은 열 전도율, 및 큰 항복 전기장(electrical breakdown fields) 덕분에, 고온, 고주파수 및 고전력 마이크로전자공학, 및 자외/청/녹 광전자공학(optoelectronics)에서 유용한 재료로서의 중대한 잠재력을 갖는다. 마이크로전자공학 장치 응용들은 AlGaNGaN 다층 기반 레이저 다이오드(AlGaNGaN multilayer-based laser diode), 고 전자 이동성 트랜지스터(HEMT: high electron mobility transistor), 전계 효과 트랜지스터(FET: field effect transistor), 이종접합 바이폴라 트랜지스터(HBT: heterojunction bipolar transistor), 발광 다이오드(LED: light emitting diode) 및 자외선 광검출기(ultra-violet photodetector)와, 고주파수 고전력 통신을 위한, 고밀도 광학 저장소, 풀컬러 디스플레이를 위한, 및 다른 넓은 밴드갭의 반도체 응용들을 위한 장치들을 일반적으로 포함하는 (Al,In,Ga)N계 장치들을 포함한다.
또한, Ⅲ/Ⅴ족 재료의 성능 이점을 달성할 수 있는 표면 층들은, 제한적인 것은 아니지만 InSb(indium antimonide) 및 InAs(indium arsenide)와 같은 지극히 높은 이동성을 갖는 재료들로 제조된 CMOS 및 QW(quantum well) 트랜지스터와 같은 다양한 고성능 전자 장치를 호스트(host)할 수 있다. 레이저, 검출기 및 광전지와 같은 광학 장치들은 제한적인 것은 아니지만 GaAs(gallium arsenide) 및 InGaAs(indium gallium arsenide)와 같은, 다양한 다른 직접 밴드갭 재료(direct band gap materials)로도 제조될 수 있다.
그러한 층들의 이점 및 유용성에도 불구하고, 실리콘 기판 상에서의 Ⅲ/Ⅴ족 재료의 성장은 많은 도전과제를 제시한다. Ⅲ/Ⅴ족 반도체 에피택셜 층과 실리콘 반도체 기판 사이의 격자 부정합, 폴라-온-논폴라 부정합(polar-on-nonpolar mismatch) 및 열적 부정합(thermal mismatch)에 의해, 결정 결함이 발생될 수 있다. 에피택셜 층과 기판 사이의 격자 부정합이 몇 퍼센트를 초과하면, 부정합에 의해 유도되는 스트레인이 지나치게 커지고, 에피택셜 막이 완화(relax)할 때 에피택셜 층 내에 결함이 발생된다.
막 두께가 임계 두께(이 두께 미만에서는 막이 변형되고, 이 두께 초과에서는 막이 완화됨)보다 커지고 나면, 막 및 기판 계면에서는 물론, 에피택셜 막 내에서 부적합 전위들(misfit dislocations)을 생성함으로써, 스트레인이 완화된다. 에피택셜 결정 결함은 전형적으로 스레딩 전위(threading dislocations), 적층 결함(stacking faults) 및 쌍정(twins)(격자의 한 부분이 다른 것의 거울상(mirror image)인 경우에 주기성 단절)의 형태이다. 다수의 결함, 특히 스레딩 전위는 반도체 장치가 제조되는 "장치 층(device layer)" 내로 전파하는 경향이 있다. 일반적으로, 결함 발생의 심각함은 Ⅲ/Ⅴ족 반도체와 실리콘 기판 간의 격자 부정합의 양에 상관성이 있다.
실리콘 기판과 Ⅲ/Ⅴ족 장치 층 사이의 격자 부정합에 의해 유도되는 스트레인을 완화하고, 그에 의해 Ⅲ/Ⅴ 층의 유해한 결함 밀도를 감소시키기 위한 시도에서, 다양한 버퍼층들이 이용되어 왔다. 그러나, 실리콘 기판의 상이한 표면 배향들 간에서의 층 균일성은 변함없는 문제점으로 남아있다.
CMOS 피쳐를 위한 Ⅲ/Ⅴ족 층을 퇴적하는 것에 관련된 어려움은 실리콘 기판 상에서의 컨포멀(conformal) 퇴적이다. 전통적으로, 헤테로에피택시에서, 층들 간의 부정합을 극복하고 고품질의 결정질 막을 생성하기 위해, 버퍼층들은 매우 두껍게, 예를 들어 1 미크론 이상의 두께의 버퍼 층으로 성장되어야 한다.
이와 같이, 상이한 결정 배향들 상에서의 컨포멀 층의 형성은 CMOS 내의 소형 피쳐 형성에 최적이지 않은 상술한 결정 결함들을 수용하기 위해 두꺼운 층의 퇴적을 필요로 한다.
그러므로, 격자 부정합, 폴라-온-논폴라 부정합 또는 다른 어려움에 대한 염려 없이, 큰 기판 또는 복수의 기판에 걸쳐 균일하게 Ⅲ/Ⅴ족 막을 퇴적할 수 있는, 높은 퇴적율을 갖는 퇴적 프로세스가 일반적으로 필요하다. 또한, 본 기술분야에서는, 실리콘 기판 상에 Ⅲ/Ⅴ족 결정질 층의 성장을 위해 두꺼운 버퍼층을 필요로 하지 않는 개선된 퇴적 방법이 필요하다.
본 발명의 실시예들은 일반적으로 Ⅲ족 핵형성 층을 이용하여 Ⅲ/Ⅴ족 층을 형성하기 위한 방법에 관한 것이다. Ⅲ/Ⅴ족 층은 임의의 Ⅲ/Ⅴ족 층일 수 있고, 문헌에 알려져 있는 MOCVD(metal organic chemical vapor deposition)를 위한 정규의 조건들 하에서 퇴적될 수 있다. 퇴적이 다양한 표면 배향들에 걸쳐 컨포멀한 동시에, 고품질의 결정질 막을 생성한다는 것이 중요하다.
일 실시예에서, 기판 상에 컨포멀 층(conformal layer)을 형성하기 위한 방법으로서, 기판으로부터 자연 산화물(native oxide)을 제거한 후에, 기판을 처리 챔버 내에 위치시키는(positioning) 단계; 기판을 제1 온도까지 가열하는 단계; 기판을 제2 온도까지 냉각하는 단계; 및 기판의 시드를 제공하기 위해, Ⅲ족 프리커서를 처리 챔버 내로 유동시키는 단계를 포함할 수 있는 방법이 제공된다.
하나 이상의 실시예는 컨포멀 이원 Ⅲ/Ⅴ 층(conformal binary Ⅲ/Ⅴ layer)이 형성될 때까지 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키면서, 처리 챔버를 제2 온도로 유지하는 단계를 더 포함할 수 있다. 다음으로, 처리 챔버는 Ⅲ족 프리커서의 유동을 중단한 동안, 제3 온도까지 가열될 수 있다. 제2 온도까지의 순차적인 냉각 후에 처리가 종료한다.
다른 실시예에서, 기판 상에 컨포멀 층을 형성하기 위한 방법은, 기판을 처리 챔버 내에 위치시키는 단계; 처리 챔버의 온도를 제1 온도로 조절하는 단계; 핵 형성 층을 생성하기 위해 Ⅲ족 프리커서를 처리 챔버 내로 유동시키는 단계; 이원 Ⅲ/Ⅴ 버퍼 층을 생성하기 위해, Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키는 단계; 제2 Ⅲ족 프리커서의 유동을 중단한 동안, 처리 챔버를 제2 온도까지 가열하는 단계; 처리 챔버를 제1 온도까지 냉각하는 단계; 및 원하는 이원 Ⅲ/Ⅴ 버퍼 층 두께에 도달할 때까지, 프리커서, 어닐링 및 냉각 단계를 순차적으로 반복하는 단계를 포함할 수 있다.
일부 실시예들에서, 실리콘 기판은 실리콘 기판의 적어도 하나의 표면 상에 배치된 Ⅲ족 핵형성 층을 갖는, 유전체 영역 및 반도체 영역 둘 다를 갖는 상부 표면 - Ⅲ족 핵형성 층은 하나 이상의 Ⅲ족 원소로 구성됨 - ; 및 Ⅲ족 핵형성 층의 최상부 상의 Ⅲ/Ⅴ족 버퍼 층을 포함할 수 있다.
하나 이상의 실시예에서, 기판은 버퍼 층 상에 형성된 하나 이상의 이원 또는 삼원 Ⅲ/Ⅴ족 층을 더 포함할 수 있다. 이원 또는 삼원 Ⅲ/Ⅴ족 층은 버퍼 층 또는 핵 형성 층 내에서 이용되는 것과 동일한 Ⅲ족 또는 동일한 Ⅴ족 원소로 구성될 수 있는 하나 이상의 Ⅲ족 및 하나 이상의 Ⅴ족 원소를 포함할 수 있고, 컨포멀 층일 수 있다.
위에서 언급된 본 발명의 특징들이 달성되고 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 발명의 더 구체적인 설명은 실시예들을 참조할 수 있으며, 그들은 첨부 도면들에 도시되어 있다.
도 1a는 하나 이상의 실시예에 따라 기판 상에 핵형성 층 및 버퍼층을 형성하기 위한 방법의 흐름도를 도시한다.
도 1b는 하나 이상의 실시예에 따라 핵형성 층 및 버퍼층을 갖는 기판 상에 이원 또는 삼원 Ⅲ/Ⅴ족 층을 형성하기 위한 방법의 흐름도를 도시한다.
도 2는 위에서 설명된 방법들 중 하나 이상에 의해 Ⅲ/Ⅴ족 층들이 그 위에 형성된 기판을 도시한다.
그러나, 본 발명은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 발명의 예시적인 실시예들만을 도시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
본 발명의 실시예들은 일반적으로 실리콘 표면 상에 Ⅲ/Ⅴ족 재료를 형성하기 위한 방법들, 및 Ⅲ족 원소로 구성된 핵형성 층 상에 버퍼층을 형성하는 결과적인 구성에 관한 것이다. 일 실시예에서, 기판 상에 컨포멀 층을 형성하기 위한 방법이 제공되는데, 이 방법은 기판으로부터 자연 산화물을 제거하는 단계, 기판을 처리 챔버 내에 위치시키는 단계, 기판을 제1 온도까지 가열하는 단계, 기판을 제2 온도까지 냉각하는 단계, 및 Ⅲ족 프리커서를 처리 챔버 내로 유동시키는 단계를 포함할 수 있다. Ⅲ족 프리커서는 모두 알려진 Ⅲ족 프리커서들로부터 선택될 수 있다.
세정 후 단계(post cleaning step)에 대응할 수 있는 제1 온도는 약 400℃ 내지 약 800℃의 범위일 수 있고, 바람직한 실시예들에서는 약 400℃ 내지 약 500℃ 범위일 수 있다. 세정 후 단계는 기판의 표면으로부터 잔류 오염물질을 제거하기 위해 이용될 수 있다. 층 형성 단계에 대응할 수 있는 제2 온도는 약 250℃ 내지 약 400℃의 범위, 예컨대 약 290℃ 내지 약 340℃의 범위, 바람직한 실시예에서는 300℃일 수 있다. 하나 이상의 실시예에서, Ⅲ족 프리커서는 15초까지의 시간 동안, 예컨대 약 3 내지 약 10초 범위 동안, 바람직한 실시예에서는 약 3 내지 약 5초 범위 동안 처리 챔버 내로 유동될 수 있다.
하나 이상의 실시예는 처리 챔버를 제2 온도로 유지하는 단계, 5nm 내지 50nm 두께의 컨포멀 층이 형성될 때까지, Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키는 단계, Ⅲ족 프리커서의 유동을 중단한 동안, 처리 챔버를 제3 온도까지 가열하는 단계, 및 처리 챔버를 제2 온도까지 냉각하는 단계를 포함할 수 있다. 방법은 프로세스가 완료된 때, 처리 챔버로의 Ⅴ족 프리커서 유동을 중단하는 단계를 포함할 수 있다. Ⅲ족 프리커서를 이용한 처리(treatment) 후에 Ⅴ족 프리커서의 첨가에 의해 형성되는 컨포멀 Ⅲ/Ⅴ 층은 5nm 내지 100nm 두께, 더 구체적으로는 5nm 내지 50nm, 바람직한 실시예에서는 10nm 내지 30nm일 수 있다. 어닐링 온도일 수 있는 제3 온도는 약 400℃ 내지 약 600℃의 범위일 수 있고, 바람직한 실시예들에서는 약 450℃ 내지 약 550℃ 범위일 수 있다. Ⅴ족 프리커서는 모두 알려진 Ⅴ족 프리커서들로부터 선택될 수 있다.
이원 또는 삼원 Ⅲ/Ⅴ 층에서 이용되는 Ⅲ족 또는 Ⅴ족 프리커서는 요구되는 구체적인 전기적 속성에 따라 선택된다. Ⅲ족 프리커서는 트리메틸 인듐(Trimethyl Indium), 트리메틸 갈륨(Trimethyl Gallium), 트리에틸 갈륨(Triethyl Gallium), 트리메틸 알루미늄(Trimethyl Aluminum)을 포함할 수 있다. Ⅴ족 프리커서는 3급 부틸 아르신(Tertiarybutylarsine), 3급 부틸 포스핀(Tertiarybutyl Phosphine), 트리에틸 안티몬(Triethyl Antimony), 아르신(AsH3), 및 포스핀(PH3)을 포함할 수 있다.
하나 이상의 실시예에서, 설명되는 층들 중 임의의 것에서 이용되는 Ⅲ족 프리커서는 임의의 다른 층과 동일한 Ⅲ족 프리커서 그룹일 수 있다. 또한, Ⅲ족 프리커서는 핵형성 층 단계로부터 버퍼 층 형성까지 연속적인 유동으로서 처리 챔버 내로 유동될 수 있다.
하나 이상의 실시예는 Ⅲ/Ⅴ족 층의 퇴적을 제어하기 위해, 염소 또는 염화 수소와 같은 할로겐화물 가스의 사용을 또한 포함할 수 있다. 할로겐화물 가스는 기판의 유전체 영역들을 주로 에칭하기 위해, 열 에칭 프로세스(thermal etching process) 또는 플라즈마 보조 에칭 프로세스(plasma assisted etching process)에서 이용될 수 있다. 그러한 것으로서, Ⅲ족 및 Ⅴ족 원소들이 유전체 영역들의 표면으로부터 우선적으로 제거될 수 있고, 그에 의해 퇴적물이 반도체 영역들 상에만 누적하는 것을 허용한다.
다른 실시예에서, 컨포멀 층을 형성하기 위한 방법은 또한 처리 챔버를 제2 온도로 유지하는 단계, Ⅲ/Ⅴ족 층 상에 컨포멀 삼원 Ⅲ/Ⅴ족 층이 형성될 때까지, 적어도 하나의 Ⅲ족 프리커서 및 적어도 하나의 Ⅴ족 프리커서를 처리 챔버 내로 유동시키는 단계 - 3가지 프리커서 가스가 이용됨 - , Ⅲ족 프리커서의 유동을 중단한 동안, 처리 챔버를 제3 온도까지 가열하는 단계, 처리 챔버를 제2 온도까지 냉각하는 단계, 및 프로세스를 종료하기 위해 처리 챔버로의 Ⅴ족 프리커서 유동을 중단하는 단계를 포함할 수 있다.
다른 실시예에서, 기판 상에 컨포멀 Ⅲ/Ⅴ 층을 형성하기 위한 방법은 처리 챔버 내에 기판을 위치시키는 단계, 처리 챔버의 온도를 제2 온도로 조절하는 단계, Ⅲ족 프리커서를 처리 챔버 내로 유동시키는 단계, 막이 형성될 때까지, Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키는 동안, 제2 온도를 유지하는 단계, Ⅲ족 프리커서의 유동을 중단한 동안, 처리 챔버를 제3 온도까지 가열하는 단계, 처리 챔버를 제2 온도까지 냉각하는 단계, 원하는 버퍼 층 두께에 도달할 때까지 버퍼 프리커서, 어닐링 및 냉각 단계를 순차적으로 반복하는 단계 - 시퀀스는 1회 이상 반복될 수 있음 - , 및 처리 챔버로의 Ⅴ족 프리커서 유동을 중단하는 단계를 포함할 수 있다.
하나 이상의 실시예에서, 순차적인 반복에 의해 생성되는 증분적인 버퍼 층(incremental buffer layer)은 반복마다 최대 50nm 두께로, 예컨대 최대 30nm 두께의 증분적인 버퍼 층으로, 바람직한 실시예에서는 최대 20nm 두께의 증분적인 버퍼 층으로 제한될 수 있다.
다른 실시예에서, 실리콘 기판은 유전체 영역 및 반도체 영역 둘 다를 갖는 상부 표면, 실리콘 기판의 적어도 하나의 표면에 배치된 Ⅲ족 핵형성 층 - Ⅲ족 핵형성 층은 하나 이상의 Ⅲ족 원소로 구성됨 - , 및 Ⅲ족 핵형성 층의 최상부 상의 Ⅲ/Ⅴ족 버퍼 층을 포함할 수 있다. 결합된 핵형성 층 및 버퍼 층은 50Å 내지 500Å 두께, 예컨대 50Å 내지 400Å 두께일 수 있고, 바람직한 실시예에서는 100Å 내지 300Å 두께를 포함할 수 있다.
일 실시예에서, 얇은 컨포멀 Ⅲ/Ⅴ족 층은 버퍼 층 상에 형성된 하나 이상의 이원 또는 삼원 Ⅲ/Ⅴ족 층을 포함할 수 있다. 이원 또는 삼원 Ⅲ/Ⅴ족 층은 서로에 대해 임의의 순서로 있을 수 있다. 하나 이상의 이원 또는 삼원 Ⅲ/Ⅴ족 층은 상술한 조합의 임의의 예상가능한 순열로, 버퍼 층과 동일한 Ⅲ족 또는 동일한 Ⅴ족 원소로 구성될 수 있다. 핵형성 층 내의 Ⅲ족 원소는 이원 또는 삼원 Ⅲ/Ⅴ족 층 또는 버퍼 층 내의 Ⅲ족 원소와 동일할 수 있다. 상술한 층들 중 임의의 것에서 이용되는 Ⅲ족 및 Ⅴ족 원소들은 Ⅲ족 또는 Ⅴ족 프리커서에서 이용가능한 임의의 유형일 수 있다.
실리콘 기판의 (100) 및 (110) 배향 위에서 컨포멀한 Ⅲ/Ⅴ족 층과 같이, 이원 또는 삼원 Ⅲ/Ⅴ족 층들은 하나 이상의 표면을 컨포멀하게, 그리고 실리콘의 배향에 무관하게 커버할 수 있다. 이원 층들의 예는 갈륨 포스파이드(GaP), 인듐 포스파이드(InP), 또는 인듐 아세나이드(InAs)를 포함할 수 있다. 삼원 층들의 예는 인듐 갈륨 아세나이드(InGaAs) 또는 알루미늄 인듐 아세나이드(AlInAs)를 포함할 수 있다.
도 1a는 하나 이상의 실시예에 따라 기판 상에 핵형성 층 및 버퍼 층을 형성하기 위한 방법(100)의 흐름도를 도시한다.
기판을 위치시키기 전에, 방법(100)은 단계(102)에서와 같이 기판으로부터 자연 산화물을 제거하는 단계를 포함할 수 있다. 임의의 표면 산화물의 제거를 시도하기 위한 절차는, 희석된 HF(Hydrofluoric Acid) 내의 침지(dip)로 일반적으로 마무리되는 다양한 습식 에칭들을 포함할 수 있다. 또한, 표면 산화물들의 제거는 H2로 희석된 NH3를 이용하는 플라즈마 또는 열 방법들과 같은 건식 에칭 프로세스를 이용하는 것을 포함할 수 있다.
방법(100)은 단계(104)에서와 같이, 처리 챔버 내에 기판을 위치시키는 단계를 포함할 수 있다. 처리 챔버는 MOCVD 프로세스를 위해 흔하게 이용되는 임의의 유형일 수 있다. 여기에 설명되는 발명은 MOCVD 프로세스들에 초점을 맞추지만, 기상 에피택시(VPE: vapor phase epitaxy) 또는 분자 빔 에피택시(MBE: molecular beam epitaxy) 방법들과 같이, Ⅲ/Ⅴ층의 퇴적에 대하여 본 기술분야에 알려진 다른 프로세스들이 이용될 수 있음이 예상된다.
처리 챔버 내에서, 기판은 단계(106)에서와 같이 제1 온도에서 가열될 수 있으며, 이 시점에서 잔류 오염물질들이 기판으로부터 제거된다. 챔버는 약 400℃ 내지 약 900℃의 범위로, 바람직한 실시예들에서는 약 550℃ 내지 약 650℃ 범위로 가열될 수 있다.
기판의 예비처리는 단계(108)에서와 같이 챔버 온도를 제2 온도로 낮추는 단계를 포함할 수 있다. 약 250℃ 내지 약 400℃ 범위, 예컨대 약 290℃ 내지 약 340℃ 범위, 바람직한 실시예에서는 300℃일 수 있는 더 낮은 온도에서, 핵형성 층이 기판의 노출된 표면 상에 퇴적될 수 있다.
방법은 단계(110)에서와 같이 제2 온도에서 짧은 기간 동안 Ⅲ족 프리커서로 기판을 예비처리하는 단계를 포함할 수 있다. 이것은 기판의 노출된 표면들 상에 Ⅲ족 프리커서의 얇은 컨포멀 핵형성 층을 퇴적할 것이다. 짧은 기간은 최대 15초, 예컨대 3-10초의 범위, 바람직한 실시예에서는 3-5초의 범위여야 한다.
핵형성 층의 퇴적 후에, 방법은 단계(112)에서와 같이, 이원 Ⅲ/Ⅴ족 버퍼 층을 성장시키기 위해 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 챔버 내로 유동시키는 단계를 포함할 수 있다. 버퍼 층은 50nm 두께까지, 하나 이상의 실시예에서는 5 내지 40nm 두께로 성장될 수 있고, 일부 바람직한 실시예에서 버퍼 층은 약 10 내지 30nm 두께일 수 있다. 버퍼 층은 이원 또는 삼원 Ⅲ/Ⅴ막으로 구성될 수 있고, 바람직한 실시예들은 이원 Ⅲ/Ⅴ막을 이용한다.
버퍼 층이 핵형성 층 상에 퇴적된 후에, 방법은 단계(114)에서와 같이 Ⅲ족 프리커서의 유동을 중단한 동안, 온도를 제3 온도까지 상승시키는 단계를 포함할 수 있다. 제3 온도는 기판 상의 층을 적절하게 어닐링하여 그것을 매우 결정질로 만들 수 있는 온도일 수 있다. 제3 온도는 약 400℃ 내지 약 600℃의 범위일 수 있고, 바람직한 실시예들에서는 약 450℃ 내지 약 550℃의 범위일 수 있다. 결정질 구조물의 적절한 어닐링 및 형성을 보장하기 위해, 챔버는 버퍼 층의 마무리 성장(finishing growth)의 15초 이내에 제3 온도까지 증가되어야 한다.
이론에 속박되기를 원하지 않고서, Ⅲ족 프리커서는 Ⅲ족 프리커서가 실리콘 기판에 더 효과적으로 결합(bind)하는 것을 허용하는 동시에 Ⅴ족 프리커서를 위한 결합 장소(binding site)를 생성하는, 더 나은 점착 계수(sticking coefficient)를 갖는다고 생각된다. Ⅴ족 프리커서는 Ⅲ/Ⅴ층 성장을 위한 표면으로서 기능할 수 있는 핵형성 층을 생성하지 않을 것이다. 그러므로, 계속되는 층 성장을 기대하지 않고서, 기판 상에 Ⅲ족 프리커서에 의해 남겨진 결합 장소들을 포화(saturate)시키기 위해, Ⅲ족 프리커서 유동을 중단한 후에 Ⅴ족 프리커서 유동이 계속된다.
이원 Ⅲ/Ⅴ층이 어닐링되고 나면, 챔버는 단계(116)에서와 같이 제2 온도까지 냉각될 수 있다. 프로세스가 종료되어야 하는 경우, Ⅴ족 프리커서는 챔버의 냉각과 동시에 중단될 수 있다. 그렇지 않으면, 이러한 단계(116) 이후에, 하나 이상의 이원 또는 삼원 Ⅲ/Ⅴ족 층이 버퍼 층 상에 형성될 수 있다.
버퍼 층을 형성할 때, 핵형성 층의 표면 상에 이원 Ⅲ/Ⅴ층을 형성하는 것이 우선적(preferential)이라는 점에 유의하는 것이 중요하다. 버퍼 층으로서의 삼원 Ⅲ/Ⅴ 층의 형성은 후속하는 층 성장에 대해 덜 안정적일 수 있다.
기판 상에 추가의 층들이 형성되는 것은 필요하지 않다. 어닐링된 층은 후속 프로세스들에서 이용되는 퇴적된 Ⅲ/Ⅴ층일 수 있다.
도 1b는 하나 이상의 실시예에 따라 핵형성 층 및 버퍼층이 형성된 기판 상에 이원 또는 삼원 Ⅲ/Ⅴ족 층을 형성하기 위한 방법의 흐름도를 도시한다.
버퍼 층이 완성되고 나면, 방법은 단계(118)에서와 같이 처리 챔버를 제2 온도로 유지하는 단계를 포함할 수 있다. 이 시점에서, 이원 및 삼원 Ⅲ/Ⅴ층들은 임의의 순서로 계층화될 수 있다. 또한, 이원 또는 삼원 Ⅲ/Ⅴ층에 대해 요구되는 구성은 없다. 그들은 이전 층들과 동일하거나 상이한 Ⅲ족 또는 Ⅴ족 원소를 함유할 수 있다.
방법은 단계(120)에서와 같이, 제2 온도에서 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 처리 챔버 내로 유동시키는 단계를 포함할 수 있다. 프리커서들은 품질에 악영향을 주지 않고서, 이러한 층 또는 후속 층들 내에 혼합될 수 있다. 프리커서들의 유동은 원하는 Ⅲ/Ⅴ층 두께가 달성될 때까지 계속되어야 한다.
이원 또는 삼원 Ⅲ/Ⅴ층이 퇴적되고 나면, 방법은 단계(122)에서와 같이 Ⅲ족 프리커서의 유동을 중단한 동안, 챔버를 제3 온도까지 가열하는 단계를 포함할 수 있다. 위에서와 같이, 온도 급등(spike in temperature)은 Ⅲ/Ⅴ층 내에 더 결정질의 구조물을 형성하는 것을 돕는다. 바람직하게는, 열 급등(heat spike)은 Ⅲ족 프리커서 유동 중단의 15초 이내에 행해져야 하지만, 더 길게 기다리는 것이 가능하다.
열 급등 이후에, 처리 챔버는 단계(124)에서와 같이 제2 온도까지 냉각될 수 있다.
챔버가 냉각되고 나면, 프로세스를 종료하기 위해, 단계(126)에서와 같이, 처리 챔버로의 Ⅴ족 프리커서의 유동이 중단될 수 있다.
본 실시예는 이원 및 삼원 Ⅲ/Ⅴ층 퇴적 프로세스의 더 상세한 설명을 포함하지만, 이원 및 삼원 Ⅲ/Ⅴ층은 Ⅲ/Ⅴ족 층을 퇴적하기 위해 이용될 수 있는 임의의 방법으로 퇴적될 수 있음이 예상된다. Ⅲ/Ⅴ족 층들을 퇴적하기 위한 기법들은 MOCVD, VPE 및 MBE를 포함한다.
도 2는 위에서 설명된 방법들 중 하나 이상에 의해 Ⅲ/Ⅴ족 층이 그 위에 형성된 기판을 도시한다.
실리콘 기판(300)은 하나 이상의 노출된 표면, 예컨대 302a 및 302b를 가질 수 있다. 노출된 표면들은 (100) 또는 (110) 배향을 갖는 실리콘과 같이, 상이한 표면 배향을 가질 수 있다. 예시들은 2가지 표면 배향만을 나열하지만, 여기에 설명되는 실시예들은 그러한 배향들로만 제한되는 것으로 생각되지 않는다.
실리콘 기판(300)은 하나 이상의 노출된 표면(302) 상에 퇴적된 핵형성 층(304)을 가질 수 있다. 핵형성 층(304)은 50Å 이하, 예컨대 10Å일 수 있다. 또한, 핵형성 층은 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)과 같은 하나 이상의 Ⅲ족 원소로 주로 구성될 수 있다.
버퍼 층(306)은 핵형성 층(304)의 노출된 부분들 위에 배치될 수 있다. 버퍼 층(306)은 이원 Ⅲ/Ⅴ층일 수 있고, 실질적으로 결정질일 수 있다. 또한, 버퍼 층(306)은 핵형성 층(304) 위에 컨포멀하게 퇴적될 수 있다. 버퍼 층은 최대 50nm 두께, 예컨대 5 내지 40nm 두께, 바람직한 실시예에서는 10nm 내지 30nm 두께일 수 있다.
Ⅲ/Ⅴ족 층(308)이 버퍼 층(306)의 노출된 부분들 위에 배치될 수 있다. Ⅲ/Ⅴ족 층(308)은 이원 또는 삼원 Ⅲ/Ⅴ층일 수 있고, 버퍼 층(306)의 노출된 표면 위에 컨포멀하게 퇴적될 수 있다.
본 실시예는 단 하나의 Ⅲ/Ⅴ족 층(308)만을 보여주고 있지만, 다른 실시예들은, 이원 또는 삼원 층들에 대하여 임의의 순서로 있을 수 있고 Ⅲ/Ⅴ족 층들에 대하여 이용가능한 두께 범위 내의 임의의 두께일 수 있는 하나 이상의 Ⅲ/Ⅴ족 층을 가질 수 있다.
이와 같이, Ⅲ족 핵형성 층을 갖는 실리콘 기판 위에 컨포멀 Ⅲ/Ⅴ족 층을 퇴적하기 위한 방법들이 제공된다. Ⅲ/Ⅴ족 층을 에피택셜 성장시키는 신규한 방법은 임의의 표면 배향 상에서의 형성, 훨씬 더 얇은 층, 더 신속한 스루풋, 및 더 고품질의 결정질 구조물을 포함하여, 종래 기술에 비해 많은 이점을 갖는다. 이것은 CMOS 제조와 같은 Ⅲ/Ⅴ족 층의 퇴적을 필요로 하는 임의의 피쳐의 제조에 이로운 것이다. 실리콘의 노출된 영역들은 컨포멀 Ⅲ족 층에 의해 커버될 수 있고, 이는 후속하는 컨포멀 Ⅲ/Ⅴ족 층의 퇴적을 허용한다.
상술한 것은 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가의 실시예들은 그것의 기본 범위로부터 벗어나지 않고서 안출될 수 있으며, 그것의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

  1. 실리콘 기판 상에 컨포멀 층(conformal layer)을 형성하기 위한 방법으로서,
    상기 기판으로부터 자연 산화물(native oxide)을 제거하는 단계;
    실리콘 기판을 처리 챔버 내에 위치시키는(positioning) 단계;
    상기 기판으로부터 오염물질들을 제거하기 위해, 상기 기판을 제1 온도까지 가열하는 단계 - 상기 제1 온도는 약 400℃ 내지 약 800℃임 - ;
    상기 기판을 제2 온도까지 냉각하는 단계;
    핵형성 층을 생성하기 위해 15초 이하 동안 Ⅲ족 프리커서(group Ⅲ precursor)를 상기 처리 챔버 내로 유동시키면서 상기 제2 온도를 유지하는 단계; 및
    MOCVD에 의해 상기 핵형성 층 상에 원하는 두께의 이원 Ⅲ/Ⅴ족 층(binary group Ⅲ/Ⅴ layer)을 성장시키는 단계
    를 순차적으로 포함하는 방법.
  2. 제1항에 있어서,
    상기 Ⅲ족 프리커서의 유동을 중단한 동안, 상기 처리 챔버를 제3 온도까지 가열하는 단계; 및
    상기 처리 챔버를 상기 제2 온도까지 냉각하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    원하는 두께의 별도의 컨포멀 Ⅲ/Ⅴ 층이 형성될 때까지, 제2 온도에서 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 상기 처리 챔버 내로 유동시키는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제2 온도는 약 290℃ 내지 약 400℃이고, 상기 제3 온도는 약 450℃ 내지 약 550℃인, 방법.
  5. 제3항에 있어서,
    하나 이상의 별도의 컨포멀 Ⅲ/Ⅴ 층을 성장시키기 위해, 상기 Ⅲ족 및 Ⅴ족 프리커서의 유동이 1회 이상 반복될 수 있는, 방법.
  6. 제5항에 있어서,
    상기 처리 챔버를 상기 제2 온도로 유지하는 단계;
    원하는 두께의 컨포멀 삼원 층(conformal ternary layer)이 이원 층 상에 형성될 때까지, 적어도 하나의 Ⅲ족 프리커서 및 적어도 하나의 Ⅴ족 프리커서를 상기 처리 챔버 내로 유동시키는 단계;
    상기 Ⅲ족 프리커서의 유동을 중단한 동안, 상기 처리 챔버를 상기 제3 온도까지 가열하는 단계; 및
    상기 처리 챔버를 상기 제2 온도까지 냉각하는 단계
    를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 제2 온도에서 할로겐화물 가스(halide gas)를 상기 처리 챔버 내로 유동시키는 단계를 더 포함하고, 상기 기판의 유전체 영역들의 표면으로부터 Ⅲ족 및 Ⅴ족 원소들이 에칭되고, 이 단계는 각각의 Ⅲ/Ⅴ족 퇴적 단계 이후에 순차적으로 반복되는, 방법.
  8. 기판 상에 컨포멀 층을 형성하기 위한 방법으로서,
    실리콘 기판을 처리 챔버 내에 위치시키는 단계;
    상기 처리 챔버의 온도를 제1 온도로 조절하는 단계;
    상기 제1 온도에서 Ⅲ족 프리커서를 상기 처리 챔버 내로 유동시키는 단계;
    막이 원하는 두께일 때까지, 상기 제1 온도에서 Ⅲ족 프리커서 및 Ⅴ족 프리커서를 상기 처리 챔버 내로 유동시키는 단계;
    제2의 Ⅲ족 프리커서의 유동을 중단한 동안, 상기 층을 어닐링하기 위해 상기 처리 챔버를 제2 온도까지 가열하는 단계;
    상기 처리 챔버를 상기 제1 온도까지 냉각하는 단계; 및
    원하는 버퍼 층 두께에 도달할 때까지, 상기 막 성장, 어닐링 및 냉각 단계를 순차적으로 반복하는 단계 - 시퀀스는 1회 이상 반복될 수 있음 -
    를 순차적으로 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 온도는 약 290℃ 내지 약 400℃이고, 상기 제2 온도는 약 450℃ 내지 약 550℃인, 방법.
  10. 제8항에 있어서,
    상기 기판을 상기 Ⅲ족 프리커서로 예비처리(pretreating)하기 전에, 상기 기판으로부터 자연 산화물을 제거하는 단계를 더 포함하는 방법.
  11. 제8항에 있어서,
    원하는 두께의 컨포멀 삼원 Ⅲ/Ⅴ 층이 이원 층 상에 형성될 때까지, 적어도 하나의 Ⅲ족 프리커서 및 적어도 하나의 Ⅴ족 프리커서를 상기 처리 챔버 내로 유동시키는 단계;
    상기 Ⅲ족 프리커서의 유동을 중단한 동안, 상기 처리 챔버를 상기 제2 온도까지 가열하는 단계; 및
    상기 처리 챔버를 상기 제1 온도까지 냉각하는 단계
    를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 제2 온도에서 할로겐화물 가스를 상기 처리 챔버 내로 유동시키는 단계를 더 포함하고, 상기 기판의 유전체 영역들의 표면으로부터 Ⅲ족 및 Ⅴ족 원소들이 에칭되고, 이 단계는 각각의 Ⅲ/Ⅴ족 퇴적 단계 이후에 순차적으로 반복되는, 방법.
  13. 얇은 컨포멀 Ⅲ/Ⅴ족 층을 갖는 기판으로서,
    유전체 영역 및 반도체 영역 둘 다를 갖는 상부 표면을 포함하는 실리콘 기판;
    상기 실리콘 기판의 적어도 하나의 표면 상에 배치된 Ⅲ족 핵형성 층 - 상기 Ⅲ족 핵형성 층은 하나 이상의 Ⅲ족 원소로 구성됨 - ; 및
    상기 Ⅲ족 핵형성 층의 최상부 상의 Ⅲ/Ⅴ족 버퍼 층 - 결합된 핵형성 층 및 버퍼 층은 50Å 내지 300Å 두께임 -
    을 포함하는 기판.
  14. 제13항에 있어서,
    상기 Ⅲ/Ⅴ족 버퍼 층 상에 형성된 하나 이상의 이원 또는 삼원 Ⅲ/Ⅴ족 층을 더 포함하는 기판.
  15. 제14항에 있어서,
    상기 층들 중 하나 이상은 상기 버퍼 층과 동일한 Ⅲ족 또는 동일한 Ⅴ족 원소로 구성되는, 기판.
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