JP4860736B2 - 半導体構造物及びそれを製造する方法 - Google Patents

半導体構造物及びそれを製造する方法 Download PDF

Info

Publication number
JP4860736B2
JP4860736B2 JP2009197288A JP2009197288A JP4860736B2 JP 4860736 B2 JP4860736 B2 JP 4860736B2 JP 2009197288 A JP2009197288 A JP 2009197288A JP 2009197288 A JP2009197288 A JP 2009197288A JP 4860736 B2 JP4860736 B2 JP 4860736B2
Authority
JP
Japan
Prior art keywords
layer
algainn
less
thickness
wetting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009197288A
Other languages
English (en)
Other versions
JP2010056555A (ja
Inventor
エドワード フーパー スチュワート
ヘファナン ジョナサン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JP2010056555A publication Critical patent/JP2010056555A/ja
Application granted granted Critical
Publication of JP4860736B2 publication Critical patent/JP4860736B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thermal Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Physical Vapour Deposition (AREA)
  • Led Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は半導体構造物に関し、特に、例えば（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系等の窒素材料系で製造した閃亜鉛鉱型結晶構造物を含む半導体構造物に関する。本発明は、閃亜鉛鉱型半導体構造物を製造する方法にも関し、特に、例えば（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系等の窒素材料系で閃亜鉛鉱型半導体構造物を製造する方法に関する。本発明は、発光ダイオード（ＬＥＤ）若しくはレーザダイオード（ＬＤ）等の光電子半導体デバイス又はヘテロ構造電界効果トランジスタ（ＨＦＥＴ）若しくは高電子移動度トランジスタ（ＨＥＭＴ）等の電子半導体デバイスを製造するための基材に適用できる。
プラズマ支援による分子線エピタキシー法（ＭＢＥ）は、Ｖ族（例えば窒素）の原料がプラズマセルにより生成されたＭＢＥによるＩＩＩ−Ｖ族半導体の堆積法である。
（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系は、一般式ＡｌｘＧａｙＩｎ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）である材料を含んでいる。ここで、（Ａｌ，Ｇａ，Ｉｎ）Ｎ材料系の一つであり、アルミニウム、ガリウム及びインジウムの割合が非０（ｎｏｎ−ｚｅｒｏ）モルであるものは、ＡｌＧａＩｎＮとして表され、アルミニウムの割合が０モルであり、ガリウム及びインジウムの割合が非０モルであるものはＩｎＧａＮとして表され、インジウムの割合が０モルであり、ガリウム及びアルミニウムの割合が非０モルであるものはＡｌＧａＮ等として表される。
（Ａｌ，Ｇａ，Ｉｎ）Ｎファミリーの材料は、閃亜鉛鉱型（立方晶系）又はウルツ鉱型（六方晶系）のいずれにも結晶化できる。ウルツ鉱型結晶構造物は、より一般的であり、（Ａｌ，Ｇａ，Ｉｎ）Ｎから得られた結晶層は市販のＬＥＤ及びＬＤとして現在用いられている。しかしながら、（Ａｌ，Ｇａ，Ｉｎ）Ｎの閃亜鉛鉱型構造物は、ＬＥＤ及びＬＤとして、ウルツ鉱型結晶に比べていくつかの有利な可能性を示している。それは、以下のとおりである。
ｉ）閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎは、無極性半導体構造物である。つまり、（Ｇａ，Ａｌ，Ｉｎ）カチオン及び（Ｎ）原子アニオンの面が連続して積み重なっていない。無極性半導体材料は、材料の光学効率を低下させ得る強い内部電場に害されることがない。
ｉｉ）閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎの電子バンド構造は、光学利得が改良されており、また、ウルツ鉱型に比べて材料のｐ型伝導性がより高いといわれている。
ｉｉｉ）ウルツ鉱型ＩｎＧａＮに比べて閃亜鉛鉱型ＩｎＧａＮのより狭いバンドギャップは、特定の光学波長を達成するために必要なインジウムが少量であることを意味する。インジウムの量がより少ないということは、結晶のひずみを引き起こす欠陥がより少ないことを意味する。
閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎから製造される光電子デバイスを実現するためには、分子線エピタキシー法（ＭＢＥ）又は金属有機気相成長法（ＭＯＶＰＥ）によって、高品質の閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎの上にデバイスをエピタキシャルに成長させることが要求される。しかしながら、高品質の閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎ基材を得ることが困難であり、現在、商業化されていない。
Ｙａｎｇらは、Ｊ．Ａｐｐｌ． Ｐｈｙｓ． ８３ （１９９８） ｐ３８００（非特許文献１）において、アモルファスＳｉＮの形成を防ぐためのＧａＡｓ緩衝層をシリコン及びＧａＮの間に用いることで、閃亜鉛鉱型ＧａＮをシリコン（１００）の上にエピタキシャルに成長させることができると報告している。しかしながら、Ｙａｎｇらの方法は、高い光学的品質に適した閃亜鉛鉱型ＧａＮを生産できないことから好ましくない。これは、最後のＧａＮ層にとって低温法であるプラズマ支援によるＭＢＥ法の使用によって結晶品質が低くなっているためであり、最初のＧａＡｓ層上における、ヒ素又はリンを介在するＧａＮエピタキシーを使用しないためであると考えられる。
Ｎｉｓｈｉｍｕｒａ ｅｔ ａｌ．， Ｏｐｔｉｃａｌ Ｍａｔ． １９， ｐ２２３ （２００２）（非特許文献２）は、リン化ホウ素中間層を用いてシリコン上に成長させる立方晶系ＧａＮについて報告している。Ｓｉ上に成長させることができる材料を示した表も提示されており、この表にはＡｌＰ，ＩｎＰ及びＧａＰが挙げられている。
米国特許６１９４７４４Ｂ１号公報（特許文献１）は、リン化ホウ素の層を（ＡｌＧａＩｎ）Ｎ及びシリコンの間に用いてシリコン基材の上に閃亜鉛鉱型（ＡｌＧａＩｎ）を形成する方法を開示している。この方法は、前駆物質（ｐｒｅｃｕｒｓｏｒ）の毒性等のようなリン化ホウ素の堆積に関する問題のため、閃亜鉛鉱型（ＡｌＧａＩｎ）Ｎにとって好ましくない。また、この堆積技術はＭＯＶＰＥ等の気相成長法に限定される。
Ｚｈａｏらは、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７４（２１） １９９９ ｐ３１８２（非特許文献３）にて、ウルツ鉱型ＧａＮ基材上に閃亜鉛鉱型ＧａＮを成長させるためのリン介在ＭＢＥの使用について報告している。シリコン基材又はＩＩＩ−Ａｓ／Ｐ中間層の使用については、Ｚｈａｏらは述べていない。アンモニアはいずれのＭＢＥ成長においても使用されていない。
Ｃｈｅｎｇらは、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ６６（１２） １９９５ ｐ１５０９（非特許文献４）において、ＭＢＥによってＧａＡｓ及びＧａＰ基材上に成長させたＧａＮの結晶層を制御するためのヒ素の使用について論じている。Ｃｈｅｎｇらは、シリコン基材又は中間層の使用について述べていない。また、アンモニアはいずれのＭＢＥ成長においても使用されていない。さらに、国際公開公報第２００６／１２０４０１Ａ１号パンフレット（特許文献２）では、ＭＢＥを用いて閃亜鉛鉱型ＩＩＩ−Ｖ基材の上にＩＩＩ−Ｎ材料を成長させることによってバルクで自立（ｆｒｅｅ−ｓｔａｎｄｉｎｇ）構造の閃亜鉛鉱型ＩＩＩ−Ｎ基材を形成し、そして、基材を除去する方法について述べている。
米国特許６１９４７４４Ｂ１号公報 国際公開第２００６／１２０４０１Ａ１号パンフレット
Ｙａｎｇ ｅｔ ａｌ．， Ｊ．Ａｐｐｌ． Ｐｈｙｓ． ８３，１９９８，ｐ３８００ Ｎｉｓｈｉｍｕｒａ ｅｔ ａｌ．， Ｏｐｔｉｃａｌ Ｍａｔ． １９，２００２，ｐ２２３ Ｚｈａｏ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７４（２１） １９９９ ｐ３１８２ Ｃｈｅｎｇ ｅｔ ａｌ．， Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ６６（１２） １９９５ ｐ１５０９
以上に述べた、従来の構造及び技術に関する欠点に鑑みて、本発明は、（ＡｌＧａＩｎ）Ｎの光電子デバイス及び電子デバイスのための基材として好適な、高い品質の（ＡｌＧａＩｎ）Ｎ構造物及びそのような構造物を形成する方法を提供する。また、本発明は、閃亜鉛鉱型（ＡｌＧａＩｎ）Ｎの光電子デバイス及び電子デバイスのための基材として好適な、高い品質の閃亜鉛鉱型（ＡｌＧａＩｎ）Ｎ構造物及びそのような構造物を形成する方法を提供する。
本発明の一側面によれば、窒化物半導体構造物を製造する方法が提供される。この方法は、半導体構造物を分子線エピタキシー反応槽内で処理すること；基材上にＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含むぬれ層を成長させること；上記ぬれ層をインシチューアニーリング（ｉｎ−ｓｉｔｕ ａｎｎｅａｌｉｎｇ）すること；付加的なリン又はヒ素の流体と共に、プラズマ励起された窒素を窒素源として用いて、上記ぬれ層上に第１のＡｌＧａＩｎＮ層を成長させること；上記第１のＡｌＧａＩｎＮ層の上に、窒素源としてアンモニアを用いて第２のＡｌＧａＩｎＮ層を成長させること；を含む。
本発明の別の側面によれば、上記基材はシリコンを含む。
他の側面によれば、上記基材はゲルマニウムを含む。
さらに他の側面によれば、上記ぬれ層の厚さが、１ｎｍ以上、１００ｎｍ以下である。
また、別の側面では、上記ぬれ層の厚さが、１０ｎｍ以上、１００ｎｍ以下である。
他の側面によれば、上記ぬれ層を、２５０℃以上、５００℃以下の温度で成長させる。
さらに別の側面によれば、ＩＩＩ族に対するヒ素のモル比が１より大きい状態であるヒ素リッチな状態において、上記ぬれ層を成長させる。
他の側面によれば、上記方法は、上記アニーリングの後であって、上記第１のＡｌＧａＩｎＮ層を成長させる前に、ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含む付加層を、上記ぬれ層上に成長させることをさらに含む。
さらに、別の側面によれば、上記アニーリングを、５５０℃以上、７００℃以下の温度で行なう。
また、別の側面によれば、上記第１のＡｌＧａＩｎＮ層の厚さが、２０ｎｍ以上、５００ｎｍ以下である。
別の側面によれば、名目化学量論的成長状態、又は、わずかにガリウムリッチな状態を与えるようにするガリウム及び窒素の流体によって、上記第１のＡｌＧａＩｎＮ層を成長させる。
また、別の側面によれば、上記第２のＡｌＧａＩｎＮ層の厚さが、１μｍ以上、１０μｍ以下である。
さらに、別の側面によれば、上記第２のＡｌＧａＩｎＮ層を、７５０℃以上、１０００℃以下の温度で成長させる。
別の側面によれば、ＩＩＩ族の原子よりも窒素原子が多く供給された窒素リッチな状態を与えるためのガリウム及び窒素の流体によって成長させる。
別の側面によれば、上記第２のＡｌＧａＩｎＮ層に、シリコン、マグネシウム及び炭素のうち少なくとも１つをドープする。
別の側面によれば、上記付加層の厚さが、０．５μｍ以上、３μｍ以下である。
さらに別の側面によれば、上記付加層を、４５０℃以上、７００℃以下の温度で成長させる。
本発明の別の側面によれば、窒化物半導体構造物が提供される。上記構造物は、半導体の基材；上記基材上に形成された、ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つのぬれ層；上記ぬれ層上に形成された第１のＡｌＧａＩｎＮ層；および上記第１のＡｌＧａＩｎＮ層上に形成された上記第２のＡｌＧａＩｎＮ層；を含む。
他の側面によれば、上記第２のＡｌＧａＩｎＮ層が閃亜鉛鉱型相ＡｌＧａＩｎＮである。
また、別の側面によれば、上記第１のＡｌＧａＩｎＮ層が、ヒ素又はリンがドープされた閃亜鉛鉱型相ＡｌＧａＩｎＮである。
別の側面によれば、上記構造物は、ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含む付加層を、上記ぬれ層及び上記第１のＡｌＧａＩｎＮ層の間に、さらに含む。
上述した目的及び関連する目的を達成するために、本発明は、以下に十分に述べられる特徴及び請求項に特に示される特徴を含む。以下の説明、及び、添付された図面は、本発明の説明の役に立つ実施形態を詳細に説明する。これらの実施形態は指標となるが、本発明の原理において、様々な方法を採用できる。本発明の、他の目的、有利な点及び新規の特徴は、図面と併せて説明される、以下の本発明の詳細な説明から明確に理解できる。
本発明は、（ＡｌＧａＩｎ）Ｎの光電子デバイス及び電子デバイスのための基材として好適な、高い品質の（ＡｌＧａＩｎ）Ｎ構造物及びそのような構造物を形成する方法を提供する。
図１の（Ａ）〜（Ｄ）は、本発明の典型的な実施形態に関する、シリコン基材上に閃亜鉛鉱型ＡｌＧａＩｎＮ結晶を成長させるステップを示す。図１の（Ａ）はシリコン基材を示し；図１の（Ｂ）はＧａＡｓの薄層を備えるシリコン基材を含む構造物を示し；図１の（Ｃ）は薄ＧａＡｓ層を備えるシリコン基材及びヒ素を含む立方晶系のＧａＮ層を含む構造物を示し；図１の（Ｄ）は、薄ＧａＮ層の下に、薄ＧａＡｓ層を備えるシリコン基材、そして、ヒ素を含む立方晶系ＧａＮ層を含む最終構造物を示す。
本発明を、全体の中の要素を参照するために用いる参照番号を含む図面を参考にしてここに説明する。
図１の（Ａ）〜（Ｄ）に示すように、本発明は、分子線エピタキシー反応槽内にてシリコン基材１０１を堆積させること（図１の（Ａ））；シリコン基材１０１上にＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）の層１０２（ＩＩＩ−Ａｓ）又はＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）の層１０２（ＩＩＩ−Ｐ）を成長させること（図１の（Ｂ））；ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２のインシチューアニーリングすること；ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２（以下、まとめて層１０２として表記する）のさらなる付加的な層を成長させること；成長表面に供給される付加的なリン又はヒ素の流体と共に、プラズマ励起された窒素を窒素源として用いて、層１０２上にＡｌＧａＩｎＮ層１０３（立方晶系ＧａＮ：Ａｓ／Ｐ）を成長させること（図１の（Ｃ））；及び、窒素源としてアンモニアを用いて、層１０３上にＡｌＧａＩｎＮ層１０４（立方晶系ＧａＮ）を成長させること；を含む、窒化物半導体構造物を製造する方法を包含する。
低成長温度にて成長させたＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２の使用は、引き続き行われるＡｌＧａＩｎＮを堆積する間のＳｉＮの形成を防ぐ。ＳｉＮは、ＡｌＧａＩｎＮの結晶品質を壊すことで知られている。アニーリングステップは、ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２の結晶化及び表面の円滑化を導き、引き続き行われるＡｌＧａＩｎＮ成長のために閃亜鉛鉱型テンプレートの表面を好適にする。ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰのさらなる層を成長させる付加的なステップは、様々な欠陥又は転位の残留を減らすことから好ましい。第１のＡｌＩｎＧａＮ層１０３を成長させる間に供給される付加的なＡｓ又はＰの流体は、１００％閃亜鉛鉱型結晶、つまり、ウルツ鉱型を含まないものを成長させるための界面活性剤として機能する。第１のＡｌＧａＩｎＮ層１０３は、次のＡｌＧａＩｎＮ層１０４の種となる。このＡｌＧａＩｎＮ層１０４は、高温で成長し、上述した従来技術の層よりも極めて高い結晶品質の層を得る成長速度で成長する。ＧａＡｓ基材又はＧａＰ基材とは異なり、シリコン基材１０１は高温で分解しないので、最終のＡｌＩｎＧａＮ層１０３を成長させるのに高温を用いることができ、それゆえ、この層の結晶品質を向上させる。
閃亜鉛鉱型（ＡｌＧａＩｎ）Ｎは無極性半導体構造物である。つまり、（Ｇａ，Ａｌ，Ｉｎ）カチオン及び（Ｎ）原子アニオンの面が連続して積み重なっていない。無極性半導体材料は、材料の光学効率を低下させ得る強い内部電場に害されることがない。閃亜鉛鉱型（Ａｌ，Ｇａ，Ｉｎ）Ｎの電子バンド構造は、光学利得が改良されており、また、ウルツ鉱型相に比べて材料のｐ型伝導性がより高いといわれている。ウルツ鉱型ＩｎＧａＮに比べて閃亜鉛鉱型ＩｎＧａＮのより狭いバンドギャップは、特定の光学波長を達成するために必要なインジウムが少量であることを意味する。インジウムの量がより少ないということは、結晶のひずみを引き起こす欠陥がより少ないことを意味する。
ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２の厚さは、少なくとも１ナノメートル（ｎｍ）であってもよく、１００ｎｍ以下であってもよい。この半導体の層１０２の厚さをこのような範囲とすることで、完全な被覆率（ｃｏｖｅｒａｇｅ）及びシリコン基材１０１の十分なぬれ性を得ることができる。基材の表面は十分にぬらされていてもよく、ＡｌＩｎＧａＡｓ又はＡｌＩｎＧａＰの層１０２は、アニーリングを通じて十分に結晶化され得る。例えば、この厚さの層の結晶特性及び表面特性は、引き続いて行われるアニーリングを通じても向上され得る。シリコン基材上に高品質なＩＩＩ−Ｖ半導体を成長させるための薄いぬれ層の使用は、よく知られており、Ｆａｎｇ ｅｔ ａｌ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ６８， Ｒ３１−Ｒ５８ （１９９０）に詳細が述べられている。
最後に、本方法は、図１の（Ｄ）に示される最終的な半導体構造物をＭＢＥ反応槽から取り出して、ＭＢＥ、ＭＯＶＰＥ又はＨＶＰＥ法を用いて１又はそれ以上のさらなる（Ａｌ，Ｇａ，Ｉｎ）Ｎ層を窒化物半導体構造物の上に成長させてもよい。さらに、このさらなる層が十分な厚さ（＞５０マイクロメートル（μｍ））である場合は、自立した窒化物基材を製造するためにシリコン基材１０１を取り除いてもよい。
本発明はさらに、窒素材料系で製造した半導体構造物を含み、この半導体構造物は、ＡｌＩｎＧａＰ又はＡｌＩｎＧａＡｓの層１０２が閃亜鉛鉱型（立方晶系）相のＡｌＧａＩｎＮ層１０４及びシリコン基材１０１の間に位置するように、且つ、ヒ素又はリンがドープされた閃亜鉛鉱型相ＡｌＧａＩｎＮの層１０３が立方晶相のＡｌＧａＩｎＮ層１０４及びＡｌＩｎＧａＰ又はＡｌＩｎＧａＡｓの層１０２の間に位置するように、シリコン基材１０１上に閃亜鉛鉱型相のＡｌＧａＩｎＮ層１０４を含んでいる。ヒ素又はリンのドーピングはＡｌＧａＩｎＮの閃亜鉛鉱型相の形成を促進する。上記半導体構造物は図１の（Ａ）〜（Ｄ）に関連して以下に説明する方法に従って加工されてもよい。
〔実施例〕
本発明に係る方法及び構造の、ある一つの実施例として、図１の（Ａ）に示すシリコン基材１０１は、ＭＢＥチャンバ内に積まれ、表面の酸素を除去するために真空化にて加熱処理される。典型的な加熱処理は、１０００℃で１５分間連続処理である。そして、シリコン基材１０１は、引き続き実行される以下の段階に先立って、真空化で冷却される。
〔段階１：ＡｌＩｎＧａＡｓ堆積〕
図１の（Ｂ）は、４００℃の温度でシリコン基材１０１上に堆積されたＡｌＩｎＧａＡｓの５０ｎｍの厚い層１０２を示す。さらに、一般的に、ＡｌＩｎＧａＡｓの層１０２は、好ましくは、より高い基材表面の被覆率を得るという観点から１０ｎｍ以上、１００ｎｍ以下の厚さであり、例えば、２５０℃以上、５００℃以下の温度で成長させてもよい。このような温度範囲は、同じ被覆率であって、滑らかな表面であり、且つ、転移を捕捉しても、ぬれ層を成長させるために役立つものである。ヒ素リッチ状態（つまり、成長の間に供給されるＩＩＩ族よりヒ素が多く存在し、ヒ素のＩＩＩ族に対するモル比が１より大きいことを意味する）が用いられる。
薄い層１０２は段階２の間に再結晶されることが望ましい。段階２の間に完全な表面被覆並びに欠陥及び転移の捕捉を達成するために、低温成長が望ましい。
ＡｌＩｎＧａＡｓの層１０２を備えるシリコン基材１０１のコーティングは、段階３の間に、基材の窒化物化及びＳｉＮの形成を防ぐことから好ましい。ＳｉＮはＡｌＧａＩｎＮの結晶品質を壊すことが知られている。
〔段階２：アニーリング〕
次に、膜の結晶化のために、例えば、ヒ素衝突流体の下において６２０℃の温度で１５分間、ＡｌＩｎＧａＡｓの層１０２のインシチューアニーリング（ｉｎ−ｓｉｔｕ ａｎｎｅａｌｉｎｇ）が実行される。ＡｌＩｎＧａＡｓの層１０２の結晶化を計測するために、反射高速電子線回折（ＲＨＥＥＤ）を用いてもよい。例えば、ＡｌＩｎＧａＡｓの層１０２は５５０℃以上、７００℃以下でアニールしてもよい。この温度範囲は、分解すること又は表面が粗くなることが無く、ぬれ層の結晶化を促進する。
このようなアニーリングステップに引き続き、ＡｌＩｎＧａＡｓの層１０２の上にＡｌＩｎＧａＡｓの付加層を設けてもよい（このケースは、図１の（Ｂ）に層１０２としてまとめて表されている）。この付加層は、もし望むならば、さらなる欠陥／転移の減少及びなめらかさの強調のために用いられてもよい。ＡｎＩｎＧａＡｓの付加層については、例えば、５８０℃にて１μｍの厚さに成長させる。この付加層を４５０℃以上、７００℃以下で成長させることが好ましい。この好ましい温度によれば高い品質の層を成長させることができる。さらに、この付加層は、０．５μｍ以上、３μｍ以下の厚さに成長させることが好ましい。この好ましい厚さによれば、表面の平坦性及び層の結晶品質をさらに向上させ、転移を減少させることができる。
〔段階３：ヒ素又はリンの介在するＡｌＧａＩｎＮの堆積〕
図１の（Ｃ）に示すように、次にＡｌＧａＩｎＮ層１０３をＡｌＩｎＧａＡｓの層１０２の上に６００℃で堆積させる。ここではプラズマ励起された窒素が用いられ、付加的なヒ素の流体が、閃亜鉛鉱型形態でのＡｌＧａＩＮ層１０３の成長を確実にするために供給される。ＡｌＧａＩｎＮ層１０３の厚さは５０ｎｍである。厚さは２０ｎｍ以上、５００ｎｍ以下であることが、完全な表面の被覆及び１００％の立方晶相の層を確実にする観点から好ましい。ヒ素の代わりにリンの流体を用いてもよい。
ガリウム及び窒素の流体は、名目化学量論的成長状態（つまり、Ｖ族元素に対するＩＩＩ族元素のモル比が、０．９以上、１．１以下である）、又は、わずかにガリウムリッチな状態（つまり、ガリウムの窒素に対するモル比が、１．０以上、１．１以下である）を与えるようにする。これらの状態は、六方晶系の含有量を少なくして、最上の結晶品質を与える。
〔段階４：厚いＡｌＧａＩｎＮ層の堆積〕
最後に、図１の（Ｄ）に、２μｍの厚いＡｌＧａＩｎＮ層１０４がＡｌＧａＩｎＮ層１０３の上に、９００℃にて、窒素源としてアンモニアを用いて堆積されていることを示す。好ましくは、ＡｌＧａＩｎＮ層１０４の厚さは１μｍ以上、１０μｍ以下であり、堆積温度は７５０℃以上、１０００℃以下である。その後のデバイスの成長を、その上に起こさせるためのテンプレート層を形成するために、１μｍ以上、１０μｍ以下が望ましい。７５０℃以上、１０００℃以下は、高品質のＡｌＧａＩｎＮ層を成長させるために最適な温度範囲である。ガリウム及びアンモニアの流体は窒素リッチな状態を与える。窒素リッチな状態は、供給されたＩＩＩ族より窒素原子が多い状態である。このような状態は、平坦な表面を有する最適な結晶品質を与える。
ｎ型のＡｌＧａＩｎＮ層１０４はシリコンをドーピングして得てもよく、ｐ型のＡｌＧａＩｎＮ層１０４はマグネシウム又は炭素をドーピングして得てもよい。ドーピングすることによって、この層が本デバイスの電極に形成される。
付加的な最終段階として、本方法は、ＭＢＥ反応槽から、図１の（Ｄ）に示される最終の窒化物半導体構造物を取り出すこと、及び、ＭＢＥ、ＭＯＶＰＥ又はＨＶＰＥ法を用いて、１又はそれ以上のさらなる（Ａｌ，Ｇａ，Ｉｎ）Ｎ層を、窒化物半導体構造物上に成長させることを含んでもよい。さらに、もしこのさらなる層の厚さが十分であれば（＞５０μｍ）、自立した閃亜鉛鉱型窒化物基材を製造するためにシリコン基材を取り除いてもよい。
上述した構造物は様々な電子部品を製造するための発明の他の側面に従って組み合わせてもよい。例えば、発光ダイオード（ＬＥＤ）、レーザダイオード（ＬＤ）のような光電子工学半導体デバイス又はヘテロ構造電界効果トランジスタ（ＨＦＥＴ）若しくは高電子移動度トランジスタ（ＨＥＭＴ）等の電子半導体デバイスを製造するために、付加的な従来技術を上述の構造物に対して実施してもよい。
本発明を、特定の好ましい実施形態に関して、示し、また、述べたが、この説明を読み、理解する他の当業者は、均等の行為及び変更する行為を行なうであろう。例えば、本発明の範囲を逸脱しない上述の方法及び構造物の範囲でシリコン基材１０１をゲルマニウム基材に置換してもよい。ゲルマニウムは立方晶相の基材であり、それゆえ、シリコンと同様に立方晶性成長を促進する。ゲルマニウムは分解することなく高温で加熱され得るため、高温ＧａＮ成長をすることができる。加えて、ゲルマニウムは比較的低コストで大量に市場で入手できる。
本発明は、このような均等物及び変更物の全てを含み、特許請求の範囲によってのみ限定される。

Claims (26)

  1. 半導体構造物を分子線エピタキシー反応槽内で処理すること；
    基材上にＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含むぬれ層を成長させること；
    上記ぬれ層をインシチューアニーリング（ｉｎ−ｓｉｔｕ ａｎｎｅａｌｉｎｇ）すること；
    付加的なリン又はヒ素と共に、プラズマ励起された窒素を窒素源として用いて、上記ぬれ層上にＡｌ、Ｇａ、ＩｎおよびＮからなる第１のＡｌＧａＩｎＮ層を成長させること；
    上記第１のＡｌＧａＩｎＮ層の上に、窒素源としてアンモニアを用いてＡｌ、Ｇａ、ＩｎおよびＮからなる第２のＡｌＧａＩｎＮ層を成長させること；
    を含む窒化物半導体構造物を製造する方法。
  2. 上記基材はシリコンを含む、請求項１に記載の方法。
  3. 上記基材はゲルマニウムを含む、請求項１に記載の方法。
  4. 上記ぬれ層の厚さが、１ｎｍ以上、１００ｎｍ以下である、請求項１〜３のいずれか１項に記載の方法。
  5. 上記ぬれ層の厚さが、１０ｎｍ以上、１００ｎｍ以下である、請求項１〜３のいずれか１項に記載の方法。
  6. 上記ぬれ層を、２５０℃以上、５００℃以下の温度で成長させる、請求項１〜５のいずれか１項に記載の方法。
  7. ＩＩＩ族に対するヒ素のモル比が１より大きい状態であるヒ素リッチな状態において、上記ぬれ層を成長させる、請求項１〜６のいずれか１項に記載の方法。
  8. 上記アニーリングの後であって、上記第１のＡｌＧａＩｎＮ層を成長させる前に、ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含む付加層を、上記ぬれ層上に成長させることをさらに含む、請求項１〜７のいずれか１項に記載の方法。
  9. 上記アニーリングを、５５０℃以上、７００℃以下の温度で行なう、請求項１〜８のいずれか１項に記載の方法。
  10. 上記第１のＡｌＧａＩｎＮ層の厚さが、２０ｎｍ以上、５００ｎｍ以下である、請求項１〜９のいずれか１項に記載の方法。
  11. Ｖ族元素に対するＩＩＩ族元素のモル比が、０．９以上、１．１以下である名目化学量論的成長状態、又は、ガリウムの窒素に対するモル比が、１．０以上、１．１以下であるわずかにガリウムリッチな状態を与えるようにするガリウム及び窒素の流体によって、上記第１のＡｌＧａＩｎＮ層を成長させる、請求項１〜１０のいずれか１項に記載の方法。
  12. 上記第２のＡｌＧａＩｎＮ層の厚さが、１μｍ以上、１０μｍ以下である、請求項１〜１１のいずれか１項に記載の方法。
  13. 上記第２のＡｌＧａＩｎＮ層を、７５０℃以上、１０００℃以下の温度で成長させる、請求項１〜１２のいずれか１項に記載の方法。
  14. 上記第２のＡｌＧａＩｎＮ層を、窒素リッチな状態を与えるためのガリウム及び窒素の流体によって成長させる、請求項１〜１３のいずれか１項に記載の方法。
  15. 上記第２のＡｌＧａＩｎＮ層に、シリコン、マグネシウム及び炭素のうち少なくとも１つをドープする請求項１〜１４のいずれか１項に記載の方法。
  16. 上記付加層の厚さが、０．５μｍ以上、３μｍ以下である、請求項８に記載の方法。
  17. 上記付加層を、４５０℃以上、７００℃以下の温度で成長させる、請求項８及び１６のうちいずれか１項に記載の方法。
  18. 半導体の基材；
    上記基材上に形成された、ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つのぬれ層；
    上記ぬれ層上に形成されたＡｌ、Ｇａ、ＩｎおよびＮからなる第１のＡｌＧａＩｎＮ層；および
    上記第１のＡｌＧａＩｎＮ層上に形成されたＡｌ、Ｇａ、ＩｎおよびＮからなる第２のＡｌＧａＩｎＮ層；
    を含む、窒化物半導体構造物。
  19. 上記第２のＡｌＧａＩｎＮ層が閃亜鉛鉱型相ＡｌＧａＩｎＮである、請求項１８に記載の構造物。
  20. 上記第１のＡｌＧａＩｎＮ層が、ヒ素又はリンがドープされた閃亜鉛鉱型相ＡｌＧａＩｎＮである、請求項１８〜１９のいずれか１項に記載の構造物。
  21. 上記半導体の基材がシリコン又はゲルマニウムを含む、請求項１８〜２０のいずれか１項に記載の構造物。
  22. 上記ぬれ層の厚さが、１ｎｍ以上、１００ｎｍ以下である、請求項１８〜２１のいずれか１項に記載の構造物。
  23. 上記第１のＡｌＧａＩｎＮ層の厚さが、２０ｎｍ以上、５００ｎｍ以下である、請求項１８〜２２のいずれか１項に記載の構造物。
  24. 上記第２のＡｌＧａＩｎＮ層の厚さが、１μｍ以上、１０μｍ以下である、請求項１８〜２３のいずれか１項に記載の構造物。
  25. ＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ａｓ（０≦ｘ＋ｙ≦１）及びＡｌｘＩｎｙＧａ（１−（ｘ＋ｙ））Ｐ（０≦ｘ＋ｙ≦１）のうち少なくとも１つを含む付加層を、上記ぬれ層及び上記第１のＡｌＧａＩｎＮ層の間に、さらに含む、請求項１８〜２４のいずれか１項に記載の構造物。
  26. 上記付加層の厚さが、０．５μｍ以上、３μｍ以下である、請求項２５に記載の構造物。
JP2009197288A 2008-08-28 2009-08-27 半導体構造物及びそれを製造する方法 Expired - Fee Related JP4860736B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/200,188 2008-08-28
US12/200,188 US7951694B2 (en) 2008-08-28 2008-08-28 Semiconductor structure and method of manufacture of same

Publications (2)

Publication Number Publication Date
JP2010056555A JP2010056555A (ja) 2010-03-11
JP4860736B2 true JP4860736B2 (ja) 2012-01-25

Family

ID=41723999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009197288A Expired - Fee Related JP4860736B2 (ja) 2008-08-28 2009-08-27 半導体構造物及びそれを製造する方法

Country Status (2)

Country Link
US (1) US7951694B2 (ja)
JP (1) JP4860736B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4390007B2 (ja) * 2008-04-07 2009-12-24 住友電気工業株式会社 Ｉｉｉ族窒化物半導体素子及びエピタキシャルウエハ
KR20130045838A (ko) 2010-03-12 2013-05-06 아사히 가라스 가부시키가이샤 경화성 조성물
TW201312757A (zh) * 2011-09-14 2013-03-16 Hon Hai Prec Ind Co Ltd 薄膜電晶體結構及其製造方法
KR101892124B1 (ko) * 2011-12-23 2018-08-27 소이텍 광활성 장치 및 관련 구조에 이용되는 희석 질화물 물질의 형성방법
WO2013093581A1 (en) 2011-12-23 2013-06-27 Soitec Methods of fabricating dilute nitride semiconductor materials for use in photoactive devices and related structures
US8710551B2 (en) * 2012-08-29 2014-04-29 Richtek Technology Corporation, R.O.C. High electron mobility transistor and manufacturing method thereof
JP6008661B2 (ja) * 2012-08-29 2016-10-19 日東光器株式会社 ＧａＮ系結晶及び半導体素子の製造方法
TWI596797B (zh) * 2014-01-28 2017-08-21 Solartes Lab Ltd Gallium nitride-based crystal and semiconductor device manufacturing method, and light-emitting Device and method of manufacturing the light-emitting device
JP2015168594A (ja) * 2014-03-06 2015-09-28 日本電信電話株式会社 窒化物半導体の成長方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689123A (en) * 1994-04-07 1997-11-18 Sdl, Inc. III-V aresenide-nitride semiconductor materials and devices
US6194744B1 (en) * 1998-03-17 2001-02-27 Showa Denko Kabushiki Kaisha Method of growing group III nitride semiconductor crystal layer and semiconductor device incorporating group III nitride semiconductor crystal layer
JPH11297628A (ja) * 1998-04-09 1999-10-29 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体
JP3778769B2 (ja) * 1999-05-31 2006-05-24 シャープ株式会社 化合物半導体表面の安定化方法、それを用いた半導体レーザ素子の製造方法、および半導体レーザ素子等の半導体素子
GB0509328D0 (en) 2005-05-09 2005-06-15 Univ Nottingham A bulk, free-standing cubic III-N substrate and a method for forming same

Also Published As

Publication number Publication date
US7951694B2 (en) 2011-05-31
JP2010056555A (ja) 2010-03-11
US20100052016A1 (en) 2010-03-04

Similar Documents

Publication Publication Date Title
JP4860736B2 (ja) 半導体構造物及びそれを製造する方法
US8882910B2 (en) AlGaN substrate and production method thereof
JP4189386B2 (ja) 窒化物半導体結晶層の成長方法および窒化物半導体発光素子の製法
JP4529846B2 (ja) Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
JP4335187B2 (ja) 窒化物系半導体装置の製造方法
US6989287B2 (en) Method for producing nitride semiconductor, semiconductor wafer and semiconductor device
CN104518062B (zh) 制造半导体发光器件的方法
US20110003420A1 (en) Fabrication method of gallium nitride-based compound semiconductor
US20060175681A1 (en) Method to grow III-nitride materials using no buffer layer
WO2005088687A1 (ja) 窒化ガリウム系半導体基板の作製方法
US20060189019A1 (en) Growth process of a crystalline gallium nitride based compound and semiconductor device including gallium nitride based compound
JP5073624B2 (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
JP4996448B2 (ja) 半導体基板の作成方法
US8383494B2 (en) Method for forming buffer layer for GaN single crystal
US20170279003A1 (en) Group iii nitride semiconductor and method for producing same
JP2005032823A (ja) 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP5814131B2 (ja) 構造体、及び半導体基板の製造方法
TW201126757A (en) Semipolar or nonpolar wurtzite group-III nitride layers and semiconductor components based thereon
JP2006324512A (ja) 窒化物半導体薄膜およびその製造方法
JP2007103955A (ja) 窒化物半導体素子および窒化物半導体結晶層の成長方法
JP3876323B2 (ja) 窒化インジウムアルミニウム半導体の結晶成長方法
JP2017130539A (ja) 窒化物半導体装置、窒化物半導体装置の作製方法、及び製造装置
KR101517808B1 (ko) 크랙 감소를 위한 실리콘 기판 위 GaN 성장방법
JP3214349B2 (ja) ＩｎＧａＮ層を有する半導体ウエハ及びその製造方法並びにそれを具備する発光素子
JP2004296636A (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体装置の製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111011

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111102

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees