JPH05291140A - 化合物半導体薄膜の成長方法 - Google Patents

化合物半導体薄膜の成長方法

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JPH05291140A
JPH05291140A JP4088468A JP8846892A JPH05291140A JP H05291140 A JPH05291140 A JP H05291140A JP 4088468 A JP4088468 A JP 4088468A JP 8846892 A JP8846892 A JP 8846892A JP H05291140 A JPH05291140 A JP H05291140A
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compound semiconductor
pressure
reaction tube
thin film
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Kazuaki Takai
一章 高井
Takashi Eshita
隆 恵下
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 シリコン基板上にＩＩＩ−Ｖ族化合物半導体
の薄膜を成長する方法に関し、シリコン基板上に堆積す
る薄膜の表面を平滑化し、この薄膜に形成する半導体装
置の特性を向上する。 【構成】 気相成長法により基板上に第１のＩＩＩ−Ｖ
族化合物半導体薄膜を堆積し、次いでこれより高い温度
で第２のＩＩＩ−Ｖ族化合物半導体薄膜を堆積する工程
において、第１のＩＩＩ−Ｖ族化合物半導体薄膜を堆積
した後に、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分
圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力７６０Ｔｏ
ｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、反応
管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７Ｔｏ
ｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガ
ス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条件下
で、第２のＩＩＩ−Ｖ族化合物半導体薄膜を堆積する温
度まで昇温する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、化合物半導体薄膜の成
長方法、特に、シリコン基板上にＩＩＩ−Ｖ族化合物半
導体の薄膜を成長する方法に関する。
【０００２】
【従来の技術】近年、高集積化されたＩＩＩ−Ｖ族化合
物半導体集積回路装置等の市場拡大に伴い、その生産性
を向上するために大口径のＩＩＩ−Ｖ族化合物半導体基
板が必要とされている。
【０００３】しかし、ＩＩＩ−Ｖ族化合物半導体材料
は、割れやすく、また、大きな結晶が得にくく、高価で
あるために大口径の基板を製造することが困難であっ
た。そこで、シリコン（Ｓｉ）基板上にＩＩＩ−Ｖ族化
合物半導体をヘテロエピタキシャル成長させ、これをＩ
ＩＩ−Ｖ族化合物半導体基板として用いる方法が開発さ
れている。
【０００４】ところが、例えばＩＩＩ−Ｖ族化合物半導
体の一つであるＧａＡｓとＳｉでは格子定数が異なるた
め、直接Ｓｉ基板上にＧａＡｓをヘテロエピタキシャル
成長させることができない。
【０００５】そこで、従来から、まずＳｉ基板上に４０
０〜５００℃程度の低温でＧａＡｓ等の第１のＩＩＩ−
Ｖ族化合物半導体薄膜（以下この層を「成長初期層」と
略称する）を５〜２０ｎｍ程度成長し、その上に６００
〜７５０℃程度の前記成長初期層の成長温度より高い温
度で、前記ＧａＡｓ等の第２のＩＩＩ−Ｖ族化合物半導
体薄膜（以下この層を「ヘテロエピ層」と略称する）を
１〜５μｍ成長する方法が提案されている（特開昭６１
−２６２１６号公報，特開昭６１−７０７１５号公報参
照）。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来技
術によると、成長初期層を成長した後に、基板をヘテロ
エピ層成長温度まで昇温する過程で、成長初期層の表面
が荒れて凹凸を生じ、このように成長初期層の表面が荒
れると、その上に成長するヘテロエピ層の表面も荒れる
という問題が見出された。
【０００７】そして、このようなＧａＡｓ ｏｎ Ｓｉ
の上にＨＥＭＴや超格子を形成する場合、成長初期層の
表面の荒れがその上に形成する半導体層の平坦性に影響
して、ＨＥＭＴや超格子の特性を劣化させることが見出
された。
【０００８】したがって、本発明は、気相成長法により
シリコン基板等の基板上に成長初期層を堆積し、次いで
これより高い温度でヘテロエピ層を堆積する際に、反応
管内圧力とＶ族原料ガスの分圧を所定範囲に設定するこ
とによって、半導体回路素子を形成するヘテロエピ層を
平滑化し、このヘテロエピ層に形成する半導体装置の特
性を向上することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる、気相成
長法により基板上に第１のＩＩＩ−Ｖ族化合物半導体薄
膜を堆積し、次いでこれより高い温度で第２のＩＩＩ−
Ｖ族化合物半導体薄膜を堆積する工程において、第１の
ＩＩＩ−Ｖ族化合物半導体薄膜を堆積した後に、反応管
内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧０．３５Ｔｏｒ
ｒの点Ａと、反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガ
ス分圧０．６Ｔｏｒｒの点Ｂと、反応管内圧力７６０Ｔ
ｏｒｒ、Ｖ族原料ガス分圧５．７Ｔｏｒｒの点Ｃと、反
応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガス分圧１．３Ｔｏ
ｒｒの点Ｄとで囲まれる領域の条件下で、第２のＩＩＩ
−Ｖ族化合物半導体薄膜を堆積する温度まで基板を昇温
する工程を採用した。
【００１０】また、この場合、第１または第２のＩＩＩ
−Ｖ族化合物半導体薄膜を堆積する過程における反応管
内圧力を１１０Ｔｏｒｒ以下とする。
【００１１】そしてまた、この場合、基板をＳｉによっ
て構成し、ＩＩＩ−Ｖ族化合物半導体材料としてＧａＡ
ｓ，ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，ＩｎＰまた
はこれらの混晶を用い、Ｖ族原料ガスとしてＡｓＨ3 を
採用した。
【００１２】
【作用】本発明のように、化合物半導体からなる成長初
期層を堆積した後に、基板を同じ化合物半導体からなる
ヘテロエピ層を堆積する温度まで昇温する過程を、所定
の範囲の反応管内圧力において、この化合物半導体を構
成する元素のうち、蒸気圧が高い方のＶ族の元素を含む
原料ガスを調節することによって、成長初期層の表面の
荒れを防ぎ、この上に成長するヘテロエピ層の表面を平
坦化することができる。
【００１３】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）この実施例は、ＭＯＣＶＤ（Ｍｅｔａｌ
ｏｒｇａｎｉｃ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法によって、Ｓｉ基板上にＧｓＡｓ層
をヘテロエピタキシャル成長する方法である。反応管中
にＨ2 を１２ｓｌｍ（標準状態において毎分１２リット
ル）、アルシン（ＡｓＨ3 ）を３４ｓｃｃｍ（標準状態
において毎分３４ｃｃ）導入し、反応管内圧力を７６Ｔ
ｏｒｒとし、Ｓｉ基板を１０００℃で１０分間加熱す
る。
【００１４】この熱処理中、Ｈ2 を供給することによっ
て、Ｓｉ基板上に形成されていた自然酸化膜を還元除去
し、ＡｓＨ3 を供給することによって、前工程で反応管
内壁に析出しているＧａＡｓから、蒸気圧が高いＡｓが
蒸発してＧａが液滴となってＳｉ基板上に落下するのを
抑制する。
【００１５】以後の工程において、Ｈ2 の流量１２ｓｌ
ｍと反応管内圧力を７６Ｔｏｒｒは変わらない。このよ
うにこの実施例においては、成長初期層とヘテロエピ層
の表面の凹凸を低減するために反応管内圧力を７６Ｔｏ
ｒｒ程度にしたが、１００Ｔｏｒｒ以下にすると表面の
凹凸を小さく抑えることができる。
【００１６】次いで、基板温度を３５０〜４５０℃に降
温し、ＡｓＨ3 を０．０７〜０．２７ｓｌｍ、トリメチ
ルガリウム（ＴＭＧ Ｔｒｉｍｅｔｈｙｌ Ｇａｌｌｉ
ｕｍ）を９〜１８ｓｃｃｍ導入して、ＧａＡｓを５〜２
０ｎｍ、好ましくは１０ｎｍ成長する。次いで、ＡｓＨ
3 の流量を１７〜２７０ｓｃｃｍ（ＡｓＨ3 の分圧０．
１〜１．６Ｔｏｒｒ）の範囲で変化させて基板を６５０
℃に昇温する。
【００１７】図１は、第１実施例のＡｓＨ3 の分圧とＧ
ａＡｓ成長初期層の表面の平坦性の関係図である。この
図の横軸はＡｓＨ3 の分圧であり、縦軸は成長初期層の
表面の平坦性であり、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃ
ｅ Ｍｉｃｒｏｓｃｏｐｅ）によって測定した凹凸の標
準偏差（ｎｍ）で表されている。この図によると、Ａｓ
Ｈ3 の流量が５５〜２０５ｓｃｃｍ（ＡｓＨ3 の分圧
０．３５〜１．３Ｔｏｒｒ）のときＧａＡｓ層の表面粗
さの標準偏差が３．４ｎｍとなり、平坦性がよくなって
いることがわかる。
【００１８】図２（Ａ），（Ｂ）は、第１実施例の化合
物半導体基板を用いたＥＤ型ＨＥＭＴと超格子の構成説
明図である。この図２（Ａ）において、１はＳｉ基板、
２はＧａＡｓ層、３はＡｌＧａＡｓ層、４はＧａＡｓ
層、５はＡｌＧａＡｓ層、６はＧａＡｓ層、７はＡｌＧ
ａＡｓ層、８はＧａＡｓ層、９はＥモードのゲート電
極、１０はＤモードのゲート電極、１１はソース電極、
１２はソース・ドレイン電極、１３はドレイン電極、１
４は二次元原子ガス層を示している。
【００１９】図２（Ａ）に示されたＥＤ型ＨＥＭＴは、
Ｓｉ基板１の上にＧａＡｓ層２、ＡｌＧａＡｓ層３、Ｇ
ａＡｓ層４、ＡｌＧａＡｓ層５、ＧａＡｓ層６、ＡｌＧ
ａＡｓ層７、ＧａＡｓ層８が順次成長され、ＧａＡｓ層
８とＡｌＧａＡｓ層７とＧａＡｓ層６がリセスエッチン
グされてＡｌＧａＡｓ層５上にＥモードのゲート電極９
が形成され、ＧａＡｓ層８がリセスエッチングされてＡ
ｌＧａＡｓ層７上にＤモードのゲート電極１０が形成さ
れている。
【００２０】また、ＧａＡｓ層８の上には、ソース電極
１１、ソース・ドレイン電極１２、ドレイン電極１３が
形成されている。なお、ＧａＡｓ層４のＡｌＧａＡｓ層
５側には二次元電子ガス層１４が形成されている。
【００２１】このＥＤ型ＨＥＭＴにおいて、前記のよう
に、Ｓｉ基板１の上にＧａＡｓ層２が成長され、この積
層体がＧａＡｓ基板として扱われて、この上に、ＡｌＧ
ａＡｓ層３、ＧａＡｓ層４、ＡｌＧａＡｓ層５、ＧａＡ
ｓ層６、ＡｌＧａＡｓ層７、ＧａＡｓ層８が順次成長さ
れるが、本実施例の化合物半導体薄膜成長法をＳｉ基板
１とＧａＡｓ層２の間に適用することによってＧａＡｓ
層２の表面の平坦性を改善することができ、その上に成
長するＡｌＧａＡｓ層３、ＧａＡｓ層４、ＡｌＧａＡｓ
層５、ＧａＡｓ層６、ＡｌＧａＡｓ層７、ＧａＡｓ層８
の平坦性も改善できるため、二次元電子ガス層１４中の
電子の走行速度を向上することができ、また、この実施
例で平坦性の基準にした標準偏差３．４ｎｍに近いＡｌ
ＧａＡｓ層７、ＧａＡｓ層８の膜厚の不均一化を防ぐこ
とができる。
【００２２】図２（Ｂ）において２１はＳｉ基板、２２
はＧａＡｓ層、２３はＩｎＧａＡｓ層、２４はＩｎＧａ
Ａｓ／ＧａＡｓ超格子層、２５はＧａＡｓ層である。
【００２３】図２（Ｂ）に示された超格子は、Ｓｉ基板
２１の上にＧａＡｓ層２２、ＩｎＧａＡｓ層２３、Ｉｎ
ＧａＡｓ／ＧａＡｓ超格子層２４、ＧａＡｓ層２５が形
成されている。
【００２４】この超格子においては、前記のように、Ｓ
ｉ基板２１の上にＧａＡｓ層２２が成長され、その上
に、ＩｎＧａＡｓ層２３を形成し、その上にＩｎＧａＡ
ｓ層とＧａＡｓ層が交互に成長されている。
【００２５】このＩｎＧａＡｓ／ＧａＡｓ超格子層２４
を形成するＩｎＧａＡｓ層とＧａＡｓ層は、この実施例
で平坦性の基準にした標準偏差３．４ｎｍに対応する程
度に薄いためそれらの平坦性が劣化すると超格子の特性
が著しく損なわれるが、この実施例を適用するとこのＩ
ｎＧａＡｓ層とＧａＡｓ層の平坦性が改善され、超格子
の特性が向上する。
【００２６】なお、前記の説明は、Ｓｉ基板を用いた例
であるが、その他、Ｓｉ基板上にＧｅ層を形成したも
の、サファイア基板、サファイア基板上にＳｉ層を形成
したもの、Ｓｉ基板上にポーラスシリコン層を形成した
もの等を用いることもできる。
【００２７】（第２実施例）この実施例は、第１実施例
と同様に、ＭＯＣＶＤ法によって、Ｓｉ基板上にＧａＡ
ｓ層をヘテロエピタキシャル成長する方法である。反応
管中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ導入
し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を１０
００℃で１０分間加熱する。以後の工程においては、Ｈ
2 の流量と、成長初期層を成長した後の昇温時以外の反
応管内圧力は変わらない。
【００２８】次いで、Ｓｉ基板温度を３５０〜４５０℃
に降温し、ＡｓＨ3 を０．０７〜０．２７ｓｌｍ、ＴＭ
Ｇを９〜１８ｓｃｃｍ導入してＧａＡｓを５〜２０ｎ
ｍ、好ましくは１０ｎｍ成長する。
【００２９】次いで、ＡｓＨ3 の流量を３４ｓｃｃｍと
し、反応管内圧力を５０〜７６０Ｔｏｒｒ（ＡｓＨ3 の
分圧０．２〜２．１Ｔｏｒｒ）の範囲で変化させた条件
下でＳｉ基板を６５０℃に加熱する。図３は、第２実施
例の反応管内圧力とＧａＡｓ成長初期層の表面の平坦性
の関係図である。この図によると、反応管内圧力が１１
０Ｔｏｒｒ以上のときＧａＡｓ層の平坦性がよくなって
いることがわかる。
【００３０】（第３実施例）この実施例は、第１実施例
と同様にＭＯＣＶＤ法によって、Ｓｉ基板上にＧｓＡｓ
層をヘテロエピタキシャル成長する方法である。反応管
中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ導入
し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を１０
００℃で１０分間加熱した。以後の工程において、Ｈ2
の流量と、成長初期層を成長した後の昇温時以外の反応
管内圧力は変わらない。
【００３１】次いで、基板温度を３５０〜４５０℃に降
温し、ＡｓＨ3 を０．０７〜０．２７ｓｌｍ、ＴＭＧを
９〜１８ｓｃｃｍ導入してＧａＡｓを５〜２０ｎｍ、好
ましくは１０ｎｍ成長する。
【００３２】次いで、反応管内圧力を７６０Ｔｏｒｒと
して、ＡｓＨ3 の流量を１７〜２６７ｓｃｃｍ（ＡｓＨ
3 の分圧１．０〜１６．５Ｔｏｒｒ）の範囲で変化させ
て基板を６５０℃に加熱した。
【００３３】図４は、第３実施例のＡｓＨ3 の分圧とＧ
ａＡｓ成長初期層の表面の平坦性の関係図である。この
図によると、ＡｓＨ3 の流量が９．５〜９０ｓｃｃｍ
（アルシン分圧０．６〜５．７Ｔｏｒｒ）のとき成長初
期層であるＧａＡｓ層の平坦性がよくなることがわか
る。
【００３４】（第４実施例）この実施例は、第１実施例
と同様にＭＯＣＶＤ法によって、Ｓｉ基板上にＧｓＡｓ
層をヘテロエピタキシャル成長する方法である。反応管
中にＨ2 を１２ｓｌｍ、ＡｓＨ3 を３４ｓｃｃｍ導入
し、反応管内圧力を７６Ｔｏｒｒとし、Ｓｉ基板を１０
００℃で１０分間加熱した。以後の工程において、Ｈ2
の流量と、成長初期層を成長した後の昇温時以外の反応
管内圧力は変わらない。
【００３５】次いで、基板温度を３５０〜４５０℃に降
温し、ＡｓＨ3 を０．０７〜０．２７ｓｌｍ、ＴＭＧを
９〜１８ｓｃｃｍ導入してＧａＡｓを５〜２０ｎｍ、好
ましくは１０ｎｍ成長した。
【００３６】次いで、下記の表１の条件下でヘテロエピ
層成長温度まで昇温した。
【００３７】
【表１】
【００３８】この表における各昇温条件下での成長初期
層とヘテロエピ層の平坦性は下記のとおりである。 条件１ 成長初期層 ３．６ｎｍ ヘテロエピ層
３．９０ｎｍ 条件２ 成長初期層 ３．４ｎｍ ヘテロエピ層
３．９０ｎｍ 条件３ 成長初期層 ２．４ｎｍ ヘテロエピ層
３．７２ｎｍ 条件４ 成長初期層 ７．２ｎｍ ヘテロエピ層
４．７０ｎｍ
【００３９】図５は、成長初期層とヘテロエピ層の平坦
性の相関図である。この図の横軸は、成長初期層の平坦
性（ｎｍ）であり、縦軸はその上に成長したヘテロエピ
層の平坦性であり、図中の数字は前記の条件１〜４の平
坦性を示している。この図によると、各条件の成長初期
層の平坦性（ｎｍ）とヘテロエピ層の平坦性は直線上に
乗り、正の相関を有することが示され、成長初期層の表
面の平坦性が改善されるにしたがって、その上に成長す
るヘテロエピ層の表面の平坦性も改善されることがわか
る。
【００４０】図６は、本発明の反応管内圧力とＡｓＨ3
分圧とＧａＡｓ成長初期層の表面の平坦性の関係図であ
る。この図の横軸はＡｓＨ3 の分圧を示し、縦軸は反応
管内圧力を示しており、図の各点は、上記の実施例にお
いて、成長初期層の平坦性が良好であったＡｓＨ3分圧
と反応管内圧力を示している。点Ａは反応管内圧力７６
Ｔｏｒｒ、ＡｓＨ3 分圧０．３５Ｔｏｒｒ（第１実施例
参照）、点Ｂは反応管内圧力７６０Ｔｏｒｒ、ＡｓＨ3
分圧０．６Ｔｏｒｒ（第３実施例参照）、点Ｃは反応管
内圧力７６０Ｔｏｒｒ、ＡｓＨ3 分圧５．７Ｔｏｒｒ
（第３実施例参照）、点Ｄは反応管内圧力７６Ｔｏｒ
ｒ、ＡｓＨ3 分圧１．３（第１実施例参照）である。
【００４１】したがって、この図において、点Ａ，Ｂ，
Ｃ，Ｄによって囲まれる領域の条件下で、成長初期層
（第１のＩＩＩ−Ｖ族化合物半導体薄膜）を堆積する温
度からヘテロエピ層（第２のＩＩＩ−Ｖ族化合物半導体
薄膜）を堆積する温度まで基板を昇温すると、成長初期
層（第１のＩＩＩ−Ｖ族化合物半導体薄膜）の荒れを防
ぐことができる。
【００４２】上記の実施例においては、ＩＩＩ−Ｖ族化
合物半導体としてＧａＡｓについて説明したが、Ａｓを
構成元素とする他のＡｌＡｓ，ＩｎＡｓ等についても同
様の効果を奏し、また、昇温時の温度における蒸気圧が
Ａｓの蒸気圧に近いりん（Ｐ）を構成元素とするＧａ
Ｐ，ＡｌＰ，ＩｎＰ等についても、ほぼ同様の効果を奏
する。この場合には、Ｐの原料ガスとしてホスフィン
（ＰＨ3 ）を用いることができる。
【００４３】
【発明の効果】以上説明したように、本発明によると、
成長初期層を堆積した後、成長初期層成長温度からヘテ
ロエピ層成長温度まで昇温する過程において、ＡｓＨ3
等のＶ族元素を供給する原料ガスの分圧と反応管内圧力
を本発明の範囲に設定することにより、成長初期層の表
面荒れを抑制することができ、この成長初期層の上に成
長するヘテロエピ層の平坦性を改善して、ヘテロエピ層
に形成する半導体装置の特性を向上することができ、広
く化合物半導体層を用いた半導体技術分野において寄与
するところが大きい。
【図面の簡単な説明】
【図１】第１実施例のＡｓＨ3 の分圧とＧａＡｓ成長初
期層の表面の平坦性の関係図である。
【図２】（Ａ），（Ｂ）は、第１実施例の化合物半導体
基板を用いたＥＤ型ＨＥＭＴと超格子の構成説明図であ
る。
【図３】第２実施例の反応管内圧力とＧａＡｓ成長初期
層の表面の平坦性の関係図である。
【図４】第３実施例のＡｓＨ3 の分圧とＧａＡｓ成長初
期層の表面の平坦性の関係図である。
【図５】成長初期層とヘテロエピ層の平坦性の相関図で
ある。
【図６】本発明の反応管内圧力とＡｓＨ3 分圧とＧａＡ
ｓ成長初期層の表面の平坦性の関係図である。
【符号の説明】
１ Ｓｉ基板 ２ ＧａＡｓ層 ３ ＡｌＧａＡｓ層 ４ ＧａＡｓ層 ５ ＡｌＧａＡｓ層 ６ ＧａＡｓ層 ７ ＡｌＧａＡｓ層 ８ ＧａＡｓ層 ９ Ｅモードのゲート電極 １０ Ｄモードのゲート電極 １１ ソース電極 １２ ソース・ドレイン電極 １３ ドレイン電極 ２１ Ｓｉ基板 ２２ ＧａＡｓ層 ２３ ＩｎＧａＡｓ層 ２４ ＩｎＧａＡｓ／ＧａＡｓ超格子層 ２５ ＧａＡｓ層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 気相成長法により基板上に第１のＩＩＩ
    −Ｖ族化合物半導体薄膜を堆積し、次いでこれより高い
    温度で第２のＩＩＩ−Ｖ族化合物半導体薄膜を堆積する
    工程において、第１のＩＩＩ−Ｖ族化合物半導体薄膜を
    堆積した後に、反応管内圧力７６Ｔｏｒｒ、Ｖ族原料ガ
    ス分圧０．３５Ｔｏｒｒの点Ａと、反応管内圧力７６０
    Ｔｏｒｒ、Ｖ族原料ガス分圧０．６Ｔｏｒｒの点Ｂと、
    反応管内圧力７６０Ｔｏｒｒ、Ｖ族原料ガス分圧５．７
    Ｔｏｒｒの点Ｃと、反応管内圧力７６Ｔｏｒｒ、Ｖ族原
    料ガス分圧１．３Ｔｏｒｒの点Ｄとで囲まれる領域の条
    件下で、第２のＩＩＩ−Ｖ族化合物半導体薄膜を堆積す
    る温度まで基板を昇温することを特徴とする化合物半導
    体薄膜の成長方法。
  2. 【請求項２】 第１または第２のＩＩＩ−Ｖ族化合物半
    導体薄膜を堆積する過程における反応管内圧力を１１０
    Ｔｏｒｒ以下とすることを特徴とする請求項１に記載さ
    れた化合物半導体薄膜の成長方法。
  3. 【請求項３】 基板がＳｉであることを特徴とする請求
    項１または請求項２に記載された化合物半導体薄膜の成
    長方法。
  4. 【請求項４】 ＩＩＩ−Ｖ族化合物半導体がＧａＡｓ，
    ＡｌＡｓ，ＩｎＡｓ，ＧａＰ，ＡｌＰ，ＩｎＰまたはこ
    れらの混晶であることを特徴とする請求項１ないし請求
    項３のいずれか１項に記載された化合物半導体薄膜の成
    長方法。
  5. 【請求項５】 Ｖ族原料ガスがＡｓＨ3 であることを特
    徴とする請求項１ないし請求項４のいずれか１項に記載
    された化合物半導体薄膜の成長方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177165A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177167A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2790009B2 (ja) * 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
US5650198A (en) * 1995-08-18 1997-07-22 The Regents Of The University Of California Defect reduction in the growth of group III nitrides
US6188090B1 (en) * 1995-08-31 2001-02-13 Fujitsu Limited Semiconductor device having a heteroepitaxial substrate
US6010937A (en) * 1995-09-05 2000-01-04 Spire Corporation Reduction of dislocations in a heteroepitaxial semiconductor structure
DE19855637A1 (de) * 1998-12-02 2000-06-15 Aixtron Ag Verfahren und System zur Halbleiterkristallherstellung mit Temperaturverwaltung
US6734038B2 (en) * 2001-09-04 2004-05-11 The Trustees Of Princeton University Method of manufacturing high-mobility organic thin films using organic vapor phase deposition
US7996924B2 (en) 2007-05-31 2011-08-16 Nike, Inc. Articles of apparel providing enhanced body position feedback
US9834860B2 (en) * 2009-10-14 2017-12-05 Alta Devices, Inc. Method of high growth rate deposition for group III/V materials
US11393683B2 (en) * 2009-10-14 2022-07-19 Utica Leaseco, Llc Methods for high growth rate deposition for forming different cells on a wafer
US20120187505A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Self-aligned III-V MOSFET fabrication with in-situ III-V epitaxy and in-situ metal epitaxy and contact formation
US8603898B2 (en) * 2012-03-30 2013-12-10 Applied Materials, Inc. Method for forming group III/V conformal layers on silicon substrates
DE102014102484A1 (de) * 2014-02-26 2015-08-27 Aixtron Se Verwendung eines QCM-Sensors zur Bestimmung der Dampfkonzentration beim OVPD-Verfahren beziehungsweise in einem OVPD-Beschichtungssystem
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
US9425299B1 (en) 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US9721963B1 (en) 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof
CN113284994B (zh) * 2021-03-30 2023-03-14 华灿光电（浙江）有限公司 深紫外发光二极管的外延片及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3928092A (en) * 1974-08-28 1975-12-23 Bell Telephone Labor Inc Simultaneous molecular beam deposition of monocrystalline and polycrystalline III(a)-V(a) compounds to produce semiconductor devices
US3963539A (en) * 1974-12-17 1976-06-15 International Business Machines Corporation Two stage heteroepitaxial deposition process for GaAsP/Si LED's
JPS5895696A (ja) * 1981-12-01 1983-06-07 Semiconductor Res Found 気相成長方法
JPS60191096A (ja) * 1984-03-08 1985-09-28 Kokusai Denshin Denwa Co Ltd <Kdd> 気相成長方法
US4659401A (en) * 1985-06-10 1987-04-21 Massachusetts Institute Of Technology Growth of epitaxial films by plasma enchanced chemical vapor deposition (PE-CVD)
JPS6291494A (ja) * 1985-10-16 1987-04-25 Res Dev Corp Of Japan 化合物半導体単結晶成長方法及び装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177165A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177167A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス

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