JP2009177167A - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

Abstract

【課題】安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。
【解決手段】Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。当該半導体基板において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよい。
【選択図】図３

Description

本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板、半導体基板の製造方法および電子デバイスに関する。

ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。

なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０^６ｃｍ^−２になることが記載されている。
Ｈｓｉｎ−Ｃｈｉａｏ Ｌｕａｎ ｅｔ．ａｌ．、「Ｈｉｇｈ−ｑｕａｌｉｔｙ Ｇｅ ｅｐｉｌａｙｅｒｓ ｏｎ Ｓｉ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ ７５， ＮＵＭＢＥＲ １９、８ ＮＯＶＥＭＢＥＲ １９９９．

ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。

上記課題を解決するために、本発明の第１の形態においては、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、を備える半導体基板を提供する。

前記第１の形態において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されたものであってよく、アニールは、複数回繰り返されてよい。Ｇｅ層と機能層との間に、５００℃以下の温度で形成されたＧａＡｓ層をさらに備えてよく、Ｇｅ層の機能層に対向する面は、Ｐを含むガスにより表面処理されてよい。機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってよく、たとえば機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。阻害層は、電気的に絶縁性であってよく、たとえば阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層であってよい。開口領域の面積は、１ｍｍ^２以下であってよい。

本発明の第２の形態においては、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、前記Ｇｅ層上に機能層を結晶成長させて得られる半導体基板を提供する。

本発明の第３の形態においては、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成されたＧｅ層と、前記Ｇｅ層が形成された後に形成された機能層とを含む半導体基板を提供する。上記の半導体基板において、前記機能層は、前記Ｇｅ層に格子整合または擬格整合してよい。上記の半導体基板において、前記機能層は、前記開口内に形成されよい。

上記の半導体基板において、前記Ｇｅ層は、水素を含む雰囲気中でアニールされてなるＧｅ層であってよい。上記の半導体基板において、前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長されてなるＧｅ層であってよい。上記の半導体基板において、前記Ｇｅ層と前記機能層との間に、６００℃以下の温度で形成されたＧａＡｓ層をさらに含んでよい。上記の半導体基板において、前記Ｇｅ層の前記機能層に対向する面は、Ｐを含むガスにより表面処理されてよい。上記の半導体基板において、前記機能層は、３−５族化合物層または２−６族化合物層であってよい。

上記の半導体基板において、前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含んでよい。上記の半導体基板において、前記機能層の算術平均粗さは、０．０２μｍ以下であってよい。

上記の半導体基板において、前記阻害層は、電気的に絶縁性であってよい。上記の半導体基板において、前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層および酸化アルミニウム層からなる群から選択された１以上の層であってよい。

上記の半導体基板において、前記阻害層は、前記開口を複数有し、複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記阻害層の上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含んでよい。上記の半導体基板において、前記阻害層を複数有し、前記複数の阻害層のうち一の阻害層と、前記一の阻害層に隣接する他の阻害層との間に、前記複数の阻害層の何れの上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含んでよい。

上記の半導体基板において、前記原料吸着部は、前記基板に達する溝であってよい。上記の半導体基板において、前記溝の幅は、２０μｍ以上、５００μｍ以下であってよい。上記の半導体基板において、前記原料吸着部を複数有し、前記複数の原料吸着部の各々は、等間隔に配置されてよい。

上記の半導体基板において、前記開口の底面積は、１ｍｍ²以下であってよい。上記の半導体基板において、前記開口の底面積は、１６００μｍ²以下であってよい。上記の半導体基板において、前記開口の底面積は、９００μｍ²以下であってよい。上記の半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってよい。上記の半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってよい。

上記の半導体基板において、前記基板の主面が（１００）面であり、前記開口の底面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。上記の半導体基板において、前記基板の主面が（１１１）面であり、前記開口の底面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、−２および３で交わる面は、（１−２３）面と表記する。方向のミラー指数についても同様である。

本発明の第４の形態においては、Ｓｉの基板の上に、結晶成長を阻害する阻害層を形成する段階と、阻害層をパターニングして、基板の一部を覆う被覆領域および被覆領域の内部に基板を覆わない開口領域を形成する段階と、少なくとも阻害層の開口領域に、Ｇｅ層を結晶成長する段階と、Ｇｅ層上に機能層を結晶成長する段階と、を備えた半導体基板の製造方法を提供する。前記第４の形態において、結晶成長されたＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに備えてもよく、アニールを、複数回繰り返す段階、をさらに備えてもよい。

本発明の第５の形態においては、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、前記阻害層をパターニングして、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成する段階と、前記開口の内部の前記基板に接してＧｅ層を結晶成長させる段階と、前記Ｇｅ層上に機能層を結晶成長させる段階とを含む半導体基板の製造方法を提供する。

本発明の第６の形態においては、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、前記開口内に、Ｇｅ層を形成する段階と、前記Ｇｅ層を形成した後に、機能層を形成する段階とを含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記機能層を形成する段階において、前記機能層を前記Ｇｅ層に格子整合または擬格子整合させてよい。上記半導体基板の製造方法において、前記機能層を、前記開口内に形成してよい。

上記半導体基板の製造方法において、前記Ｇｅ層を、前記Ｇｅ層内の結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含んでよい。上記半導体基板の製造方法において、前記アニールする段階は、前記Ｇｅ層を、６８０℃以上９００℃未満の温度でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階を、複数含んでよい。

上記半導体基板の製造方法において、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてよい。上記半導体基板の製造方法において、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてよい。上記半導体基板の製造方法において、前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成する段階、をさらに含んでよい。

上記半導体基板の製造方法において、前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、前記Ｇｅ層の表面を、Ｐを含むガスにより処理する段階、をさらに含んでよい。上記半導体基板の製造方法において、前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、上記半導体基板の製造方法において、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。

本発明の第７の形態においては、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層上に結晶成長された機能層と、機能層に形成された電子素子と、を備える電子デバイスを提供する。前記第７の形態において、電子素子は、ヘテロジャンクションバイポーラトランジスタであってよく、電子素子は、開口領域ごとに一つ形成されてよい。また、電子素子が、相互に接続されてよく、あるいは電子素子が、並列に接続されてよい。電子素子に接続する配線または配線のボンディングパッドが、被覆領域に形成されてよく、被覆領域および開口領域は、基板の上に複数形成され、複数の被覆領域および開口領域は、等間隔に配置されてよい。

本発明の第８の形態においては、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、前記Ｇｅ層上に機能層を結晶成長させ、前記機能層に電子素子を形成して得られる電子デバイスを提供する。

本発明の第９の形態においては、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成されたＧｅ層と、前記Ｇｅ層が形成された後に形成された機能層と、前記機能層に形成された電子素子とを含む電子デバイスを提供する。上記電子デバイスにおいて、前記機能層は、前記Ｇｅ層に格子整合または擬格子整合してよい。上記電子デバイスにおいて、前記機能層は、前記開口内に形成されてよい。

上記電子デバイスにおいて、前記阻害層は、前記開口を複数有し、前記電子素子は、前記開口毎に一つづつ形成されてよい。上記電子デバイスにおいて、前記電子素子は、配線またはボンディングパッドに接続され、前記配線または前記ボンディングパッドが、前記阻害層の上に形成されてよい。上記電子デバイスにおいて、前記阻害層を複数有し、前記複数の阻害層の各々は、互いに等間隔に配置されてよい。

上記電子デバイスにおいて、前記電子素子は、ヘテロジャンクションバイポーラトランジスタであってよい。上記電子デバイスにおいて、前記電子素子を複数有し、複数の電子素子の各々が、相互に接続されてよい。上記電子デバイスにおいて、前記電子素子を複数有し、複数の電子素子の各々が、並列に接続されてよい。

図１は、本実施形態の半導体基板１０１の平面例を示す。本実施形態の半導体基板１０１は、Ｓｉウェハ１０２上に素子が形成される領域１０３を備える。領域１０３は、図示するとおり、Ｓｉウェハ１０２の表面に複数形成され、等間隔に配置される。Ｓｉウェハ１０２は、Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。

図２は、領域１０３を拡大して示す。領域１０３には阻害層１０４が形成される。阻害層１０４は、Ｓｉウェハ１０２の上に形成され、結晶成長を阻害する。結晶成長としてエピタキシャル成長が例示できる。阻害層１０４は、電気的に絶縁性であってよい。阻害層１０４として、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層が例示できる。

阻害層１０４は、Ｓｉウェハ１０２の一部を覆う被覆領域と、被覆領域の内部にＳｉウェハ１０２を覆わない開口領域１０６とを有する。すなわち、Ｓｉウェハ１０２の一部が阻害層１０４で覆われた領域は被覆領域の一例であってよく、阻害層１０４の中央部にはＳｉウェハ１０２を覆わない開口領域１０６が形成される。１つの開口領域１０６の面積として、１ｍｍ^２以下が例示でき、好ましくは０．２５ｍｍ^２未満が例示できる。

阻害層１０４は、開口領域１０６に開口を有する。なお、本明細書において、開口の「底面形状」とは、開口が形成された層の基板側の面における開口の形状を意味する。開口の底面形状を、開口の底面と称する場合がある。また、被覆領域の「平面形状」とは、被覆領域を基板の主面に投影した場合の形状を意味する。被覆領域の平面形状の面積を、被覆領域の面積と称する場合がある。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。

開口の底面積は、０．０１ｍｍ^２以下であってよく、好ましくは１６００μｍ^２以下であってよく、より好ましくは９００μｍ^２以下であってよい。上記面積が０．０１ｍｍ^２以下である場合には、上記面積が０．０１ｍｍ^２より大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、開口の底面積を０．０１ｍｍ^２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。

開口の底面積が１６００μｍ^２以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを製造できる。上記面積が９００μｍ^２以下である場合には、上記デバイスを歩留まりよく製造できる。

一方、開口の底面積は、２５μｍ^２以上であってよい。上記面積が２５μｍ^２より小さくなると、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ^２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。また、被覆領域の面積に対する開口の底面積の割合は、０．０１％以上であってよい。上記割合が０．０１％より小さくなると、開口の内部に結晶を成長させる場合に、当該結晶の成長速度が不安定になる。上記の割合を求めるときに、１つの被覆領域の内部に複数の開口が形成されている場合には、開口の底面積とは、当該被覆領域の内部に含まれる複数の開口の底面積の総和を意味する。

開口の底面形状が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。上記底面形状の一辺の長さが１００μｍ以下である場合には、上記底面形状の一辺の長さが１００μｍより大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。

開口の底面形状の一辺の長さが８０μｍ以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを形成できる。上記底面形状の一辺の長さが４０μｍ以下である場合には、上記デバイスを歩留まりよく製造できる。ここで、開口の底面形状が長方形である場合には、上記一辺の長さは、長辺の長さであってよい。

１つの被覆領域の内部には、１つの開口が形成されてよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。また、１つの被覆領域の内部には、複数の開口が形成されてもよい。この場合、複数の開口が等間隔に配されることが好ましい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。

開口の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。上記結晶学的方位は、開口の内部に成長する結晶の側面に安定な面が形成されるように選択されてよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、上記結晶の乱れを抑制でき、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。

基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。

一例として、Ｓｉウェハ１０２の表面の（１００）面に阻害層１０４を形成して、阻害層１０４に正方形または長方形の底面形状を有する開口領域１０６を形成して、開口領域１０６の内部に、Ｇｅ層１２０および素子形成層１２４の一例としてのＧａＡｓ結晶を形成する場合について説明する。この場合、開口領域１０６の底面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。

別の例として、Ｓｉウェハ１０２の表面の（１１１）面に阻害層１０４を形成して、阻害層１０４に六角形の底面形状を有する開口領域１０６を形成して、開口領域１０６の内部に、Ｇｅ層１２０および素子形成層１２４の一例としてのＧａＡｓ結晶を形成する場合を例として説明する。この場合、開口領域１０６の底面形状の少なくとも１辺は、Ｓｉウェハ１０２の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、開口領域１０６の平面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。

Ｓｉウェハ１０２には、複数の阻害層１０４が形成されてよい。これにより、Ｓｉウェハ１０２には、複数の被覆領域が形成される。複数の阻害層１０４のうち、一の阻害層１０４と、当該一の阻害層１０４に隣接する他の阻害層１０４との間に、複数の阻害層１０４の何れの上面よりも高い吸着速度で、Ｇｅ層１２０または素子形成層１２４の原料を吸着する原料吸着部が配されてよい。複数の阻害層１０４の各々は、原料吸着部に囲まれてもよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。Ｇｅ層または機能層は、上記結晶の一例であってよい。

また、各々の阻害層１０４は、複数の開口を有してよい。複数の開口のうち一の開口と、当該一の開口に隣接する他の開口との間に、原料吸着部を含んでよい。原料吸着部は、上記複数の原料吸着部の各々は、等間隔に配置されてよい。

原料吸着部は、Ｓｉウェハ１０２の表面であってよい。原料吸着部は、Ｓｉウェハ１０２に達する溝であってよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってよい。原料吸着部は、等間隔に配置されてよい。原料吸着部は、結晶成長が生じる領域であってよい。

化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。

隣接する２つの阻害層１０４の間に原料吸着部が配される、または、阻害層１０４が原料吸着部に囲まれることで、被覆領域の表面を拡散している上記前駆体が、例えば、原料吸着部に捕捉、吸着または固着される。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。上記前駆体は、結晶の原料の一例であってよい。

本実施形態においては、Ｓｉウェハ１０２の表面に所定の大きさの被覆領域が配されており、被覆領域はＳｉウェハ１０２の表面に囲まれている。例えば、ＭＯＣＶＤ法により、開口領域１０６の内部に結晶を成長させる場合、Ｓｉウェハ１０２の表面まで到達した前駆体の一部がＳｉウェハ１０２の表面で結晶成長する。このように、上記前駆体の一部がＳｉウェハ１０２の表面で消費されることで、開口の内部に形成される結晶の成長速度が安定化する。

原料吸着部の別の例としては、Ｓｉ、ＧａＡｓ等の半導体部が挙げられる。例えば、阻害層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、半導体多結晶を堆積することで原料吸着部とすることができる。原料吸着部は、阻害層１０４と、隣接する阻害層１０４との間に配されてもよく、阻害層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配される、または、被覆領域が、前駆体の拡散が阻害される領域に囲まれることでも、同様の効果が得られる。

隣接する２つの阻害層１０４がわずかでも離れていれば、上記結晶の成長速度は安定化する。隣接する２つの阻害層１０４の間の距離は、２０μｍ以上であってよい。これにより、上記結晶の成長速度がより安定化する。ここで、隣接する２つの阻害層１０４の間の距離とは、ある阻害層１０４の外周上の点と、当該阻害層１０４に隣接する他の阻害層１０４の外周上の点との最短距離を示す。複数の阻害層１０４は、等間隔に配されてよい。特に、隣接する２つの阻害層１０４の間の距離が１０μｍ未満である場合には、複数の阻害層１０４を等間隔に配することで、開口における結晶の成長速度を安定化させることができる。

なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。

本実施形態の半導体基板１０１では、図２に示す開口領域１０６に電子素子としてＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）を形成する例を示す。開口領域１０６を囲む被覆領域の阻害層１０４上には、ＨＢＴのコレクタに接続されるコレクタ電極１０８、エミッタに接続されるエミッタ電極１１０およびベースに接続されるベース電極１１２が各々形成される。

すなわち、電子素子の一例であるＨＢＴに接続する電極が、被覆領域に形成される。なお、電極は、配線または配線のボンディングパッドに代えることもできる。また、電子素子の一例であるＨＢＴは、開口領域１０６ごとに一つ形成されてよい。ＨＢＴとして例示する電子素子は、相互に接続されてよく、また、並列に接続されてもよい。

図３は、半導体基板１０１の断面例を、阻害層１０４で被覆される被覆領域の開口領域１０６に形成されるＨＢＴと共に示す。半導体基板１０１は、Ｓｉウェハ１０２、阻害層１０４、Ｇｅ層１２０、素子形成層１２４を備える。素子形成層１２４には、電子素子としてＨＢＴが形成される。なお、素子形成層１２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、これには限られない。たとえば、発光ダイオード、ＨＥＭＴ（高電子移動度トランジスタ）、太陽電池、薄膜センサ等の電子素子が形成されてもよい。

素子形成層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。素子形成層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。

コレクタ層として、キャリア濃度が３．０×１０^１８ｃｍ^−３、膜厚５００ｎｍのｎ^＋ＧａＡｓ層と、キャリア濃度が１．０×１０^１６ｃｍ^−３、膜厚５００ｎｍのｎ⁻ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０^１９ｃｍ^−３、膜厚５０ｎｍのｐ⁻ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０^１７ｃｍ^−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０^１８ｃｍ^−３、膜厚１００ｎｍのｎ^＋ＧａＡｓ層と、キャリア濃度が１．０×１０^１９ｃｍ^−３、膜厚１００ｎｍのｎ^＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。

Ｓｉウェハ１０２および阻害層１０４は、前記した通りであってよい。Ｇｅ層１２０は、阻害層１０４の開口領域１０６に結晶成長される。結晶成長は選択的に為されてもよい。結晶成長の一例としてエピタキシャル成長が例示できる。すなわち、Ｇｅ層１２０がたとえばエピタキシャル成長される場合、阻害層１０４がエピタキシャル成長を阻害するから、Ｇｅ層１２０は阻害層１０４の上面には形成されず、阻害層１０４で覆われない、開口領域１０６のＳｉウェハ１０２の上面にエピタキシャル成長される。Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間でアニールすることができ、アニールは、複数回繰り返すことができる。

Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。

図１７から図２１は、アニール温度と、Ｇｅ層１２０の平坦性との関係示す。図１７は、アニールしていないＧｅ層１２０の断面形状を示す。図１８、図１９、図２０および図２１は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層１２０の断面形状を示す。Ｇｅ層１２０の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハ１０２の主面に垂直な方向における距離を示し、Ｇｅ層１２０の膜厚を示す。各図の横軸は、Ｓｉウェハ１０２の主面に平行な方向における距離を示す。

各図において、Ｇｅ層１２０は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハ１０２の表面にＳｉＯ_２層の阻害層１０４を形成して、阻害層１０４に被覆領域および開口領域１０６を形成した。Ｓｉウェハ１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口領域１０６の内部に、Ｇｅ層１２０を選択的に成長させた。

図１７から図２１より、アニール温度が低いほど、Ｇｅ層１２０の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層１２０の表面が優れた平坦性を示すことがわかる。

Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。

Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０と阻害層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０と阻害層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。

欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。

なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、Ｓｉ_ｘＧｅ_１−ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００〜９００℃で２〜１０分間の高温アニールと、６８０〜７８０℃で２〜１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。

Ｇｅ層１２０は、開口領域１０６に選択的に結晶成長してよい。Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ_４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。これにより、Ｇｅ層１２０の成長速度が開口領域１０６の面積の影響を受けにくくなる。その結果、例えば、Ｇｅ層１２０の膜厚の均一性が向上する。また、この場合、阻害層１０４の表面におけるＧｅ結晶の堆積を抑制できる。

Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ層１２０を形成する場合であっても、阻害層１０４の表面へのＧｅ結晶の堆積を抑制できる。

なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。

Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、Ｓｉ_ｘＧｅ_１−ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。

素子形成層１２４は、機能層の一例であってよい。素子形成層１２４には前記した通り電子素子の一例であってよいＨＢＴが形成できる。素子形成層１２４は、Ｇｅ層１２０に接して形成されてもよい。すなわち、素子形成層１２４は、Ｇｅ層１２０上に結晶成長される。結晶成長の一例としてエピタキシャル成長が例示できる。

素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってよい。あるいは素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。たとえば素子形成層１２４として、ＧａＡｓ層が例示できる。擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。

素子形成層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、素子形成層１２４を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ Ｂ０６０１−２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。

素子形成層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、素子形成層１２４のＲａ値を０．０２μｍ以下にできる。一方、素子形成層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質な素子形成層１２４が得られる。例えば、素子形成層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。

なお、本実施形態において、Ｇｅ層１２０の表面に素子形成層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。

素子形成層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、素子形成層１２４を形成してよい。

図４から図８は、半導体基板１０１の製造過程における断面例を示す。図４に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に阻害層となる、たとえば酸化シリコン膜１３０を形成する。酸化シリコン膜１３０は、たとえば熱酸化法を用いて形成できる。酸化シリコン膜１３０の膜厚は、たとえば１μｍとすることができる。

図５に示すように、酸化シリコン膜１３０をパターニングして、阻害層１０４を形成する。阻害層１０４の形成により、開口領域１０６が形成される。パターニングには、たとえばフォトリソグラフィ法を用いることができる。

図６に示すように、開口領域１０６にＧｅ層１２０をたとえばエピタキシャル成長する。Ｇｅ層１２０のエピタキシャル成長には、たとえばＭＯＣＶＤ法（有機金属化学気相成長法）あるいはＭＢＥ法（分子線エピタキシ法）を用いることができる。原料ガスにはＧｅＨ_４を用いることができる。

図７に示すように、エピタキシャル成長させたＧｅ層１２０に熱アニールを施す。熱アニールは、たとえばＧｅの融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する２段階アニールとすることができる。そして、２段階アニールは複数回繰り返すことができる。高温アニールの温度および時間として９００℃、１０分が例示でき、低温アニールの温度および時間として７８０℃、１０分が例示できる。繰り返しの回数として１０回が例示できる。

本実施形態では、Ｇｅ層１２０をたとえばエピタキシャル成長させた後、２段階のアニールを複数回繰り返す。このため、エピタキシャル成長の段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するたとえばエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果として素子形成層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。

図８に示すように、Ｇｅ層１２０上に素子形成層１２４をたとえばエピタキシャル成長させる。素子形成層１２４としてたとえばＧａＡｓ層またはＩｎＧａＡｓ等を含むＧａＡｓ系積層膜を例示できる。ＧａＡｓ層またはＧａＡｓ系積層膜のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。

原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ_３（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。ＧａＡｓ層等のエピタキシャル成長では、阻害層１０４が成長を阻害するから、阻害層１０４の上にはＧａＡｓ層等は形成されず、Ｇｅ層１２０上に選択的に形成される。

その後、素子形成層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図３に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できる。以下、上記した方法で実際に作成した半導体基板１０１の実験結果を説明する。

図９は、開口領域１０６の面積に対する一定のエピタキシャル成長時間における素子形成層１２４の膜厚を、５００μｍ間隔で形成した被覆領域の面積のシリーズで示した実験グラフである。縦軸は素子形成層１２４の膜厚を示すが、一定の成長時間における膜厚であるから素子形成層１２４の成長速度に置き換えることができる。同図において被覆領域が大きくなるに従い成長速度が増加したことがわかる。これは被覆領域に結晶が成長せず、開口領域１０６に原料が集中することで成長速度が増加、つまり原料効率が高まったことを示している。

同図において領域１４０で囲んだプロットは被覆領域が５００μｍ□の場合を示しており、素子形成層１２４の成長速度が安定しなかったことを示している。上述の通り、被覆領域は５００μｍの間隔で形成されているから、被覆領域が５００μｍ□の場合では隣接する被覆領域がつながることになる。このような場合は成長速度が安定しないから、好ましくない。被覆領域は間隔をおいて配置されることが好ましい。一方、括弧書１４２で囲んだ、被覆領域が５０μｍ□から４００μｍ□の場合は、素子形成層１２４の成長速度が安定していたことを示しており、被覆領域の面積依存性があることを示唆している。

なお、開口領域１０６の面積依存性は余り大きくはなかったが、開口領域１０６が大きくなるに従って成長速度が低下する傾向にあった。一方被覆領域が大きくなるに従って成長速度が大きくなる傾向は比較的明確に読み取れ、当該結果は、被覆領域において成長が阻害された結晶の前駆体が開口領域１０６まで泳動して、開口領域１０６に達した結晶の前駆体が薄膜成長に寄与していたと考察できる。

以上説明した通り、阻害層１０４によって区画する開口領域１０６にＧｅ層１２０を選択成長させ、Ｇｅ層１２０に２段階のアニールを複数回施すことによりＧｅ層１２０の結晶性を高めることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、素子形成層１２４に形成する電子素子が発する熱を効率よく排熱できた。

図１０は、他の実施形態の半導体基板２０１における断面例を示す。半導体基板２０１は、半導体基板１０１とほぼ同様であるが、５００℃以下の温度で形成されたＧａＡｓ層２０２を備える点が半導体基板１０１の場合と相違する。以下の説明では、半導体基板１０１の場合と相違する点について説明する。

図１１および図１２は、半導体基板２０１の製造過程における断面例を示す。半導体基板２０１のＧｅ層１２０形成までの製造過程は、半導体基板１０１における図７までの製造過程と同様であってよい。

図１１に示すように、Ｇｅ層１２０を形成した後にＧａＡｓ層２０２を形成する。ＧａＡｓ層２０２は、前記した通り５００℃以下の温度で形成されてよい。ＧａＡｓ層２０２の形成には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＥ−Ｇａ（トリエチルガリウム）、ＡｓＨ_３（アルシン）を用いることができる。成長温度として、たとえば４５０℃が例示できる。

ＧａＡｓ層２０２は、当該実施形態においては低温で形成する。よって、阻害層１０４の機能は完全には働かず、ＧａＡｓの形成物２０４を阻害層１０４の表面に析出する。形成物２０４は、適宜エッチング等により除去することが可能であり、図１２に示すように、形成物２０４を除去する。その後の工程は、半導体基板１０１の場合と同様であってよい。

図１３は、５００℃以下の温度でＧａＡｓ層２０２を形成した後の表面を観察したＳＥＭ像を示す。中央部分の開口領域にはＧａＡｓ層２０２が形成されており、周辺の阻害層の表面には形成物が析出していた。ただし、析出した形成物は前記の通りエッチング等により除去できる。

半導体基板２０１においては、５００℃以下の温度で形成されたＧａＡｓ層２０２を形成した。低温成長されたＧａＡｓ層２０２であっても、素子形成層１２４の結晶性はある程度向上された。よって、半導体基板２０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。

図１４は、さらに他の実施形態の半導体基板３０１における断面例を示す。半導体基板３０１は、半導体基板１０１とほぼ同様であるが、半導体基板３０１におけるＧｅ層３０２は素子形成層１２４に対向する面が、Ｐを含むガスにより表面処理されている点が異なる。以下の説明では、半導体基板１０１の場合と相違する点について説明する。

図１５は、半導体基板３０１の製造過程における断面例を示す。半導体基板３０１のＧｅ層形成までの製造過程は、半導体基板１０１における図７までの製造過程と同様であってよい。図１５に示すように、Ｇｅ層３０２を形成した後に、Ｇｅ層３０２の表面にたとえばＰＨ_３の曝露処理を施す。ＰＨ_３によりＧｅ層３０２の表面を処理することで、その上に成長するＧａＡｓ層の結晶品質を高くすることができる。

ＰＨ_３処理の好ましい処理温度として、５００℃以上９００℃以下が例示できる。５００℃より低いと処理の効果が現れず、９００℃より高いとＧｅ層３０２が変質するから好ましくない。さらに好ましい処理温度として、６００℃以上８００℃以下が例示できる。曝露処理は、プラズマ等によってＰＨ_３を活性化してもよい。その後の工程は、半導体基板１０１の場合と同様の工程であってよい。

なお、半導体基板３０１においても、半導体基板１０１の場合と同様、Ｇｅ層３０２と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。中間層は、４００℃以上で形成されてよい。この場合、Ｇｅ層３０２の中間層に対向する面が、Ｐを含むガスにより表面処理されてよい。

図１６は、素子形成層１２４としてＧａＡｓ層を形成した場合の表面を観察したＳＥＭ像を示す。表面にμｍオーダーの凹凸はほとんど観察されず、結晶欠陥は極めて低いレベルであったことが推認できる。半導体基板３０１の場合のように、Ｐを含む原料ガスでＧｅ層３０２の表面を処理した場合であっても、素子形成層１２４としてのＧａＡｓ層の結晶性を良好にすることができた。よって、半導体基板３０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。

（実施例１）
Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４とを備えた半導体基板を作製して、阻害層１０４に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、阻害層１０４に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長する素子形成層１２４の膜厚を測定することで実施した。

まず、以下の手順で、Ｓｉウェハ１０２の表面に、被覆領域および開口を形成した。Ｓｉウェハ１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉウェハ１０２の表面に、阻害層１０４の一例としてＳｉＯ_２層を形成した。

上記ＳｉＯ_２層をエッチングして、所定の大きさのＳｉＯ_２層を形成した。所定の大きさのＳｉＯ_２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ_２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ_２層の中心に、所定の大きさの開口を形成した。このとき、上記正方形のＳｉＯ_２層の中心と、上記開口の中心とが一致するよう設計した。上記正方形のＳｉＯ_２層の１つにつき、１つの開口を形成した。なお、本明細書において、上記正方形のＳｉＯ_２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。

次に、ＭＯＣＶＤ法により、上記開口に、Ｇｅ層１２０を選択的に成長させた。原料ガスには、ＧｅＨ_４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、素子形成層１２４の一例として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層１２０の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。

素子形成層１２４を形成した後、素子形成層１２４の膜厚を測定した。素子形成層１２４の膜厚は、針式段差計（ＫＬＡ Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ Ｐｒｏｆｉｌｅｒ Ｐ−１０）により、素子形成層１２４の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、素子形成層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。

以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口の底面形状を変えて、素子形成層１２４の膜厚を測定した。開口の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。

なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ_２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。

実施例１の実験結果を、図２２および図２３に示す。図２２は、実施例１のそれぞれの場合における素子形成層１２４の膜厚の平均値を示す。図２３は、実施例１のそれぞれの場合における素子形成層１２４の膜厚の変動係数を示す。

図２２は、素子形成層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図２２において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、素子形成層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、素子形成層１２４の成長速度の近似値が得られる。

図２２において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。

図２２より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口の底面形状によるばらつきも大きくなることがわかる。

図２３は、素子形成層１２４の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図２３において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図２３は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図２３において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。

図２３において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図２２における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合について素子形成層１２４の膜厚を測定して得られた。

図２３より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、素子形成層１２４の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。

（実施例２）
被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例１の場合と同様の手順で半導体基板を作製して、開口の内部に形成された素子形成層１２４の膜厚を測定した。本実施例では、Ｓｉウェハ１０２の上に同一の大きさのＳｉＯ_２層が複数配されるように、当該ＳｉＯ_２層を形成した。また、上記複数のＳｉＯ_２層が互いに離間するよう、当該ＳｉＯ_２層を形成した。開口の底面形状は、実施例１と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ層１２０および素子形成層１２４の成長条件は実施例１と同一の条件に設定した。

（実施例３）
トリメチルガリウムの供給量を半分にして、素子形成層１２４の成長速度を約半分にした以外は実施例２の場合と同様にして、開口の内部に形成された素子形成層１２４の膜厚を測定した。なお、実施例３では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。

実施例２および実施例３の実験結果を、図２４、図２５〜図２９、図３０〜図３４、および、表１に示す。図２４に、実施例２のそれぞれの場合における素子形成層１２４の膜厚の平均値を示す。図２５〜図２９に、実施例２のそれぞれの場合における素子形成層１２４の電子顕微鏡写真を示す。図３０〜図３４に、実施例３のそれぞれの場合における素子形成層１２４の電子顕微鏡写真を示す。表１に、実施例２および実施例３のそれぞれの場合における、素子形成層１２４の成長速度と、Ｒａ値とを示す。

図２４は、素子形成層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図２４において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、素子形成層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、素子形成層１２４の成長速度の近似値が得られる。

図２４において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。

図２４より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。図２２に示した結果および図２４に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。

図２５から図２９に、実施例２のそれぞれの場合について、素子形成層１２４の表面を電子顕微鏡で観察した結果を示す。図２５、図２６、図２７、図２８、図２９は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図２５から図２９より、被覆領域の大きさが大きくなるにつれて、素子形成層１２４の表面状態が悪化していることがわかる。

図３０から図３４に、実施例３のそれぞれの場合について、素子形成層１２４の表面を電子顕微鏡で観察した結果を示す。図３０、図３１、図３２、図３３、図３４は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図３０から図３４より、被覆領域の大きさが大きくなるにつれて、素子形成層１２４の表面状態が悪化していることがわかる。また、実施例２の結果と比較すると、素子形成層１２４の表面状態が改善されていることがわかる。

表１に、実施例２および実施例３のそれぞれの場合における、素子形成層１２４の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、素子形成層１２４の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、素子形成層１２４の成長速度が小さいほど、表面粗さが改善することがわかる。また、素子形成層１２４の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。

（実施例４）
実施例１と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４の一例としてのＧａＡｓ結晶とを備えた半導体基板を作製した。本実施例では、Ｓｉウェハ１０２の表面の（１００）面に阻害層１０４を形成した。図３５から図３７に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。

図３５は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図３５において、図中の矢印は＜０１０＞方向を示す。図３５に示すとおり、形状の整った結晶が得られた。

図３５より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０−１）面、（１−１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１−１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１−１１）面が現れていることがわかる。（１１−１）面および（１−１１）面は、（−１−１−１）面と等価な面であり、安定な面である。

一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。

図３６は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図３６は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図３６において、図中の矢印は＜０１０＞方向を示す。図３６に示すとおり、形状の整った結晶が得られた。

図３７は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１１＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図３７において、図中の矢印は＜０１１＞方向を示す。図３７に示すとおり、図３５および図３６と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。

（実施例５）
実施例１と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４の一例としてのＧａＡｓ層とを備えた半導体基板を作製した。本実施例においては、Ｇｅ層１２０と、素子形成層１２４との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口の内部に、膜厚が８５０ｎｍのＧｅ層１２０を形成した後、８００℃でアニール処理を実施した。

Ｇｅ層１２０をアニール処理した後、Ｇｅ層１２０が形成されたＳｉウェハ１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉウェハ１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により素子形成層１２４の一例としてのＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例１と同一の条件で半導体基板を作製した。

図３８に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図３８に示すとおり、Ｇｅ層１２０およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。

（実施例６）
実施例５と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、中間層と、素子形成層１２４の一例としてのＧａＡｓ層とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例５の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例５の場合と同一の条件で半導体基板をした。

次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉウェハ１０２と、膜厚が８５０ｎｍのＧｅ層１２０と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍののアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。

図３９は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図３９より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。

（実施例７）
実施例６と同様にして、実施例６と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例６の場合と同一の条件でＨＢＴ素子を作製した。

図４０は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図４０より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。

（実施例８）
開口の底面積を変えてＨＢＴ素子を作製して、開口の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例６と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒ_ｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。

開口の底面形状が正方形である場合には、開口の底面形状の直交する２つの辺の一方がＳｉウェハ１０２の＜０１０＞方向と平行となり、他方がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、開口の底面形状の長辺がＳｉウェハ１０２の＜０１０＞方向と平行となり、短辺がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。

図４１は、上記ＨＢＴ素子のベースシート抵抗値Ｒ_ｂに対する電流増幅率βの比と、開口の底面積［μｍ^２］との関係を示す。図４１において、縦軸は電流増幅率βをベースシート抵抗値Ｒ_ｂで除した値を示し、横軸は開口の底面積を示す。なお、図４１には電流増幅率βの値を示していないが、電流増幅率は７０〜１００程度の高い値が得られた。一方、Ｓｉウェハ１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。

これより、Ｓｉウェハ１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口の底面形状の一辺の長さが８０μｍ以下、または、開口の底面積が１６００μｍ^２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。

図４１より、開口の底面積が９００μｍ^２以下の場合には、開口の底面積が１６００μｍ^２の場合と比較して、ベースシート抵抗値Ｒ_ｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口の底面形状の一辺の長さが４０μｍ以下、または、開口の底面積が９００μｍ^２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。

上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、阻害層をパターニングして、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成する段階と、開口の内部の基板に接してＧｅ層を結晶成長させる段階と、Ｇｅ層上に機能層を結晶成長させる段階とを含む半導体基板の製造方法により半導体基板を作製できた。Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内に、Ｇｅ層を形成する段階と、Ｇｅ層を形成した後に、機能層を形成する段階とを含む半導体基板の製造方法により、半導体基板を作製できた。

上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させて得られる半導体基板を作製できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層とを含む半導体基板を作製できた。

上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させ、機能層に電子素子を形成して得られる電子デバイスを製造できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層と、機能層に形成された電子素子とを含む電子デバイスを作製できた。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上の説明によれば、以下の（１）から（６５）を開示できる。
（１）
Ｓｉの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたＧｅ層と、
前記Ｇｅ層上に結晶成長された機能層と、
を備える半導体基板。
（２）
前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成された、
（１）に記載の半導体基板。
（３）
前記アニールは、複数回繰り返される、
（２）に記載の半導体基板。
（４）
前記Ｇｅ層と前記機能層との間に、５００℃以下の温度で形成されたＧａＡｓ層をさらに備える、
（１）から（３）までの何れか一項に記載の半導体基板。
（５）
前記Ｇｅ層の前記機能層に対向する面は、Ｐを含むガスにより表面処理された、
（１）から（３）までの何れか一項に記載の半導体基板。
（６）
前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層である、
（１）から（５）までの何れか一項に記載の半導体基板。
（７）
前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
（１）から（５）までの何れか一項に記載の半導体基板。
（８）
前記阻害層は、電気的に絶縁性である、
（１）から（７）までの何れか一項に記載の半導体基板。
（９）
前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である、
（８）に記載の半導体基板。
（１０）
前記開口領域の面積は、１ｍｍ²以下である、
（１）から（９）までの何れか一項に記載の半導体基板。
（１１）
Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
前記Ｇｅ層上に機能層を結晶成長させて、
得られる、半導体基板。
（１２）
Ｓｉの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたＧｅ層と、
前記Ｇｅ層が形成された後に形成された機能層と、
を含む半導体基板。
（１３）
前記機能層は、前記Ｇｅ層に格子整合または擬格子整合している、
（１２）に記載の半導体基板。
（１４）
前記機能層は、前記開口内に形成されている、
（１２）または（１３）に記載の半導体基板。
（１５）
前記Ｇｅ層は、水素を含む雰囲気中でアニールされてなる、
（１１）から（１４）までの何れか一項に記載の半導体基板。
（１６）
前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長されてなる、
（１１）から（１５）までの何れか一項に記載の半導体基板。
（１７）
前記Ｇｅ層と前記機能層との間に、６００℃以下の温度で形成されたＧａＡｓ層をさらに含む、
（１１）から（１６）までの何れか一項に記載の半導体基板。
（１８）
前記Ｇｅ層の前記機能層に対向する面は、Ｐを含むガスにより表面処理されている、
（１１）から（１７）までの何れか一項に記載の半導体基板。
（１９）
前記機能層は、３−５族化合物層または２−６族化合物層である、
（１１）から（１８）までの何れか一項に記載の半導体基板。
（２０）
前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む、
（１１）から（１９）までの何れか一項に記載の半導体基板。
（２１）
前記機能層の算術平均粗さは、０．０２μｍ以下である、
（２０）に記載の半導体基板。
（２２）
前記阻害層は、電気的に絶縁性である、
（１１）から（２１）までの何れか一項に記載の半導体基板。
（２３）
前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層および酸化アルミニウム層からなる群から選択された１以上の層である、
（２２）に記載の半導体基板。
（２４）
前記阻害層は、前記開口を複数有し、
複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記阻害層の上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
（１１）から（２３）までの何れか一項に記載の半導体基板。
（２５）
前記阻害層を複数有し、
前記複数の阻害層のうち一の阻害層と、前記一の阻害層に隣接する他の阻害層との間に、前記複数の阻害層の何れの上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
（１１）から（２４）までの何れか一項に記載の半導体基板。
（２６）
前記原料吸着部は、前記基板に達する溝である、
（２４）または（２５）に記載の半導体基板。
（２７）
前記溝の幅は、２０μｍ以上、５００μｍ以下である、
（２６）に記載の半導体基板。
（２８）
前記原料吸着部を複数有し、
前記複数の原料吸着部の各々は、等間隔に配置されている、
（２４）から（２７）までの何れか一項に記載の半導体基板。
（２９）
前記開口の底面積は、１ｍｍ²以下である、
（１１）から（２８）までの何れか一項に記載の半導体基板。
（３０）
前記開口の底面積は、１６００μｍ²以下である、
（２９）に記載の半導体基板。
（３１）
前記開口の底面積は、９００μｍ²以下である、
（３０）に記載の半導体基板。
（３２）
前記開口の底面は、長方形であり、
前記長方形の長辺は、８０μｍ以下である、
（２９）に記載の半導体基板。
（３３）
前記開口の底面は、長方形であり、
前記長方形の長辺は、４０μｍ以下である、
（３０）に記載の半導体基板。
（３４）
前記基板の主面が（１００）面であり、
前記開口の底面は、正方形または長方形であり、
前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（１１から（３３）までの何れか一項に記載の半導体基板。
（３５）
前記基板の主面が（１１１）面であり、
前記開口の底面は、六角形であり、
前記六角形の少なくとも１辺の方向は、前記主面における＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
（１１）から（３３）までの何れか一項に記載の半導体基板。
（３６）
Ｓｉの基板の上に、結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の一部を覆う被覆領域および前記被覆領域の内部に前記基板を覆わない開口領域を形成する段階と、
少なくとも前記阻害層の前記開口領域に、Ｇｅ層を結晶成長する段階と、
前記Ｇｅ層上に機能層を結晶成長する段階と、
を備えた半導体基板の製造方法。
（３７）
結晶成長された前記Ｇｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
をさらに備える（３６）に記載の半導体基板の製造方法。
（３８）
前記アニールを、複数回繰り返す段階、
をさらに備える（３７）に記載の半導体基板の製造方法。
（３９）
Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成する段階と、
前記開口の内部の前記基板に接してＧｅ層を結晶成長させる段階と、
前記Ｇｅ層上に機能層を結晶成長させる段階と、
を含む半導体基板の製造方法。
（４０）
Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
前記開口内に、Ｇｅ層を形成する段階と、
前記Ｇｅ層を形成した後に、機能層を形成する段階と、
を含む半導体基板の製造方法。
（４１）
前記機能層を形成する段階において、前記機能層を前記Ｇｅ層に格子整合または擬格子整合させる、
（４０）に記載の半導体基板の製造方法。
（４２）
前記機能層を、前記開口内に形成する、
（４０）または（４１）に記載の半導体基板の製造方法。
（４３）
前記Ｇｅ層を、前記Ｇｅ層内の結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含む、
（３９）から（４２）までの何れか一項に記載の半導体基板の製造方法。
（４４）
前記アニールする段階は、前記Ｇｅ層を、６８０℃以上９００℃未満の温度でアニールする、
（４３）に記載の半導体基板の製造方法。
（４５）
前記アニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
（４３）または（４４）に記載の半導体基板の製造方法。
（４６）
前記アニールする段階を、複数含む、
（４３）から（４５）までの何れか一項に記載の半導体基板の製造方法。
（４７）
前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（３９）から（４６）までの何れか一項に記載の半導体基板の製造方法。
（４８）
前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
（３９）から（４７）までの何れか一項に記載の半導体基板の製造方法。
（４９）
前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成する段階、をさらに含む、
（３９）から（４８）までの何れか一項に記載の半導体基板の製造方法。
（５０）
前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、前記Ｇｅ層の表面を、Ｐを含むガスにより処理する段階、をさらに含む、
（３９）から（４９）までの何れか一項に記載の半導体基板の製造方法。
（５１）
前記機能層は、３−５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、
前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
（３９）から（５０）までの何れか一項に記載の半導体基板の製造方法。
（５２）
Ｓｉの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたＧｅ層と、
前記Ｇｅ層上に結晶成長された機能層と、
前記機能層に形成された電子素子と、
を備える電子デバイス。
（５３）
前記電子素子は、前記開口領域ごとに一つ形成されている、
（５２）に記載の電子デバイス。
（５４）
前記電子素子に接続する配線または前記配線のボンディングパッドが、前記被覆領域に形成される、
（５２）または（５３）に記載の電子デバイス。
（５５）
前記被覆領域および前記開口領域は、前記基板の上に複数形成され、複数の前記被覆領域および前記開口領域は、等間隔に配置される、
（５２）から（５４）までの何れか一項に記載の電子デバイス。
（５６）
Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
前記Ｇｅ層上に機能層を結晶成長させ、
前記機能層に電子素子を形成して
得られる、電子デバイス。
（５７）
Ｓｉの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたＧｅ層と、
前記Ｇｅ層が形成された後に形成された機能層と、
前記機能層に形成された電子素子と、
を含む電子デバイス。
（５８）
前記機能層は、前記Ｇｅ層に格子整合または擬格子整合している、
（５７）に記載の電子デバイス。
（５９）
前記機能層は、前記開口内に形成されている、
（５７）または（５８）に記載の電子デバイス。
（６０）
前記阻害層は、前記開口を複数有し、
前記電子素子は、前記開口毎に一つずつ形成されている、
（５６）から（５９）までの何れか一項に記載の電子デバイス。
（６１）
前記電子素子は、配線またはボンディングパッドに接続され、
前記配線または前記ボンディングパッドが、前記阻害層の上に形成されている、
（５６）から（６０）までの何れか一項に記載の電子デバイス。
（６２）
前記阻害層を複数有し、
前記複数の阻害層の各々は、互いに等間隔に配置されている、
（５６）から（６１）までの何れか一項に記載の電子デバイス。
（６３）
前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
（５２）から（６２）までの何れか一項に記載の電子デバイス。
（６４）
前記電子素子を複数有し、
複数の電子素子の各々が、相互に接続されている、
（５２）から（６３）までの何れか一項に記載の電子デバイス。
（６５）
前記電子素子を複数有し、
複数の電子素子の各々が、並列に接続されている、
（５２）から（６４）までの何れか一項に記載の電子デバイス。

本実施形態の半導体基板１０１の平面例を示す。 領域１０３を拡大して示す。 半導体基板１０１の断面例を、阻害層１０４で被覆される被覆領域の開口領域１０６に形成されるＨＢＴと共に示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 開口領域１０６の面積に対する一定のエピタキシャル成長時間における素子形成層１２４の膜厚を被覆領域の面積のシリーズで示したグラフである。 他の実施形態の半導体基板２０１における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 ５００℃以下の温度でＧａＡｓ層２０２を形成した後の表面を観察したＳＥＭ像を示す。 さらに他の実施形態の半導体基板３０１における断面例を示す。 半導体基板３０１の製造過程における断面例を示す。 素子形成層１２４がＧａＡｓ層である場合の表面を観察したＳＥＭ像を示す。 アニール処理をしていないＧｅ層１２０の断面形状を示す。 ７００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８５０℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ９００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 実施例１における素子形成層１２４の膜厚の平均値を示す。 実施例１における素子形成層１２４の膜厚の変動係数を示す。 実施例２における素子形成層１２４の膜厚の平均値を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例５における半導体基板の電子顕微鏡写真を示す。 実施例６におけるＨＢＴ素子のレーザー顕微鏡像を示す。 実施例７における電子素子のレーザー顕微鏡像を示す。 ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。

符号の説明

１０１ 半導体基板
１０２ Ｓｉウェハ
１０３ 領域
１０４ 阻害層
１０６ 開口領域
１０８ コレクタ電極
１１０ エミッタ電極
１１２ ベース電極
１２０ Ｇｅ層
１２４ 素子形成層
１３０ 酸化シリコン膜
１４０ 領域
１４２ 括弧書
２０１ 半導体基板
２０２ ＧａＡｓ層
２０４ 形成物
３０１ 半導体基板
３０２ Ｇｅ層

Claims (26)

1. Ｓｉの基板と、
   前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
   前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
   さらに前記開口領域に結晶成長されたＧｅ層と、
   前記Ｇｅ層上に結晶成長された機能層と、
   を備える半導体基板。
2. 前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成された、
   請求項１に記載の半導体基板。
3. 前記アニールは、複数回繰り返される、
   請求項２に記載の半導体基板。
4. 前記Ｇｅ層と前記機能層との間に、５００℃以下の温度で形成されたＧａＡｓ層をさらに備える、
   請求項１から請求項３までの何れか一項に記載の半導体基板。
5. 前記Ｇｅ層の前記機能層に対向する面は、Ｐを含むガスにより表面処理された、
   請求項１から請求項３までの何れか一項に記載の半導体基板。
6. 前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層である、
   請求項１から請求項５までの何れか一項に記載の半導体基板。
7. 前記機能層は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
   請求項１から請求項５までの何れか一項に記載の半導体基板。
8. 前記阻害層は、電気的に絶縁性である、
   請求項１から請求項７までの何れか一項に記載の半導体基板。
9. 前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である、
   請求項８に記載の半導体基板。
10. 前記開口領域の面積は、１ｍｍ²以下である、
    請求項１から請求項９までの何れか一項に記載の半導体基板。
11. Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
    前記Ｇｅ層上に機能層を結晶成長させて、
    得られる、半導体基板。
12. Ｓｉの基板と、
    前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    前記開口内に形成されたＧｅ層と、
    前記Ｇｅ層が形成された後に形成された機能層と、
    を含む半導体基板。
13. Ｓｉの基板の上に、結晶成長を阻害する阻害層を形成する段階と、
    前記阻害層をパターニングして、前記基板の一部を覆う被覆領域および前記被覆領域の内部に前記基板を覆わない開口領域を形成する段階と、
    少なくとも前記阻害層の前記開口領域に、Ｇｅ層を結晶成長する段階と、
    前記Ｇｅ層上に機能層を結晶成長する段階と、
    を備えた半導体基板の製造方法。
14. 結晶成長された前記Ｇｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
    をさらに備える請求項１３に記載の半導体基板の製造方法。
15. 前記アニールを、複数回繰り返す段階、
    をさらに備える請求項１４に記載の半導体基板の製造方法。
16. Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、
    前記阻害層をパターニングして、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成する段階と、
    前記開口の内部の前記基板に接してＧｅ層を結晶成長させる段階と、
    前記Ｇｅ層上に機能層を結晶成長させる段階と、
    を含む半導体基板の製造方法。
17. Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
    前記開口内に、Ｇｅ層を形成する段階と、
    前記Ｇｅ層を形成した後に、機能層を形成する段階と、
    を含む半導体基板の製造方法。
18. Ｓｉの基板と、
    前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
    前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
    さらに前記開口領域に結晶成長されたＧｅ層と、
    前記Ｇｅ層上に結晶成長された機能層と、
    前記機能層に形成された電子素子と、
    を備える電子デバイス。
19. 前記電子素子は、前記開口領域ごとに一つ形成されている、
    請求項１８に記載の電子デバイス。
20. 前記電子素子に接続する配線または前記配線のボンディングパッドが、前記被覆領域に形成される、
    請求項１８または請求項１９に記載の電子デバイス。
21. 前記被覆領域および前記開口領域は、前記基板の上に複数形成され、複数の前記被覆領域および前記開口領域は、等間隔に配置される、
    請求項１８から請求項２０までの何れか一項に記載の電子デバイス。
22. Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
    前記Ｇｅ層上に機能層を結晶成長させ、
    前記機能層に電子素子を形成して
    得られる、電子デバイス。
23. Ｓｉの基板と、
    前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    前記開口内に形成されたＧｅ層と、
    前記Ｇｅ層が形成された後に形成された機能層と、
    前記機能層に形成された電子素子と、
    を含む電子デバイス。
24. 前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
    請求項１８から請求項２３までの何れか一項に記載の電子デバイス。
25. 前記電子素子を複数有し、
    複数の電子素子の各々が、相互に接続されている、
    請求項１８から請求項２４までの何れか一項に記載の電子デバイス。
26. 前記電子素子を複数有し、
    複数の電子素子の各々が、並列に接続されている、
    請求項１８から請求項２５までの何れか一項に記載の電子デバイス。