KR20120022872A - 반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법 - Google Patents

반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법 Download PDF

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KR20120022872A
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사다노리 야마나까
마사히꼬 하따
노보루 후꾸하라
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스미또모 가가꾸 가부시키가이샤
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Abstract

실리콘에 불순물 원자가 도입된 불순물 영역을 갖는 베이스 기판과, 불순물 영역에 접하여 설치되어 있는 복수의 시드체와, 복수의 시드체 각각에 접하여 설치되고, 복수의 시드체 각각과 각각 격자 정합 또는 의사 격자 정합하는 복수의 화합물 반도체를 구비하는 반도체 기판을 제공한다. 해당 반도체 기판은 베이스 기판 상에 설치되고, 불순물 영역의 적어도 일부를 노출하는 복수의 개구가 설치된 저해체를 더 구비할 수도 있다.

Description

반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법{SEMICONDUCTOR SUBSTRATE, ELECTRONIC DEVICE, SEMICONDUCTOR SUBSTRATE MANUFACTURING METHOD, AND ELECTRONIC DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법에 관한 것이다.
특허문헌 1은, 질화 3-5 화합물 반도체 재료를 포함하는 3개의 LED 스택이, 실리콘에 격자 정합하여 실리콘 기판 상에 형성된 구성을 개시한다.
일본 특허 공개 (평)8-274376호 공보
실리콘 기판 상에 3-5족 화합물 반도체 등의 결정 박막을 형성한 반도체 기판을 이용함으로써, LED(발광 다이오드; Light Emitting Diode) 등의 광소자 또는 HBT(헤테로 접합 바이폴라 트랜지스터; Heterojunction Bipolar Transistor) 등의 고주파 증폭 소자를 저비용으로 제조할 수 있다. 이들 소자의 성능을 향상시키기 위해서는, 화합물 반도체의 결정성을 향상시키는 것이 필수적이다.
본 발명자들은, 실리콘 기판 상에 형성하는 화합물 반도체의 면적을 미소 영역으로 한정하면, 실리콘 기판 상에 형성한 화합물 반도체 등이 우수한 결정성을 가짐을 발견하였다. 해당 화합물 반도체 상에 LED 또는 HBT 등의 전자 소자를 형성함으로써, 우수한 성능의 전자 소자를 갖는 전자 디바이스를 형성할 수 있다.
그러나, 화합물 반도체가 형성되는 면적이 작은 경우에는, LED 또는 HBT 등의 전자 소자의 배선을 인출하는 영역을 확보하기가 어렵다. 예를 들면, 화합물 반도체 상에 인출 배선 및 전극 등이 설치되면, HBT의 채널 등에 사용할 수 있는 영역이 작아진다. 따라서, 미소한 화합물 반도체의 영역을 가능한 한 사용하지 않고 배선 등을 인출하는 것이 바람직하다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에서는, 실리콘에 불순물 원자가 도입된 불순물 영역을 갖는 베이스 기판과, 불순물 영역에 접하여 설치되어 있는 복수의 시드체와, 각각 대응하는 시드체에 접하여 설치되고, 대응하는 상기 시드체와 각각 격자 정합 또는 의사 격자 정합하는 복수의 화합물 반도체를 구비하는 반도체 기판을 제공한다. 해당 반도체 기판은, 베이스 기판 상에 설치되고, 불순물 영역 중 적어도 일부를 노출하는 복수의 개구가 설치된 저해체를 더 구비할 수도 있다. 복수의 시드체 각각은, 예를 들면 복수의 개구 각각의 내부에 설치된다. 저해체는 시드체와 격자 정합 또는 의사 격자 정합하는 복수의 화합물 반도체의 결정 성장을 저해한다.
상기한 베이스 기판은, 실리콘 원자를 주성분으로 하는 실리콘 영역을 갖고, 불순물 영역이, 예를 들면 베이스 기판의 내부에서 실리콘 영역에 접촉하고 있다. 또한, 베이스 기판은 제1 전도형의 불순물 원자를 포함하는 제1 전도형 불순물 영역을 갖고, 불순물 영역은 제1 전도형 불순물 영역에서의 제1 전도형의 불순물 원자의 농도보다 높은 농도의, 제1 전도형과 반대의 전도형인 제2 전도형의 불순물 원자를 포함하는 제2 전도형 고농도 불순물 영역을 가질 수도 있다. 또한, 해당 베이스 기판은, 제1 전도형 불순물 영역과 제2 전도형 고농도 불순물 영역 사이에, 제2 전도형 고농도 불순물 영역보다 낮은 농도의 제2 전도형의 불순물 원자를 포함하는 제2 전도형 저농도 불순물 영역을 구비할 수도 있다. 상기 불순물 영역이, 베이스 기판이 복수의 시드체에 접하는 표면에서부터 표면과 반대측의 면까지 형성될 수도 있다.
상기한 복수의 시드체 각각은, 예를 들면 CxSiyGezSn1 -x-y-z(0≤x<1, 0≤y≤1, 0≤z≤1 및 0<x+y+z≤1)을 포함한다. 또한, 베이스 기판은, 일례로서 Si 기판 또는 SOI 기판이다. 또한, 상기한 불순물 영역에서의 저항률은, 일례로서 0.0001Ω?cm 이상 1Ω?cm 이하이다. 상기한 반도체 기판은, 복수의 화합물 반도체 중 적어도 하나의 화합물 반도체를 핵으로 하여 저해체 상에 측면 성장한 측면 성장 화합물 반도체를 더 구비할 수도 있다.
본 발명의 제2 양태에서는, 상기한 반도체 기판에서의 복수의 화합물 반도체 중 적어도 하나의 화합물 반도체 상에 설치된 화합물 반도체 소자를 구비하며, 화합물 반도체 소자는 복수의 단자를 갖고, 복수의 단자 중 적어도 하나의 단자는 화합물 반도체 소자가 설치되어 있는 화합물 반도체에 접하는 적어도 하나의 복수의 시드체를 통해 불순물 영역에 전기적으로 결합되어 있는 전자 디바이스를 제공한다.
상기한 전자 디바이스는, 복수의 화합물 반도체 중의 제1 화합물 반도체에 설치된 제1 화합물 반도체 소자와, 복수의 화합물 반도체 중의 제1 화합물 반도체와 상이한 제2 화합물 반도체에 설치된 제2 화합물 반도체 소자를 구비하며, 제1 화합물 반도체 소자의 복수의 단자 중 적어도 하나의 단자와, 제2 화합물 반도체 소자의 복수의 단자 중 적어도 하나의 단자가 불순물 영역을 통해 전기적으로 결합될 수도 있다. 복수의 화합물 반도체에 설치된 화합물 반도체 소자 중 적어도 하나는 헤테로 접합 바이폴라 트랜지스터이고, 헤테로 접합 바이폴라 트랜지스터의 콜렉터가 복수의 시드체 중 적어도 하나를 통해 불순물 영역에 전기적으로 결합될 수도 있다.
또한, 상기 전자 디바이스에 있어서, 복수의 화합물 반도체에 설치된 화합물 반도체 소자 중 적어도 하나는 헤테로 접합 바이폴라 트랜지스터이고, 헤테로 접합 바이폴라 트랜지스터의 에미터가 복수의 시드체 중 적어도 하나를 통해 불순물 영역에 전기적으로 결합될 수도 있다. 또한, 상기한 제1 화합물 반도체 소자 또는 제2 화합물 반도체 소자 중 적어도 하나는 에미터, 베이스 또는 콜렉터 중 어느 하나를 공통 단자로 하는 헤테로 접합 바이폴라 트랜지스터이고, 헤테로 접합 바이폴라 트랜지스터 이외의 제1 화합물 반도체 소자 또는 제2 화합물 반도체 소자 중 적어도 하나는 공통 단자 및 출력 단자를 갖는 센서 소자이고, 헤테로 접합 바이폴라 트랜지스터의 공통 단자와 센서 소자의 공통 단자가 불순물 영역을 통해 전기적으로 결합될 수도 있다. 해당 헤테로 접합 바이폴라 트랜지스터는, 예를 들면 센서 소자의 출력 단자로부터의 신호를 증폭한다.
전자 디바이스는 베이스 기판에 설치된 제1 전도형의 불순물 원자를 포함하는 제1 전도형 불순물 영역에 설치되고, 복수의 단자를 갖고, 실리콘 원자를 주성분으로 하는 활성 영역을 갖는 실리콘 소자를 더 구비하며, 실리콘 소자의 복수의 단자 중 적어도 하나의 단자와, 복수의 화합물 반도체에 설치된 화합물 반도체 소자의 복수의 단자 중 적어도 하나의 단자가 불순물 영역을 통해 전기적으로 결합될 수도 있다.
본 발명의 제3 양태에서는, 실리콘에 불순물 원자가 도입된 불순물 영역을 갖는 베이스 기판을 준비하는 단계와, 불순물 영역에 접하여 복수의 시드체를 형성하는 단계와, 복수의 시드체를 가열하는 단계와, 가열된 복수의 시드체에, 복수의 시드체와 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 형성하는 단계를 구비하는, 반도체 기판의 제조 방법을 제공한다. 해당 베이스 기판을 준비하는 단계에서는, 예를 들면 베이스 기판의 표면에 마스크 패턴을 형성하고, 마스크 패턴으로 획정된 영역에 불순물 원자를 고농도로 도핑한다.
상기 베이스 기판을 준비하는 단계에서는, 예를 들면 베이스 기판의 표면에 결정의 성장을 저해하는 저해체를 형성하고, 저해체에 베이스 기판 중 적어도 일부를 노출하는 개구를 형성하고, 베이스 기판에서의 개구에 의해 노출된 영역에 불순물 원자를 고농도로 도핑한다. 상기한 제조 방법은, 화합물 반도체를 핵으로 하여 저해체 상에 측면 성장 화합물 반도체를 측면 성장시키는 단계를 더 구비할 수도 있다.
본 발명의 제4 양태에서는, 상기 반도체 기판의 제조 방법을 이용하여 반도체 기판을 제조하는 단계와, 화합물 반도체에, 적어도 하나의 단자가 복수의 시드체 중 적어도 하나를 통해 불순물 영역에 전기적으로 결합되는 화합물 반도체 소자를 형성하는 단계를 구비하는, 전자 디바이스의 제조 방법을 제공한다.
도 1은 반도체 기판(100)의 단면의 일례를 도시한다.
도 2는 반도체 기판(200)의 단면의 일례를 도시한다.
도 3은 반도체 기판(200)의 제조 과정의 단면예를 도시한다.
도 4는 반도체 기판(200)의 제조 과정의 단면예를 도시한다.
도 5는 반도체 기판(200)의 제조 과정의 단면예를 도시한다.
도 6은 전자 디바이스(600)의 단면의 일례를 도시한다.
도 7은 전자 디바이스(700)의 단면의 일례를 도시한다.
도 8은 전자 디바이스(800)의 단면의 일례를 도시한다.
도 9는 전자 디바이스(900)의 단면의 일례를 도시한다.
도 10은 전자 디바이스(1000)의 단면의 일례를 도시한다.
도 11은 전자 디바이스(1100)의 단면의 일례를 도시한다.
도 12는 전자 디바이스(1200)의 단면의 일례를 도시한다.
도 13은 전자 디바이스(1300)의 단면의 일례를 도시한다.
도 14는 전자 디바이스(800)의 제조 과정의 단면예를 도시한다.
도 15는 전자 디바이스(800)의 제조 과정의 단면예를 도시한다.
도 16은 전자 디바이스(800)의 제조 과정의 단면예를 도시한다.
도 17은 전자 디바이스(800)의 제조 과정의 단면예를 도시한다.
도 18은 전자 디바이스(800)의 제조 과정의 단면예를 도시한다.
도 19는 전자 디바이스(2000)의 단면의 일례를 도시한다.
도 20은 반도체 기판(2100)의 단면의 일례를 도시한다.
도 21은 반도체 기판(2200)의 단면의 일례를 도시한다.
도 22는 반도체 기판(2300)의 단면의 일례를 도시한다.
도 23은 전자 디바이스(2400)의 단면의 일례를 도시한다.
도 24는 전자 디바이스(2500)의 단면의 일례를 도시한다.
도 25는 전자 디바이스(2600)의 단면의 일례를 도시한다.
도 26은 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다.
도 27은 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다.
도 28은 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다.
도 29는 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다.
도 30은 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다.
도 31은 반도체 기판(3200)의 단면의 일례를 도시한다.
도 32는 반도체 기판(3200)의 제조 과정의 단면예를 도시한다.
도 33은 반도체 기판(3200)의 제조 과정의 단면예를 도시한다.
도 34는 반도체 기판(2300)을 이용하여 형성한 HBT의 레이저 현미경 사진을 나타낸다.
도 35는 복수의 개구 각각에 HBT를 형성한 경우의 레이저 현미경 사진을 나타낸다.
도 36은 결정의 단면에서의 레이저 현미경 사진을 나타낸다.
도 1은 일 실시 형태인 반도체 기판(100)의 단면의 일례를 도시한다. 반도체 기판(100)은 베이스 기판(102), 시드체(112) 및 화합물 반도체(114)를 구비한다.
베이스 기판(102)은, 실리콘에 불순물 원자가 도입된 불순물 영역(104)을 갖는다. 불순물 영역(104)은, 불순물 원자가 도입됨으로써 캐리어(자유 전자 또는 자유 정공)가 발생하기 때문에, 불순물 원자가 도입되지 않은 실리콘에 비해 낮은 저항률을 갖는다. 예를 들면, 불순물 영역(104)의 저항률은 0.0001Ω?cm 이상 1Ω?cm 이하이고, 바람직하게는 0.0001Ω?cm 이상 0.2Ω?cm 이하이다. 베이스 기판(102)은, 불순물 영역(104)보다 저항률이 높은 실리콘 영역을 포함할 수도 있다. 해당 실리콘 영역의 저항률은, 예를 들면 100Ω?cm 이상이다.
불순물 영역(104)은, 기판의 내부에 형성된다. 예를 들면, 불순물 영역(104)은, 상기 실리콘 영역의 일부에 N형의 불순물 원자 또는 P형의 불순물 원자가 고농도로 도핑됨으로써 형성되는, N형 고농도 불순물 영역 또는 P형 고농도 불순물 영역이다. "고농도"란, 불순물 영역의 저항률을 0.0001Ω?cm 이상 1Ω?cm 이하로 할 수 있는 불순물 원자 농도를 말한다. 불순물 원자의 도핑법으로서, 열 확산법, 이온 주입법 등을 예시할 수 있다.
베이스 기판(102)은, 표면에 실리콘 결정을 갖는다. 여기서, "표면에 실리콘 결정을 갖는다"란, 적어도 베이스 기판(102)의 표면에 실리콘 원자로 구성되는 영역을 갖는 것을 의미한다. 예를 들면, 베이스 기판(102)은, 기판 전체가 실리콘 원자로 구성되는 실리콘 웨이퍼이다. 베이스 기판(102)은, SOI(절연체 상 실리콘; silicon-on-insulator) 웨이퍼와 같이 절연층 상에 실리콘층을 갖는 구조를 가질 수도 있다.
또한 베이스 기판(102)은, 실리콘과는 다른 조성을 갖는 사파이어 기판 및 유리 기판 등에 결정성장한 실리콘층을 가질 수도 있다. 또한 베이스 기판(102)은, 기판 표면의 실리콘층에 형성된, 자연 산화층 등의 얇은 산화실리콘층 또는 질화실리콘층을 가질 수도 있다.
반도체 기판(100)은, 베이스 기판(102) 상에 설치된 복수의 시드체(112)를 갖는다. 복수의 시드체(112)는, 각각 불순물 영역(104)에 접하여 설치되어 있다. 화합물 반도체(114)는, 각각 대응하는 시드체(112)에 접하여 설치되고, 대응하는 시드체(112)와 격자 정합 또는 의사 격자 정합하고 있다. 각각의 시드체(112)에 하나의 화합물 반도체(114)가 설치될 수도 있고, 각각의 시드체(112)에 복수의 화합물 반도체(114)가 설치될 수도 있다.
본 명세서에서, "의사 격자 정합"이란, 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작아, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써, 상기 격자 상수의 차가 흡수된다. 예를 들면, Ge와 GaAs의, 또는 Ge와 InGaP의 격자 완화 한계 두께 내에서의 적층 상태를 의사 격자 정합이라고 칭한다.
복수의 시드체(112) 중의 적어도 하나는, 불순물 영역(104)과 전기적으로 결합된다. 예를 들면, 시드체(112)와 불순물 영역(104) 사이에서는 캐리어가 이동할 수 있다. 시드체(112) 및 불순물 영역(104)은, 전자 유도에 의해 전기적으로 결합될 수도 있다. 시드체(112)는, 예를 들면 CxSiyGezSn1 -x-y-z(0≤x<1, 0≤y≤1, 0≤z≤1 및 0<x+y+z≤1)을 포함한다. 예를 들면, 시드체(112)는, Ge 결정, SiGe 결정, 또는 GeSn 결정이다.
시드체(112)는, 예를 들면 화합물 반도체(114)에 양호한 시드면을 제공하는 반도체이다. 시드체(112)는, 베이스 기판(102)의 표면에 존재하는 불순물이 화합물 반도체(114)의 결정성에 악영향을 미치는 것을 억제한다. 시드체(112)는, 복수의 층을 가질 수도 있다. 일례로서, 시드체(112)는, 불순물 영역(104)과 동일한 전도형을 나타내는 불순물 원자를 포함한다.
시드체(112)는, 베이스 기판(102)과 시드체(112)의 계면에 접하여, 베이스 기판(102) 내에, 조성이 Cx2Siy2Gez2Sn1 -x2- y2 -z2(0≤x2<1, 0≤y2≤1, 0≤z2≤1 및 0<x2+y2+z2≤1)인 계면 영역을 포함할 수 있다. 시드체(112)의 실리콘 조성 y와, 상기 계면 영역의 실리콘 조성 y2는, 예를 들면 y2>y의 관계를 만족시킨다.
시드체(112)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, 화학 기상 석출법(CVD법이라고 칭함), 유기 금속 기상 성장법(MOCVD법이라고 칭함), 분자선 에피텍셜법(MBE법이라고 칭함), 및 원자층 성장법(ALD법이라고 칭함)을 예시할 수 있다. 복수의 시드체(112)는, 예를 들면 베이스 기판(102) 상에 시드체(112)와 동일한 조성의 막을 형성한 후에 에칭 등의 포토리소그래피법을 이용함으로써, 서로 이격된 위치에 형성된다.
시드체(112)는, 베이스 기판(102) 상에 설치된 후에 가열되는 것이 바람직하다. 시드체(112)의 내부에는, 베이스 기판(102)과 시드체(112)의 격자 상수의 차이 등에 의해, 전위 등의 격자 결함이 발생하는 경우가 있다. 상기 결함은, 예를 들면 시드체(112)를 가열하여 어닐링함으로써 시드체(112)의 내부를 이동한다. 상기 결함은 시드체(112)의 내부를 이동하여, 시드체(112)의 계면 또는 시드체(112)의 내부에 있는 게터링 싱크 등에 포착된다. 그 결과, 시드체(112)에 가열을 실시함으로써, 시드체(112)의 결함을 감소시켜 시드체(112)의 결정성을 향상시킬 수 있다.
시드체(112)는, 비정질 또는 다결정의 CxSiyGezSn1 -x-y-z(0≤x<1, 0≤y≤1, 0≤z≤1 및 0<x+y+z≤1)을 가열함으로써 형성할 수도 있다. 또한, 시드체(112)를 가열하는 공정이, 불순물 영역(104)을 형성할 목적인 열 확산 공정, 또는 주입 불순물 원자의 활성화 어닐링 공정을 겸할 수도 있다.
시드체(112)의 바닥 면적은, 예를 들면 1mm2 이하이다. 시드체(112)의 바닥 면적은 1600μm2 이하일 수도 있다. 시드체(112)의 바닥 면적은 900μm2 이하일 수도 있다. 또한, 시드체(112)의 바닥면의 최대폭은, 예를 들면 80μm 이하이다. 시드체(112)의 바닥면의 최대폭은 40μm 이하일 수도 있다.
화합물 반도체(114)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체, 또는 2-6족 화합물 반도체이다. 화합물 반도체(114)가 3-5족 화합물 반도체인 경우에는, 화합물 반도체(114)는 GaAs, GaN 및 InP 등이다.
반도체 기판(100)은, 화합물 반도체(114)와 시드체(112) 사이에 다른 반도체층을 가질 수도 있다. 예를 들면, 반도체 기판(100)은 화합물 반도체(114)와 시드체(112) 사이에 버퍼층 등을 갖는다. 화합물 반도체(114)는 조성, 도핑 농도, 두께가 상이한 복수의 반도체층으로 구성되는 적층체일 수도 있다. 예를 들면, 화합물 반도체(114)가 P형 반도체층 및 N형 반도체층을 갖는 경우에는, PN 접합을 갖는 다이오드를 구성한다. 화합물 반도체(114)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법을 예시할 수 있다.
도 2는, 다른 실시 형태인 반도체 기판(200)의 단면의 일례를 도시한다. 반도체 기판(200)은 베이스 기판(202), 저해체(206), 시드체(212) 및 화합물 반도체(214)를 구비한다. 베이스 기판(202)은 불순물 영역(204)을 갖는다.
베이스 기판(202)은, 도 1에서의 베이스 기판(102)에 대응한다. 불순물 영역(204)은 불순물 영역(104)에 대응한다. 시드체(212)는 시드체(112)에 대응한다. 화합물 반도체(214)는 화합물 반도체(114)에 대응한다. 따라서, 이하의 설명에서, 반도체 기판(100)과 중복되는 내용에 대해서는 생략하는 경우가 있다.
저해체(206)는, 베이스 기판(202) 상에 형성된다. 저해체(206)에는, 불순물 영역(204) 중 적어도 일부를 노출하는 개구(208)가 형성된다. 개구(208)는, 베이스 기판(202)의 표면까지 달하고 있다. 저해체(206)에는, 복수의 개구(208)가 형성될 수도 있다. 시드체(212)는, 복수의 개구(208) 중 적어도 하나의 개구의 내부에 형성된다.
저해체(206)는 결정 성장을 저해한다. 예를 들면, 에피택셜 성장법에 의해 반도체의 결정이 성장하는 경우에, 저해체(206)의 표면에서는 반도체의 결정이 에피택셜 성장하는 것이 저해된다. 그 결과, 반도체의 결정은 개구(208)에서 선택적으로 에피택셜 성장한다.
저해체(206)는, 예를 들면 산화실리콘층, 질화실리콘층, 산질화실리콘층 또는 이들을 적층한 층이다. 저해체(206)의 두께는, 일례로서 0.001 내지 5μm이다. 저해체(206)는, 예를 들면 열 산화법 또는 CVD법 등에 의해 형성된다.
도 3 내지 도 5는, 반도체 기판(200)의 제조 과정에서의 단면예를 도시한다. 반도체 기판(200)의 제조 방법은, 실리콘에 불순물 원자가 도입된 불순물 영역(204)을 갖는 베이스 기판(202)을 준비하는 단계, 불순물 영역(204)에 접하여 복수의 시드체(212)를 형성하는 단계, 및 복수의 시드체(212)를 가열하는 단계, 가열된 복수의 시드체(212)에, 복수의 시드체(212)와 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 형성하는 단계를 구비한다.
베이스 기판(202)을 준비하는 단계에서, 적어도 표면이 실리콘 결정인 기판의 표면에, 불순물 영역을 형성할 목적의 마스크 패턴을 형성한다. 마스크 패턴으로서, 포토레지스트 마스크 패턴, 산화실리콘, 질화실리콘, 산질화실리콘 또는 이들 적층체로 구성되는 마스크 패턴을 예시할 수 있다. 산화실리콘, 질화실리콘 등의 형성 방법으로서, 열 산화법, CVD법 등을 예시할 수 있다. 마스크 패턴은, 포토리소그래피법에 의해 형성된다.
예를 들면, 불순물 원자가 고농도로 도핑된 불순물 영역(204)을 베이스 기판(202)에 형성하는 경우에, 베이스 기판(202)의 표면에 포토레지스트를 도포하고, 포토리소그래피법에 의해 불순물 영역(204)을 형성할 예정 부위에 개구(308)를 형성함으로써, 도 3에 도시한 바와 같은 마스크 패턴(302)을 형성할 수 있다.
계속해서, 베이스 기판(202)에서의 마스크 패턴으로 획정된 영역에 불순물 원자를 고농도로 도핑함으로써 불순물 영역(204)을 형성한다. 예를 들면, 도 3에 도시한 바와 같이 불순물 원자 이온을 주입함으로써, 개구(308)가 형성된 베이스 기판(202)의 대응 부위에, 도 4에 도시한 바와 같은 불순물 영역(204)을 형성한다. N형 불순물 원자로서 P, As, Sb, S, Se, Te 등을 예시할 수 있다. P형 불순물 원자로서 B, Al, Ga, In, Mg, Zn 등을 예시할 수 있다.
베이스 기판(202)을 준비하는 단계에서, 기판 상에 결정의 성장을 저해하는 저해체(206)를 형성하고, 해당 저해체(206)에, 불순물 영역(204) 중 적어도 일부의 영역을 노출하는 개구(208)를 형성할 수도 있다. 예를 들면, 열 산화법에 의해서, 베이스 기판(202)의 전체 면에 저해체(206)가 되는 산화실리콘막을 형성한다. 도 4에 도시한 바와 같이, 에칭 등의 포토리소그래피법에 의해, 해당 산화실리콘막에 불순물 영역(204) 중 적어도 일부를 노출하는 복수의 개구(208)를 형성할 수도 있다.
시드체(212)를 형성하는 단계에서는, 상기 개구의 바닥부의 불순물 영역(204)에 접하여 개구의 내부에 시드체(212)를 형성한다. 예를 들면, 도 5에 도시한 바와 같이, 개구(208)의 내부에, 불순물 영역(204)에 접하여 선택 에피택셜법에 의해 시드체(212)를 형성한다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법을 예시할 수 있다. 시드체(212)로서, CVD법에 의해 Ge 결정, SiGe 결정, 또는 GeSn 결정을 에피택셜 성장시킬 수 있다.
시드체(212)를 형성하는 단계에서, 시드체(212)에 불순물 원자를 도핑할 수도 있다. 예를 들면, 시드체(212)가 SiGe 결정인 경우, N형 불순물 원자로서 P, As 및 Sb 등의 5족 원자를 예시할 수 있다. P형 불순물 원자로서, B 및 Ga 등의 3족 원자를 예시할 수 있다.
시드체(212)를 가열하는 단계에서, 시드체(212)를 가열하여 어닐링한다. 가열에 의해, 베이스 기판(202)과 시드체(212)의 격자 상수의 차이 등에 기인하여 시드체(212)의 내부에 발생한 전위 등의 격자 결함이 감소되어, 시드체(212)의 결정성을 향상시킬 수 있다. 시드체(212)를 가열하는 단계에서는, 복수 회의 가열을 반복할 수도 있다. 예를 들면, 시드체(212)의 융점에 달하지 않는 온도에서의 고온 가열을 실시한 후, 고온 가열의 온도보다 낮은 온도에서의 저온 가열을 실시한다. 이러한 2단계의 가열을 복수 회 반복할 수도 있다.
고온 가열의 온도 및 시간은, 시드체(212)가 SixGe1 -x(0≤x<1)를 갖는 경우에는, 예를 들면 800 내지 900℃로 2 내지 10분간이다. 저온 가열의 온도 및 시간은, 예를 들면 650 내지 780℃에서 2 내지 10분간이다.
화합물 반도체를 형성하는 단계에서, 가열된 시드체(212)에 접하여 시드체(212)와 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 형성한다. 예를 들면, 도 2에 도시한 바와 같이, 시드체(212) 상에 화합물 반도체(214)를 선택 에피택셜 성장시킨다. 복수의 시드체(212)가 형성된 경우에, 복수의 시드체(212) 각각에 화합물 반도체(214)를 형성할 수도 있다.
에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법을 예시할 수 있다. 예를 들면, 화합물 반도체(214)가 GaAs, AlGaAs 및 InGaP 등의 3-5족 화합물 반도체인 경우에는, MOCVD법을 이용하여 화합물 반도체(214)를 에피택셜 성장시킬 수 있다. 예를 들면, MOCVD로 내를 고순도 수소로 충분히 치환한 후, 시드체(212)를 갖는 베이스 기판(202)의 가열을 개시한다. 결정 성장시의 기판 온도는, 예를 들면 450℃ 내지 800℃이다. 베이스 기판(202)이 적절한 온도로 안정된 시점에서 로 내에 비소 원료 또는 인 원료를 도입하고, 계속해서 갈륨 원료, 알루미늄 원료 또는 인듐 원료를 도입해서 화합물 반도체(214)를 에피택셜 성장시킬 수 있다.
3족 원자 원료로서, 트리메틸갈륨(TMG), 트리메틸알루미늄(TMA) 및 트리메틸인듐(TMI) 등을 사용할 수 있고, 5족 원자 원료 가스로서, 아르신(AsH3), tert-부틸아르신((CH3)3CAsH2), 포스핀(PH3) 및 tert-부틸포스핀((CH3)3CPH2) 등을 사용할 수 있다. 에피택셜 성장 조건은, 일례로서 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr이다. 반응로 내 압력 0.1atm, 성장 온도 550℃, 성장 속도 0.1 내지 1μm/hr인 에피택셜 성장 조건에서, 30nm 정도 GaAs를 적층한 후에 일시적으로 성장을 중단하고, 비소 원료 분위기를 유지하면서 650℃까지 승온한 후에, 다시 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr의 에피택셜 성장 조건으로 할 수도 있다. 원료의 캐리어 가스는, 예를 들면 고순도 수소이다.
불순물 영역(204), 시드체(212) 및 화합물 반도체(214) 사이에서, 각각을 구성하는 원자를 서로 도핑시킬 수도 있다. 예를 들면, 베이스 기판(202) 상에 시드체(212)로서 Ge 결정을 성장시키고, 그 Ge 결정 위에 화합물 반도체(214)를 결정 성장시키는 경우, 화합물 반도체(214)의 결정 성장 과정에서 성장 도중의 화합물 반도체(214)에 Ge 원자를 확산시킬 수 있다.
또한, 시드체(212)를 가열하는 단계에서, 시드체(212)를 구성하는 Ge 결정으로부터의 Ge 원자의 재증발이 발생하면, 화합물 반도체(214)의 결정 성장 과정에서, 잔류하는 Ge 원자를 성장 도중의 화합물 반도체(214) 중에 취입할 수 있다. 화합물 반도체(214) 중의 Ge 원자는 N형 불순물로서 작용하여, 화합물 반도체(214)의 저항을 줄인다. 따라서, 적절한 조건을 선택함으로써, 불순물 영역(204)과 시드체(212), 또는 시드체(212)와 화합물 반도체(214) 사이의 계면 저항 등을 조정할 수 있어, 반도체 기판(200)에 형성하는 디바이스의 설계치에 따른 저항으로 할 수 있다.
도 6은, 전자 디바이스(600)의 단면의 일례를 도시한다. 전자 디바이스(600)는, 베이스 기판(602), 개구(608)가 형성된 저해체(606), 시드체(612), 콜렉터용 반도체(632), 베이스용 반도체(634), 에미터용 반도체(636), 베이스 전극(644), 및 에미터 전극(646)을 구비한다. 베이스 기판(602)은 불순물 영역(604)을 갖는다.
전자 디바이스(600)는 2개의 시드체(612)를 갖는다. 2개의 시드체(612) 상에 형성된 콜렉터용 반도체(632), 베이스용 반도체(634), 및 에미터용 반도체(636) 등에 의해 2개의 HBT(헤테로 접합 바이폴라 트랜지스터)가 형성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 2개의 HBT의 콜렉터용 반도체(632)는, 시드체(612)를 통해 불순물 영역(604)에 전기적으로 결합된다.
전자 디바이스(600)에 있어서는, 시드체(612) 및 불순물 영역(604)을 통해 2개의 HBT의 콜렉터용 반도체(632)를 전기적으로 결합시켜, 2개의 HBT가 병렬로 접속되어 있다. 불순물 영역(604)은 콜렉터용 전극 또는 콜렉터용 전극의 인출부로서 기능한다. 불순물 영역(604)을 통해 2개의 HBT를 접속함으로써, 각각의 HBT에 콜렉터 메사, 콜렉터 전극, 및 배선을 형성할 필요가 없어진다. 또한, 전자 디바이스(600)의 구조 설계의 자유도가 향상한다. 또한, 전자 디바이스(600)의 제조 공정을 간략화할 수도 있다.
베이스 기판(602)은, 도 2에서의 베이스 기판(202)에 대응한다. 불순물 영역(604)은 불순물 영역(204)에 대응한다. 저해체(606)는 저해체(206)에 대응한다. 시드체(612)는 시드체(212)에 대응한다. 이하의 설명에서, 반도체 기판(200)과 중복되는 내용에 대해서는 생략하는 경우가 있다.
콜렉터용 반도체(632)는, 예를 들면 화합물 반도체이다. 콜렉터용 반도체(632)는, 도 2에 도시한 화합물 반도체(214)에 대응한다. 콜렉터용 반도체(632)는, 예를 들면 N형 또는 P형의 화합물 반도체이다. 콜렉터용 반도체(632)는, HBT의 콜렉터에 적합한 화합물 반도체이다. 예를 들면, 콜렉터용 반도체(632)는, 전자 디바이스(600)에서의 다른 반도체보다 낮은 저항률을 갖는다.
베이스용 반도체(634)는, 예를 들면 화합물 반도체이다. 베이스용 반도체(634)는, 도 2에 도시한 화합물 반도체(214)에 대응한다. 베이스용 반도체(634)는, 콜렉터용 반도체(632)와 반대의 전도형을 갖는 화합물 반도체이다. 베이스용 반도체(634)는, HBT의 베이스에 적합한 화합물 반도체이다.
에미터용 반도체(636)는, 예를 들면 화합물 반도체이다. 에미터용 반도체(636)는, 도 2에 도시한 화합물 반도체(214)에 대응한다. 에미터용 반도체(636)는, 콜렉터용 반도체(632)와 동일한 전도형을 갖는 화합물 반도체이다. 에미터용 반도체(636)는, HBT의 에미터에 적합한 화합물 반도체이다.
콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)는, 예를 들면 시드체(612) 상에 이 순서대로 형성된다. 콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)는, 시드체(612)와 격자 정합 또는 의사 격자 정합한다.
콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체, 또는 2-6족 화합물 반도체이다. 예를 들면 3-5족 화합물 반도체로서, GaP, GaAs, GaAsP, InGaAs, AlGaAs, InGaP, InGaAsP, AlInGaP, GaN, InGaN, 및 InP를 예시할 수 있다. 콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)가 NPN형 접합 또는 PNP형 접합을 구성함으로써, 전자 디바이스(600)에는 HBT가 형성되어 있다.
콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)는, 예를 들면 각각 조성, 도핑 농도, 반도체층 두께가 상이한 복수의 반도체층으로 구성되는 적층체이다. 전자 디바이스(600)는, 콜렉터용 반도체(632)와 시드체(612) 사이, 콜렉터용 반도체(632)와 베이스용 반도체(634) 사이, 베이스용 반도체(634)와 에미터용 반도체(636) 사이, 에미터용 반도체(636)와 에미터 전극(646) 사이, 또는 베이스용 반도체(634)와 베이스 전극(644) 사이에, 유한의 두께를 가지며, 조성, 도핑 농도, 막 두께가 상이한 복수의 반도체층으로 구성하는 적층체를 더 가질 수도 있다.
예를 들면, 전자 디바이스(600)는, 콜렉터용 반도체(632)와 시드체(612) 사이에, 서브 콜렉터용 반도체를 더 갖는다. 전자 디바이스(600)는, 에미터용 반도체(636)와 에미터 전극(646) 사이에, 서브 에미터용 반도체를 더 가질 수도 있다.
베이스 전극(644)은 베이스용 반도체(634)에 접하여 형성되고, 베이스용 반도체(634)를 외부 회로에 접속시킨다. 베이스 전극(644)은, 전도성이 있는 재료에 의해 형성되어 있다. 베이스 전극(644)의 재료는, 예를 들면 금속이다. 베이스 전극(644)의 재료로서, AuZn, CrAu, Ti/Pt, Ti/Pt/Au를 예시할 수 있다. 베이스 전극(644)의 형성 방법으로는, 스퍼터법, 진공증착법 등을 들 수 있다.
에미터 전극(646)은, 에미터용 반도체(636)에 접하여 형성되고, 에미터용 반도체(636)를 외부 회로에 접속시킨다. 에미터 전극(646)은, 전도성이 있는 재료에 의해 형성되어 있다. 에미터 전극(646)의 재료는, 예를 들면 금속이다. 에미터 전극(646)의 재료로서, AuGe/Ni/Au, Ti/Pt, Ti/Pt/Au를 예시할 수 있다. 에미터 전극(646)의 형성 방법으로는, 스퍼터법, 진공증착법 등을 들 수 있다.
도 7은, 전자 디바이스(700)의 단면의 일례를 도시한다. 전자 디바이스(700)는, 베이스 기판(702), 저해체(706), 시드체(712), 콜렉터용 반도체(732), 베이스용 반도체(734), 에미터용 반도체(736), 콜렉터 전극(742), 베이스 전극(744), 에미터 전극(746), 및 콜렉터 컨택트용 반도체(752)를 구비한다. 베이스 기판(702)은 불순물 영역(704)을 갖는다.
전자 디바이스(700)는, 하나의 HBT를 갖는다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 해당 HBT의 콜렉터용 반도체(732)는, 시드체(712)를 통해 불순물 영역(704)에 전기적으로 결합된다. 전자 디바이스(700)에서는, 콜렉터 전극(742)이, 콜렉터용 반도체(732)로부터 분리된 콜렉터 컨택트용 반도체(752)에 설치되어 있다. 콜렉터 전극(742) 및 콜렉터용 반도체(732)는, 시드체(712) 및 불순물 영역(704)을 통해 결합되어 있다.
베이스 기판(702)은, 도 6에서의 베이스 기판(602)에 대응한다. 불순물 영역(704)은 불순물 영역(604)에 대응한다. 저해체(706)는 저해체(606)에 대응한다. 시드체(712)는 시드체(612)에 대응한다.
콜렉터용 반도체(732), 베이스용 반도체(734) 및 에미터용 반도체(736)는, 각각 도 6에서의 콜렉터용 반도체(632), 베이스용 반도체(634) 및 에미터용 반도체(636)에 대응한다. 베이스 전극(744) 및 에미터 전극(746)은, 각각 베이스 전극(644) 및 에미터 전극(646)에 대응한다. 이하의 설명에서, 전자 디바이스(600)와 중복되는 내용에 대해서는 설명을 생략하는 경우가 있다.
콜렉터 컨택트용 반도체(752)는, 예를 들면 화합물 반도체이다. 콜렉터 컨택트용 반도체(752)는, 예를 들면 콜렉터 컨택트용 반도체(752)에 접하여 형성되는 금속 전극과의 사이에 오믹 접합을 형성한다. 콜렉터 컨택트용 반도체(752)는, 예를 들면 에피택셜 성장법에 의해 시드체(712) 상에 형성된다. 콜렉터 컨택트용 반도체(752)는, 시드체(712) 및 불순물 영역(704)을 통해 콜렉터용 반도체(732)와 전기적으로 결합될 수도 있다.
콜렉터 컨택트용 반도체(752)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체, 또는 2-6족 화합물 반도체이다. 콜렉터 컨택트용 반도체(752)의 재료로서, GaAs, InGaAs, AlGaAs 및 InGaP를 예시할 수 있다. 콜렉터 컨택트용 반도체(752)는, 예를 들면 콜렉터용 반도체(732)에 함유되어 있는 불순물 원자와 동종의 전도형을 나타내는 불순물 원자를 포함한다. 콜렉터 컨택트용 반도체(752)는, 예를 들면 콜렉터용 반도체(732)보다 고농도로 불순물 원자를 포함한다.
콜렉터 전극(742)은, 예를 들면 콜렉터 컨택트용 반도체(752)에 접하여 형성된다. 콜렉터 전극(742)은, 예를 들면 콜렉터 컨택트용 반도체(752), 시드체(712) 및 불순물 영역(704)을 통해 콜렉터용 반도체(732)와 전기적으로 결합된다. 콜렉터 전극(742)은, 콜렉터용 반도체(732)를 외부 회로에 접속시킨다. 콜렉터 전극(742)은, 전도성이 있는 재료에 의해 형성된다. 콜렉터 전극(742)의 재료는, 예를 들면 금속이다. 콜렉터 전극(742)의 재료로서, AuGe/Ni/Au를 예시할 수 있다. 콜렉터 전극(742)의 형성 방법으로는, 스퍼터법, 진공증착법 등을 들 수 있다.
전자 디바이스(700)에서는, 콜렉터 전극(742)이 불순물 영역(704)을 통해 콜렉터용 반도체(732)와 전기적으로 결합되기 때문에, 전자 디바이스(700)는 콜렉터 메사를 가질 필요가 없다. 따라서, 에미터 메사의 정상 면적을, 베이스 기판(702)이 불순물 영역(704)을 갖지 않는 경우와 동등하게 확보하면서 저해체(706)의 개구(708)를 작게 하여, 선택 에피택셜 영역을 축소할 수 있다. 선택 에피택셜 영역이 축소됨으로써, 베이스 기판(702)과 시드체(712)의 격자 상수의 차이에 의해 시드체(712)의 내부에 생성하는 전위 등의 격자 결함을 감소시켜, 시드체(712)의 결정질을 높일 수 있다.
또한, 콜렉터를 저해체(706)의 개구(708)의 내부에 형성함으로써, HBT와 저해체(706) 또는 베이스 기판(702) 사이의 단차를 감소할 수 있다. 해당 단차를 감소함으로써, 후속하는 디바이스 공정에서의 평탄화가 용이해진다. 따라서, 전자 디바이스(700)의 구조는, 평탄화가 필요한 실리콘 공정 등의 반도체 디바이스 제조 공정에서의 미세 가공에 적합하다.
도 8은, 전자 디바이스(800)의 단면의 일례를 도시한다. 전자 디바이스(800)는, 베이스 기판(802), 저해체(806), 시드체(812), 콜렉터용 반도체(832), 베이스용 반도체(834), 에미터용 반도체(836), 베이스 메사(838), 콜렉터 전극(842), 베이스 전극(844), 에미터 전극(846), 및 콜렉터 컨택트용 반도체(852)를 구비한다. 베이스 기판(802)은 불순물 영역(804)을 갖는다. 전자 디바이스(800)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 전자 디바이스(800)는, 저해체(806) 상에, 베이스용 반도체(834)의 측면에 접하여 측면 성장한 베이스 메사(838)가 형성되어 있는 점에서 전자 디바이스(700)와 다르다.
베이스 기판(802)은, 도 7에서의 베이스 기판(702)에 대응한다. 불순물 영역(804)은 불순물 영역(704)에 대응한다. 저해체(806)는 저해체(706)에 대응한다. 시드체(812)는 시드체(712)에 대응한다. 콜렉터 컨택트용 반도체(852)는, 콜렉터 컨택트용 반도체(752)에 대응한다.
콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)는, 각각 도 7에서의 콜렉터용 반도체(732), 베이스용 반도체(734) 및 에미터용 반도체(736)에 대응한다. 콜렉터 전극(842) 및 에미터 전극(846)은, 각각 콜렉터 전극(742) 및 에미터 전극(746)에 대응한다. 따라서, 이하의 설명에서, 전자 디바이스(700)와 중복되는 내용에 대해서는 설명을 생략하는 경우가 있다.
베이스 메사(838)는, 베이스용 반도체(834)와 동일한 조성을 갖는 화합물 반도체이다. 베이스 메사(838)는, 예를 들면 베이스용 반도체(834)에 함유되어 있는 불순물 원자와 동종의 전도형을 나타내는 불순물 원자를 포함한다. 베이스 메사(838)는, 베이스용 반도체(834)보다 고농도로 해당 불순물 원자를 포함할 수도 있다. 베이스 메사(838)는 단결정이거나 다결정일 수도 있다. 베이스 메사(838)는, 일례로서 저해체(806) 상에 베이스용 반도체(834)의 측면에 접하여 형성된다. 베이스 메사(838)의 형성 방법으로서, CVD법 및 MOCVD법 등을 예시할 수 있다.
베이스 전극(844)은, 베이스 메사(838)에 접하여 형성된다. 베이스 전극(844)은, 베이스 메사(838)를 통해 베이스용 반도체(834)를 외부 회로에 접속시킨다. 베이스 전극(844)은, 전도성이 있는 재료에 의해 형성된다. 베이스 전극(844)의 재료는, 예를 들면 금속이다. 베이스 전극(844)의 재료로서, AuZn, CrAu, Ti/Pt, Ti/Pt/Au를 예시할 수 있다. 베이스 전극(844)의 형성 방법으로는, 스퍼터법 및 진공증착법 등을 들 수 있다.
전자 디바이스(800)는, 저해체(806) 상에, 베이스용 반도체(834)의 측면에 접하여 형성된 베이스 메사(838)를 갖기 때문에, 전자 디바이스(700)에 형성되어 있던 에미터 메사가 불필요해진다. 그 결과, 전자 디바이스(800)는, 에미터 전극에 사용하는 영역으로서 전자 디바이스(700)보다 큰 면적을 확보할 수 있다. 도 8에 도시한 바와 같이, 큰 면적의 에미터용 반도체(836)를 확보함으로써, 보다 균일한 HBT 내부 전계 분포를 실현할 수 있기 때문에, HBT의 내압성을 높일 수 있다.
또한, 전자 디바이스(800)에서는, 전자 디바이스(700)와 동일한 크기의 에미터용 반도체(836)를 가지면서도 저해체(806)의 개구(808)를 작게 하여, 선택 에피택셜 영역을 축소할 수 있다. 선택 에피택셜 영역을 축소함으로써, 베이스 기판(802)과 시드체(812)의 격자 상수의 차이에 의해 시드체(812)의 내부에 생성하는 전위 등의 격자 결함을 감소시켜, 시드체(812)의 결정질을 높일 수 있다.
또한, 전자 디바이스(800)에서, 콜렉터를 저해체(806)의 개구(808)의 내부에 형성함으로써, HBT와 저해체(806) 또는 베이스 기판(802) 사이의 단차를 감소시킬 수 있기 때문에, 후속하는 디바이스 공정에서의 평탄화가 용이해진다. 그 결과, 전자 디바이스(800)는, 미세 가공이 필요한 실리콘 공정 등의 반도체 디바이스 제조 공정에 적합하다.
도 9는, 전자 디바이스(900)의 단면의 일례를 도시한다. 전자 디바이스(900)는, 불순물 영역(804)을 갖는 베이스 기판(802), 저해체(806), 시드체(812), 콜렉터용 반도체(832), 베이스용 반도체(834), 에미터용 반도체(836), 베이스 메사(838), 콜렉터 전극(842), 베이스 전극(844), 및 에미터 전극(846)을 구비한다. 전자 디바이스(900)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 전자 디바이스(900)는, 콜렉터 컨택트용 반도체(852)를 갖지 않는 점을 제외하고, 그 구성은 전자 디바이스(800)와 동일하다. 따라서, 이하의 설명에서, 전자 디바이스(800)와 중복되는 내용에 대해서는 설명을 생략한다.
도 10은, 전자 디바이스(1000)의 단면의 일례를 도시한다. 전자 디바이스(1000)는, 베이스 기판(802), 불순물 영역(804), 저해체(806), 시드체(812), 콜렉터용 반도체(832), 베이스용 반도체(834), 에미터용 반도체(836), 베이스 메사(838), 콜렉터 전극(842), 베이스 전극(844), 및 에미터 전극(846)을 구비한다. 전자 디바이스(1000)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 전자 디바이스(1000)는, 콜렉터 컨택트용 반도체(852)를 갖지 않는 점, 및 콜렉터 전극(842)이 시드체(812)를 통하지 않고 직접 불순물 영역(804)에 접하여 형성되어 있는 점을 제외하고, 전자 디바이스(800)와 동일한 구성을 갖는다. 따라서, 이하의 설명에서, 전자 디바이스(800)와 중복되는 내용에 대해서는 설명을 생략한다.
전자 디바이스(900) 및 전자 디바이스(1000)는, 전자 디바이스(800)와의 구조상의 차이에 의해, 전자 디바이스(800)에 비해 콜렉터 전극(842)의 접촉 저항을 감소시킬 수 있다. 전자 디바이스(900) 및 전자 디바이스(1000)는, 도 7에 도시한 전자 디바이스(700)와 같이, 에미터 메사 상에 에미터 전극 및 베이스 전극을 형성하는 구조를 가질 수도 있다.
도 11은, 전자 디바이스(1100)의 단면의 일례를 도시한다. 전자 디바이스(1100)는, 불순물 영역(1104)을 갖는 베이스 기판(1102), 저해체(1106), 시드체(1112), 콜렉터용 반도체(1132), 베이스용 반도체(1134), 에미터용 반도체(1136), 베이스 메사(1138), 콜렉터 전극(1142), 베이스 전극(1144), 에미터 전극(1146), 및 에미터 컨택트용 반도체(1156)를 구비한다.
전자 디바이스(1100)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 해당 HBT의 에미터용 반도체(1136)는, 예를 들면 시드체(1112)를 통해 불순물 영역(1104)에 전기적으로 결합된다. 전자 디바이스(1100)는, 에미터용 반도체(1136)로부터 분리된 에미터 컨택트용 반도체(1156)에 설치된 에미터 전극(1146)을 갖는다. 에미터 전극(1146) 및 에미터용 반도체(1136)는, 시드체(1112) 및 불순물 영역(1104)을 통해 전기적으로 결합된다.
베이스 기판(1102)은, 도 8에서의 베이스 기판(802)에 대응한다. 불순물 영역(1104)은 불순물 영역(804)에 대응한다. 저해체(1106)는 저해체(806)에 대응한다. 시드체(1112)는 시드체(812)에 대응한다. 베이스 메사(1138)는 베이스 메사(838)에 대응한다. 베이스 전극(1144)은 베이스 전극(844)에 대응한다. 따라서, 이하의 설명에서, 전자 디바이스(800)와 중복되는 내용에 대해서는 설명을 생략하는 경우가 있다.
에미터용 반도체(1136), 베이스용 반도체(1134) 및 콜렉터용 반도체(1132)는, 각각 도 8에서의 에미터용 반도체(836), 베이스용 반도체(834) 및 콜렉터용 반도체(832)에 대응한다. 단, 에미터용 반도체(1136), 베이스용 반도체(1134) 및 콜렉터용 반도체(1132)는, 시드체(1112) 상에 이 순서대로 형성될 수 있다.
콜렉터 전극(1142)은, 일례로서, 콜렉터용 반도체(1132)에 접하여 형성된다. 콜렉터 전극(1142)은, 콜렉터용 반도체(1132)를 외부 회로에 접속시킨다. 콜렉터 전극(1142)은, 예를 들면 전도성이 있는 재료에 의해 형성된다. 콜렉터 전극(1142)의 재료는, 예를 들면 금속이다. 콜렉터 전극(1142)의 재료로서, AuGe/Ni/Au를 예시할 수 있다. 콜렉터 전극(1142)의 형성 방법으로는, 스퍼터법 및 진공증착법 등을 들 수 있다.
에미터 컨택트용 반도체(1156)는, 화합물 반도체의 일례이다. 에미터 컨택트용 반도체(1156)는, 예를 들면 그것에 접하여 형성되는 금속 전극과의 사이에 오믹 접합을 형성한다. 에미터 컨택트용 반도체(1156)는, 예를 들면 에피택셜 성장법에 의해 시드체(1112) 상에 형성된다. 에미터 컨택트용 반도체(1156)는, 시드체(1112) 및 불순물 영역(1104)을 통해 에미터용 반도체(1136)와 전기적으로 결합될 수도 있다.
에미터 컨택트용 반도체(1156)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체, 또는 2-6족 화합물 반도체이다. 에미터 컨택트용 반도체(1156)의 재료로서, GaAs 및 InGaAs를 예시할 수 있다. 에미터 컨택트용 반도체(1156)는, 예를 들면 에미터용 반도체(1136)에 함유되어 있는 불순물 원자와 동종의 전도형을 나타내는 불순물 원자를 포함한다. 에미터 컨택트용 반도체(1156)는, 에미터용 반도체(1136)보다 고농도로 해당 불순물 원자를 포함할 수도 있다.
에미터 전극(1146)은, 에미터 컨택트용 반도체(1156)에 접하여 형성된다. 에미터 전극(1146)은, 에미터 컨택트용 반도체(1156), 시드체(1112) 및 불순물 영역(1104)을 통해 에미터용 반도체(1136)와 전기적으로 결합될 수도 있다. 에미터 전극(1146)은, 에미터용 반도체(1136)를 외부 회로에 접속시킨다. 에미터 전극(1146)은, 전도성이 있는 재료에 의해 형성된다. 에미터 전극(1146)의 재료는, 예를 들면 금속이다. 에미터 전극(1146)의 재료로서, AuGe/Ni/Au를 예시할 수 있다. 에미터 전극(1146)의 형성 방법으로는, 스퍼터법, 진공증착법 등을 들 수 있다.
전자 디바이스(1100)가 도 11에 도시하는 구조를 가짐으로써, 콜렉터 메사 및 에미터 메사를 형성할 필요성이 없어져, 전자 디바이스(800)에 비해 큰 에미터 전극의 면적을 확보할 수 있다. 큰 에미터 전극의 면적을 확보함으로써, 보다 균일한 HBT 내부 전계 분포를 실현할 수 있어, HBT의 내압성을 높일 수 있다.
또한, 전자 디바이스(1100)는, 전자 디바이스(800)와 동일한 크기의 에미터용 반도체(1136)를 가지면서도 전자 디바이스(800)에서의 개구(808)보다 작은 면적의 개구(1108)를 갖는다. 따라서, 전자 디바이스(1100)는, 전자 디바이스(800)보다 작은 선택 에피택셜 영역을 갖는다. 전자 디바이스(1100)에서의 선택 에피택셜 영역이 작기 때문에, 베이스 기판(1102)과 시드체(1112)의 격자 상수의 차이에 의해 시드체(1112)의 내부에 생성하는 전위 등의 격자 결함이 감소되어, 시드체(1112)의 결정질을 높일 수 있다.
도 11과 같은 구조에서는, 저해체(1106)의 개구(1108)의 내부에 에미터를 형성할 수 있다. 그 결과, HBT와 저해체(1106) 또는 베이스 기판(1102) 사이의 단차를 감소시킬 수 있기 때문에, 후속하는 디바이스 공정에서의 평탄화가 용이해진다. 그 결과, 전자 디바이스(1100)는, 미세 가공이 필요한 실리콘 공정 등의 반도체 디바이스 제조 공정에 적합하다.
도 11과 같은 구조에서는, 시드체(1112) 및 불순물 영역(1104)은, 에미터 밸러스트로서 기능한다. 구체적으로는, 도 7 내지 도 10에 도시한 전자 디바이스의 구조보다 방열의 효과가 크기 때문에, 열 폭주를 억제할 수 있다. 또한, 에미터 접지의 경우에, 출력 신호가 되는 콜렉터 신호를 기판으로부터 분리할 수 있기 때문에, 콜렉터 신호에 기인하는 노이즈를 감소할 수 있다.
도 12는, 전자 디바이스(1200)의 단면의 일례를 도시한다. 전자 디바이스(1200)는, 불순물 영역(1104)을 갖는 베이스 기판(1102), 저해체(1106), 시드체(1112), 콜렉터용 반도체(1132), 베이스용 반도체(1134), 에미터용 반도체(1136), 베이스 메사(1138), 콜렉터 전극(1142), 베이스 전극(1144), 및 에미터 전극(1146)을 구비한다. 전자 디바이스(1200)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 전자 디바이스(1200)는, 에미터 컨택트용 반도체(1156)를 갖지 않는 점을 제외하고, 그 구성은 전자 디바이스(1100)와 동일하다. 따라서, 이하의 설명에서, 전자 디바이스(1100)와 중복되는 내용에 대해서는 설명을 생략한다.
도 13은, 전자 디바이스(1300)의 단면의 일례를 도시한다. 전자 디바이스(1300)는, 불순물 영역(1104)을 갖는 베이스 기판(1102), 저해체(1106), 시드체(1112), 콜렉터용 반도체(1132), 베이스용 반도체(1134), 에미터용 반도체(1136), 베이스 메사(1138), 콜렉터 전극(1142), 베이스 전극(1144), 및 에미터 전극(1146)을 구비한다. 전자 디바이스(1300)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다. 전자 디바이스(1300)는, 에미터 컨택트용 반도체(1156)를 갖지 않는 점, 및 에미터 전극(1146)이 시드체(1112)를 통하지 않고 직접 불순물 영역(1104)에 접하여 형성된 점을 제외하고, 그 구성은 전자 디바이스(1100)와 동일하다. 따라서, 이하의 설명에서, 전자 디바이스(1100)와 중복되는 내용에 대해서는 설명을 생략한다.
전자 디바이스(1200) 및 전자 디바이스(1300)는, 에미터 전극(1146)이 시드체(1112)를 통하지 않고 불순물 영역(1104)에 접하고 있기 때문에, 전자 디바이스(1100)에 비해 에미터 전극(1146)의 접촉 저항이 작다.
도 14 내지 도 18은, 이상 설명한 전자 디바이스 중, 전형적인 전자 디바이스(800)의 제조 과정을 도시한다. 이하, 도면을 이용하여 전자 디바이스(800)의 제조 방법을 설명한다. 전자 디바이스(800)의 제조 방법은, 도 3 내지 도 5를 이용하여 설명한 반도체 기판을 제조하는 단계와, 콜렉터가 시드체(812)를 통해 불순물 영역(804)에 전기적으로 결합되는 HBT를 형성하는 단계를 포함한다.
도 14는, 베이스 기판(802)에 이온 주입에 의해 불순물 영역(804)을 형성하고, 베이스 기판(802) 상에 개구(808)가 형성된 저해체(806)를 형성하고, 개구(808)의 내부에 불순물 영역(804)에 접하여 시드체(812)를 형성하여 얻어진 반도체 기판을 나타낸다. 예를 들면, 베이스 기판(802)에 P 이온을 주입하여, N형 전도형을 갖는 불순물 영역(804)을 형성한다. 베이스 기판(802) 상에, 열 산화법에 의해 산화실리콘의 저해체(806)를 형성할 수도 있다. CVD법에 의해, 불순물 영역(804)에 접하여 개구(808)의 내부에 순차 GeSi 결정층 및 Ge 결정층을 선택 에피택셜 성장시킴으로써, 2층 구조의 시드체(812)를 형성할 수도 있다. 시드체(812)를 가열할 수도 있다. 각 공정의 내용에 대해서는, 도 3 내지 도 5에서 설명했기 때문에 생략한다.
다음으로, 도 15에 도시한 바와 같이, 시드체(812)에 접하여 콜렉터용 반도체(832), 베이스용 반도체(834), 및 에미터용 반도체(836)를 선택 에피택셜 성장시킨다. 콜렉터용 반도체(832), 베이스용 반도체(834), 및 에미터용 반도체(836)는, 시드체(812)와 격자 정합 또는 의사 격자 정합한다. 콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체, 또는 2-6족 화합물 반도체이다. 예를 들면, MOCVD법에 의해, N형 GaAs의 콜렉터용 반도체(832), P형 GaAs의 베이스용 반도체 및 N형 InGaP의 에미터용 반도체(836)를 순차적으로 시드체(812) 상에 형성할 수 있다.
에피택셜 성장 방법의 일례로서, MOCVD로 내를 고순도 수소로 충분히 치환한 후, 시드체(812)가 설치된 베이스 기판(802)의 가열을 개시한다. 결정 성장시의 기판 온도는, 450℃ 내지 800℃이다. 베이스 기판(802)이 적절한 온도로 안정된 시점에서 로 내에 비소 원료 또는 인 원료를 도입하고, 계속해서 갈륨 원료 또는 인듐 원료를 도입하여 에피택셜 성장시킨다.
3족 원자 원료로서, 트리메틸갈륨(TMG) 및 트리메틸인듐(TMI) 등을 사용할 수 있고, 5족 원자 원료 가스로서, 아르신(AsH3), tert-부틸아르신((CH3)3CAsH2), 포스핀(PH3), 및 tert-부틸포스핀((CH3)3CPH2) 등을 사용할 수 있다. 도너 불순물 원자로서, Si, S, Se 또는 Te를 첨가할 수도 있다. 억셉터 불순물 원자로서, C, Mg 또는 Zn을 첨가할 수도 있다.
에피택셜 성장 조건은, 예를 들면 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 1 내지 3μm/hr이다. 반응로 내 압력 0.1atm, 성장 온도 550℃, 성장 속도 0.1 내지 1μm/hr의 에피택셜 성장 조건하에서 30nm 정도 GaAs를 적층한 후에 일단 성장을 중단하고, 비소 원료 분위기를 유지하면서 650℃까지 승온하고, 다시 반응로 내 압력 0.1atm, 성장 온도 650℃, 성장 속도 0.1 내지 3μm/hr로 에피택셜 성장시킬 수도 있다. 원료의 캐리어 가스로서, 고순도 수소를 사용할 수 있다.
콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)는, 각각 조성, 도핑 농도, 반도체층 두께가 상이한 복수의 반도체층으로 구성되는 적층체이다. 전자 디바이스(800)는, 콜렉터용 반도체(832)와 시드체(812) 사이, 콜렉터용 반도체(832)와 베이스용 반도체(834) 사이, 베이스용 반도체(834)와 에미터용 반도체(836) 사이, 에미터용 반도체(836)와 에미터 전극(846) 사이, 또는 베이스용 반도체(834)와 베이스 전극(844) 사이에, 유한의 두께를 가지며, 조성, 도핑 농도, 막 두께가 상이한 복수의 반도체층으로 구성하는 적층체를 더 가질 수도 있다. 전자 디바이스(800)는, 예를 들면 콜렉터용 반도체(832)와 시드체(812) 사이에 서브 콜렉터용 반도체를 더 갖는다. 전자 디바이스(800)는, 에미터용 반도체(836)와 에미터 전극(846) 사이에 서브 에미터용 반도체를 더 가질 수도 있다.
전자 디바이스(800)를 제조하는 경우에는, 도 16에 도시한 바와 같이, 콜렉터 컨택트용 반도체(852)를 형성하는 부위에 있는 콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)를 에칭에 의해 제거하여 시드체(812)를 노출시킨다. 예를 들면, 해당 부위에 개구가 설치된 레지스트 마스크를 형성한 후에, 에칭에 의해 콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)를 제거할 수 있다.
다음으로, 도 17에 도시한 바와 같이, 에칭에 의해 노출된 시드체(812)에 접하여 콜렉터 컨택트용 반도체(852)를 형성한다. 예를 들면, 콜렉터용 반도체(832), 베이스용 반도체(834) 및 에미터용 반도체(836)를 덮고, 콜렉터 컨택트용 반도체(852)를 형성하는 부위에 개구가 설치된 산화실리콘막을 형성한 후에, MOCVD법에 의해 시드체(812)에 접하여 불순물 원자가 고농도로 도핑된 N형 GaAs의 콜렉터 컨택트용 반도체(852)를 에피택셜 성장시킨다. 또한, GaAs의 콜렉터 컨택트용 반도체(852)를 성장시킨 후에, 불순물 원자 이온을 주입함으로써 불순물 원자를 도핑할 수도 있다.
계속해서, 도 18에 도시한 바와 같이 베이스 메사(838)를 형성한다. 예를 들면, 베이스 메사(838)를 형성하는 부위에 개구가 설치된 산화실리콘의 마스크를 형성하고, MOCVD법에 의해 P형 GaAs의 베이스 메사(838)를 형성한다. 베이스 메사(838)는, 베이스용 반도체(834)보다 고농도로 P형 불순물 원자를 포함한다. 베이스 메사(838)는, CVD법, MOCVD법, MBE법 또는 ALD법에 의해 다결정을 퇴적(비에피택셜 성장)시킬 수도 있다.
베이스 메사(838)는, 일례로서 다음 방법에 의해 형성된다. 예를 들면, 베이스용 반도체(834)를 콜렉터용 반도체(832) 상에 형성하는 단계에서, 성장 조건을 제어함으로써 베이스용 반도체(834)를 형성하는 동시에, 저해체(806) 상에 다결정[베이스 메사(838)가 되는 부분을 포함함]을 퇴적(비에피택셜 성장)시킨다. 그 후, 에칭 등의 포토리소그래피법에 의해 베이스 메사(838)를 형성할 수도 있다.
또한, 베이스 메사(838)는 다음 방법에 의해 형성될 수도 있다. 예를 들면, 베이스용 반도체(834)를 형성하는 단계에서 성장 조건을 제어함으로써, 베이스용 반도체(834)를 저해체(806) 위를 따라 가로 방향으로 측면 성장시킨다. 그 후, 에칭 등의 포토리소그래피법에 의해 베이스 메사(838)를 형성할 수도 있다.
또한, 도 8에 도시한 바와 같이, 에미터 전극(846), 베이스 전극(844) 및 콜렉터 전극(842)을 형성함으로써 전자 디바이스(800)를 형성할 수 있다. 예를 들면, 에미터 전극(846)은, 포토리소그래피법에 의해 에미터용 반도체(836)의 표면에 에미터 전극(846)을 형성하는 부위에 개구가 설치된 레지스트 마스크를 형성하고, 전극용 금속을 증착한 후에 레지스트를 리프트 오프함으로써 형성할 수 있다. 콜렉터 전극(842) 및 베이스 전극(844)에 대해서도 동일한 방법에 의해 형성된다. 또한, 동일한 재료에 의해 구성되는 전극은 동시에 형성할 수도 있다.
도 19는, 전자 디바이스(2000)의 단면의 일례를 도시한다. 전자 디바이스(2000)는, 불순물 영역(2004)을 갖는 베이스 기판(2002), 개구(2008)가 형성된 저해체(2006), 시드체(2012), 콜렉터용 반도체(2032), 베이스용 반도체(2034), 에미터용 반도체(2036), 베이스 메사(2038), 콜렉터 전극(2042), 베이스 전극(2044), 센서용 반도체(2014) 및 전극(2018)을 구비한다. 전자 디바이스(2000)는, 콜렉터용 반도체(2032), 베이스용 반도체(2034) 및 에미터용 반도체(2036)를 갖는 HBT와, 센서용 반도체(2014)를 갖는 센서 소자를 포함한다.
베이스 기판(2002)은, 도 11에 도시한 베이스 기판(1102)에 대응한다. 불순물 영역(2004)은 불순물 영역(1104)에 대응한다. 저해체(2006)는 저해체(1106)에 대응한다. 시드체(2012)는 시드체(1112)에 대응한다. 콜렉터용 반도체(2032), 베이스용 반도체(2034) 및 에미터용 반도체(2036)는, 각각 콜렉터용 반도체(1132), 베이스용 반도체(1134) 및 에미터용 반도체(1136)에 대응한다. 베이스 메사(2038)는 베이스 메사(1138)에 대응한다. 콜렉터 전극(2042) 및 베이스 전극(2044)은, 각각 콜렉터 전극(1142) 및 베이스 전극(1144)에 대응한다. 따라서, 이하의 설명에서, 전자 디바이스(1100)와 중복되는 내용에 대해서는 설명을 생략하는 경우가 있다.
센서용 반도체(2014)는, 화합물 반도체의 일례이다. 센서용 반도체(2014)는, 시드체(2012)에 접하여 설치된다. 센서용 반도체(2014)는, 시드체(2012)와 격자 정합 또는 의사 격자 정합하고 있다. 센서용 반도체(2014)는, 4족 반도체, 4족 화합물 반도체, 3-5족 화합물 반도체 또는 2-6족 화합물 반도체이다. 예를 들면 3-5족 화합물 반도체로서, GaAs, GaN, InP 및 InGaAs 등, 4족 반도체로서 Ge 등을 예시할 수 있다.
센서용 반도체(2014)는, 다른 반도체층을 통해 시드체(2012) 상에 형성될 수도 있다. 센서용 반도체(2014)는, 예를 들면 조성, 도핑 농도, 두께가 상이한 복수의 반도체층으로 구성하는 적층체이다. 센서용 반도체(2014)는, P형 반도체층과 N형 반도체층을 포함하고, PN 접합을 갖는 다이오드를 구성할 수도 있다. 센서용 반도체(2014)는, 예를 들면 에피택셜 성장법에 의해 형성된다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법을 예시할 수 있다.
전극(2018)은, 센서용 반도체(2014)로부터 생성하는 신호를 출력하는 출력 단자이다. 전극(2018)은, 센서용 반도체(2014)를 외부 회로에 접속시킨다. 전극(2018)은, 예를 들면 센서용 반도체(2014)에 접하여 형성된다. 전극(2018)은, 전도성이 있는 재료에 의해 형성된다. 전극(2018)의 재료는, 예를 들면 금속이다. 전극(2018)의 재료로서, AuGe/Ni/Au, Ti/Pt/Au 및 ITO 등을 예시할 수 있다. 전극(2018)의 형성 방법으로는, 스퍼터법 및 진공증착법 등을 들 수 있다.
센서용 반도체(2014) 및 전극(2018)은 센서 소자를 구성한다. 여기서, 센서 소자란, 광, 전자파 및 자기 등 중 어느 하나를 검출할 수 있는 소자를 말한다. 예를 들면, 해당 센서 소자는, 센서용 반도체(2014)에 수광부를 포함하는 포토다이오드이다. 전극(2018)은 해당 센서 소자의 출력 단자일 수 있으며, 센서용 반도체(2014)의 하부는 해당 센서 소자의 공통 단자이다. 해당 센서 소자의 공통 단자는, 예를 들면 시드체(2012)를 통해 불순물 영역(2004)에 전기적으로 결합한다.
에미터용 반도체(2036)는, 시드체(2012) 및 불순물 영역(2004)을 통해 상기 센서 소자의 공통 단자와 전기적으로 결합될 수도 있다. 콜렉터용 반도체(2032), 베이스용 반도체(2034) 및 에미터용 반도체(2036)로 구성하는 HBT는, 예를 들면 상기 센서 소자의 출력 단자인 전극(2018)으로부터의 출력 신호를 증폭한다.
도 20은, 반도체 기판(2100)의 단면의 일례를 도시한다. 반도체 기판(2100)은, 베이스 기판(2102), 저해체(2106), 시드체(2112) 및 화합물 반도체(2114)를 구비한다.
베이스 기판(2102)은, 불순물 영역(2104) 및 제1 전도형의 불순물 원자를 포함하는 제1 전도형 불순물 영역을 갖는다. 예를 들면, 제1 전도형 불순물 영역은, P형 또는 N형의 불순물 원자가 도핑된 중저항 또는 저저항의 실리콘을 포함하는 영역이다. 여기서 "중저항"이란, 1Ω?cm 이상 100Ω?cm 미만의 저항 범위이고, 바람직하게는 1Ω?cm 이상 60Ω?cm 이하의 저항 범위이다.
불순물 영역(2104)은, 제1 전도형 불순물 영역에서의 제1 전도형의 불순물 원자의 농도보다 높은 농도의, 제1 전도형과 반대의 전도형인 제2 불순물 원자를 포함하는 제2 전도형 고농도 불순물 영역이다. 예를 들면, 실리콘 영역에 P형의 불순물 원자가 도핑되어 있는 경우에는, 불순물 영역(2104)에는 N형의 불순물 원자가 실리콘 영역보다 높은 농도로 도핑되어 있다. 실리콘 영역에 N형의 불순물 원자가 도핑되어 있는 경우에는, 불순물 영역(2104)에는 P형의 불순물 원자가 실리콘 영역보다 높은 농도로 도핑되어 있다.
불순물 영역(2104)과 베이스 기판(2102)의 계면에서는 PN 접합이 형성될 수도 있다. 해당 계면에 PN 접합이 형성되어 있음으로써 불순물 영역(2104)이 베이스 기판(2102)으로부터 전기적으로 분리된다.
저해체(2106)는, 도 2에 도시한 저해체(206)에 대응한다. 시드체(2112)는 시드체(212)에 대응한다. 화합물 반도체(2114)는 화합물 반도체(214)에 대응한다. 따라서, 그 설명을 생략한다.
도 21은, 반도체 기판(2200)의 단면의 일례를 도시한다. 반도체 기판(2200)은, 베이스 기판(2102), 저해체(2106), 시드체(2112) 및 화합물 반도체(2114)를 구비한다. 베이스 기판(2102)은, 불순물 영역(2104) 및 제2 전도형 저농도 불순물 영역(2205)을 갖는다.
반도체 기판(2200)은, 도 20에 도시한 반도체 기판(2100)에 비해, 불순물 영역(2104)과 베이스 기판(2102) 내의 실리콘 영역 사이에, 불순물 영역(2104)보다 낮은 농도이며 불순물 영역(2104)의 전도형과 동일한 전도형의 불순물 원자를 포함하는 제2 전도형 저농도 불순물 영역(2205)을 갖는 점에서 상이하다. 제2 전도형 저농도 불순물 영역(2205)에, 불순물 영역(2104)과 동일한 전도형의 불순물 원자가 불순물 영역(2104)보다 적은 농도로 도핑되어 있음으로써, 불순물 영역(2104)과 베이스 기판(2102) 사이에 터널 효과가 발생하는 것을 막을 수 있다.
도 22는, 반도체 기판(2300)의 단면의 일례를 도시한다. 반도체 기판(2300)은, 베이스 기판(2302), 저해체(2306), 시드체(2312) 및 화합물 반도체(2314)를 구비한다. 베이스 기판(2302)에서는, 불순물 영역이, 복수의 시드체(2312)에 접하는 베이스 기판(2302)의 표면에서부터 해당 표면과 반대측의 면까지 형성되어 있다. 예를 들면, 베이스 기판(2302)은, 베이스 기판(2302)의 전체에 불순물 원자가 고농도로 도핑된 실리콘 기판이다. 저해체(2306)는, 도 2에 도시한 저해체(206)에 대응한다. 시드체(2312)는 시드체(212)에 대응한다. 화합물 반도체(2314)는 화합물 반도체(214)에 대응한다. 따라서, 그 설명을 생략한다.
도 23은, 전자 디바이스(2400)의 단면의 일례를 도시한다. 전자 디바이스(2400)는, 베이스 기판(2402), 개구(2408)가 형성된 저해체(2406), 시드체(2412), 콜렉터용 반도체(2432), 베이스용 반도체(2434), 에미터용 반도체(2436), 콜렉터 전극(2442), 베이스 전극(2444) 및 에미터 전극(2446)을 구비한다. 전자 디바이스(2400)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다.
전자 디바이스(2400)는, 도 7에 도시한 전자 디바이스(700)에 비해 베이스 기판(2402)의 구성이 다르다. 베이스 기판(2402)에서는, 불순물 영역이, 복수의 시드체(2312)에 접하는 베이스 기판(2402)의 표면에서부터 해당 표면과 반대측의 면까지 형성되어 있다. 콜렉터 전극(2442)은, 베이스 기판(2402)의 이면에 설치되어 있다. 이러한 구조를 가짐으로써, 전자 디바이스(2400)의 제조 공정에서, 전자 디바이스(700)의 제조 공정에서 필요했던 불순물 영역(704)을 형성하는 공정이 불필요해진다.
또한 전자 디바이스(2400)는, 전자 디바이스(700)에서는 콜렉터 전극(742)을 설치하기 위해 설치되어 있었던 시드체(712) 및 콜렉터 컨택트용 반도체(752)를 갖지 않는다. 전자 디바이스(2400)에서는, 불순물 영역이, 복수의 시드체(2312)에 접하는 베이스 기판(2402)의 표면에서부터 해당 표면과 반대측의 면까지 형성되어 있다. 그 결과, 전자 디바이스(2400)의 설계에서는 전극 배치의 자유도가 향상한다.
저해체(2406)는, 도 7에서의 저해체(706)에 대응한다. 시드체(2412)는 시드체(712)에 대응한다. 콜렉터용 반도체(2432), 베이스용 반도체(2434) 및 에미터용 반도체(2436)는, 각각 콜렉터용 반도체(732), 베이스용 반도체(734) 및 에미터용 반도체(736)에 대응한다. 베이스 전극(2444) 및 에미터 전극(2446)은, 각각 베이스 전극(744) 및 에미터 전극(746)에 대응한다. 따라서, 전자 디바이스(700)와 중복되는 내용에 대해서는 설명을 생략한다.
도 24는, 전자 디바이스(2500)의 단면의 일례를 도시한다. 전자 디바이스(2500)는, 베이스 기판(2502), 개구(2508)가 형성된 저해체(2506), 시드체(2512), 콜렉터용 반도체(2532), 베이스용 반도체(2534), 에미터용 반도체(2536), 베이스 메사(2538), 콜렉터 전극(2542), 베이스 전극(2544) 및 에미터 전극(2546)을 구비한다. 전자 디바이스(2500)는, 하나의 HBT로 구성된다. 해당 HBT는, 화합물 반도체 소자의 일례이다.
전자 디바이스(2500)는, 도 11에 도시한 전자 디바이스(1100)에 비해 서로 다른 구조의 베이스 기판(2502)을 구비한다. 베이스 기판(2502)에서는, 불순물 영역이, 복수의 시드체(2512)에 접하는 베이스 기판(2502)의 표면에서부터 해당 표면과 반대측의 면까지 형성되어 있다. 즉, 베이스 기판(2502)은, 전체에 불순물이 도핑되어 있다. 따라서, 베이스 기판(2502)의 저항률이 충분히 작기 때문에, 에미터 전극(2546)을 베이스 기판(2502)의 이면에 배치할 수 있다.
이러한 구조를 갖는 경우에는, 도 11에 도시한 베이스 기판(1102)과 달리 베이스 기판(2502)에는 불순물 영역(1104)을 설치할 필요가 없다. 또한, 에미터 전극(1146)을 설치하고자 별도 시드체(1112) 및 에미터 컨택트용 반도체(1156)를 설치할 필요도 없다. 이러한 구조를 가짐으로써, 전자 디바이스(1100)에서 생기는 효과 외에도 전자 디바이스 설계에서의 전극 배치의 선택지를 늘릴 수 있다는 효과가 생긴다.
저해체(2506)는, 도 11에서의 저해체(1106)에 대응한다. 시드체(2512)는 시드체(1112)에 대응한다. 콜렉터용 반도체(2532), 베이스용 반도체(2534) 및 에미터용 반도체(2536)는, 각각 콜렉터용 반도체(1132), 베이스용 반도체(1134) 및 에미터용 반도체(1136)에 대응한다. 베이스 전극(2544) 및 콜렉터 전극(2542)은, 각각 베이스 전극(1144) 및 콜렉터 전극(1142)에 대응한다. 베이스 메사(2538)는 베이스 메사(1138)에 대응한다. 따라서, 전자 디바이스(1100)와 중복되는 내용에 대해서는 설명을 생략한다.
도 25는, 전자 디바이스(2600)의 단면의 일례를 도시한다. 전자 디바이스(2600)는, 베이스 기판(2602), 웰(2603), 불순물 영역(2604), 저해체(2606), 시드체(2612), 화합물 반도체(2614), 전극(2618), 소스(2622), 게이트 절연층(2624), 게이트 전극(2626) 및 드레인(2628)을 구비한다. 전자 디바이스(2600)는, 하나의 실리콘 소자 및 하나의 화합물 반도체 소자로 구성된다. 해당 실리콘 소자는, 실리콘 원자를 주성분으로 하는 활성 영역을 갖는다. "실리콘 원자를 주성분으로 하는"이란, 주성분이 실리콘 원자이며, 불순물 원자를 포함할 수 있음을 의미한다. 불순물 원자에는 의도적으로 도입된 불순물 원자 및 의도하지 않는 불순물 원자 모두를 포함한다.
소스(2622), 드레인(2628), 게이트 절연층(2624), 게이트 전극(2626) 및 웰(2603)에 의해 실리콘 소자인 FET(전계 효과 트랜지스터)가 구성된다. 화합물 반도체(2614) 및 전극(2618)에 의해 화합물 반도체 소자가 구성된다. 해당 화합물 반도체 소자는, 상술한 HBT일 수도 있으며, FET, HEMT, 다이오드, 사이리스터, 발광 소자 또는 수광 소자 등이다. 예를 들면, 해당 화합물 반도체 소자는 발광 다이오드이고, 실리콘 소자인 FET는 해당 발광다이오드를 구동하는 트랜지스터이다.
베이스 기판(2602)은, 도 2에서의 베이스 기판(202)에 대응한다. 베이스 기판(2602)은, 실리콘 원자를 주성분으로 하는 활성 영역을 갖는 실리콘 소자를 형성할 수 있는 실리콘 소자 형성 가능 영역을 갖는다. 해당 실리콘 소자 형성 가능 영역에, 예를 들면 웰(2603), 소스(2622), 게이트 절연층(2624), 게이트 전극(2626) 및 드레인(2628)을 형성할 수 있다.
불순물 영역(2604)은 불순물 영역(204)에 대응한다. 불순물 영역(2604)은, 베이스 기판(2602)의 내부에서 실리콘 소자 형성 가능 영역에 접촉한다. 불순물 영역(2604)은, 실리콘 소자인 FET의 소스(2622)에 연신되어 접촉할 수도 있다.
저해체(2606)는 저해체(206)에 대응한다. 시드체(2612)는 시드체(212)에 대응한다. 화합물 반도체(2614)는 화합물 반도체(214)에 대응한다. 따라서, 이하의 설명에서, 반도체 기판(200)과 중복되는 내용에 대해서는 생략하는 경우가 있다.
전극(2618)은, 화합물 반도체(2614)로부터 생성하는 신호를 출력하는 출력 단자이다. 전극(2618)은, 화합물 반도체(2614)를 외부 회로에 접속시킨다. 전극(2618)은, 화합물 반도체(2614)에 접하여 형성된다. 전극(2618)은, 전도성이 있는 재료에 의해 형성된다. 전극(2618)은, 예를 들면 금속에 의해 형성된다. 전극(2618)의 재료로서, AuGe/Ni/Au, Ti/Pt/Au, ITO 등을 예시할 수 있다. 전극(2618)의 형성 방법으로는, 스퍼터법, 진공증착법 등을 들 수 있다.
화합물 반도체(2614)의 하단부는, 화합물 반도체 소자의 또 하나의 단자를 구성할 수도 있다. 화합물 반도체(2614)의 하단부는, 시드체(2612)를 통해 불순물 영역(2604)에 전기적으로 결합할 수도 있다. 실리콘 소자인 FET의 소스(2622)와 화합물 반도체(2614)의 하단부는, 시드체(2612) 및 불순물 영역(2604)을 통해 전기적으로 결합할 수 있다.
도 26 내지 도 30은, 전자 디바이스(2600)의 제조 과정의 단면예를 도시한다. 이하, 도면을 이용하여 전자 디바이스(2600)의 제조 방법을 설명한다. 전자 디바이스(2600)의 제조 방법은, 실리콘 소자를 형성하는 단계, 불순물 영역을 형성하는 단계, 저해체를 형성하는 단계, 시드체를 형성하는 단계, 화합물 반도체를 형성하는 단계, 및 화합물 반도체 소자를 형성하는 단계를 구비한다.
실리콘 소자를 형성하는 단계에서, 도 26에 도시한 바와 같이, 베이스 기판(2602) 상에 마스크 패턴(2706)을 형성하여 이온 주입에 의해 웰(2603)을 형성한다. 마스크 패턴(2706)은, 포토레지스트 마스크이다. 마스크 패턴(2706)은, 산화실리콘, 질화실리콘 또는 이들 적층체를 포함하는 마스크이다. 예를 들면, CVD에 의해 베이스 기판(2602)의 표면에 산화실리콘막을 형성한 후, 에칭 등의 포토리소그래피법에 의해 웰(2603)을 형성할 예정 부위에 산화실리콘막의 개구(2708)를 형성함으로써 마스크 패턴(2706)을 완성할 수 있다. N형 웰을 형성하는 경우에는, P 등의 5족 원자 이온을 주입할 수 있고, P형 웰을 형성하는 경우에는, B 등의 3족 원자이온을 주입할 수 있다. 이온 주입 후, 확산 어닐링을 실시할 수도 있다.
다음으로 도 27에 도시한 바와 같이, 마스크 패턴(2706)을 제거하여 게이트 절연층을 형성하는 산화실리콘막(2806)을 성막하고, 게이트 전극을 형성하는 폴리실리콘막(2826)을 성막한다. 산화실리콘막(2806) 및 폴리실리콘막(2826)은, CVD법에 의해 성막할 수 있다. 에칭 등의 포토리소그래피법에 의해, 산화실리콘막(2806) 및 폴리실리콘막(2826)에서의 소스(2622) 및 드레인(2628)을 형성하는 부위에 개구를 형성하고 이온 주입할 수도 있다. 소스(2622) 및 드레인(2628)은, 예를 들면 웰(2603)과 반대의 전기 전도형을 갖는다. 이온 주입 후에, 확산 어닐링을 실시할 수도 있다.
불순물 영역(2604)을 형성하는 단계에서, 도 28에 도시한 바와 같이, 에칭 등의 포토리소그래피법에 의해, 게이트 절연층 및 게이트 전극을 형성하는 부위 이외의 산화실리콘막(2806) 및 폴리실리콘막(2826)을 제거하여 게이트 절연층(2624) 및 게이트 전극(2626)을 형성한다. 마스크 패턴(2906)을 형성하고, 이온 주입에 의해 불순물 영역(2604)을 형성한다. 마스크 패턴(2906)은, 포토레지스트 마스크이다. 마스크 패턴(2906)은, 산화실리콘, 질화실리콘 또는 이들 적층체를 포함하는 마스크이다. 마스크 패턴(2906)은, 마스크 패턴(2706)과 마찬가지의 방법에 의해서 형성될 수 있다. 불순물 영역(2604)은, 소스(2622) 및 드레인(2628)과 동일한 전기 전도형을 가질 수 있다.
저해체(2606)를 형성하는 공정에서, 도 29에 도시한 바와 같이, 실리콘 소자인 FET를 덮는 저해체(2606)를 형성하고, 저해체(2606)에, 불순물 영역(2604) 중 적어도 일부의 영역을 노출하는 개구(2608)를 형성한다. 예를 들면, 열 산화법에 의해 베이스 기판(2602)의 전체 면에 저해체(2606)가 되는 산화실리콘막을 형성하고, 에칭 등 포토리소그래피법에 의해, 시드체(2612)를 형성할 예정 부위에 불순물 영역(2604)에 달하는 개구(2608)를 형성할 수 있다.
시드체를 형성하는 단계에서, 도 30에 도시한 바와 같이, 개구(2608)의 내부에, 선택 에피택셜 성장법에 의해, 조성이 CxSiyGezSn1 -x-y-z(0≤x<1, 0≤y≤1, 0≤z≤1 및 0<x+y+z≤1)인 시드체(2612)를 형성한다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 예를 들면, 시드체(2612)로서, CVD법에 의해 SiGe 결정을 형성한다. 저해체(2606)의 표면에서는, 시드체(2612)의 에피택셜 성장이 저해되기 때문에, 시드체(2612)가 개구(2608)의 내부에서 선택적으로 에피택셜 성장한다. 그 후에, 시드체(2612)를 가열할 수도 있다.
화합물 반도체를 형성하는 단계에서, 도 25에 도시한 바와 같이, 시드체(2612) 상에 화합물 반도체(2614)를 선택 에피택셜 성장시킨다. 에피택셜 성장법으로서, CVD법, MOCVD법, MBE법 및 ALD법 등을 예시할 수 있다. 화합물 반도체(2614)는, 시드체(2612)에 격자 정합 또는 의사 격자 정합할 수 있다. 화합물 반도체(2614)는, 예를 들면 4족 화합물 반도체, 3-5족 화합물 반도체 또는 2-6족 화합물 반도체이다. 화합물 반도체(2614)는, 예를 들면 조성, 도핑 농도, 두께가 상이한 복수의 반도체층으로 구성하는 적층체이다. 예를 들면, 화합물 반도체(2614)는, P형 반도체층과 N형 반도체층을 포함하고, PN 접합을 갖는 발광다이오드이다.
화합물 반도체 소자를 형성하는 단계에서, 도 25에 도시한 바와 같이, 전극(2618)을 형성하여 전자 디바이스(2600)를 형성할 수 있다.
도 31은, 반도체 기판(3200)의 단면의 일례를 도시한다. 반도체 기판(3200)은, 베이스 기판(3202), 불순물 영역(3204), 개구(3208)가 형성된 저해체(3206), 시드체(3212) 및 화합물 반도체(3214)를 구비한다.
베이스 기판(3202)은, 도 2에서의 베이스 기판(202)에 대응한다. 불순물 영역(3204)은 불순물 영역(204)에 대응한다. 저해체(3206)는 저해체(206)에 대응한다. 시드체(3212)는 시드체(212)에 대응한다. 화합물 반도체(3214)는 화합물 반도체(214)에 대응한다. 따라서, 이하의 설명에서, 반도체 기판(200)과 중복되는 내용에 대해서는 생략하는 경우가 있다.
도 32 및 도 33은, 반도체 기판(3200)의 제조 과정의 단면예를 도시한다. 반도체 기판(3200)의 제조 과정은, 도 2에 도시한 반도체 기판(200)의 제조 과정과는 불순물 영역의 형성 방법이 상이하다. 반도체 기판(200)의 제조 공정에서는, 도 3에 도시한 바와 같이, 불순물 영역(204)의 형성에 사용하는 마스크 패턴(302)을 설치한 후에 이온 주입을 함으로써 불순물 영역(204)을 형성한다. 이에 대하여 반도체 기판(3200)의 제조 공정에서는, 도 32에 도시한 바와 같이, 저해체(3206)를 형성하고, 저해체(3206)를 마스크 패턴으로 해서 이온 주입하여 불순물 영역(3204)을 형성한다. 상기한 공정으로 반도체 기판(3200)을 제조함으로써, 마스크 패턴을 형성하는 공정을 생략할 수 있다.
이상의 실시 양태에서, 실리콘 기판에 불순물 영역을 형성하여, 전자 디바이스를 결합하는 배선의 역할을 갖게 함으로써, 화합물 반도체의 선택 에피택셜 영역을 최대한 유효하게 활용할 수 있다. 구체적으로는, 화합물 반도체의 소자 형성면의 표면에서의 배선을 종래보다 적게 할 수 있기 때문에 선택 에피택셜 영역에 여유가 생긴다. 그 결과, 소자 표면에서의 배선 설계가 용이해지는 동시에, 전극 배치의 자유도가 향상한다.
또한, 화합물 반도체의 선택 에피택셜 영역을 축소할 수 있기 때문에, 베이스 기판과 격자 정합 또는 의사 격자 정합을 하기가 쉬워진다. 그 결과, 실리콘 기판에 형성되는 화합물 반도체 결정성을 높일 수 있다. 화합물 반도체의 결정성이 높아지면, 해당 화합물 반도체에 형성되는 HBT가 균일한 내부 전계 분포를 갖기 때문에, HBT의 내압을 높일 수 있다. 또한, 화합물 반도체 소자의 단차를 감소할 수 있기 때문에, 평탄화가 용이해진다. 그 결과, 이상의 실시 양태는, 미세 가공이 필요한 실리콘 공정 등의 반도체 디바이스 제조 공정에 적합하다.
실시예
(실시예 1)
반도체 기판(2300)을 제조하고, 해당 반도체 기판(2300)을 이용한 전자 디바이스를 제작하였다. 반도체 기판(2300)은, 베이스 기판(2302), 저해체(2306), 시드체(2312) 및 화합물 반도체(2314)를 구비한다. 베이스 기판(2302)으로서, Si 기판의 전체에 불순물로서 안티몬(Sb)을 도핑한 n형의 저저항 Si 기판을 이용했다. 저저항 Si 기판의 저항률은 0.01Ω?cm였다.
저해체(2306)로서, 열 산화법에 의해 산화실리콘층을 형성하였다. 산화실리콘층의 두께의 평균치는 0.1μm였다. 포토리소그래피법에 의해, 산화실리콘층의 일부에 복수의 개구를 형성하였다. 개구의 크기는 20μm×20μm로 했다.
산화실리콘층에 개구를 형성한 후, 베이스 기판(2302)을 반응 용기의 내부에 배치하고, 시드체(2312)로서, CVD법에 의해 Ge 결정층을 형성하였다. Ge 결정층은, 산화실리콘층의 개구 내부에 선택적으로 형성하였다. Ge 결정층의 성장 조건으로서, 반응 용기 내의 압력을 2.6kPa, 온도를 600℃로 했다. 두께가 1μm가 되도록 Ge 결정층을 성장시켰다. 또한, 반응 용기 내에서 Ge 결정층을 어닐링하였다. 어닐링으로서, 온도를 850℃, 시간을 10분간으로 한 제1 어닐링을 실행한 후, 온도를 780℃, 시간을 10분간으로 한 제2 어닐링을 실행하였다. 어닐링은, Ge 결정층을 형성한 후, 베이스 기판(2302)을 반응 용기로부터 취출하지 않고 실시하였다.
Ge 결정층을 어닐링한 후, 화합물 반도체(2314)로서 GaAs층을 MOCVD법에 의해 형성하였다. GaAs층은, 트리메틸갈륨 및 아르신을 원료 가스로 이용하고, 성장 온도가 650℃, 반응 용기 내의 압력이 8.0kPa의 조건으로 성막하였다. GaAs층은, 개구의 내부에서 Ge 결정층의 개구에서부터 노출되는 면을 시드면으로서 성장하였다. 이상의 절차에 의해 반도체 기판(2300)을 제작할 수 있었다.
제작한 반도체 기판(2300) 상에, GaAs, InGaP, InGaAs를 포함하는 헤테로 바이폴라 트랜지스터(HBT) 구조를 MOCVD법에 의해 형성하였다. 계속해서, 포토리소그래피에 의한 가공을 행하여 HBT 디바이스 구조를 제작하였다. 그 후, 배선을 형성하여 전자 디바이스를 제작하였다.
도 34는, 제작한 전자 디바이스의 반도체 기판 표면측에서의 레이저 현미경 사진을 나타낸다. 동 도에서 좌측으로부터 순서대로, 콜렉터 단자(C1), 에미터 단자(E) 및 베이스 단자(B)를 배치하고 있다. 또한, 반도체 기판의 이면에 콜렉터 단자(C2)를 형성하였다. 또한, 콜렉터 단자(C2)는, 기판 이면에 형성했기 때문에 동 도에는 도시되지 않았다.
에미터 단자(E), 베이스 단자(B) 및 콜렉터 단자(C1)를 관측 단자로 하는 HBT 동작 시험과, 에미터 단자(E), 베이스 단자(B) 및 콜렉터 단자(C2)를 관측 단자로 하는 HBT 동작 시험을 행하였다. 그 결과, 모든 HBT에서 정상적인 동작을 확인하였다.
도 35는, 복수의 개구 각각에 HBT를 형성한 경우의 레이저 현미경 사진을 나타낸다. 도 34의 경우와 마찬가지로, 각 HBT에 콜렉터 단자(C1), 에미터 단자(E) 및 베이스 단자(B)를 형성하고 있지만, 각 HBT의 콜렉터 단자(C1), 에미터 단자(E) 및 베이스 단자(B) 각각은 병렬로 접속하고 있다. 또한, 반도체 기판의 이면에 콜렉터 단자(C2)를 형성하였다. 도 34의 경우와 마찬가지로, 에미터 단자(E), 베이스 단자(B) 및 콜렉터 단자(C1)를 관측 단자로 하는 HBT 동작 시험과, 에미터 단자(E), 베이스 단자(B) 및 콜렉터 단자(C2)를 관측 단자로 하는 HBT 동작 시험을 행한 결과, 모든 HBT에서 정상적인 동작을 확인하였다.
이상의 결과로부터, 반도체 기판의 이면에 있는 콜렉터 단자(C2)가 정상적으로 기능함을 확인할 수 있었다. 따라서 콜렉터 단자(C1)를 설치할 필요가 없어, 콜렉터 단자(C1)가 점유한 스페이스를, 예를 들면 배선의 취출 영역 등으로 유효하게 활용할 수 있다.
에치피트법에 의해 화합물 반도체(2314)인 GaAs층의 표면을 검사한 결과, GaAs층의 표면에 결함은 발견되지 않았다. 투과형 전자 현미경에 의해 단면을 관찰한 결과, 시드체(2312)인 Ge 결정층에서부터 화합물 반도체(2314)인 GaAs층으로 관통하는 전위는 발견되지 않았다.
(실시예 2)
실시예 1과 마찬가지로 하여, Si 기판 상에 저해체(2306)로서 산화실리콘층을 형성하고, 저해체(2306)의 일부에 베이스 기판(2302)을 노출하는 복수의 개구를 형성하였다. 상기 베이스 기판(2302)을 반응 용기의 내부에 배치하고, 시드체(2312)로서, CVD법에 의해 Ge 결정층을 형성하였다. Ge 결정층은, 산화실리콘층의 개구 내부에 선택적으로 형성하였다. Ge 결정층의 성장 조건은 실시예 1과 마찬가지로 하였다. 또한, 반응 용기 내에서 Ge 결정층을 어닐링하였다. 어닐링 조건은 실시예 1과 마찬가지로 하였다.
Ge 결정층을 어닐링한 후, 화합물 반도체(2314)로서 GaAs층을 MOCVD법에 의해 형성하였다. GaAs층은, 트리메틸갈륨 및 아르신을 원료 가스로 사용했다. GaAs 결정의 성장은, 처음에 550℃에서 저온에서의 성장을 행하고, 계속해서 640℃의 온도에서 성막하였다. 640℃의 온도에서의 성장시의 아르신 분압은 0.05kPa로 했다. 계속해서, 또한 상기 GaAs층을 핵으로 하여, 도 8에 도시한 베이스 메사(838), 도 11에 도시한 베이스 메사(1138), 도 19에 도시한 베이스 메사(2038) 및 도 24에 도시한 베이스 메사(2538)에 대응하는 측면 성장 화합물 반도체층인 GaAs층을 성막하였다. 측면 성장시의 성장 온도는 640℃이고, 아르신 분압은 0.43kPa로 했다.
도 36은, 얻어진 결정의 단면에서의 주사형 전자 현미경 사진을 나타낸다. Ge 결정 상에 GaAs 결정이 성장하고 있음을 확인할 수 있는 동시에, GaAs 결정이, 저해체(2306)에 대응하는 산화실리콘층 상에도 측면 성장하고 있음을 확인할 수 있다. 상기 측면 성장 화합물 반도체층을 이용하여, 에칭 등의 포토리소그래피법에 의해 베이스 등의 메사를 형성할 수 있다.
이상, 본 발명을 실시 형태를 사용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있다. 예를 들면, 상기한 실시 양태에서, 화합물 반도체 소자로서 HBT를 많이 예시했지만, 화합물 반도체 소자는 FET, HEMT, 다이오드, 사이리스터, 발광 소자 또는 수광 소자 등일 수 있다.
또한, 상기한 실시 형태에서는, 불순물 영역(104), 불순물 영역(204), 불순물 영역(604), 불순물 영역(704), 불순물 영역(804), 불순물 영역(1104), 불순물 영역(2004), 불순물 영역(2604), 불순물 영역(3204)["불순물 영역(104) 등"이라고 함]이, 실리콘을 갖는 베이스 기판(2302)에 불순물 영역으로서 형성되어 있는 경우를 설명하였다. 그러나, 불순물 영역(104) 등은 실리콘 아일랜드로서, 예를 들면 유리, 사파이어 등의 절연 기판, 또는 산화실리콘, 질화실리콘 등의 절연층 상에 형성될 수도 있다.
이러한 실리콘 아일랜드는, 예를 들면 SOI 기판의 SOI층을 에칭하여 SOI 기판의 산화실리콘층 상에 형성할 수 있다. 나노임프린트 기술을 사용하여 실리콘 아일랜드를 절연 기판 또는 절연층 상에 전사 형성해도 좋다. 실리콘 아일랜드에 실리콘 소자를 형성하는 경우, 예를 들면 도 25에서의 웰(2603)을 실리콘 아일랜드로서 형성할 수 있다. 예를 들면, 산화실리콘 상에 실리콘 아일랜드를 형성하는 경우, 산화실리콘을 저해체로서 기능시킬 수 있기 때문에, 실리콘 아일랜드 상에 시드체 및 화합물 반도체를 선택 성장시키는 것이 가능해진다.
100 : 반도체 기판 102 : 베이스 기판
104 : 불순물 영역 112 : 시드체
114 : 화합물 반도체 200 : 반도체 기판
202 : 베이스 기판 204 : 불순물 영역
206 : 저해체 208 : 개구
212 : 시드체 214 : 화합물 반도체
302 : 마스크 패턴 308 : 개구
600 : 전자 디바이스 602 : 베이스 기판
604 : 불순물 영역 606 : 저해체
608 : 개구 612 : 시드체
632 : 콜렉터용 반도체 634 : 베이스용 반도체
636 : 에미터용 반도체 644 : 베이스 전극
646 : 에미터 전극 700 : 전자 디바이스
702 : 베이스 기판 704 : 불순물 영역
706 : 저해체 708 : 개구
712 : 시드체 732 : 콜렉터용 반도체
734 : 베이스용 반도체 736 : 에미터용 반도체
742 : 콜렉터 전극 744 : 베이스 전극
746 : 에미터 전극 752 : 콜렉터 컨택트용 반도체
800 : 전자 디바이스 802 : 베이스 기판
804 : 불순물 영역 806 : 저해체
808 : 개구 812 : 시드체
832 : 콜렉터용 반도체 834 : 베이스용 반도체
836 : 에미터용 반도체 838 : 베이스 메사
842 : 콜렉터 전극 844 : 베이스 전극
846 : 에미터 전극 852 : 콜렉터 컨택트용 반도체
900 : 전자 디바이스 1000 : 전자 디바이스
1100 : 전자 디바이스 1102 : 베이스 기판
1104 : 불순물 영역 1106 : 저해체
1108 : 개구 1112 : 시드체
1132 : 콜렉터용 반도체 1134 : 베이스용 반도체
1136 : 에미터용 반도체 1138 : 베이스 메사
1142 : 콜렉터 전극 1144 : 베이스 전극
1146 : 에미터 전극 1156 : 에미터 컨택트용 반도체
1200 : 전자 디바이스 1300 : 전자 디바이스
2000 : 전자 디바이스 2002 : 베이스 기판
2004 : 불순물 영역 2006 : 저해체
2008 : 개구 2012 : 시드체
2014 : 센서용 반도체 2018 : 전극
2032 : 콜렉터용 반도체 2034 : 베이스용 반도체
2036 : 에미터용 반도체 2038 : 베이스 메사
2042 : 콜렉터 전극 2044 : 베이스 전극
2100 : 반도체 기판 2102 : 베이스 기판
2104 : 불순물 영역 2106 : 저해체
2112 : 시드체 2114 : 화합물 반도체
2200 : 반도체 기판
2205 : 제2 전도형 저농도 불순물 영역
2300 : 반도체 기판 2302 : 베이스 기판
2306 : 저해체 2312 : 시드체
2314 : 화합물 반도체 2400 : 전자 디바이스
2402 : 베이스 기판 2406 : 저해체
2408 : 개구 2412 : 시드체
2432 : 콜렉터용 반도체 2434 : 베이스용 반도체
2436 : 에미터용 반도체 2442 : 콜렉터 전극
2444 : 베이스 전극 2446 : 에미터 전극
2500 : 전자 디바이스 2502 : 베이스 기판
2506 : 저해체 2508 : 개구
2512 : 시드체 2532 : 콜렉터용 반도체
2534 : 베이스용 반도체 2536 : 에미터용 반도체
2538 : 베이스 메사 2542 : 콜렉터 전극
2544 : 베이스 전극 2546 : 에미터 전극
2600 : 전자 디바이스 2602 : 베이스 기판
2603 : 웰 2604 : 불순물 영역
2606 : 저해체 2608 : 개구
2612 : 시드체 2614 : 화합물 반도체
2618 : 전극 2622 : 소스
2624 : 게이트 절연층 2626 : 게이트 전극
2628 : 드레인 2706 : 마스크 패턴
2708 : 개구 2806 : 산화실리콘막
2826 : 폴리실리콘막 2906 : 마스크 패턴
3200 : 반도체 기판 3202 : 베이스 기판
3204 : 불순물 영역 3206 : 저해체
3208 : 개구 3212 : 시드체
3214 : 화합물 반도체

Claims (22)

  1. 실리콘에 불순물 원자가 도입된 불순물 영역을 갖는 베이스 기판과,
    상기 불순물 영역에 접하여 설치되어 있는 복수의 시드체와,
    각각 대응하는 시드체에 접하여 설치되고, 대응하는 상기 시드체와 각각 격자 정합 또는 의사 격자 정합하는 복수의 화합물 반도체
    를 구비하는, 반도체 기판.
  2. 제1항에 있어서, 상기 베이스 기판 상에 설치되고, 상기 불순물 영역 중 적어도 일부를 노출하는 복수의 개구가 설치된 저해체를 더 구비하며,
    상기 복수의 시드체 각각은 상기 복수의 개구 각각의 내부에 설치되고,
    상기 저해체는 상기 복수의 화합물 반도체의 결정 성장을 저해하는, 반도체 기판.
  3. 제1항에 있어서, 상기 베이스 기판은 실리콘 원자를 주성분으로 하는 실리콘 영역을 갖고,
    상기 불순물 영역이 상기 베이스 기판의 내부에서 상기 실리콘 영역에 접촉하고 있는, 반도체 기판.
  4. 제1항에 있어서, 상기 베이스 기판은 제1 전도형의 불순물 원자를 포함하는 제1 전도형 불순물 영역을 갖고,
    상기 불순물 영역은 상기 제1 전도형 불순물 영역에서의 상기 제1 전도형의 불순물 원자의 농도보다 높은 농도의, 상기 제1 전도형과 반대의 전도형인 제2 전도형의 불순물 원자를 포함하는 제2 전도형 고농도 불순물 영역을 갖는, 반도체 기판.
  5. 제4항에 있어서, 상기 제1 전도형 불순물 영역과 상기 제2 전도형 고농도 불순물 영역 사이에, 상기 제2 전도형 고농도 불순물 영역보다 낮은 농도의 상기 제2 전도형의 불순물 원자를 포함하는 제2 전도형 저농도 불순물 영역을 더 구비하는, 반도체 기판.
  6. 제1항에 있어서, 상기 불순물 영역이, 상기 베이스 기판이 상기 복수의 시드체에 접하는 표면에서부터 상기 표면과 반대측의 면까지 형성되어 있는, 반도체 기판.
  7. 제1항에 있어서, 상기 복수의 시드체 각각이 CxSiyGezSn1 -x-y-z(0≤x<1, 0≤y≤1, 0≤z≤1 및 0<x+y+z≤1)을 포함하는, 반도체 기판.
  8. 제1항에 있어서, 상기 베이스 기판이 Si 기판 또는 SOI 기판인, 반도체 기판.
  9. 제1항에 있어서, 상기 불순물 영역에서의 저항률이 0.0001Ω?cm 이상 1Ω?cm 이하인, 반도체 기판.
  10. 제2항에 있어서, 상기 복수의 화합물 반도체 중 적어도 하나의 화합물 반도체를 핵으로 하여 상기 저해체 상에 측면 성장한 측면 성장 화합물 반도체를 더 구비하는, 반도체 기판.
  11. 제1항에 기재된 반도체 기판에서의 상기 복수의 화합물 반도체 중 적어도 하나의 화합물 반도체 상에 설치된 화합물 반도체 소자를 구비하며,
    상기 화합물 반도체 소자는 복수의 단자를 갖고,
    상기 복수의 단자 중 적어도 하나의 단자는, 상기 화합물 반도체 소자가 설치되어 있는 상기 화합물 반도체에 접하는 적어도 하나의 상기 복수의 시드체를 통해 상기 불순물 영역에 전기적으로 결합되어 있는, 전자 디바이스.
  12. 제11항에 있어서, 상기 복수의 화합물 반도체 중의 제1 화합물 반도체에 설치된 제1 화합물 반도체 소자와,
    상기 복수의 화합물 반도체 중의 상기 제1 화합물 반도체와 상이한 제2 화합물 반도체에 설치된 제2 화합물 반도체 소자를 구비하며,
    상기 제1 화합물 반도체 소자의 상기 복수의 단자 중 적어도 하나의 단자와, 상기 제2 화합물 반도체 소자의 상기 복수의 단자 중 적어도 하나의 단자가 상기 불순물 영역을 통해 전기적으로 결합되어 있는, 전자 디바이스.
  13. 제11항에 있어서, 상기 복수의 화합물 반도체에 설치된 상기 화합물 반도체 소자 중 적어도 하나는 헤테로 접합 바이폴라 트랜지스터이고,
    상기 헤테로 접합 바이폴라 트랜지스터의 콜렉터가 상기 복수의 시드체 중 적어도 하나를 통해 상기 불순물 영역에 전기적으로 결합되어 있는, 전자 디바이스.
  14. 제11항에 있어서, 상기 복수의 화합물 반도체에 설치된 상기 화합물 반도체 소자 중 적어도 하나는 헤테로 접합 바이폴라 트랜지스터이고,
    상기 헤테로 접합 바이폴라 트랜지스터의 에미터가 상기 복수의 시드체 중 적어도 하나를 통해 상기 불순물 영역에 전기적으로 결합되어 있는, 전자 디바이스.
  15. 제12항에 있어서, 상기 제1 화합물 반도체 소자 또는 상기 제2 화합물 반도체 소자 중 적어도 하나는 에미터, 베이스 또는 콜렉터 중 어느 하나를 공통 단자로 하는 헤테로 접합 바이폴라 트랜지스터이고,
    상기 헤테로 접합 바이폴라 트랜지스터 이외의 상기 제1 화합물 반도체 소자 또는 상기 제2 화합물 반도체 소자 중 적어도 하나는 공통 단자 및 출력 단자를 갖는 센서 소자이고,
    상기 헤테로 접합 바이폴라 트랜지스터의 상기 공통 단자와 상기 센서 소자의 상기 공통 단자가 상기 불순물 영역을 통해 전기적으로 결합되어 있는, 전자 디바이스.
  16. 제15항에 있어서, 상기 헤테로 접합 바이폴라 트랜지스터는 상기 센서 소자의 상기 출력 단자로부터의 신호를 증폭하는, 전자 디바이스.
  17. 제11항에 있어서, 상기 베이스 기판에 설치된 제1 전도형의 불순물 원자를 포함하는 제1 전도형 불순물 영역에 설치되고, 복수의 단자를 갖고, 실리콘 원자를 주성분으로 하는 활성 영역을 갖는 실리콘 소자를 더 구비하며,
    상기 실리콘 소자의 상기 복수의 단자 중 적어도 하나의 단자와, 상기 복수의 화합물 반도체에 설치된 상기 화합물 반도체 소자의 상기 복수의 단자 중 적어도 하나의 단자가 상기 불순물 영역을 통해 전기적으로 결합되어 있는, 전자 디바이스.
  18. 실리콘에 불순물 원자가 도입된 불순물 영역을 갖는 베이스 기판을 준비하는 단계와,
    상기 불순물 영역에 접하여 복수의 시드체를 형성하는 단계와,
    상기 복수의 시드체를 가열하는 단계와,
    가열된 상기 복수의 시드체에, 상기 복수의 시드체와 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 형성하는 단계
    를 구비하는, 반도체 기판의 제조 방법.
  19. 제18항에 있어서, 상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판의 표면에 마스크 패턴을 형성하고, 상기 마스크 패턴으로 획정된 영역에 상기 불순물 원자를 고농도로 도핑하는, 반도체 기판의 제조 방법.
  20. 제18항에 있어서, 상기 베이스 기판을 준비하는 단계에서, 상기 베이스 기판의 표면에 결정의 성장을 저해하는 저해체를 형성하고, 상기 저해체에 상기 베이스 기판 중 적어도 일부를 노출하는 개구를 형성하고, 상기 베이스 기판에서의 상기 개구에 의해 노출된 영역에 상기 불순물 원자를 고농도로 도핑하는, 반도체 기판의 제조 방법.
  21. 제20항에 있어서, 상기 화합물 반도체를 핵으로 하여 상기 저해체 상에 측면 성장 화합물 반도체를 측면 성장시키는 단계를 더 구비하는, 반도체 기판의 제조 방법.
  22. 제18항에 기재된 반도체 기판의 제조 방법을 이용하여 상기 반도체 기판을 제조하는 단계와,
    상기 화합물 반도체에, 적어도 하나의 단자가 상기 복수의 시드체 중 적어도 하나를 통해 상기 불순물 영역에 전기적으로 결합되는 화합물 반도체 소자를 형성하는 단계
    를 구비하는, 전자 디바이스의 제조 방법.
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