CN102171793A - 半导体基板、电子器件、以及半导体基板的制造方法 - Google Patents

半导体基板、电子器件、以及半导体基板的制造方法 Download PDF

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Abstract

本发明提供一种半导体基板，其是依次包括底板基板、绝缘层、SixGe1-x结晶层(0≤x＜1)的半导体基板，SixGe1-x结晶层(0≤x＜1)的至少一部分区域被退火，所述半导体基板包括在至少一部分区域上与SixGe1-x结晶层(0≤x＜1)晶格匹配或准晶格匹配的化合物半导体。另外，本发明提供一种电子器件，其包括：衬底、设置于衬底上的绝缘层、设置于绝缘层上至少一部分区域被退火的SixGe1-x结晶层(0≤x＜1)、在至少一部分区域上与SixGe1-x结晶层(0≤x＜1)晶格匹配或准晶格匹配的化合物半导体、使用化合物半导体形成的半导体设备。

Description

半导体基板、电子器件、以及半导体基板的制造方法
技术领域
本发明涉及半导体基板(semiconductor wafer)、电子器件、和半导体基板的制造方法。
背景技术
作为使用了GaAs系等的化合物半导体晶体的电子器件，人们正在利用异质结来开发各种高功能电子器件。因为化合物半导体晶体的结晶性左右电子器件的性能，所以一直寻求质量优良的晶体薄膜。在制造采用GaAs系的化合物半导体晶体的电子器件时，从在异质结界面的晶格匹配等的要求考虑，在由GaAs制作或者由与GaAs晶格常数极接近的Ge等制作的底板基板的上面晶体生长薄膜。
在专利文献1中记载了包括在具有晶格不匹配的基板或位错缺陷密度大的基板的上面生长的外延区域的限定区域的半导体器件。非专利文献1中记载了由横向外延过度生长法形成的由Ge所覆盖的Si基板上的低位错密度GaAs外延生长层。在非专利文献2中记载了在Si基板上形成高品质的Ge外延生长层(以下，也可以称为Ge外延层)的技术。该技术中，在Si基板上限定区域、形成Ge外延层之后，通过对Ge外延层实施循环热退火，Ge外延层的平均位错密度变为2.3×106cm-2。
现有技术文献
专利文献
专利文献1：日本特开平4-233720号公报
非专利文献
非专利文献1：B.Y.Tsaur et.al.“Low-dislocation-density GaAs epilayersgrown on Ge-coated Si substrates by means of lateral epitaxial overgrowth”，Appl.Phys.Lett.41(4)347-349，15 August 1982。
非专利文献2：Hsin-Chiao Luan et.al.“High-quality Ge epilayers on Siwith low threading-dislocation densities”，APPLIED PHYSICS LETTERS，VOLUME75，NUMBER 19，8NOVEMBER 1999。
发明要解决的课题
优选GaAs系的电子器件被形成在诸如GaAs基板或Ge基板之类的可以与GaAs晶格匹配的基板上。然而，诸如GaAs基板或Ge基板之类的可以与GaAs晶格匹配的基板价格昂贵。此外，这些基板的散热特性不充分，为了使热设计有一定自由度，需要抑制器件的形成密度。因此，需求一种具有使用廉价的Si基板形成的GaAs系等的化合物半导体的晶体薄膜的优质的半导体基板。还需要能够实现GaAs系的电子器件的高速切换的半导体基板。
发明内容
解决课题的方法
为了解决上述技术问题，在本发明的第1方式中，提供一种半导体基板，其是依次包括底板基板、绝缘层、和SixGe1-x结晶层(0≤x＜1)的半导体基板，SixGe1-x结晶层(0≤x＜1)的至少一部分区域被实施退火，该半导体基板包括在至少一部分区域上与SixGe1-x结晶层(0≤x＜1)晶格匹配或准晶格匹配的化合物半导体。SixGe1-x结晶层(0≤x＜1)具有不会因退火中产生的热应力而引起缺陷的大小。SixGe1-x结晶层(0≤x＜1)可以在绝缘层上等间隔地设置。另外，在绝缘层与所述SixGe1-x结晶层(0≤x＜1)之间，还可以具有至少一部分被热氧化的Si结晶层。作为一个例子，底板基板是Si基板，绝缘层是SiO2层。
半导体基板还包括缺陷捕捉部，其捕捉在所述SixGe1-x结晶层(0≤x＜1)的内部产生的缺陷；从所述SixGe1-x结晶层(0≤x＜1)中包含的任意一点至所述缺陷捕捉部的最大距离比所述退火中所述缺陷能够移动的距离小。另外，半导体基板还包括抑制化合物半导体的晶体生长的抑制层；抑制层具有贯通至SixGe1-x结晶层(0≤x＜1)的开口。抑制层形成在SixGe1-x结晶层(0≤x＜1)上。包含于化合物半导体的开口内的部分可以具有小于的纵横比。
化合物半导体包括：晶种化合物半导体晶体，其在开口内部的SixGe1-x结晶层(0≤x＜1)上，晶体生长得比抑制层的表面更凸出；以及横向生长化合物半导体晶体，其以晶种化合物半导体晶体为核，沿抑制层横向生长。横向生长化合物半导体晶体包括：以晶种化合物半导体晶体为核沿抑制层横向生长的第1化合物半导体晶体，以第1化合物半导体晶体为核沿抑制层且在与第1化合物半导体晶体不同的方向上横向生长的第2化合物半导体晶体。多个开口可以等间隔地设置在SixGe1-x结晶层(0≤x＜1)上。
SixGe1-x结晶层(0≤x＜1)的与化合物半导体的界面可以由气体的P化合物进行表面处理。化合物半导体是III-V族化合物半导体或者II-VI族化合物半导体。化合物半导体是III-V族化合物半导体，作为III族元素可以包含Al、Ga、和In中至少一个，作为V族元素可以包含N、P、As、和Sb中至少一个。
化合物半导体包括缓冲层，该缓冲层包括包含P的III-V族化合物半导体，缓冲层可以与所述SixGe1-x结晶层(0≤x＜1)晶格匹配或者准晶格匹配。另外，SixGe1-x结晶层(0≤x＜1)的表面的位错密度可以在1×106/cm2以下。
半导体基板的底板基板是单晶Si，半导体基板还包括设置于底板基板的没有被所述SixGe1-x结晶层(0≤x＜1)覆盖的部分上的Si半导体器件。SixGe1-x结晶层(0≤x＜1)的形成有所述化合物半导体的面具有与从(100)面、(110)面、(111)面、在结晶学上与(100)面等价的面、在结晶学上与(110)面等价的面、以及在结晶学上与(111)面等价的面中选择的一个结晶面倾斜的倾斜角。所述倾斜角为2°以上6°以下。
另外，SixGe1-x结晶层(0≤x＜1)的底面积可以在1mm2以下。SixGe1-x结晶层(0≤x＜1)的底面积可以在1600μm2以下。另外，SixGe1-x结晶层(0≤x＜1)的底面积可以在900μm2以下。
另外，SixGe1-x结晶层(0≤x＜1)的底面的最大宽度可以在80μm以下。SixGe1-x结晶层(0≤x＜1)的底面的最大宽度也可以在40μm以下。
另外，底板基板包括主面，该主面具有相对于(100)面或在结晶学上与(100)面等价的面倾斜的倾斜角，SixGe1-x结晶层(0≤x＜1)的底面是长方形，长方形的一边实质上可以平行于底板基板的<010>方向、<0-10>方向、<001>方向、和<00-1>方向中的一个方向。在这种情况下，倾斜角也可以在2°以上6°以下。
底板基板包括主面，该主面具有相对于(111)面或在结晶学上与(111)面等价的面倾斜的倾斜角，SixGe1-x结晶层(0≤x＜1)的底面为六边形，六边形的一边实质上可以平行于底板基板的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向、及<-101>方向中的一个方向。在这种情况下，倾斜角也可以在2°以上6°以下。
另外，抑制层的外形的最大宽度可以在4250μm以下。抑制层的外形的最大宽度也可以在400μm以下。
半导体基板可以通过制备在表面上具有Si结晶层的SOI基板，在所述SOI基板上生成SiyGe1-y结晶层(0.7＜y＜1、且x＜y)，使Si薄膜在所述SiyGe1-y结晶层(0.7＜y＜1)上晶体生长，使所述SiyGe1-y结晶层的至少一部分、所述Si薄膜、以及所述SOI基板的Si结晶层热氧化而制造。y可以在0.05以下。SiyGe1-y结晶层(0.7＜y＜1)可以将(111)面或者在结晶学上与(111)面等价的面作为主面。
在本发明的第2方式中，提供一种电子器件，其包括：衬底；设置于衬底上的绝缘层；设置于绝缘层上、至少一部分区域被退火的SixGe1-x结晶层(0≤x＜1)；在至少一部分区域与SixGe1-x结晶层(0≤x＜1)晶格匹配或者准晶格匹配的化合物半导体；和用所述化合物半导体形成的半导体器件。电子器件还包括抑制化合物半导体的晶体生长的抑制层，抑制层具有贯通至SixGe1-x结晶层(0≤x＜1)的开口，化合物半导体可以包括：在开口内部的SixGe1-x结晶层(0≤x＜1)上晶体生长得比抑制层的表面更凸出的晶种化合物半导体晶体，和以晶种化合物半导体晶体为核、沿抑制层横向生长的横向生长化合物半导体晶体。
在本发明的第3方式中，提供一种半导体基板的制造方法，其包括：制备依次包括底板基板、绝缘层、和SixGe1-x结晶层(0≤x＜1)的GOI基板的步骤；对SixGe1-x结晶层(0≤x＜1)的至少一部分区域退火的步骤；和使在至少一部分区域上与所述SixGe1-x结晶层(0≤x＜1)晶格匹配或者准晶格匹配的化合物半导体晶体生长的步骤。使化合物半导体晶体生长的步骤可以包括：在SixGe1-x结晶层(0≤x＜1)上设置抑制化合物半导体的晶体生长的抑制层的步骤、在抑制层上形成贯通至SixGe1-x结晶层(0≤x＜1)的开口的步骤，和在开口内部使SixGe1-x结晶层(0≤x＜1)生长的步骤。
在上述制造方法中，退火步骤可以在SixGe1-x结晶层(0≤x＜1)中包含的缺陷能够向SixGe1-x结晶层(0≤x＜1)的外缘移动的温度和时间执行。另外，该制造方法可以包括使退火步骤多次反复执行的步骤。在退火步骤，使SixGe1-x结晶层(0≤x＜1)表面的位错密度在1×106/cm2以下。
另外，在上述制造方法中，在使SixGe1-x结晶层(0≤x＜1)生长的步骤，使多个SixGe1-x结晶层(0≤x＜1)等间隔地生长。例如，在使SixGe1-x结晶层(0≤x＜1)生长的步骤，使SixGe1-x结晶层(0≤x＜1)生长至不会因退火中产生的热应力而在SixGe1-x结晶层(0≤x＜1)中引起缺陷的大小。
另外，制备GOI基板的步骤包括：准备SOI基板的步骤；在SOI基板上形成SiyGe1-y结晶层(0.7＜y＜1、且x＜y)的步骤；使Si薄膜在SiyGe1-y结晶层(0.7＜y＜1)上晶体生长的步骤；和使SOI基板热氧化的步骤。热氧化步骤后的SiyGe1-y结晶层中的Ge的组成比比所述热氧化步骤前的SiyGe1-y结晶层(0.7＜y＜1)中的Ge的组成比更高。
附图说明
图1是示意性地示出半导体基板10的剖面的一个例子的图。
图2A是示意性地示出半导体基板20的剖面的一个例子的图。
图2B是示出了在开口27中设置有化合物半导体28的半导体基板20的剖面的图。
图3是示意性地示出了半导体基板30的剖面的一个例子的图。
图4是示意性地示出了半导体基板40的剖面的一个例子的图。
图5是示意性地示出了包含SOI基板的半导体基板50的剖面的一个例子的图。
图6是示意性地示出了包含通过氧化浓缩在图5中所示出的SOI基板而形成的GOI基板的半导体基板50的剖面的一个例子的图。
图7是示出了本实施方式的电子器件100的平面例的图。
图8是示出了图7中沿A-A线的剖面的图。
图9是示出了图7中沿B-B线的剖面的图。
图10是示出在电子器件100的制造过程中的剖面例的图。
图11是示出在电子器件100的制造过程中的剖面例的图。
图12是示出在电子器件100的制造过程中的剖面例的图。
图13是示出在电子器件100的制造过程中的剖面例的图。
图14是示出在电子器件100的制造过程中的剖面例的图。
图15是示出在电子器件100的其它制造过程中的剖面例的图。
图16是示出在电子器件100的其它制造过程中的剖面例的图。
图17是示出电子器件200的平面例的图。
图18是示出电子器件300的平面例的图。
图19是示出电子器件400的平面例的图。
图20是示出电子器件500的平面例的图。
图21是示出电子器件600的平面例的图。
图22是示出电子器件700的平面例的图。
图23是示出本实施方式的半导体基板801的平面例的图。
图24是放大示出区域803的图。
图25是与由抑制层804覆盖的被覆盖区域的开口806中形成的HBT一起示出半导体基板801的剖面例的图。
图26是示出本实施方式的半导体基板1101的平面例的图。
图27是与在岛状的Ge结晶层1120上形成的HBT一起示出半导体基板1101的剖面例的图。
图28是示出半导体基板1101的制造过程的剖面例的图。
图29是示出半导体基板1101的制造过程的剖面例的图。
图30是示出半导体基板1101的制造过程的剖面例的图。
图31是示出半导体基板1101的制造过程的剖面例的图。
图32是示出半导体基板1101的制造过程的剖面例的图。
图33是示出作成的半导体基板的剖面的示意图。
图34是示出没有退火的Ge结晶层2106的剖面形状的图。
图35是示出以700℃退火后的Ge结晶层2106剖面形状的图。
图36是示出以800℃退火后的Ge结晶层2106剖面形状的图。
图37是示出以850℃退火后的Ge结晶层2106剖面形状的图。
图38是示出以900℃退火后的Ge结晶层2106剖面形状的图。
图39是示出在实施例6中的化合物半导体2108薄膜厚度的平均值的图。
图40是示出在实施例6中的化合物半导体2108薄膜厚度的变动系数的图。
图41是示出在实施例7中的化合物半导体2108薄膜厚度的平均值的图。
图42是示出实施例7的化合物半导体2108电子显微镜照片。
图43是示出实施例7的化合物半导体2108电子显微镜照片。
图44是示出实施例7的化合物半导体2108电子显微镜照片。
图45是示出实施例7的化合物半导体2108电子显微镜照片。
图46是示出实施例7的化合物半导体2108电子显微镜照片。
图47是示出实施例8的化合物半导体2108电子显微镜照片。
图48是示出实施例8的化合物半导体2108电子显微镜照片。
图49是示出实施例8的化合物半导体2108电子显微镜照片。
图50是示出实施例8的化合物半导体2108电子显微镜照片。
图51是示出实施例8的化合物半导体2108电子显微镜照片。
图52是示出实施例9的化合物半导体2108电子显微镜照片。
图53是示出实施例9的化合物半导体2108电子显微镜照片。
图54是示出实施例9的化合物半导体2108电子显微镜照片。
图55是示出实施例10的半导体基板的电子显微镜照片。
图56是示出实施例11的HBT元件的激光显微镜像。
图57是示出实施例12的电子元件的激光显微镜像。
图58是示出HBT元件的电特性和开口区域的面积的关系的图。
图59是示出在晶体的剖面的扫描型电子显微镜照片。
图60是示出了为了使图59的照片容易看而示出的示意图。
图61是示出在晶体的剖面的扫描型电子显微镜照片。
图62是示出了为了使图61的照片容易看而示出的示意图。
图63是示出关于样品A的Si元素的分布(profile)的图。
图64是示出关于样品A的Ge元素的分布的图。
图65是示出关于样品B的Si元素的分布的图。
图66是示出关于样品B的Ge元素的分布的图。
图67是示出为了使图63至图66容易看而示出的示意图。
图68是示出关于样品A的测量区域的SEM照片。
图69是示出关于图68中示出的测量区域的Si及Ge的元素强度积分值的图。
图70是示出关于样品B的测量区域的SEM照片。
图71是示出关于图70中示出的测量区域的Si及Ge的元素强度积分值的图。
图72是示出根据实施例2制作的半导体器件用基板3000平面图形的图。
图73是示出器件用薄膜3004的生长速度和抑制层3002的宽度的关系的图表。
图74是示出器件用薄膜3004的生长速度和面积比的关系的图表。
图75是示出器件用薄膜3004的生长速度和抑制层3002的宽度的关系的图表。
图76是示出器件用薄膜3004的生长速度和面积比的关系的图表。
图77是示出器件用薄膜3004的生长速度和抑制层3002的宽度的关系的图表。
图78是示出器件用薄膜3004的生长速度和面积比的关系的图表。
图79是观察底板基板的倾斜角为2°时的半导体器件用基板3000的表面而得到的电子显微镜照片。
图80是观察底板基板的倾斜角为2°时的半导体器件用基板3000的表面而得到的电子显微镜照片。
图81是观察底板基板的倾斜角为6°时的半导体器件用基板3000的表面而得到的电子显微镜照片。
图82是观察底板基板的倾斜角为6°时的半导体器件用基板3000的表面而得到的电子显微镜照片。
图83是示出异质结型双极晶体管(HBT)3100的平面图。
图84是示出在图20中由虚线包围的部分的显微镜照片。
图85是放大示出图21中用虚线包围的3个HBT元件3150的部分的平面图。
图86是观察HBT元件3150的区域的激光显微镜照片。
图87是按HBT3100制造工序的顺序示出的平面图。
图88是按HBT3100制造工序的顺序示出的平面图。
图89是按HBT3100制造工序的顺序示出的平面图。
图90是按HBT3100制造工序的顺序示出的平面图。
图91是按HBT3100制造工序的顺序示出的平面图。
图92是示出测量了所制造的HBT3100各种特性而得到的数据的图表。
图93是示出测量了所制造的HBT3100各种特性而得到的数据的图表。
图94是示出测量了所制造的HBT3100各种特性而得到的数据的图表。
图95是示出测量了所制造的HBT3100各种特性而得到的数据的图表。
图96是示出测量了所制造的HBT3100各种特性而得到的数据的图表。
图97是通过二次离子质谱法测量深度分布而得到的数据的图。
图98是示出与HBT3100同时形成的HBT的剖面的TEM照片。
图99是示出在没有抑制层的裸基板(日文原文：ベタ基板)上形成器件用薄膜的HBT的图。
具体实施方式
以下，说明本发明的几个实施方式，不过，以下的实施方式并不限定权利要求书所涉及的发明，另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。
图1示意性地示出根据一实施方式的半导体基板10的剖面的一个例子。如图1所示，半导体基板10包括底板基板12、绝缘层13、SixGe1-x结晶层16、以及化合物半导体18。
半导体基板10至少在其一部分中，在与底板基板12的主面11大致垂直的方向上按顺序配置有底板基板12、绝缘层13、和SixGe1-x结晶层16。由此，绝缘层13将底板基板12和SixGe1-x结晶层16绝缘，可以抑制不需要的漏电流流向底板基板12。这里，在本说明书中，所谓的“大致垂直的方向”，不仅仅是严格的垂直的方向，也包含考虑到基板及各部件的制造误差而稍稍倾斜于垂直的方向。
具有底板基板12、绝缘层13、和SixGe1-x结晶层16的GOI基板可以是市售的GOI基板。例如，SixGe1-x结晶层16通过将市售的GOI基板的Ge层蚀刻等而图案化，从而形成。化合物半导体18可以通过利用采用MOCVD法(有机金属气相生长法)或将有机金属用作原料的MBE法的外延生长法形成。
对SixGe1-x结晶层16进行退火。SixGe1-x结晶层16在小于900℃、优选850℃以下被退火。由此，可以维持SixGe1-x结晶层16的表面的平坦性。另外，SixGe1-x结晶层16也可以在680℃以上、优选700℃以上被退火。由此，可以降低SixGe1-x结晶层16的晶体缺陷的密度。
退火也可以进行多次。例如，在800～900℃下执行2～10分钟在没达到Ge的熔点的温度下的高温退火，之后，在680～780℃下执行2～10分钟低温退火。通过这些退火处理，降低了SixGe1-x结晶层16内部的缺陷密度。
另外，SixGe1-x结晶层16也可以在大气气氛下、氮气气氛下、氩气气氛下或者氢气气氛下被退火。特别地，通过在包含氢的气氛中对SixGe1-x结晶层16进行退火，可以使SixGe1-x结晶层16的表面状态维持平滑的状态，且可以降低SixGe1-x结晶层16的晶体缺陷的密度。
化合物半导体18与经过退火的SixGe1-x结晶层16晶格匹配或者准晶格匹配。通过使用经过退火的SixGe1-x结晶层16，可以得到结晶性优良的化合物半导体18。化合物半导体18，例如，是III-V族化合物半导体或II-VI族化合物半导体。化合物半导体18是III-V族化合物半导体时，化合物半导体18可以包含作为III族元素的Al、Ga、和In中的至少一个，包含作为V族元素的N、P、As、和Sb中的至少一个。
这里，所谓“准晶格匹配”，不是完全的晶格匹配，而是指由于相互邻接的两个半导体层的晶格常数的差很小，通过在各半导体层晶格的弹性形变范围内的变形而吸收晶格常数差，在因晶格不匹配而产生的缺陷不显著的范围内，可以将相互邻接的两个半导体层层叠的状态。例如，Ge层和GaAs层的层叠状态被称为准晶格匹配。
另外，作为一个例子，绝缘层13的面积可以比底板基板12的面积小。SixGe1-x结晶体16的面积可以比绝缘层13的面积小。化合物半导体18的面积可以比SixGe1-x结晶层16的面积小。在本实施方式中，虽然说明的是SixGe1-x结晶层16和化合物半导体18并排配置于与底板基板12的主面11大致垂直的方向上的情况，但是SixGe1-x结晶层16和化合物半导体18也可以并排地配置于与基板12的主面11大致平行的方向。
在本实施方式中，虽然说明的是底板基板12和绝缘层13接触的情形，但是底板基板12和绝缘层13的位置关系并不限定于两者接触的关系。例如，在底板基板12和绝缘层13之间也可以形成有其他的层。化合物半导体18也可以由多个结晶层形成。
图2A示意性地示出半导体基板20的剖面的一个例子。如图2A中所示，半导体基板20在其至少一部分中，在与底板基板12的主面11大致垂直的方向上依次具有底板基板12、绝缘层13、SixGe1-x结晶层26、和抑制层25。由此，绝缘层13将底板基板12和SixGe1-x结晶层26绝缘，可以抑制不需要的漏电流流向底板基板12。
对SixGe1-x结晶层26的至少一部分区域进行退火。由此，可以降低SixGe1-x结晶层26内部的缺陷密度。抑制层25形成在SixGe1-x结晶层26上。在抑制层25中，在与底板基板12的主面11大致垂直的方向上、形成有从抑制层25的表面至SixGe1-x结晶层26的贯通抑制层25的开口27。由此，开口27露出SixGe1-x结晶层26。例如，所述的SixGe1-x结晶层26的至少一部分区域是指在开口27露出的区域。
图2B示出了在开口27中设置有化合物半导体28的半导体基板20的剖面。抑制层25抑制化合物半导体28的晶体生长。即，化合物半导体28的晶体不是在抑制层25的表面生长，而是选择性地生长在开口27的内部。露出开口27的SixGe1-x结晶层26的表面，通过退火而具有优良的结晶性。通过使用经过退火的SixGe1-x结晶层26，将SixGe1-x结晶层26的表面作为晶种面，化合物半导体28的晶体选择性地生长。另外，抑制层25的面积可以比SixGe1-x结晶层26的面积小。
图3示意性地示出了半导体基板30的剖面的一个例子。如图3所示，半导体基板30包括底板基板12、绝缘层13、SixGe1-x结晶层36、以及化合物半导体38。SixGe1-x结晶层36和化合物半导体38与图1中的SixGe1-x结晶层16和化合物半导体18相同。因此，在以下的说明中，对相同的部件可以省略重复的说明。
半导体基板30在与底板基板12的主面11大致平行的方向上并排地配置有SixGe1-x结晶层36和化合物半导体38这一点上，与半导体基板10不同。SixGe1-x结晶层36和化合物半导体38沿绝缘层13的表面19被依次地配置。
图4示出了半导体基板40的剖面的一个例子。如图4所示，半导体基板40包括底板基板12、绝缘层13、SixGe1-x结晶层46、抑制层45、以及化合物半导体48。半导体基板40，在还包括覆盖SixGe1-x结晶层46的上表面的抑制层45这一点上，与半导体基板30不同。SixGe1-x结晶层46和化合物半导体48与图3中的SixGe1-x结晶层36和化合物半导体38相同。另外，抑制层45和抑制层25相同。抑制层45抑制化合物半导体48的晶体生长。
由此，化合物半导体48以与SixGe1-x结晶层46的底板基板12的主面11大致垂直的侧面41为核、选择地生长。另外，绝缘层13可以包含抑制晶体生长的材料。作为一个例子，绝缘层13是SiO2。
半导体基板40可以以下方式制作。首先，制备包括底板基板12、绝缘层13以及SixGe1-x结晶层46的GOI基板。然后，通过诸如蚀刻GOI基板的SixGe1-x结晶层46等而形成图案，形成矩形的SixGe1-x结晶层46。然后，形成抑制层45以覆盖矩形的SixGe1-x结晶层46的面中与底板基板12的主面11大致平行的面。
抑制层45也可以具有与矩形的SixGe1-x结晶层46同样的形状。例如，通过用CVD法生成SiO2，形成抑制层45。然后，通过蚀刻矩形的SixGe1-x结晶层46，形成SixGe1-x结晶层46。由于被蚀刻的SixGe1-x结晶层46比抑制层45小，所以在抑制层45和绝缘层13之间形成空间。
接下来，在与SixGe1-x结晶层46的大致垂直于底板基板12的主面11的面41形成晶格匹配或准晶格匹配的化合物半导体48。例如，化合物半导体48通过MOCVD法形成。在形成化合物半导体48之前可以对SixGe1-x结晶层46进行退火。通过对SixGe1-x结晶层46进行退火，SixGe1-x结晶层46的结晶性提高。
图5示意性地示出了包含SOI基板的半导体基板50的剖面的一个例子。图6示意性地示出了包含通过氧化浓缩在图5中所示出的SOI基板而形成的GOI基板的半导体基板60的剖面的一个例子。半导体基板50按顺序包括SOI基板101、SixGe1-x结晶层56、以及Si结晶层57。SOI基板101按顺序具有底层基板12、绝缘层13、及Si结晶层14。
半导体基板50的SixGe1-x结晶层56的至少一部分和Si结晶层57被热氧化。抑制层65通过Si结晶层57热氧化而形成。抑制层65例如是SiO2层。另外，继续Si结晶层57的热氧化，SixGe1-x结晶层56被热氧化时，选择性地对Si成分热氧化。结果，在热氧化进行的同时，SixGe1-x结晶层56内的Ge浓度上升。例如，在热氧化前x＝0.85的SixGe1-x结晶层56，在热氧化后为x＝0.05以下。SixGe1-x结晶层56优选将(111)面或者与(111)面在结晶学上等价的面作为主面。
另外，通过对SOI基板101的Si结晶层14也进行热氧化，如图6中所示，Si结晶层14变为绝缘层64。绝缘层64例如是SiO2。通过以上的方式，形成按顺序包括底层基板12、绝缘层13、绝缘层64、SixGe1-x结晶层56及抑制层65的GOI基板。抑制层65通过蚀刻等而图案化，可以形成矩形。
在矩形的抑制层65以外的地方，SixGe1-x结晶层56露出。通过将矩形的SixGe1-x结晶层56作为掩膜，对SixGe1-x结晶层56进行蚀刻，SixGe1-x结晶层56的面积比抑制层65的面积小。结果，抑制层65与绝缘层64之间可以存在空间。
接下来，形成与SixGe1-x结晶层56的大致垂直于底板基板12的主面11的面41晶格匹配或准晶格匹配的化合物半导体68。在形成化合物半导体68之前可以对SixGe1-x结晶层56进行退火。通过对SixGe1-x结晶层56进行退火，SixGe1-x结晶层56的结晶性提高。
另外，通过对图6所示的抑制层65实施蚀刻，可以在抑制层65中形成露出SixGe1-x结晶层56的开口。通过在该开口内晶体生长化合物半导体，可以形成与图2B中所示的半导体基板20相同的半导体基板。
图7示出了本实施方式的电子器件100的平面例。图8示出了图7中沿A-A线的剖面。图9示出了图7中沿B-B线的剖面。电子器件100包括GOI基板102、抑制层104、晶种化合物半导体晶体108、第1化合物半导体晶体110、第2化合物半导体晶体112、栅极绝缘膜114、栅极电极116和源极漏极电极118。抑制层104与抑制层25相同。晶种化合物半导体晶体108、第1化合物半导体晶体110、和第2化合物半导体晶体112中的任何一个与化合物半导体晶体18相同。因此，对于相同的部件将省略重复的说明。
在本例中，以从开口105露出的Ge结晶层166为核，使晶种化合物半导体晶体108生长直至从开口105突出。另外，Ge结晶层166是SixGe1-x结晶层26在x＝0时的情况。然后，以晶种化合物半导体晶体108为核，使第1化合物半导体晶体110在抑制层104的表面的第1方向上生长。然后，以第1化合物半导体晶体110为核，使第2化合物半导体晶体112在抑制层104的表面的第2方向上生长。第1方向与第2方向例如是相互正交的方向。
电子器件100可以包括多个MISFET(金属绝缘层半导体场效应晶体管，metal-Insulator-semiconductor field-effect transistor)或HEMT(高电子迁移率晶体管，high-electron-mobility tranSistor)。
GOI基板102例如是市售的GOI(germanium-on-insulator)基板。在GOI基板102的上面形成有源元件的MISFET或HEMT等。在本实施方式中，通过使用GOI基板102，可以防止所述有源元件的误动作。由此可以得到即使在高温下也能稳定动作的电子器件100。另外，由于降低了电子器件100的寄生电容，所以电子器件100的动作速度提高。另外，由于绝缘层164具有高的绝缘阻抗，所以可以抑制从电子器件100向Si基板162的不需要的漏电流。
GOI基板102可以是不含杂质的高阻抗晶片，也可以是含p型或n型的杂质的低阻抗晶片。Ge结晶层166，可以用不含杂质的Ge形成，也可以用含p型或n型的杂质的Ge形成。
GOI基板102至少在一部分中，按顺序包括Si基板162、绝缘层164、和Ge结晶层166。GOI基板102在Si基板162的主面172一侧具有绝缘层164和Ge结晶层166。Si基板162也可以是单晶Si基板。Si基板162是底板基板的一个例子。Si基板162具有作为电子器件100的衬底的功能。
绝缘层164使Si基板162和Ge结晶层166电绝缘。作为一个例子，绝缘层164与Si基板162的主面172接触而形成。Si基板162和绝缘层164，与底板基板12和绝缘层13相同。Ge结晶层166与SixGe1-x结晶层16或SixGe1-x结晶层26相同。因此，关于相同部件有时省略重复的说明。
Ge结晶层166与绝缘层164接触而形成。Ge结晶层166可以包含Ge的单晶体。Ge结晶层166也可以是多晶体。Ge结晶层166也可以是Si的含有率低的SixGe1-x晶体。
抑制层104抑制外延生长。抑制层104可以在GOI基板102的主面172一侧，与Ge结晶层166接触而形成。另外，抑制层104可以在与Si基板162的主面172大致垂直的方向上形成有贯通抑制层104的开口105。开口105露出Ge结晶层166。由此，在抑制层104中，由于形成有到达Ge结晶层166的开口105，所以在Ge结晶层166露出的开口105中，选择生长外延膜。另一方面，因为在抑制层104的表面的晶体生长被抑制，所以在抑制层104的表面上不生长外延膜。抑制层104例如包含氧化硅或氮化硅。
在此，在本说明书中，所谓的“开口的纵横比”是指“开口的深度”除以“开口的宽度”得到的值。例如：按照电子信息通信学会编的《电子信息通信手册(電子情報通信ハンドブツク)第一分册》第751页(1988年，欧姆公司出版)，记载有纵横比为(蚀刻深度/图案宽度)。在本说明书中，也以同样意义使用纵横比这一术语。另外，“开口的深度”是指在基板上层叠薄膜时的层叠方向上的开口的深度。“开口的宽度”是指垂直于层叠方向的方向上的开口的宽度。当开口部的宽度不恒定的时候，“开口的宽度”是指开口的最小宽度。例如：当从层叠方向来看开口的形状为长方形时，“开口的宽度”是指长方形的短边的长度。
将在开口105中形成的Ge结晶层166没有加热到600～900℃左右的情况下，比如，优选开口105具有
Figure BPA00001345267400151
以上的纵横比。更具体地，在开口105底面的Ge结晶层166的面取向是(100)的情况下，开口105可以具有1以上的纵横比。在开口105底面的Ge结晶层166的面取向是(111)的情况下，开口105可以具有(＝约1.414)以上的纵横比。在开口105底面的Ge结晶层166的面取向是(110)的情况下，开口105可以具有
Figure BPA00001345267400153
(＝约0.577)以上的纵横比。
如果在纵横比
Figure BPA00001345267400154
以上的开口105内部形成Ge结晶层166的话，则会使Ge结晶层166中包含的缺陷在开口105的壁面结束。其结果，降低了没有被开口105壁面覆盖而露出的Ge结晶层166的表面的缺陷。即，如果开口105具有
Figure BPA00001345267400155
以上的纵横比，即使在不对形成于开口105中的Ge结晶层166实施退火的状态，也能使在开口105中露出的Ge结晶层166表面的缺陷密度缩小到规定的容许范围。通过将在开口105中露出的Ge结晶层166的表面用作晶种化合物半导体晶体108的晶核，可以提高晶种化合物半导体晶体108的结晶性。
另外，在可以对在开口105中形成的Ge结晶层166加热到600～900℃左右、实施退火的情况下，开口105的纵横比也可以小于
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因为，即使是在开口105的纵横比小于的情况下，也能够通过实施退火来降低Ge结晶层166缺陷。更具体地，在开口105的底面的Ge结晶层166的面取向是(100)的情况下，开口105可以具有小于1的纵横比。在开口105底面的Ge结晶层166的面取向是(111)的情况下，开口105可以具有小于(＝约1.414)的纵横比。在开口105的底面的Ge结晶层166的面取向是(110)的情况下，开口105可以具有小于(＝约0.577)的纵横比。可以在使化合物半导体晶体在Ge结晶层166上晶体生长前对Ge结晶层166进行退火。
另外，开口105的面积可以在1mm2以下，优选可以小于0.25mm2。在这种情况下，晶种化合物半导体晶体108的底面积也变为1mm2以下或0.25mm2。通过把晶种化合物半导体晶体108的尺寸设定为规定值以下，按照规定条件的退火，可以使晶种化合物半导体晶体108的任意点的缺陷移动到晶种化合物半导体晶体108的端部。因此，可以很容易地降低晶种化合物半导体晶体108的缺陷密度。
另外，开口105的底面积可以是0.01mm2以下，优选是1600μm2以下，更优选是900μm2以下。在这些情况下，在开口105内部形成的晶种化合物半导体晶体108的底面积也为0.01mm2以下、1600μm2以下、或900μm2以下。
在晶种化合物半导体晶体108及化合物半导体层等的功能层与GOI基板102的热膨胀系数的差很大的情况下，容易由于热退火而在功能层产生局部性翘曲。另一方面，当上述面积为0.01mm2以下时，与上述面积比0.01mm2大的情况相比较，可以缩短在开口105的底面露出的Ge结晶层166的退火所需要的时间。因此，通过把开口105的底面积设置为0.01mm2以下，能够抑制由于该翘曲而使功能层产生晶体缺陷。
在开口105的底面积大于1600μm2的情况下，不能充分抑制晶体缺陷，所以器件制造中获得具有必需的规定特性的半导体基板是困难的。另一方面，当开口105的底面积在1600μm2以下的情况下，有时晶体缺陷的数目被降低到规定值以下。其结果，能用开口内部形成的功能层制造高性能的器件。还有，在上述面积为900μm2以下时，晶体缺陷的数目为规定值以下的概率增加，所以能够高成品率地制造上述器件。
另一方面，优选开口105的底面积为25μm2以上。如果上述面积变得小于25μm2的话，则在使晶体在开口105内部外延生长时，该晶体的生长速度变得不稳定，容易导致晶体形状不规则。还有，如果上述面积比25μm2小的话，则对所形成的化合物半导体加工而形成器件很难，有可能降低成品率。
另外，开口105的底面积相对于被覆盖区域的面积的比例，优选为0.01％以上。被覆盖区域可以是被抑制层104覆盖的Ge结晶层166的区域。如果上述比例变得比0.01％小的话，则在开口105内部的晶体生长速度变得不稳定。另外，当在1个被覆盖区域上形成多个开口105时，所谓开口105的底面积意思是该被覆盖区域中包含的多个开口105底面积的总和。
开口105的底面形状的最大宽度可以在100μm以下，优选可以在80μm以下。开口105的底面形状的最大宽度是指连接开口105底面形状中包含的任意2点的各直线的长度中的最大长度。开口105为正方形或为长方形时，该底面形状的一边的长度可以在100μm以下，优选可以在80μm以下。在上述底面形状的最大宽度为100μm以下时，上述底面形状的最大宽度与比100μm大的情况比较，能够在相对短的时间内对从开口105内部露出的Ge结晶层166进行退火。
另外，Ge结晶层166中被退火的区域，即使在由于Ge结晶层166和绝缘层164在退火的温度条件的热膨胀系数不同而增加了应力的情况下，也可以形成在Ge结晶层166中不产生缺陷的尺寸。所谓该被退火的区域，可以指在开口105露出的区域。例如，与主面172大体上平行的方向的Ge结晶层166在该区域的最大宽度可以是40μm以下，优选可以是20μm以下。Ge结晶层166在该区域的最大宽度，由于根据开口105的底面形状的最大宽度来确定，所以开口105的底面形状，优选具有规定值以下的最大宽度。比如开口105的底面形状的最大宽度可以在40μm以下，更优选在30μm以下。
在1个抑制层104上可以形成1个开口105。由此，在开口105内部，能以稳定的生长速度使晶体外延生长。另外，也可以在1个抑制层104上形成多个开口105。在这种情况下，各个开口105优选被等间隔配置。由此，在开口105内部能以稳定的生长速度使晶体外延生长。
当开口105的底面形状为多边形时，优选该多边形的至少1边的方向，可以与GOI基板102主面的结晶学的面取向中的1个实质上平行。开口105的底面形状和GOI基板102的主面的结晶学的面取向的关系，优选是在开口105内部生长的晶体的侧面成为稳定的面的关系。这里，所谓“实质上平行”包含上述多边形的一边的方向和基板的结晶学的面取向的1个平行但稍稍倾斜的情况。上述倾斜度的大小，可以是5°以下。这样，能抑制晶体生长不规则，使上述晶体稳定形成。
GOI基板102的主面，可以是(100)面、(110)面或(111)面，或结晶学上与这些面等价的面。另外，GOI基板102的主面，优选可以从上述的结晶学的面取向稍稍倾斜。即，GOI基板102优选具有倾斜角。上述倾斜度的大小可以是10°以下。另外，上述倾斜度的大小可以是6°以下0.05°以上，可以是6°以下0.3°以上，也可以是6°以下2°以上。如果在开口内部使方形晶体生长，则基板的主面也可以是(100)面或(110)面、或者是结晶学上与这些面等价的面。由此，在上述晶体中很容易出现4重对称的侧面。
作为一个例子，说明抑制层104形成在GOI基板102的表面的(100)面上、开口105具有正方形或长方形的底面形状、晶种化合物半导体晶体108为GaAs晶体的情况。在该情况下，开口105的底面形状的至少1边的方向可以与GOI基板102的<010>方向、<0-10>方向、<001>方向及<00-1>方向中的任1个方向实质上平行。由此，GaAs晶体的侧面成为稳定的面。
作为另外的例子，说明关于抑制层104形成在GOI基板102的表面的(111)面上、开口105具有六边形的底面形状、晶种化合物半导体晶体108为GaAs晶体的情况。该情况下，开口105的底面形状的至少1边可以与GOI基板102的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向中的任1方向实质上平行。由此，GaAs晶体侧面成为稳定的面。另外，开口105的底面形状也可以是正六边形。
在GOI基板102上可以形成多个抑制层104。由此，在GOI基板102上形成有多个被覆盖区域。比如，在GOI基板102上，图7示出的抑制层104可以形成在图23中所示的各自区域803上。
开口105的内部的晶种化合物半导体晶体108，采用化学气相生长法(CVD法)或气相外延生长法(VPE法)形成。这些生长法中，在基板上提供含有所要形成的薄膜晶体的构成元素的原料气体，通过原料气体的气相化学反应或原料气体在基板表面的化学反应形成薄膜。被提供到反应装置内的原料气体，通过气相反应生成反应中间体(以下，有时称前体)。被生成的反应中间体，在气相中扩散，吸附于基板表面上。吸附在基板表面上的反应中间体，在基板表面进行表面扩散后作为固体膜析出。
因此，在GOI基板102上，可以在邻接的2个抑制层104之间设置牺牲生长部。该牺牲生长部，以比该2个抑制层104的任何一个的上表面还快的吸附速度吸附Ge结晶层166或晶种化合物半导体晶体108的原料，形成薄膜。由该牺牲生长部制膜而成的薄膜可以不必是具有与Ge结晶层166或晶种化合物半导体晶体108相同的晶体品质的晶体薄膜，可以是多晶体或非晶体。另外，由牺牲生长部制膜而得到的薄膜可以不被用于器件制造。
牺牲生长部，可以分别包围着各抑制层104。由此，在开口105内部，能使晶体以稳定的生长速度外延生长。
另外，各个抑制层104可以具有多个开口105。电子器件100可以在邻接的2个开口105之间包含牺牲生长部。各个牺牲生长部可以等间隔配置。
GOI基板102的表面附近的区域，可以具有作为牺牲生长部的功能。另外，牺牲生长部可以是形成在抑制层104上的、到达GOI基板102的沟。上述沟的宽度，可以是20μm以上500μm以下。另外，在牺牲生长部上也可以发生晶体生长。
如上所述，牺牲生长部被配置在邻接的2个抑制层104之间。或者牺牲生长部以包围着各个抑制层104的方式被设置。由此，牺牲生长部捕捉、吸附或固着在被覆盖区域表面扩散的上述前体。因此，在开口105的内部能以稳定的生长速度使晶体生长。上述前体是晶种化合物半导体晶体108的原料的一个例子。
在GOI基板102的表面上配置规定大小的被覆盖区域、被覆盖区域被GOI基板102表面包围。例如，通过MOCVD法，使晶体在开口105的内部生长时，到达GOI基板102的表面的前体的一部分在GOI基板102的表面晶体生长。这样，通过上述前体的一部分在GOI基板102的表面被消耗，使在开口105内部形成的晶体的生长速度稳定化。
作为牺牲生长部的另外的例子，可以举出用Si、GaAs等形成的半导体区域。比如，通过在抑制层104的表面，用离子电镀法、溅射法等的方法，沉积非晶半导体或多晶半导体，可以形成牺牲生长部。牺牲生长部，也可以被配置在邻接的2个抑制层104之间，也可以包含于抑制层104中。另外，在邻接的2个被覆盖区域之间，可以配置抑制前体的扩散的区域。另外，被覆盖区域可以由抑制前体的扩散的区域包围。
如果邻接的2个抑制层104稍稍地分离开的话，则在开口105内部的晶体的生长速度稳定化。邻接的2个抑制层104可以被设置得分离开20μm以上。多个抑制层104也可以被设置得夹着牺牲生长部、且间隔20μm以上。这样，在开口105的内部，晶体以更稳定的生长速度生长。在这里，邻接的2个抑制层104间的距离示出邻接的2个抑制层104外周上的点与点之间的最近距离。各个抑制层104可以被等间隔配置。尤其，当邻接的2个抑制层104间的距离小于10μm的情况下，通过等间隔地配置多个抑制层104，可以使晶体在开口105内部以稳定的生长速度生长。
从层叠方向看开口105的形状是正方形、长方形、圆形、椭圆形、和长圆形等任意的形状。开口105从层叠方向看的形状为圆形或是椭圆形的时候，开口105宽度是各个直径及短径。还有，开口105的与层叠方向平行的面的剖面形状也可以是矩形、梯形抛物线形状、和双曲线形状等任意的形状。开口105的与层叠方向平行的面的剖面形状为梯形时，开口105的宽度是开口105底面或是入口中最短的宽度。
在开口105从层叠方向看的形状是长方形或正方形、且与层叠方向平行的面中的开口105的剖面形状是矩形时，开口105内部的立体形状为长方体。开口105内部的立体形状是任意的形状。作为任意的立体形状的纵横比，可以是与开口105内部的立体形状近似的长方体的纵横比。
Ge结晶层166可以具有捕捉能够在Ge结晶层166内部移动的缺陷的缺陷捕捉部。该缺陷可以包含Ge结晶层166形成时存在的缺陷。缺陷捕捉部可以是Ge结晶层166中的晶体界面(boundary)或晶体表面，也可以是Ge结晶层166中形成的物理的伤痕。比如，缺陷捕捉部是晶体界面或晶体表面，是与Si基板162大致不平行的方向的面。作为一个例子，是将Ge结晶层166蚀刻为线状或孤立的岛状，通过在Ge结晶层166上形成界面，形成缺陷捕捉部。另外，缺陷捕捉部也可以通过机械的刮擦、摩擦、离子注入等使Ge结晶层166上形成物理的伤痕而形成。缺陷捕捉部可以被形成在Ge结晶层166中没有被开口105露出的区域上。另外，缺陷捕捉部也可以是Ge结晶层166和抑制层104的界面。
上述缺陷，通过在上述的温度及时间下对Ge结晶层166实施退火，上述缺陷在Ge结晶层166内部移动，例如，在Ge结晶层166和抑制层104的界面被捕捉。这样，Ge结晶层166内部存在的缺陷，由于通过退火而集中于上述界面，所以Ge结晶层166内部的缺陷密度被降低。结果，与退火前相比，从开口105露出的Ge结晶层166的表面的结晶性提高。
缺陷捕捉部可以被配置成在退火的温度及时间条件下缺陷可能移动的距离以下。上述缺陷可能移动的距离L[μm]，在退火温度是700～950℃的情况下，可以是3μm～20μm。缺陷捕捉部，相对于Ge结晶层166的在开口105露出的区域中所包含的全部缺陷、可以被配置在上述距离内。其结果，Ge结晶层166在该区域内部的贯通缺陷密度(或者，也称为贯通位错密度)通过上述退火而被降低。比如，Ge结晶层166的贯通位错密度，被降低到1×106/cm2以下。
另外，Ge结晶层166，可以在形成Ge结晶层166的在开口105露出的区域时存在的缺陷能够移动至Ge结晶层166的上述缺陷捕捉部的温度及时间的条件下被退火。Ge结晶层166也可以以不超过在规定条件的退火中缺陷移动的距离的2倍的最大宽度来形成。
另外，Ge结晶层166的在开口105露出的区域的大小可以被形成得，即使在退火的温度下因Ge结晶层166与Si基板162的热膨胀系数的不同而引起应力增加的情况下，在Ge结晶层166的该区域中也不产生缺陷。Ge结晶层166的该区域的与主面172大致平行的方向的最大宽度可以在40μm以下，优选可以在20μm以下。
通过采用以上的构成，在Ge结晶层166的缺陷捕捉部以外的区域的缺陷密度被降低。比如，在Ge结晶层166与在开口105露出的绝缘层164接触而形成的情况下，有时产生晶格缺陷等。上述缺陷能够在Ge结晶层166的内部移动，Ge结晶层166温度越高移动速度越快。另外，上述缺陷在Ge结晶层166的表面及界面等中被捕捉。
由此，使外延薄膜中的缺陷降低，电子器件100性能提高。比如，在以在开口105露出的Ge结晶层166的表面为晶核、使晶种化合物半导体晶体108生长的情况下，可以提高晶种化合物半导体晶体108的结晶性。另外，通过将结晶性优良的Ge结晶层166作为基板材料，能够优质地形成因晶格不匹配而不能在绝缘层164上直接晶体生长的种类的薄膜。
Ge结晶层166可以提供晶种化合物半导体晶体108的晶核。在将在开口105处露出的Ge结晶层166的表面用作晶种化合物半导体晶体108的晶核的情况下，可以提高晶种化合物半导体晶体108的结晶性。另外，可以降低因外延薄膜中的基板材料而导致的缺陷，结果可以提高电子器件100的性能。另外，即使是因晶格不匹配而导致在绝缘层164上不能直接生长的种类的薄膜，也可以将结晶性优良的Ge结晶层166作为基板材料而形成优质的晶体薄膜。
另外，在本说明书中，所谓缺陷密度小，是说规定的大小的结晶层内部包含的贯通位错的个数的平均值为0.1个以下的情况。所谓贯通位错，是说以贯通Ge结晶层166的方式形成的缺陷。另外，所谓贯通位错的平均值是0.1个，是说检查10个活性层部分的面积为10μm×10μm左右的器件，发现了1个具有贯通位错的器件的情形，如果换算成位错密度，是说由腐蚀坑法或透射式电子显微镜(以下也可以称为TEM)进行平面剖面观察而测定的平均位错密度大体在1.0×105cm-2以下的情形。
Ge结晶层166与晶种化合物半导体晶体108面对的面，可以通过气体的P化合物进行表面处理。由此，能提高在Ge结晶层166上形成的膜的结晶性。含P的气体可以是含PH3(磷化氢)的气体。
晶种化合物半导体晶体108可以构成与Ge结晶层166晶格匹配或者准晶格匹配的化合物半导体的一部分。晶种化合物半导体晶体108可以与Ge结晶层166接触而形成。晶种化合物半导体晶体108可以与Ge结晶层166晶格匹配或者准晶格匹配。
晶种化合物半导体晶体108可以是以经过退火的Ge结晶层166为核生长的化合物半导体晶体。晶种化合物半导体晶体108可以被形成得比抑制层104的表面凸出。晶种化合物半导体晶体108被形成在形成有Ge结晶层166的区域上，晶种化合物半导体晶体108的上部可以被形成至比抑制层104的表面更高出的位置。例如，晶种化合物半导体晶体108在开口105内部，以Ge结晶层166的表面为晶核晶体生长，可以被形成得比抑制层104的表面突出。
比抑制层104的表面突出的晶种化合物半导体晶体108的特定面，可以是成为第1化合物半导体晶体110的晶核的晶种面。在GOI基板102的面取向是(100)、在<001>方向上形成开口105的情况下，晶种化合物半导体晶体108的晶种面是(110)面和与此等价的面。在<011>方向上形成开口105的情况下，晶种化合物半导体晶体108的晶种面是(111)A面和与此等价的面。结晶性优良的晶种化合物半导体晶体108提供结晶性优良的晶种面。由此，以晶种化合物半导体晶体108为晶核的晶体生长的第1化合物半导体晶体110的结晶性提高。
晶种化合物半导体晶体108可以是晶格匹配或准晶格匹配于Ge结晶层166的IV族、III-V族或是II-VI族的化合物半导体，例如可以是GaAs、InGaAs，SixGe1-x(0≤x＜1)。在晶种化合物半导体晶体108和Ge结晶层166之间，可以形成缓冲层。缓冲层可以构成与Ge结晶层166晶格匹配或准晶格匹配的化合物半导体的一部分。缓冲层可以具有含P的3-5族化合物半导体层。
第1化合物半导体晶体110，可以以晶种化合物半导体晶体108的特定面为核，在抑制层104的上面横向生长而形成。第1化合物半导体晶体110，是横向生长化合物半导体晶体的一个例子。第1化合物半导体晶体110，可以构成与Ge结晶层166晶格匹配或准晶格匹配的化合物半导体的一部分。第1化合物半导体晶体110，可以是与晶种化合物半导体晶体108的特定面晶格匹配或准晶格匹配的IV族、III-V族、或II-VI族的化合物半导体，比如，可以是GaAs、InGaAs、SixGe1-x(0≤x＜1)。第1化合物半导体晶体110的特定面可以提供能够用作第2化合物半导体晶体112的晶核的晶种面。第1化合物半导体晶体110由于具有优良的结晶性，所以第1化合物半导体晶体110可以提供结晶性优良的晶种面。
第2化合物半导体晶体112，是横向生长化合物半导体晶体的一例子。第2化合物半导体晶体112，可以以第1化合物半导体晶体110的特定面作为晶种面、在抑制层104上横向生长。第2化合物半导体晶体112可以构成与Ge结晶层166晶格匹配或准晶格匹配的化合物半导体的一部分。第2化合物半导体晶体112由于以结晶性优良的第1化合物半导体晶体110的特定面作为晶种面而晶体生长，所以形成结晶性优良的第2化合物半导体晶体112。由此，第2化合物半导体晶体112具有不含缺陷的无缺陷区域。
第2化合物半导体晶体112可以含有与Ge结晶层166晶格匹配或准晶格匹配的II-VI族化合物半导体或III-V族化合物半导体。第2化合物半导体晶体112可以包含作为III族元素的Al、Ga、和In中的至少一个，包含作为V族元素的N、P、As、和Sb中的至少一个。第2化合物半导体晶体112，比如，包含GaAs或InGaAs层。
Ge结晶层166可以在原料气体包括含有卤素的气体的气氛中用CVD法形成。含有卤素的气体可以是氯化氢气体或氯气。这样，即使在100Pa以上的压力下通过CVD法形成Ge结晶层166的情况下，也能抑制Ge晶体向抑制层104的表面的沉积。
晶种化合物半导体晶体108可以以Ge结晶层166为核进行晶体生长，以使得其上部比抑制层104的表面突出。比如，晶种化合物半导体晶体108在开口105的内部晶体生长，直至比抑制层104表面突出为止。
晶种化合物半导体晶体108作为一个例子，是与Ge结晶层166晶格匹配或准晶格匹配的IV族、III-V族、或II-VI族的化合物半导体。更具体地，晶种化合物半导体晶体108可以是GaAs、InGaAs、SixGe1-x(0≤x＜1)。另外，在晶种化合物半导体晶体108和Ge结晶层166之间，可以形成缓冲层。缓冲层可以与Ge结晶层166晶格匹配或准晶格匹配。缓冲层可以具有含P的III-V族化合物半导体层。
晶种化合物半导体晶体108是功能层的一个例子。晶种化合物半导体晶体108可以与Ge结晶层166接触而形成。即，晶种化合物半导体晶体108被晶体生长在Ge结晶层166上。作为晶体生长的一个例子，例如可以是外延生长。
晶种化合物半导体晶体108可以是与Ge晶格匹配或准晶格匹配的III-V族化合物半导体或II-VI族化合物层。或者，晶种化合物半导体晶体108可以是与Ge晶格匹配或准晶格匹配的III-V族化合物层、可以包含作为III族元素的Al、Ga、和In中的至少一个，包含作为V族元素的N、P、As、和Sb中的至少一个。作为晶种化合物半导体晶体108，比如，可以是GaAs层。
晶种化合物半导体晶体108的算术平均粗糙度(以下，也可以称为Ra值。)作为一个例子是0.02μm以下，优选可以是0.01μm以下。由此，用晶种化合物半导体晶体108能形成高性能的器件。在这里，Ra值是表示表面粗糙度的指标，可以根据JIS B0601-2001算出。Ra值，可以用将一定长度的粗度曲线从中心线折返，由该粗度曲线和该中心线所得到的面积除以所测得的长度而算出。
晶种化合物半导体晶体108的生长速度，可以在300nm/min以下，优选可以在200nm/min以下，更优选可以在60nm/min以下。由此，能够使晶种化合物半导体晶体108的Ra值在0.02μm以下。另一方面，晶种化合物半导体晶体108的生长速度可以在1nm/min以上，优选可以在5nm/min以上。由此，可以不牺牲生产率，而得到质量良好的晶种化合物半导体晶体108。比如，可以使晶种化合物半导体晶体108以1nm/min以上、300nm/min以下的生长速度晶体生长。
另外，在本实施方式中，虽然说明了Si基板162、绝缘层164、Ge结晶层166、和抑制层104以此顺序被配置，Ge结晶层166在开口105露出的情形，但是各部件的位置关系并不限定于这种情形。例如，Ge结晶层166在抑制层被形成之前，或者在抑制层被形成之后，可以通过蚀刻等而被图案化成适当的大小。由此，可以将Ge结晶层166局部地形成在绝缘层164上。另外，Ge结晶层166可以在开口105的内部。
另外，在本实施方式中，虽然说明了晶种化合物半导体晶体108被形成在Ge结晶层166的表面上的情形，但并不限定于此。比如，在Ge结晶层166和晶种化合物半导体晶体108之间可以配置中间层。中间层可以是单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。由此，晶种化合物半导体晶体108的结晶性提高。另一方面，中间层可以在400℃以上形成。中间层也可以在400℃以上600℃以下形成。由此，晶种化合物半导体晶体108的结晶性提高。中间层是在600℃以下、优选在550℃以下的温度下形成的GaAs层。
晶种化合物半导体晶体108可以按照以下的方式形成。首先，在Ge结晶层166的表面上形成中间层。中间层的生长温度，可以是600℃以下。此后，可以将形成有中间层的GOI基板102的温度升温到规定的温度，之后，形成晶种化合物半导体晶体108。
另外，在本实施方式中，虽然第2化合物半导体晶体112是将第1化合物半导体晶体110的特定面作为晶种面、沿着抑制层104横向生长的化合物半导体，但是晶种化合物半导体晶体108及第1化合物半导体晶体110也可以是一体形成的化合物半导体晶体。第2化合物半导体晶体112也可以是以上述一体形成的化合物半导体晶体的特定面作为晶种面、在抑制层104上面横向生长的化合物半导体。作为上述一体形成的晶种化合物半导体晶体，既可以是以Ge结晶层166为核而生长的化合物半导体晶体，也可以是形成得比抑制层104的表面凸起的晶种化合物半导体晶体。以此，抑制层104至少一部分形成在第2化合物半导体晶体112和GOI基板102的绝缘层164之间。
在第2化合物半导体晶体112的无缺陷区域上，可以形成具有活性区域的有源元件。作为有源元件，比如，可以是具有栅极绝缘膜114、栅极电极116、源极漏极电极118的MISFET。MISFET可以是MOSFET(金属氧化物半导体场效应管metal-oxide-semiconductor field-effect transistor)。有源元件也可以是HEMT。
栅极绝缘膜114将栅极电极116与第2化合物半导体晶体112电绝缘。作为栅极绝缘膜114，例如，是AlGaAs膜、AlInGaP膜、氧化硅膜、氮化硅膜、氧化铝膜、氧化镓膜、氧化钆膜、氧化铪膜、氧化锆膜、氧化镧膜，及这些绝缘膜的混合物或层叠膜。
栅极电极116是控制电极的一个例子。栅极电极116控制在源极及漏极的被例示的输入输出间的电流或电压。作为栅极电极116，可以包含铝、铜、金、银、铂、钨及其他的金属，或者，被高浓度掺杂后的硅等的半导体、氮化钽、或金属硅化物等。
源极漏极电极118是输入输出电极的一个例子。源极漏极电极118分别与源极区域及漏极区域接触。作为源极漏极电极118，可以包含铝、铜、金、银、铂、钨及其他的金属，或者被高浓度掺杂后的硅等的半导体、氮化钽、或金属硅化物等。
另外，在图中省略了在源极漏极电极118的下部形成有源极及漏极的各区域。另外，栅极电极116的下部，即形成源极及漏极区域之间的沟道区的沟道层，可以是第2化合物半导体晶体112本身，也可以是在第2化合物半导体晶体112上面形成的层。在第2化合物半导体晶体112和沟道层之间可以形成缓冲层。作为沟道层或者缓冲层例如可以是GaAs层、InGaAs层、AlGaAs层、InGaP层、ZnSe层等。
如图7所示，电子器件100具有6个MISFET。6个MISFET中，每3个MISFET通过栅极电极116及源极漏极电极118的配线而互相连接。另外，以在GOI基板102上面形成的多个Ge结晶层166的各个的在开口105露出的各个区域为核而晶体生长得到的第2化合物半导体晶体112，在抑制层104上不互相接触地被形成。
因为多个第2化合物半导体晶体112不互相接触地被形成，所以在邻接的第2化合物半导体晶体112之间没有形成界面。因此，不产生因该界面而引起的缺陷。在第2化合物半导体晶体112上面形成的有源元件，只要在其活性层中实现优良的结晶性即可，不会因第2化合物半导体晶体112不相互接触地被形成这一事实而产生负面的影响。
当要增加在各有源元件中的驱动电流时，比如并联连接各有源元件。另外，在图7到图9中所示例的电子器件中，2个MISFET夹着开口105而形成，但是2个MISFET，通过化合物半导体层经蚀刻等而去除或经离子注入等而使之非活性化，可以互相被间隔开而形成。
在本实施方式中，虽然说明了Si基板162、绝缘层164、Ge结晶层166、与被退火的Ge结晶层166晶格匹配或准晶格匹配的化合物半导体以此顺序配置在与Si基板162的主面172大致垂直的方向的情况，不过，各部件的位置关系不限于该情况。比如，化合物半导体可以与Ge结晶层166中的、Si基板162的主面172大致垂直的面的至少1个接触，可以与Ge结晶层166晶格匹配或准晶格匹配。这时，Ge结晶层166和化合物半导体并排地配置在与Si基板162的主面172大体平行的方向。
图10到图14示出在电子器件100的制造过程中的剖面例。图10示出在图7的沿A-A线的剖面的制造过程的一部分的剖面例。如图10所示，在至少一部分的区域中，制备GOI基板102，该GOI基板102依次具有Si基板162、绝缘层164、和Ge结晶层166。GOI基板102可以使用市售的GOI基板。接下来，在GOI基板102上，形成抑制晶体生长的抑制层104。抑制层104，比如，可以通过CVD(Chemical Vapor DepoSition化学气相沉积)法、溅射法形成。在抑制层104中形成至GOI基板102的开口105。开口105比如可以通过光刻法形成。如图10所示，开口105使Ge结晶层166露出。
接下来，Ge结晶层166被退火。另外，Ge结晶层166也可以在抑制层104被形成之前被退火。
图11示出在图7的沿A-A线的剖面的制造过程中的剖面例。如图11所示，以经过退火的Ge结晶层166为核，晶种化合物半导体晶体被形成得比抑制层104的表面凸起。即，晶种化合物半导体晶体被形成得突出于抑制层104的表面。晶种化合物半导体晶体可以以如下的方式被形成。
如图11所示，以Ge结晶层166为核，晶种化合物半导体晶体108被形成得比抑制层104的表面凸起。作为晶种化合物半导体晶体108的一个例子，在形成GaAs的情况下，可以利用采用了MOCVD法(有机金属气相生长法)或者以有机金属为原料的MBE法的外延生长法。在该情况下，原料气体可以利用TM-Ga(三甲基镓)、AsH3(三氢化砷)及其他的气体。作为生长温度，比如可以为600℃以上700℃以下。
图12示出在图7的沿B-B线的剖面图的制造过程的剖面例。如图12所示，以晶种化合物半导体晶体108的特定面为晶种面，形成第1化合物半导体晶体110。这个阶段的剖面与图9相同。作为第1化合物半导体晶体110的一个例子，在形成GaAs的情况下，可以利用采用了MOCVD法或把有机金属作为原料的MBE法的外延生长法。在该情况下，原料气体能够利用TM-Ga(三甲基镓)、AsH3(三氢化砷)及其他的气体。作为生长温度，比如可以为600℃以上700℃以下。
图13示出在制造过程中沿图7的A-A线的剖面图的剖面例。如图13所示，以第1化合物半导体晶体110的特定面为晶种面，第2化合物半导体晶体112在抑制层104上横向生长。作为第2化合物半导体晶体112的一个例子，在形成GaAs的情况下，可以利用采用了MOCVD法或把有机金属作为原料的MBE法的外延生长法。该情况下，原料气体能够利用TM-Ga(三甲基镓)、AsH3(三氢化砷)及其他的气体。
比如，为了促进在(001)面上的横向生长，优选低温生长的条件。具体地，可以在700℃以下的温度条件下使之生长，更优选地在650℃以下的温度条件使之生长。比如，在<110>方向使之横向生长时，优选在AsH3的分压高的条件下使之生长。例如，优选在AsH3的分压为1×10-3atm以上的条件下使之生长。由此，可以使<110>方向的生长率大于<-110>方向的生长率。
图14示出了表示图7的沿A-A线的剖面图的一部分的剖面例。如图14所示，在第2化合物半导体晶体112的上依次形成有成为栅极绝缘膜114的绝缘膜，及成为栅电极116的导电膜。该被形成的导电膜及绝缘膜，比如，通过光刻法而被图案化。由此形成栅极绝缘膜114及栅极电极116。此后，形成成为源极漏极电极118的导电膜。比如，通过光刻法将该形成的导电膜图案化，而得到图8所示出的电子器件100。
图15及图16示出电子器件100的其他的制造过程中的剖面例。如图15所示，在本实施方式中，在至少一部分的区域中，制备依次包括Si基板162、绝缘层164、和Ge结晶层166的GOI基板102。在本实施方式中，Ge结晶层166通过光刻法等而图案化，单一地形成或互相间隔地形成。比如，Ge结晶层166被蚀刻，以使得GOI基板102的Ge结晶层166一部分残存。上述蚀刻，比如可以利用光刻法。另外，作为Ge结晶层166的最大宽度尺寸，可以为5μm以下，优选是2μm以下。这里，在本说明书中，所谓“宽度”表示与GOI基板102的主面大体上平行的方向上的长度。
如图16所示，在GOI基板102中，在形成了Ge结晶层166的区域以外的区域上形成抑制层104。抑制层104，比如，通过CVD法使SiO2沉积而形成。之后的工序可以与图12以后的工序一样。
图17示出电子器件200的平面例。另外，在图17中，省略了栅极电极、以及源极漏极电极。电子器件200中的第2化合物半导体晶体112，也可以具有捕捉缺陷的缺陷捕捉部120。缺陷捕捉部120，可以被形成得以形成有Ge结晶层166及晶种化合物半导体晶体108的开口105为起点，直至第2化合物半导体晶体112的端部。
缺陷捕捉部120的配置，比如，通过以规定的配置形成开口105来控制。这里，上述规定的配置，按照电子器件200的目的适宜地设计。开口105可以形成多个。另外，上述多个开口105可以等间隔地形成。另外，多个开口105可以按照一些规则而形成，也可以周期性地形成。在多个开口105的各个内部形成有晶种化合物半导体晶体108。
图18示出电子器件300平面例。另外，在图18中，省略了栅极电极、以及源极漏极电极。电子器件300中的第2化合物半导体晶体112，除了具有电子器件200中的缺陷捕捉部120之外还具有缺陷捕捉部130。缺陷捕捉部130，在第1化合物半导体晶体110的晶种面或抑制层104中以规定的间隔形成的缺陷中心为起点，被形成至第2化合物半导体晶体112的端部。
缺陷中心例如可以通过在晶种面或抑制层104上形成物理伤痕等生成。物理伤痕，比如，通过机械刮擦、摩擦、离子注入等形成。在这里，上述规定的间隔按照电子器件300的目的而适宜地设计。例如，上述缺陷中心可以形成多个。上述多个缺陷中心可以等间隔地被形成。另外，上述多个缺陷中心可以按照一些规则而形成，也可以周期性地形成。
缺陷捕捉部120及缺陷捕捉部130，可以在第2化合物半导体晶体112的晶体生长阶段中形成。通过形成缺陷捕捉部120以及缺陷捕捉部130能够使在第2化合物半导体晶体112内部存在的缺陷集中于缺陷捕捉部120或缺陷捕捉部130。其结果，能够减少第2化合物半导体晶体112中的、不是缺陷捕捉部120及缺陷捕捉部130的区域的应力等，提高结晶性。因此，可以降低在第2化合物半导体晶体112中形成电子器件的区域的缺陷。
图19示出电子器件400的剖面例。图19的剖面例相当于图7中沿A-A线的剖面。电子器件400除了具有缓冲层402以外还可以具有与电子器件100同样的构成。
缓冲层402，可以构成与Ge结晶层166晶格匹配或准晶格匹配的化合物半导体的一部分。可以形成在Ge结晶层166和晶种化合物半导体晶体108之间。缓冲层402，也可以是含P的III-V族化合物半导体层。缓冲层402例如可以是InGaP层。InGaP层，比如，可以通过外延生长法形成。
作为InGaP层的外延生长法，比如，用MOCVD法或将有机金属作为原料使用的MBE法形成。原料气体，可以使用TM-Ga(三甲基镓)、TM-In(三甲基铟)、PH3(磷化氢)。在使InGaP层外延生长时，比如，在650℃的温度下形成晶体薄膜。通过形成缓冲层402，晶种化合物半导体晶体108的结晶性可以进一步提高。
作为PH3处理的优选处理温度，比如可以在500℃以上900℃以下。比500℃低以及比900℃高不优选，因为如果比500℃低，不会出现处理的效果，如果比900℃高，Ge结晶层166会变质。作为更优选的处理温度，比如可例示为600℃以上800℃以下。暴露处理，可以通过等离子体等使PH3活性化。
缓冲层402可以是单一的层，也可以包含多个层。缓冲层402，可以在600℃以下形成，优选在550℃以下形成。由此，晶种化合物半导体晶体108的结晶性提高。缓冲层402，可以是在600℃以下、优选在550℃以下的温度形成的GaAs层。缓冲层402也可以在400℃以上形成。这种情况下，Ge结晶层166的面对缓冲层402的面，可以由气体的P化合物进行表面处理。
图20示出电子器件500的剖面例。图20的剖面例相当于在图7中沿A-A线的剖面。电子器件500的构成，可以是除源极漏极电极502的配置不同以外，其它与电子器件100的构成相同。在电子器件500中，MISFET具有源极漏极电极118及源极漏极电极502。上述MISFET可以是有源元件的一个例子。
源极漏极电极502是第1输入输出电极的一个例子。源极漏极电极118是第2输入输出电极的一个例子。如图20所示，第2化合物半导体晶体112的生长面被源极漏极电极502覆盖。即，源极漏极电极502还被形成在第2化合物半导体晶体112的侧面。
通过源极漏极电极502也被形成在第2化合物半导体晶体112的侧面，可以在与第2化合物半导体晶体112或在其上形成的活性层(也可以称为载流子移动层。)中的载流子的移动方向的延长线交叉的位置配置输入输出电极。这样，载流子移动变得容易，电子器件500的性能提高。
图21示出电子器件600的剖面例。图21的剖面例相当于图7中的沿A-A线的剖面。电子器件600的构成，除源极漏极电极602的配置不同以外，其它与电子器件500的构成相同。在电子器件600中，MISFET具有源极漏极电极602及源极漏极电极502。上述MISFET可以是有源元件的一个例子。源极漏极电极602可以是第2输入输出电极的一个例子。
在电子器件600中，第2化合物半导体晶体112的在开口105上面的区域，比如，通过蚀刻被去除。如图21所示，在本实施方式中，通过上述蚀刻而露出的第2化合物半导体晶体112的侧面被源极漏极电极602覆盖。这样，电子器件600中的载流子移动变得更加容易，电子器件600的性能进一步提高。
另外，源极漏极电极602，经由通过蚀刻而露出的开口105的晶种化合物半导体晶体108、而被连接于Ge结晶层166。由此，例如，MISFET的一方的输入输出端子被维持在基板电位，可以降低噪音。
图22示出电子器件700的剖面例。图22的剖面例相当于图7中的沿A-A线的剖面。电子器件700的构成，除了具有下部栅极绝缘膜702及下部栅极电极704以外，其它与电子器件100的情况相同。
下部栅极电极704与栅极电极116夹着第2化合物半导体晶体112而相对配置。下部栅极电极704也可以被形成在形成于抑制层104表面上的沟部上。在下部栅极电极704及第2化合物半导体晶体112之间，形成下部栅极绝缘膜702。
在电子器件700中，通过将栅极电极116及下部栅极电极704如上所述地配置，可以简便地实现双栅极构造。这样，提高栅极的控制性，进而得以提高电子器件700的切换性能等。
图23示出半导体基板801的平面例。半导体基板801，在SOI基板802上面，具有形成元件的区域803。如图所示，区域803在SOI基板802的表面上配置多个。另外，区域803被等间隔配置。GOI基板802与GOI基板102相同。例如，市售的GOI基板可以用作GOI基板802。
图24示出区域803一个例子。在区域803上形成抑制层804。抑制层804和电子器件100的抑制层104相同。抑制层804是绝缘性的。作为抑制层804，比如，可以是氧化硅层、氮化硅层、氮氧化硅层或氧化铝层、或者是将这些层层叠后而得到的层。开口806和电子器件100的开口105相同。即，开口806的纵横比及面积可以与开口105同样。抑制层804在SOI基板802的上面形成多个，多个抑制层804，分别留出间隔而配置。比如，抑制层804，形成为边长为50μm以上400μm以下的正方形。另外，各个抑制层804，可以以50μm以上500μm以下的间隔、等间隔地形成。
在本实施方式的半导体基板801中，示出在图24示出的开口806上，作为电子元件形成异质结双极型晶体管(以下，也可以称之为HBT)的例子。在被形成以包围开口806的抑制层804上面，分别形成与HBT的集电极连接的集电极电极808，与发射极连接的发射极电极810，以及连接到基极的基极电极812。另外，电极，也可以由配线或配线的焊盘(bonding pad)代替。另外，作为电子元件的一个例子的HBT，可以在每个开口806形成一个。电子元件可以互相连接，也可以并联连接。
图25与在被抑制层804覆盖的被覆盖区域的开口806中形成的HBT一起示出了半导体基板801的剖面图的一个例子。半导体基板801包括GOI基板802、抑制层804、缓冲层822、以及化合物半导体功能层824。
GOI基板802，至少在一部分的区域中，按顺序具有Si基板862、绝缘层864、和Ge结晶层866。Si基板862、绝缘层864、和Ge结晶层866分别与电子器件100的Si基板162、绝缘层164、和Ge结晶层166相当。Si基板862包含主面872。主面872和Si基板162的主面172相同。
抑制层804形成在Ge结晶层866上面，抑制化合物半导体功能层824的晶体生长。抑制层804抑制化合物半导体功能层824的外延生长。抑制层804和抑制层104相同。
抑制层804被设置得使得覆盖Ge结晶层866的一部分。另外，在抑制层804上形成贯通至Ge结晶层866的开口806。抑制层804的表面的形状可以是正方形，抑制层804可以在表面的中心具有开口806。抑制层804可以与Ge结晶层866接触而形成。
Ge结晶层866是SixGe1-x结晶(0≤x＜1)的一个例子。即，Ge结晶层866与Ge结晶层166相同。Ge结晶层866在抑制层804的开口806露出表面的至少一部分。
缓冲层822，与Ge结晶层866晶格匹配或准晶格匹配。缓冲层822具有与缓冲层402同样的构成。缓冲层822可以形成在Ge结晶层866和化合物半导体功能层824之间。缓冲层822可以是含P的3-5族化合物半导体层。缓冲层822，比如，可以是InGaP层。InGaP层，比如，可以通过外延生长法形成。
在InGaP层与Ge结晶层866接触而外延生长的情况下，InGaP层不形成在抑制层804的表面，而在Ge结晶层866的表面选择生长。InGaP层的膜厚越薄，化合物半导体功能层824的结晶性越高。另外，半导体基板801可以不包含缓冲层822。这时，Ge结晶层866的面对化合物半导体功能层824的面，可以用含P的气体进行表面处理。
化合物半导体功能层824，可以是与Ge结晶层866晶格匹配或准晶格匹配的化合物半导体的一个例子。在化合物半导体功能层824上，比如，形成HBT。HBT是电子元件的一个例子。化合物半导体功能层824可以与Ge结晶层866接触而形成。即，化合物半导体功能层824可以与Ge结晶层866接触而形成，或者，可以隔着缓冲层822而形成。化合物半导体功能层824也可以通过晶体生长而形成。比如，化合物半导体功能层824通过外延生长而形成。
化合物半导体功能层824可以是与Ge结晶层866晶格匹配或准晶格匹配的III-V族化合物层或II-VI族化合物层。化合物半导体功能层824，可以是与Ge结晶层866晶格匹配或准晶格匹配的III-V族化合物层，作为III族元素可以包含Al、Ga、In中的至少1种，作为V族元素可以包含N、P、As、Sb中的至少一种。作为化合物半导体功能层824例如可以是GaAs、InGaAs层。
在化合物半导体功能层824上，作为电子元件形成有HBT。另外，虽然作为在化合物半导体功能层824上形成的电子元件，在本实施方式中列举了HBT，但是电子元件并不限于HBT，例如，可以是发光二极管、高电子迁移率晶体管(以下，也可以称HEMT。)、太阳能电池、薄膜传感器。
在化合物半导体功能层824的表面上分别形成HBT的集电极台面(mesa)、发射极台面及基极台面。在集电极台面、发射极台面及基极台面的表面上经由接触孔(contact hole)而形成集电极电极808、发射极电极810及基极电极812。化合物半导体功能层824，含有HBT的集电极层、发射极层及基极层。即，集电极层形成在缓冲层822上，发射极层形成在缓冲层822和集电极层之间，基极层形成在缓冲层822和发射极层之间。
集电极层可以是载流子浓度为3.0×1018cm-3、膜厚为500nm的n+GaAs层、和载流子浓度为1.0×1016cm-3、膜厚为500nm的n-GaAs层，也可以是按此顺序进行层叠而得到的层叠膜。发射极层可以是载流子浓度为3.0×1017cm-3、膜厚为30nm的n-InGaP层、和载流子浓度为3.0×1018cm-3、膜厚为100nm的n+GaAs层、以及载流子浓度为1.0×1019cm-3、膜厚为100nm的n+InGaAs层，也可以是按此顺序层叠而得到的层叠膜。基极层可以是载流子浓度为5.0×1019cm-3、膜厚为50nm的p+GaAs层。在这里，载流子浓度、膜厚的值示出设计值。
在化合物半导体功能层824以外的Si层的至少一部分上，也可以形成MISFET880。MISFET880如该图所示，可以是Si器件的一个例子。MISFET880，如同一图中所示，可以具有阱882和栅极电极888。虽然在图中未示出，但是在阱中也可以形成源极区域及漏极区域。另外，在阱882与栅极电极888之间，也可以形成栅极绝缘膜。
化合物半导体功能层824以外的Si层，也可以是Si基板862。MISFET880也可以形成在Si基板862的没有被Ge结晶层866覆盖的区域上。
Si基板862也可以是单晶Si基板。此时，MISFET880也可以被形成在单晶Si基板的没有被Ge结晶层866及绝缘层864覆盖的区域的至少一部分上。另外，在Si基板862上，不仅可以形成诸如对Si进行加工而形成的有源元件、功能元件之类的电子元件，而且还可以形成在Si层上面形成的配线、含Si的配线、和这些组合而形成的电子电路、以及MEMS(微机电系统Micro Electro Mechanical Systems)中的至少1个。
另外，在本实施方式中，虽然说明了SixGe1-x晶体是通过晶体生长而形成的Ge晶体的情况，但是，并不限于这种情况。比如，SixGe1-x晶体，与电子器件100的情况同样，可以是与0≤x＜1的范围的x对应的SixGe1-x。SixGe1-x晶体也可以是Si的含有率低的SixGe1-x。
图26示出了半导体基板1101的平面图的一个例子。半导体基板1101在GOI基板1102的上面具有孤立的岛状的Ge结晶层1120。GOI基板1102与电子器件100的GOI基板102或者半导体基板801的GOI基板802相当。如图所示，Ge结晶层1120在GOI基板1102的表面上形成多个，例如，被等间隔地晶体生长。在本实施方式中，示出了在Ge结晶层1120上作为电子元件形成有HBT的例子。另外，电子元件也可以在每一岛状的Ge结晶层1120上形成一个。电子元件可以相互连接、也可以并联。
Ge结晶层1120与电子器件100的Ge结晶层166或者与半导体基板801的Ge结晶层866相当。使Ge结晶层166或Ge结晶层866至少一部分从开口105或者开口806露出。由此，可以使化合物半导体层选择性地生长。另一方面，Ge结晶层1120在GOI基板1102的电介质层上面形成Ge膜后，通过蚀刻、机械刮擦、摩擦、离子注入等、单一地或者相互间隔地形成这一点上不同。岛状的Ge结晶层1120可以是单一地或者相互离散地形成的Ge结晶层的一个例子。岛状的Ge结晶层的界面具有作为缺陷捕捉部的功能。即，通过对Ge结晶层1120进行退火，可以降低Ge结晶层1120的内部的缺陷密度。
图27与在Ge结晶层1120上形成的HBT一起示出半导体基板1101的剖面例。半导体基板1101包括GOI基板1102、Ge结晶层1120、InGaP层1122、和化合物半导体功能层1124。GOI基板1102包括Si基板1162、绝缘层1164、和Ge结晶层1120。Si基板1162和绝缘层1164等同于Si基板162和绝缘层164。Si基板1162包含主面1172。主面1172与Si基板162的主面172相同。
Ge结晶层1120也可以以孤立的岛状形成在绝缘层1164上。Ge结晶层1120例如可以通过蚀刻而形成。
InGaP层1122是缓冲层的一个例子。InGaP层1122与缓冲层822具有相同的结构。化合物半导体功能层1124与化合物半导体功能层824具有相同的结构。
另外，在本实施方式中，虽然说明了SixGe1-x晶体包含通过晶体生长而形成的Ge晶体的情形，但是，并不限于此种情况。例如，与电子器件100和半导体基板801的情形相同，SixGe1-x晶体可以包含SixGe1-x(0≤x＜1)。SixGe1-x晶体也可以是Si的含有率低的SixGe1-x。另外，在本实施方式中，在制造过程中，形成有InGaP层1123及伴随层1125。
在化合物半导体功能层1124上，形成作为电子元件的一个例子的HBT。另外，作为在化合物半导体功能层1124上所形成电子元件，在本实施方式中，虽然例示了HBT，但是电子元件并不限定为HBT，例如，可以是发光二极管、HEMT(高电子迁移率晶体管)、太阳能电池、薄膜传感器。在化合物半导体功能层1124的表面上，分别形成HBT的集电极台面、发射极台面及基极台面。在集电极台面、发射极台面及基极台面的表面上经由接触孔而形成集电极电极1108、发射极电极1110及基极电极1112。在化合物半导体功能层1124中包含HBT的集电极层、发射极层及基极层。
作为集电极层可以是载流子浓度为3.0×1018cm-3、膜厚为500nm的n+GaAs层、和载流子浓度为1.0×1016cm-3、膜厚为500nm的n-GaAs层，也可以是按此顺序进行层叠而得到的层叠膜。基极层可以是载流子浓度为5.0×1019cm-3、膜厚为50nm的p+GaAs层。发射极层可以是载流子浓度为3.0×1017cm-3、膜厚为30nm的n-InGaP层、和载流子浓度为3.0×1018cm-3、膜厚为100nm的n+GaAs层、以及载流子浓度为1.0×1019cm-3、膜厚为100nm的n+InGaAs层，也可以是按此顺序层叠而得到的层叠膜。在这里，载流子浓度、膜厚的值示出设计值。
图28至图32示出半导体基板1101的制造过程的剖面例。如图28所示，制备GOI基板1102，GOI基板1102在其至少一部分的区域上依次具有Si基板1162、绝缘层1164、和Ge结晶层1166。在Ge结晶层1166例如通过外延生长而形成。Ge结晶层1166可以用以GeH4为原料气体的MOCVD法或者MBE法来形成。Ge结晶层1166等同于Ge结晶层166和Ge结晶层866。
如图29所示，通过将Ge结晶层1166图案化，形成岛状的Ge结晶层1120。Ge膜1166例如用光刻法形成而被图案化。
如图30所示，对图案化而形成的Ge结晶层1120进行退火。退火的温度和时间可以是例如在800～900℃下、20～100分钟。另外，退火可以是多个阶段的退火。例如退火可以是2阶段退火。即，可以实施在没达到Ge的熔点的温度下的高温退火，之后，实施在比高温退火的温度低的温度下的低温退火。上述2阶段退火可以反复多次。高温退火的温度和时间例如可以是800～900℃、2～10分钟。低温退火的温度和时间例如可以是680～780℃、2～10分钟。这样的2阶段退火例如可以反复10次。
在本实施方式中，在图案化而岛状形成的Ge结晶层1120上反复2阶段的退火多次。由此，可以使在外延生长或者图案化阶段存在的缺陷移动到Ge结晶层1120的边缘部。即Ge结晶层1120的边缘部具有作为捕捉在Ge结晶层1120内部能够移动的缺陷的缺陷捕捉部的功能。Ge结晶层1120由于被形成岛状，所以在Ge结晶层1120形成时存在的许多缺陷通过退火能够移动的距离内配置缺陷捕捉部。即，从包含于Ge结晶层1120中的任意点至缺陷捕捉部的最大距离比退火中缺陷可能移动的距离小。结果，由于许多缺陷被排除至Ge结晶层1120的边缘部，所以Ge结晶层1120内部的缺陷密度变得极低。
由此，例如，可以减少在随后形成的外延薄膜中的因基板材料而引起的缺陷。因此，化合物半导体功能层1124中形成的电子元件的性能提高。另外，即使是因晶格不匹配而在硅基板上不能直接晶体生长的薄膜种类，也可以将结晶性优良的Ge结晶层1120作为基板材料而形成优质的晶体薄膜。
如图31中所示，InGaP层1122在Ge结晶层1120的上面晶体生长而形成。InGaP层1122也可以与Ge结晶层1120接触而形成。InGaP层1122可以是缓冲层的一个例子。InGaP层1122可以通过外延生长法形成。另外，在本实施方式中，在没有形成Ge结晶层1120的绝缘层1164的上面也形成有InGaP层1123。InGaP层1123由于与InGaP层1122相比结晶性差，所以在InGaP层1123的上面也可以不形成电子元件。InGaP层1123例如可以通过蚀刻而被去除。
InGaP层1122和InGaP层1123例如通过MOCVD法或者MBE法外延生长。原料气体可以利用TM-Ga(三甲基镓)、TM-In(三甲基铟)、PH3(磷化氢)。在InGaP层的外延生长中，例如在650℃的高温气氛下形成晶体薄膜。
如图32所示，在InGaP层1122上形成化合物半导体功能层1124。化合物半导体功能层1124例如通过外延生长法形成。化合物半导体功能层1124也可以与InGaP层1122接触而形成。另外，在InGaP层1123的上面，伴随层1125与化合物半导体功能层1124同时形成。由于伴随层1125与化合物半导体功能层1124相比较结晶性差，所以也可以在伴随层1125上不形成电子器件。伴随层1125例如可以通过蚀刻而被去除。
化合物半导体功能层1124也可以是GaAs层或包含InGaAs等的GaAs系层叠膜。GaAs层或GaAs系层叠膜例如可以通过MOCVD法或者MBE法使其外延生长。原料气体可以利用TM-Ga(三甲基镓)、AsH3(三氢化砷)及其它气体。作为生长温度，例如可以是600℃到700℃。通过在化合物半导体功能层1124上形成HBT等电子元件，可以得到半导体基板1101。
另外，在本实施方式中，虽然说明了在形成Ge结晶层1120的阶段进行退火的情形，但是也可以在形成InGaP层1122的阶段进行退火。即，形成Ge结晶层1120之后，可以不进行退火，而接着形成InGaP层1122和InGaP层1123。然后，也可以在形成InGaP层1122和InGaP层1123之后，对Ge结晶层1120、InGaP层1122和InGaP层1123进行退火。
实施例
(实施例1)
按照图10到图11所示的方式制造了具有在GOI基板102上面形成有开口105的抑制层104、和在开口105的底部露出的Ge结晶层166的半导体基板。在GOI基板102上面制造了25000个开口105。另外，按照图10到图14所示的方式，在每一个上述开口105上制造了电子器件100。电子器件制造了25000个。
在GOI基板102的Si基板162上，使用了单晶Si基板。GOI基板102可以使用市售的GOI基板。作为抑制层104，通过CVD法用SiO2形成之后，利用光刻法，在抑制层104中形成开口105。开口105的纵横比为1。实施在800℃的温度下的高温退火10分钟和在680℃的温度下的低温退火10分钟的2阶段退火。上述2阶段退火实施了10次。由此得到了上述半导体基板。
在上述半导体基板的Ge结晶层166上，作为晶种化合物半导体晶体108、第1化合物半导体晶体110及第2化合物半导体晶体112，用GaAs晶体形成。GaAs晶体，使用TM-Ga及AsH3作为原料气体，使生长温度为650℃，通过MOCVD法而形成。第2化合物半导体晶体112在将AsH3分压设为1×10-3atm使其生长。通过在第2化合物半导体晶体112上形成高阻抗AlGaAs的栅极绝缘膜114、Pt的栅极电极116、及W的源极漏极电极118，可以得到电子器件100。
对形成了Ge结晶层166的半导体基板，检查在Ge结晶层166的表面上有无形成的缺陷。通过腐蚀坑法实施检查。其结果，在Ge结晶层166表面上没有发现缺陷。另外，对10个电子器件100，检查了贯通缺陷的有无。检查通过用TEM进行的面内剖面观察而实施。其结果，发现有贯通缺陷的电子器件100为0个。
利用本实施方式，通过对Ge结晶层166实施退火，进一步提高了Ge结晶层166的结晶性。因为Ge结晶层166的结晶性提高了，以Ge结晶层166为核的晶种化合物半导体晶体108、将晶种化合物半导体晶体108的特定面作为晶种面的第1化合物半导体晶体110、及把第1化合物半导体晶体110的特定面作为晶种面的第2化合物半导体晶体112的结晶性也提高了。另外，因为在纵横比为
Figure BPA00001345267400391
以上的开口105内部形成了晶种化合物半导体晶体108，所以第1化合物半导体晶体110、及把第1化合物半导体晶体110的特定面作为晶种面的第2化合物半导体晶体112结晶性也提高了。
根据以上的构成，可以提高第2化合物半导体晶体112上形成的电子器件100的活性层的结晶性，可以提高在廉价基板的GOI基板102上形成的电子器件100的性能。另外，利用本实施方式的电子器件100，因为在GOI基板102上形成的第2化合物半导体晶体112上形成了电子元件，电子器件100的寄生电容被降低，电子器件100的动作速度提高。另外，能够降低向Si基板162的漏电流。
(实施例2)
如以下所示制造了具有2500个区域803的半导体基板801。使用单晶Si基板作为GOI基板802的Si基板862。GOI基板802使用市售的GOI基板。用CVD法形成氧化硅的抑制层804，之后，通过光刻法形成了开口806，使Ge结晶层866露出。开口806的纵横比为1。开口806的形状是边长为2μm的正方形，相邻的开口806之间，以500μm的间隔而配置。形成抑制层804之后，实施了反复在800℃下2分钟的高温退火和在680℃下2分钟的低温退火的2阶段退火。上述2阶段退火实施了10次。
接下来，在每个区域803的Ge结晶层866上形成了InGaP的缓冲层822。缓冲层822，使用TM-Ga、TM-In、及PH3作为原料气体，使生长温度为650℃，通过MOCVD法来形成。
在缓冲层822上，作为HBT的集电极层，依次形成载流子浓度为3.0×1018cm-3、膜厚为500nm的n+GaAs层，以及在其上的载流子浓度为1.0×1016cm-3、膜厚为500nm的n-GaAs层。在集电极层之上，作为HBT的基极层，形成载流子浓度为5.0×1019cm-3、膜厚为50nm的p+GaAs层。在基极层之上，作为HBT发射极层，依次形成载流子浓度为3.0×1017cm-3、膜厚为30nm的n-InGaP层，和载流子浓度为3.0×1018cm-3、膜厚为100nm的n+GaAs层，以及载流子浓度为1.0×1019cm-3、膜厚为100nm的n+InGaAs层。在这里，载流子浓度、膜厚的值表示设计值。
由此，形成了包含基极层、发射极层、集电极层的化合物半导体功能层824。基极层、发射极层、集电极层的GaAs层，用TM-Ga及AsH3作为原料气体，以650℃作为生长温度，用MOCVD法形成。此后，通过规定蚀刻分别形成基极层、发射极层、及集电极层电极连接部。在化合物半导体功能层824的表面上，形成集电极电极808、发射极电极810及基极电极812，制造出HBT。关于发射极层及集电极层，通过真空蒸镀法形成了AuGeNi层。关于基极层，通过真空蒸镀法形成了AuZn层。此后，在氢气氛中在420℃下实施热处理10分钟，由此形成了各电极。各电极和上述驱动电路电连接，制造出了电子器件。
由此，制做完成了小型低消耗功率的电子器件。另外，对化合物半导体功能层824的表面，用SEM(二次电子显微镜)进行了观察，在表面上没有观测到μm量级的凹凸。
(实施例3)
按照图28至图32所示的方式制作了半导体基板1101。对GOI基板1102的Si基板1162使用了单晶Si基板。GOI基板1102使用市售的GOI基板。用光刻法将Ge结晶层1166图案化，形成岛状的Ge结晶层1120。Ge结晶层1120的大小为2μm×10μm、且以500μm的间隔等间隔地配置。在形成Ge结晶层1120后，实施反复在800℃下10分钟的高温退火、在680℃下10分钟的低温退火的2阶段退火。上述2阶段退火实施了10次。
关于形成有Ge结晶层1120的半导体基板1101，检查Ge结晶层1120的表面上是否形成有缺陷。检查通过蚀刻法实施。结果，在Ge结晶层1120的表面上没有发现缺陷。
接下来，与实施例2的情形一样，在Ge结晶层1120上形成HBT，制作电子器件。由此，可以制作小型的、功耗少的电子器件。另外，用SEM(二次电子显微镜)观察化合物半导体功能层1124的表面，在表面上没有观察到μm量级的凸凹不平。
(实施例4)
使用通过用氧化浓缩法对在SOI基板101上形成的SixGe1-x结晶层56(0.7＜x＜1)进行氧化浓缩而形成的GOI基板，制作半导体基板。该SOI基板101，具有与(100)结晶面倾斜2°的主面，具有厚度为40nm的Si结晶层14。通过以SiH4和GeH4为原料的低压CVD法，在SOI基板上沉积膜厚为100nm的SixGe1-x(x＝0.85)的单晶层。接着，在SixGe1-x(x＝0.85)的单晶层上沉积膜厚10nm的Si结晶层57。
其次，将沉积了SixGe1-x(x＝0.85)的单晶层及Si外延层的SOI基板在干燥的氧气气氛中热氧化。干燥的氧气气氛的初期氧化温度为1200℃。使干燥的氧气气氛的温度逐渐下降至干燥的氧气气氛的最终温度900℃。结果，获得最外层表面由厚约200nm的抑制层65(Si氧化膜)所覆盖、具有厚约18nm的厚度的SixGe1-x结晶层56的GOI基板。由于SixGe1-x结晶层56内的Si因热氧化而扩散，所以预计所获得的GOI基板上的SixGe1-x结晶层56中的Ge浓度为95％以上(x＜0.05)。即，与氧化浓缩前的SixGe1-x结晶层56中的x的值相比，氧化浓缩后的SixGe1-x结晶层56中的x的值预计变小。
接下来，通过利用通常的光刻法的加工工艺，残留边长为40μm的正方形形状、去除最外层表面的氧化膜。该正方形在中心具有边长为20μm的正方形的开口。结果，SixGe1-x结晶层56(x＜0.05)表面露出。之后，通过以GeH4为原料的低压CVD法，在SixGe1-x结晶层56表面的露出部上，选择性地沉积在450℃下膜厚为10nm的Ge单晶层、在600℃下膜厚为500nm的Ge单晶层。还有，另外反复850℃下2分钟/650℃下2分钟的热处理10个循环。
接下来，通过使用MOCVD法，使30nm的GaAs层在经过热处理的GOI基板的被开口露出的SixGe1-x结晶层56(Ge单晶层)上生长。该GaAs结晶层相当于化合物半导体68。GaAs结晶层，在晶体生长温度550℃下，通过以三甲基镓和三氢化砷为原料气体、以氢气气体为载气而生长。之后，暂时中断GaAs结晶层的生长，在氢和硅气氛下将基板的温度升温至640℃，之后，通过再次导入三甲基镓，形成厚度1000nm的GaAs层。
对这样形成的GaAs层的最外层表面，在640℃的氢及氯化氢气体气氛中处理1分钟。结果，在由10μm宽度的氧化膜包围的边长为20μm的正方形的开口部内形成的GaAs层中，形成没有腐蚀坑、具有平坦表面的GaAs晶体。即，在通过用氧化浓缩法对SOI基板101上形成的SixGe1-x结晶层56(0.7＜x＜1)氧化浓缩而形成的GOI基板上，确认能够获得没有贯通位错等的良好的晶体。
另外，在本实施例4中，说明了将利用氧化浓缩法提高了Ge浓度的SixGe1-x层形成在SOI基板101上。但是，利用氧化浓缩法提高Ge浓度的方法，对在硅晶片等的硅基板、用其它的任意材料而构成的基板上形成的SixGe1-x层也可以适用。例如，在硅晶片上形成SixGe1-x(x＝0.85)层及硅层，使硅层干燥热氧化，可以在硅晶片与氧化硅层之间形成SixGe1- x结晶层56(x＜0.05)。
(实施例5)
图33是在实施例5到实施例13中使用的半导体基板的剖面的示意图。该半导体基板具有Si基板2102、抑制层2104、Ge结晶层2106、和化合物半导体2108。Ge结晶层2106与GOI基板102的Ge结晶层166具有相同的功能。
图34到图38示出退火温度和Ge结晶层2106平坦性的关系。图34示出没进行退火的Ge结晶层2106的剖面形状。图35、图36、图37及图38，分别示出在700℃、800℃、850℃、900℃下实施了退火的情况下的Ge结晶层2106的剖面形状。Ge结晶层2106的剖面形状用激光显微镜进行了观察。各图的纵轴示出在与Si基板2102的主面垂直的方向上的距离，表示Ge结晶层2106的膜厚。各图的横轴表示与Si基板2102的主面平行的方向上的距离。
在各图中，Ge结晶层2106按以下方式形成。首先，通过热氧化法，在Si基板2102的表面上形成SiO2层的抑制层2104，在抑制层2104上形成被覆盖区域及开口。抑制层2104的外形，与被覆盖区域的外形相同。Si基板2102使用了市售的单晶Si基板。被覆盖区域的平面形状，是边长为400μm的正方形。其次，通过CVD法，在开口内部使Ge结晶层2106选择性地生长。
根据图34到图38可知，退火温度越低Ge结晶层2106的表面的平坦性越好。特别地可以知道，示出了在退火温度小于900℃的情况下，Ge结晶层2106的表面的良好的平坦性。
(实施例6)
制作具有Si基板2102、抑制层2104、Ge结晶层2106、和具有作为元件形成层的功能的化合物半导体2108的半导体基板，研究了在抑制层2104中形成的开口的内部生长的晶体的生长速度、和被覆盖区域的大小及开口的大小的关系。实验通过如下来实施：改变形成在抑制层2104上的被覆盖区域的平面形状及开口的底面形状，测量在一定时间期间内生长的化合物半导体2108的膜厚。
首先，以下述顺序，在Si基板2102的表面上，形成了被覆盖区域及开口。作为Si基板2102的一个例子，使用了市售的单晶Si基板。通过热氧化法，在Si基板2102的表面上形成了作为抑制层2104的一个例子的SiO2层。
对上述SiO2层进行蚀刻，形成规定大小的SiO2层。规定大小的SiO2层形成3个以上。此时，规定大小的SiO2层的平面形状设计为同样大小的正方形。另外，通过蚀刻，在上述正方形的SiO2层的中心，形成了规定的大小的开口。这时，进行设计使得上述正方形的SiO2层的中心和上述开口的中心一致。每一个上述正方形的SiO2层上都形成1个开口。另外，在本说明书中，可以将上述正方形的SiO2层的一边的边长可以称为被覆盖区域的一边的边长。
其次，通过MOCVD法，使Ge结晶层2106选择性地生长在上述开口中。原料气体使用了GeH4。原料气体的流量及成膜时间分别设定为规定的值。其次，通过MOCVD法，作为化合物半导体2108的一个例子，形成了GaAs晶体。GaAs晶体是在620℃、8MPa的条件下，在开口内部的Ge结晶层2106表面上外延生长而成。原料气体使用了三甲基镓及三氢化砷。原料气体的流量及成膜时间分别设定为规定的值。
形成了化合物半导体2108之后，测量了化合物半导体2108的膜厚。化合物半导体2108的膜厚，通过针式轮廓仪(KLA Tencor公司制，SurfaceProfiler P-10)测量在化合物半导体2108的3处测量点的膜厚，再取该3处的膜厚的平均而算出。这时，也算出了在该3处测量点的膜厚的标准偏差。另外，上述膜厚也可以用以下方式计算：通过透射式电子显微镜或扫描型电子显微镜进行的剖面观察法来直接测量在化合物半导体2108的3处测量点的膜厚，再取该3处的膜厚的平均而算出。
按照以上的顺序，对于将被覆盖区域的边长设定为50μm、100μm、200μm、300μm、400μm或500μm的各个情况下，改变开口的底面形状，测定了化合物半导体2108的膜厚。在开口的底面形状是边长为10μm的正方形时、是边长为20μm的正方形时、是短边为30μm长边为40μm的长方形时的3种情况进行了实验。
另外，当被覆盖区域的边长为500μm时，多个上述正方形的SiO2层一体地形成。在这种情况下，边长为500μm的被覆盖区域并不是以500μm的间隔被配置，不过，为了方便起见，被覆盖区域的边长示出为500μm的情形。另外，为了方便起见，相邻的2个被覆盖区域之间的距离示出为0μm。
在图39及图40中示出了实施例6的实验结果。图39示出在实施例6的各种情况下的化合物半导体2108的膜厚的平均值。图40示出在实施例6的各种情况的化合物半导体2108的膜厚的变动系数。
图39示出化合物半导体2108的生长速度、和被覆盖区域的大小及开口的大小的关系。在图39中，纵轴表示一定时间期间所生长的化合物半导体2108的膜厚
Figure BPA00001345267400451
横轴表示被覆盖区域的一边的长度[μm]。在本实施例中，化合物半导体2108的膜厚因为是一定时间期间所生长的膜厚，因此通过该膜厚除以该时间，可以获得化合物半导体2108的生长速度的近似值。
在图39中，菱形图形表示开口的底面形状为边长是10μm的正方形的情况下的实验数据，四边形图形表示开口的底面形状边长是20μm的正方形的情况下的实验数据。在同一图中，三角形的图形表示开口的底面形状为长边是40μm短边是30μm的长方形的情况下的实验数据。
从图39可知，上述生长速度，随着被覆盖区域的尺寸变大而单调地增加。另外，可以知道，在被覆盖区域的边长是400μm以下的情况下，上述生长速度大体上线性地增加，因开口的底面形状而造成的偏差很少。另一方面，可以知道，当被覆盖区域的边长为500μm的情况，与被覆盖区域的边长是400μm以下的情况比较，生长速度急剧地增加，因开口的底面形状而造成的偏差也变大。为此，抑制层的与Si结晶层平行的面的最大宽度优选是400μm以下。
图40示出化合物半导体2108的生长速度的变动系数、和相邻的2个被覆盖区域之间的距离的关系。在这里，所谓变动系数是相对于平均值的标准偏差之比，用该膜厚的平均值除上述3处测量点的膜厚的标准偏差而算出。在图40中，纵轴表示一定时间期间所生长的化合物半导体2108的膜厚
Figure BPA00001345267400452
的变动系数，横轴表示相邻的被覆盖区域之间的距离[μm]。图40示出相邻的2个被覆盖区域之间的距离分别为0μm、20μm、50μm、100μm、200μm、300μm、400μm和450μm的情况下的实验数据。在图40中菱形图形表示开口的底面形状为边长是10μm的正方形的情况下的实验数据。
在图40中，相邻的2个被覆盖区域之间的距离为0μm、100μm、200μm、300μm、400μm和450μm的实验数据，分别与图39中的被覆盖区域的边长为500μm、400μm、300μm、200μm、100μm和50μm的情况下的实验数据对应。关于相邻的2个被覆盖区域之间的距离为20μm和50μm的数据，通过和其他的实验数据同样的方式，分别测得在被覆盖区域的边长为480μm和450μm的情况下化合物半导体2108的膜厚。
从图40可知，与相邻的2个被覆盖区域之间的距离为0μm的情况比较，在上述距离是20μm的情况下，化合物半导体2108的生长速度非常稳定。从上述结果可以明白，在相邻的2个被覆盖区域即使稍微分开一点的情况下，开口的内部生长的晶体的生长速度将稳定化。或者，可以知道的是，如果相邻的2个被覆盖区域之间配置有产生晶体生长的区域，那么上述晶体的生长速度会稳定化。另外，可以知道的是，即使在相邻的2个被覆盖区域之间的距离为0μm的情况下，通过等间隔配置多个开口，也能抑制上述晶体的生长速度的偏差。
(实施例7)
将被覆盖区域的一边的边长设定为200μm、500μm，、700μm、1000μm、1500μm、2000μm、3000μm或4250μm。在各种情况下，以和实施例6同样的顺序制造半导体基板，测定了在开口的内部形成的化合物半导体2108的膜厚。在本实施例中，形成该SiO2层，以使得在Si基板2102上配置多个同样大小的SiO2层。另外，上述多个SiO2层彼此间隔地形成该SiO2层。开口的底面形状，与实施例6同样，对边长是10μm的正方形的情况、边长是20μm的正方形的情况、短边为30μm而长边为40μm的长方形的情况这3种情况进行了实验。Ge结晶层2106及化合物半导体2108的生长条件设定为与实施例6相同的条件。
(实施例8)
除了使三甲基镓的供给量变为一半，使化合物半导体2108的生长速度降低约一半以外，其他与实施例7的情况相同，在这种情况下测量了开口内部所形成的化合物半导体2108的膜厚。另外，在实施例8中，将被覆盖区域的边长设定为200μm、500μm、1000μm、2000μm、3000μm或4250μm，对开口的底面形状为边长是10μm的正方形的情况实施了实验。
将实施例7及实施例8的实验结果，在图41、图42～图46、图47～图51，及表1中示出。图41示出了在实施例7中的各个情况下的化合物半导体2108的膜厚的平均值。图42～图46示出了实施例7的各个情况下的化合物半导体2108的电子显微镜照片。图47～图51示出了在实施例8的各个情况下的化合物半导体2108的电子显微镜照片。表1示出了在实施例7及实施例8的各个情况下的化合物半导体2108的生长速度和Ra值。
图41示出了化合物半导体2108的生长速度、和被覆盖区域的大小及开口的大小的关系。在图41中，纵轴表示在一定时间期间所生长的化合物半导体2108的膜厚，横轴表示被覆盖区域的一边的边长[μm]。在本实施例中，因为化合物半导体2108的膜厚是在一定时间期间所生长的膜厚，所以用该膜厚除以该时间，能获得化合物半导体2108的生长速度的近似值。
在图41中，菱形的图形，表示开口的底面形状为边长是10μm的正方形的情况下的实验数据，四边形的图形，表示开口的底面形状为边长是20μm的正方形的情况下的实验数据。在同一图中，三角形的图形表示开口的底面形状为长边是40μm短边是30μm的长方形情况下的实验数据。
从图41可知，在被覆盖区域的边长至4250μm的范围内，上述生长速度随着被覆盖区域的尺寸变大而稳定增加。为此，优选抑制层的与Si结晶层平行的面的最大宽度是4250μm以下。由图39中所示的结果和图41中所示的结果可知，在相邻的2个被覆盖区域即使稍微分开一点的情况下，在开口内部生长的晶体的生长速度也稳定化。或者，可以知道的是，如果在相邻的2个被覆盖区域之间配置产生晶体生长的区域，则上述晶体的生长速度得以稳定化。
在图42到图46中示出关于实施例7的各种情形、用电子显微镜观察化合物半导体2108表面的结果。图42、图43、图44、图45、图46分别表示被覆盖区域的边长为4250μm、2000μm、1000μm、500μm、200μm的情形下的结果。从图42至图46可以明白，随着被覆盖区域的尺寸变大，化合物半导体2108的表面状态劣化。
图47到图51示出了关于实施例8的各种情况，用电子显微镜观察化合物半导体2108的表面的结果。图47、图48、图49、图50、图51分别示出被覆盖区域的边长为4250μm、2000μm、1000μm、500μm、200μm的情况下的结果。从图47到图51可以知道，随着被覆盖区域的尺寸变大，化合物半导体2108表面状态劣化。另外，与实施例7的结果进行比较的话，可以知道化合物半导体2108的表面状态得以改善。
在表1中示出实施例7及实施例8的各种情况下的化合物半导体2108的生长速度
Figure BPA00001345267400471
和Ra值[μm]。另外，化合物半导体2108的膜厚，用针式轮廓计测量。另外，Ra值，是根据激光显微镜装置的观察结果算出的。由表1可知，化合物半导体2108的生长速度越慢，表面粗糙度越得以改善。另外可以知道的是，在化合物半导体2108的生长速度是300nm/min以下的情况下，Ra值在0.02μm以下。
【表1】
Figure BPA00001345267400481
(实施例9)
与实施例6同样，制造了具有Si基板2102、抑制层2104、Ge结晶层2106、以及作为化合物半导体2108的一个例子的GaAs晶体的半导体基板。在本实施例中，在Si基板2102的表面的(100)面上形成抑制层2104。图52到图54示出了在上述半导体基板上形成的GaAs晶体的表面的电子显微镜照片。
图52示出了使GaAs晶体在开口内部生长的情况下的结果，其中该开口被配置得使得开口的底面形状的一边的方向和Si基板2102的<010>方向实质上平行。在本实施例中，被覆盖区域的平面形状为边长是300μm的正方形。开口的底面形状为边长是10μm的正方形。在图52中，图中的箭头表示<010>方向。如图52所示，能得到形状规则的晶体。
从图52可知，在GaAs晶体的4个侧面上分别出现(10-1)面、(1-10)面、(101)面及(110)面。另外，可以知道的是，图中(11-1)面呈现在GaAs晶体的左上角，图中在GaAs晶体的右下角出现(1-11)面。(11-1)面及(1-11)面，是与(-1-1-1)面等价的面，是稳定的面。
另一方面，可知的是，图中GaAs晶体的左下角及右上角没出现这样的面。比如，图中，尽管可以在左下角上出现(111)面，但是没出现(111)面。可以认为这是由于图中的左下角，由比(111)面稳定的(110)面及(101)面所夹持的缘故。
图53示出了使GaAs晶体在开口内部生长的情况下的结果，其中该开口被配置得使得开口的底面形状的一边的方向和Si基板2102的<010>方向实质上并行。图53示出了从斜上方45°角观察的情况下的结果。在本实施例中，被覆盖区域的平面形状为边长是50μm的正方形。开口的底面形状为边长是10μm的正方形。在图53中，图中的箭头表示<010>方向。如图53所示，得到形状规则的晶体。
图54示出了使GaAs晶体在开口内部生长的情况下的结果，其中该开口被配置得使得开口的底面形状的一边的方向和Si基板2102的<011>方向实质上平行。在本实施例中，被覆盖区域的平面形状为边长是400μm的正方形。开口的底面形状为边长是10μm的正方形。在图54中，图中的箭头表示<011>方向。如图54所示，与图52及图53相比较，得到了形状不规则的晶体。可以认为这是由于在GaAs晶体的侧面上，出现了比较不稳定的(111)面，结果导致了晶体的形状不规则。
(实施例10)
和实施例6同样，制得了具有Si基板2102、抑制层2104、Ge结晶层2106、及作为化合物半导体2108的一个例子的GaAs层的半导体基板。在本实施例中，在Ge结晶层2106和化合物半导体2108之间形成了中间层。在本实施例中，被覆盖区域的平面形状是边长为200μm的正方形。开口的底面形状是边长为10μm的正方形。用CVD法，在开口内部形成了膜厚为850nm的Ge结晶层2106之后，在800℃下实施了退火。
在对Ge结晶层2106进行退火处理之后，设定使得形成有Ge结晶层2106的Si基板2102的温度为550℃，通过MOCVD法形成了中间层。中间层以三甲基镓及三氢化砷作为原料气体而生长。中间层的膜厚是30nm。此后，将形成有中间层的Si基板2102的温度升温到640℃后，由MOCVD法形成作为化合物半导体2108的一个例子的GaAs层。GaAs层的膜厚是500nm。关于这以外的条件，以与实施例6相同的条件，制得半导体基板。
图55示出用透射式电子显微镜观察了所制造的半导体基板剖面的结果。如图55所示，在Ge结晶层2106及GaAs层上未观察到位错。由此可知，通过采用上述的构成，可以在Si基板上形成质量良好的Ge层，及与该Ge层晶格匹配或准晶格匹配的化合物半导体层。
(实施例11)
与实施例10同样，制造了具有Si基板2102、抑制层2104、Ge结晶层2106、中间层、及作为化合物半导体2108的一个例子的GaAs层的半导体基板之后，用获得的半导体基板制造了HBT元件构造。HBT元件构造按照以下的顺序制造。首先，与实施例10的情况同样，制造了半导体基板。另外，本实施例中，被覆盖区域的平面形状是边长为50μm的正方形。开口的底面形状为边长是20μm的正方形。关于其他的条件，用与实施例10的情况相同的条件制作了半导体基板。
其次，用MOCVD法，在上述半导体基板的GaAs层表面上层叠半导体层。以此，得到了按以下顺序配置的HBT元件构造，即Si基板2102、膜厚850nm的Ge结晶层2106、膜厚30nm的中间层、膜厚500nm的非掺杂GaAs层、膜厚300nm的n型GaAs层、膜厚20nm的n型InGaP层、膜厚3nm的n型GaAs层、膜厚300nm的GaAs层、膜厚50nm的p型GaAs层、膜厚20nm的n型InGaP层、膜厚120nm的n型GaAs层及膜厚60nm的n型InGaAs层。在所得到的HBT元件构造上配置电极、制作了电子元件或作为电子器件的一个例子的HBT元件。在上述半导体层中，使用Si作为n型杂质。在上述半导体层中使用C作为p型杂质。
图56示出所制得的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。从图56可知，在正方形的被覆盖区域的中央附近配置的开口区域排列着3个电极。上述3个电极从图中左侧分别表示HBT元件的基极电极、发射极电极及集电极电极。在测量上述HBT元件的电特性后，确认了晶体管动作。另外，用透射式电子显微镜观察了上述HBT元件的剖面，没观察到位错。
(实施例12)
和实施例11同样，制造了3个具有与实施例11同样的构造的HBT元件。将制造的3个HBT元件并联连接。在本实施例中，被覆盖区域的平面形状为长边是100μm、短边是50μm的长方形。另外，在上述被覆盖区域的内部，设置了3个开口。开口的底面形状，全部为边长是15μm的正方形。关于其他的条件，以实施例11的情况相同的条件制造HBT元件。
图57示出所得到的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。从图57可知，3个HBT元件被并联连接。测量了上述电子元件的电特性，结果确认了晶体管动作。
(实施例13)
改变开口的底面积，制造HBT元件，研究了开口的底面积和所制得的HBT元件的电特性的关系。与实施例11同样地制造了HBT元件。作为HBT元件的电特性，测量了基极薄层电阻值Rb[Ω/□]和电流放大率β。电流放大率β，是集电极电流值除以基极电流值而求出的。在本实施例中，在开口的底面形状分别是边长为20μm的正方形；短边为20μm长边为40μm的长方形；边长为30μm的正方形；短边为30μm长边为40μm的长方形，或者短边为20μm长边为80μm的长方形的各种情况下，制造了HBT元件。
当开口的底面形状为正方形时，形成开口以使得开口的底面形状的正交的2条边的一条边与Si基板2102的<010>方向平行，另一条边与Si基板2102的<001>方向平行。开口的底面形状为长方形时，形成了开口以使得开口的底面形状的长边与Si基板2102的<010>方向平行，短边与Si基板2102的<001>方向平行。被覆盖区域的平面形状，主要在边长为300μm的正方形的情况下进行了实验。
图58示出上述HBT元件的电流放大率β与基区薄层电阻值Rb之比、和开口的底面积[μm2]的关系。在图58中纵轴表示用基区薄层电阻值Rb除电流放大率β所得的值，横轴表示开口的底面积。另外，图58中没有示出电流放大率β的值，不过，电流放大率得到了70～100左右的高值。另一方面，在Si基板2102的整个面上形成同样的HBT元件构造，形成了HBT元件的情况下的电流放大率β在10以下。
由此可知，通过在Si基板2102的表面上局部性地形成上述HBT元件构造，能够制造电特性优良的器件。特别是，可以知道的是，在开口的底面形状的边长为80μm以下，或开口的底面积在1600μm2以下的情况下，能够制造电特性优良的器件。
从图58可知，在开口的底面积是900μm2以下时，与开口底面积是1600μm2的情况比较，电流放大率β与基区薄层电阻值Rb之比的偏差小。由此可知，当开口底面形状的边长为40μm以下，或开口底面积是900μm2以下时，能以高成品率制造上述器件。
如上所述，通过包括以下步骤的半导体基板的制造方法，可制得半导体基板，该制造方法包括：在Si的基板的主面上形成抑制晶体生长的抑制层的步骤；在抑制层上形成图案，形成在与基板的主面大体上垂直的方向上贯通抑制层以使基板露出的开口的步骤；与开口内部的上述基板接触，使Ge层晶体生长的步骤；以及在Ge层上使功能层晶体生长的步骤。通过包括在Si的基板上面形成具有开口、抑制晶体生长的抑制层的步骤；在开口内形成Ge层的步骤；以及在Ge层形成之后、形成功能层的步骤的半导体基板的制造方法能制造出半导体基板。
如上所述，在Si基板的主面上形成抑制晶体生长的抑制层；在抑制层中形成在与基板的主面大体上垂直的方向上贯通抑制层以使基板露出的开口；与开口内部的基板接触、使Ge层晶体生长，在Ge层上使功能层晶体生长，从而制得半导体基板。制得了包括Si基板、设置在基板上且具有开口的抑制晶体生长的抑制层、在开口内形成的Ge层、和在Ge层被形成之后形成的功能层的半导体基板。
如上所述，在Si基板的主面上形成抑制晶体生长的抑制层；在抑制层中形成在与基板的主面大体上垂直的方向上贯通抑制层以使基板露出的开口；与开口内部的基板接触、使Ge层晶体生长，使功能层能在Ge层上晶体生长，在功能层上形成电子元件，从而制得电子器件。能够制作包括Si基板、设置在基板上且具有开口用于抑制晶体生长的抑制层、在开口内形成的Ge层、在形成Ge层之后形成的功能层、及在功能层上形成的电子元件的电子器件。
(实施例14)
图59示出在所制造的半导体基板中的晶体的剖面的扫描型电子显微镜照片。图60是为了使图59的照片容易看为的目的而示出的示意图。该半导体基板，通过以下的方法制造。制备以(100)面为主面的Si基板2202，在Si基板2202上面，形成SiO2膜2204作为绝缘膜。在SiO2膜2204上形成到达Si基板2202的主面的开口，在该开口内部露出的Si基板2202的主面上，通过使用单锗烷(monogermane)为原料的CVD法，形成了Ge晶体2206。Si基板2202、SiO2膜2204、和Ge晶体2206，与Si基板2102、抑制层2104、和Ge晶体层2106相同。
还有，通过使用了三甲基镓和三氢化砷作为原料的MOCVD法，使Ge晶体2206上面生长晶种化合物半导体的GaAs晶体2208。GaAs晶体2208与晶种化合物半导体晶体2108相同。在GaAs晶体2208的生长中，首先进行在550℃下的低温生长，之后在640℃的温度下使之生长。在640℃的温度下的生长时的三氢化砷分压是0.05kPa。可以确认在Ge晶体2206上面GaAs晶体2208正在生长。作为GaAs晶体2208的晶种面，能确认出现(110)面。
接着，进一步使作为横向生长化合物半导体层的GaAs晶体2208生长。横向生长时的生长温度是640℃，三氢化砷分压是0.43kPa。
图61示出所得到的晶体的剖面的扫描型电子显微镜照片。图62是为了使图61的照片看起来容易而示出的示意图。可确认GaAs晶体2208在SiO2膜2204上具有横向生长面，GaAs晶体2208在SiO2膜2204上也横向生长。因为横向生长的部分为无缺陷区域，所以通过在该横向生长的部分形成电子器件，能够形成性能优良的电子器件。
(实施例15)
和实施例14同样，在Si基板2202上面使Ge结晶2206选择生长，形成半导体基板。对该半导体基板，实施反复10次的800℃和680℃的温度的循环退火处理。用能量色散型X射线荧光分析装置(以下可以记为EDX)评价了所得到的半导体基板(以下称样品A)的在Ge晶体2206和Si基板2202界面的Si及Ge的元素浓度。此外，同样地，对于在Si基板2202上选择生长Ge晶体的半导体基板，形成不实施循环退火处理的半导体基板(以下称样品B)，同样由EDX进行了评估。
图63示出关于样品A的Si元素的分布，图64示出关于样品A的Ge元素的分布。图65示出关于样品B的Si元素的分布。图66示出关于样品B的Ge元素的分布。图67是为使图63至图66看起来更容易为目的而示出的示意图。样品B中，与Si基板2202和Ge结晶之间的界面急剧陡峭的状态相对，在样品A中，是界面模糊的状态，可以确认Ge向Si基板2202之中扩散的情况。Si基板2202、SiO2膜2204、和Ge结晶2206，分别与Si基板2102、抑制层2104、和Ge结晶层2106相同。
关于样品A和样品B，只限定于Si基板2202和Ge晶体2206的界面的测量区域，测量Si及Ge的元素强度积分值。图68是示出关于样品A的测量区域的SEM照片。上述元素强度积分值的测量区域，在图68(SEM照片)中，被定位于Si基板2202上Ge晶体2206存在的位置，且从其Si基板2202和Ge晶体2206的界面(上述SEM照片中被观察的界面)进入Si基板2202侧10～15nm的位置。
图69示出关于图68中所示的测量区域的Si及Ge的元素强度积分值。图70是示出关于样品B的测量区域的SEM照片。图71示出关于图70所示的测量区域的Si及Ge的元素强度积分值。样品B中几乎没有检测出Ge的信号，而主要为Si的信号，与此相对，在样品A中，较大量地检测出Ge的信号。由此可知，在样品A中Ge扩散到Si基板2202中。
在Si基板2202和SiO2膜2204相接触的区域，绘制Si元素的深度方向分布的时候，将Si基板2202中Si的强度和SiO2膜2204中Si的强度的合计为50％的位置确定为Si基板2202和Ge晶体的界面，测量从该界面到Si基板2202侧5nm到10nm的范围的Ge及Si的各个的元素强度比。从各元素强度比，算出关于各元素的深度方向的积分值，算出各个的积分值之比(Ge/Si)。
其结果，样品A为3.33，样品B为1.10。由此，算出自Si基板2202和Ge晶体2206的界面起，到Si基板2202一侧5nm到10nm的范围内的Ge的平均浓度为：样品A为77％，样品B为52％。对于样品A和样品B，由透射式电子显微镜进行位错观察时，在样品A中不存在到达Ge晶体2206表面的位错。另一方面，确认了样品B中存在密度为1×109cm-2左右的、到达晶体表面的位错。根据以上的结果，确认循环退火的实施，产生了降低Ge晶体2206的位错的效果。
(实施例16)
与实施例15的样品A同样地经实施了循环退火处理的Ge晶体2206上，通过MOCVD法使GaAs晶体2208生长之后，在该GaAs晶体2208上再层叠由GaAs层及InGaP层组成的多层构造膜，制得了样品C。另外，除了不对Ge晶体2206实施后退火处理以外，其余与上述同样地形成GaAs晶体2208及多层构造膜，制得样品D。
关于样品C和样品D，实施与实施例15同样的EDX测量，测量从Si基板2202与Ge晶体的界面到Si基板2202侧5nm至10nm的范围内的Ge及Si的各个的元素强度比。再算出深度方向的积分值，从而计算出Ge及Si的各自的积分值之比(Ge/Si)。样品C是2.28，样品D是0.60。由此，计算出自Si基板2202和Ge晶体的界面向Si基板2202侧5nm到10nm的范围内的Ge的平均浓度，被算出为：样品C是70％，样品D是38％。
关于样品C和样品D，由透射式电子显微镜进行了位错的观察，在样品C中不存在到达由GaAs层及InGaP层组成的多层构造膜的位错，与此相对，在样品D中观察到了到达由GaAs层及InGaP层组成的多层构造膜的位错。由以上得知，当从Si基板2202和Ge晶体的界面到硅基板2202侧5nm到10nm的范围中的Ge的平均浓度是60％以上的情况下，可以在Ge晶体上形成更高质量的化合物半导体层。更优选Ge的平均浓度是70％以上。
(实施例17)
在实施例17中，基于本申请的发明人的实验数据说明通过改变抑制层的宽度、器件用薄膜的生长速度也发生变化的情况。这里，所谓器件用薄膜是指器件用薄膜被加工成为半导体器件的一部分的薄膜。比如，在硅晶体上依次层叠多个化合物半导体薄膜、加工被层叠的化合物半导体薄膜、形成半导体器件的情况下，被层叠的化合物半导体薄膜包含在器件用薄膜中。另外，被层叠的化合物半导体薄膜和硅晶体之间形成的缓冲层也包含在器件用薄膜中，构成缓冲层或化合物半导体薄膜的晶体生长的核的晶种层也包含于器件用薄膜中。
器件用薄膜的生长速度影响诸如平坦性、结晶性之类的器件用薄膜的特性。另外，器件用薄膜的特性，对该器件用薄膜所形成的半导体器件的性能影响很大。因而，要想满足从半导体器件的要求规格导出的器件用薄膜的要求特性，有必要恰当地控制器件用薄膜的生长速度。在以下说明的实验数据，表示因为抑制层的宽度等而产生的器件用薄膜的生长速度的变化的情况。通过使用该实验数据，可以将抑制层的形状设计成使得器件用薄膜的生长速度为从器件用薄膜的要求规格能导出的适当的生长速度。
图72示出在实施例17中制得的半导体器件用基板3000的平面图案。半导体器件用基板3000，在基极基板上具有抑制层3002、器件用薄膜3004及牺牲生长部3006。形成抑制层3002、器件用薄膜3004及牺牲生长部3006以使得抑制层3002围着器件用薄膜3004、牺牲生长部3006围着抑制层3002。
抑制层3002被形成以使得具有大体上正方形的外形，在正方形的中心部分形成大体上正方形的开口部。开口部的一边a为30μm或50μm。作为从抑制层3002的外周边到内周边的距离的抑制层3002的宽度b在从5μm至20μm的范围内变化。作为抑制层3002，使用了二氧化硅(SiO2)。二氧化硅，在成为选择MOCVD的外延生长条件中，在其表面上不外延生长晶体。抑制层3002，使用干热氧化法在底板基板上形成二氧化硅膜、用光刻法将该二氧化硅膜图案化形成。
在抑制层3002以外的底板基板上，通过MOCVD法使化合物半导体晶体选择外延生长。在由抑制层3002包围的开口部外延生长的化合物半导体晶体是器件用薄膜3004，围着抑制层3002外侧的抑制层3002的化合物半导体晶体是牺牲生长部3006。作为化合物半导体晶体，使GaAs晶体、InGaP晶体或P型掺杂后的GaAs晶体(p-GaAs晶体)生长。作为Ga原料使用三甲基镓(Ga(CH3)3)，作为As原料使用了三氢化砷(AsH3)。作为In原料使用了三甲基铟(In(CH3)3)，作为P原料使用了磷化氢(PH3)。作为P型杂质的碳(C)的掺杂，通过调整作为掺杂剂的溴三氯甲烷(CBrCl3)的添加量来控制。外延生长时的反应温度为610℃。
图73是示出使GaAs外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和抑制层3002的宽度的关系的图表。图74是示出使GaAs外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和面积比之间的关系的图表。图75是示出使InGaP外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和抑制层3002的宽度之间的关系的图表。
图76是示出使InGaP外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和面积比之间的关系的图表。图77是示出使p-GaAs外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和抑制层3002的宽度之间的关系的图表。图78是示出使p-GaAs外延生长作为器件用薄膜3004及作为牺牲生长部3006的情况下、器件用薄膜3004的生长速度和面积比之间的关系的图表。
在图73至图78的各图中，纵轴表示化合物半导体晶体的生长速度比。生长速度比是假设没有抑制层3002的普通(日文原文：ベタ)平面中的生长速度为1的情况下的、与该普通平面中的生长速度进行比较而得到的生长速度之比。面积比，是形成器件用薄膜3004的区域的面积、与形成器件用薄膜3004的区域的面积加上形成抑制层3002的区域的面积而得到的总面积之比。
在各图中，黑四边形或用黑菱形表示的图形代表实际的测量点。实线表示实验线。实验线是1个变量的2次函数，用最小二乘法求得各多项式的系数。为了比较，用虚线表示在没有牺牲生长部3006的情况下的器件用薄膜3004的生长速度比。L1是抑制层3002的开口部面积是50μm□的情形，L2是抑制层3002的开口部面积是30μm□的情形。所谓没有牺牲生长部3006的情形是指相当于牺牲生长部3006的区域被抑制层3002覆盖的情形。
如图73至图78的各图所示，抑制层3002的宽度越大生长速度就越大，面积比越小生长速度就越大。另外，实验线和测量点很一致。因而，可以知道，可以用实验线的2次函数以实现希望的生长速度的方式设计抑制层3002。
另外，可以通过考虑如下的晶体的生长机制来说明这样的实验结果。即，作为形成膜中的晶体原料的Ga和As的原子，可以考虑由从空间飞来的分子或者表面泳动的分子供给。本申请的发明者们认为在选择外延生长那样的MOCVD的反应环境中，由表面泳动的分子作为晶体原料的主要供给源。在该情况下，飞到抑制层3002的原料分子(前体)，除了从表面脱离的原料分子以外，在抑制层3002的表面泳动，被提供给器件用薄膜3004或牺牲生长部3006。在这里，如果抑制层3002的宽度较大，那么由于表面泳动而供给的原料分子的绝对数变大，器件用薄膜3004的生长速度变快。另外，如果器件用薄膜3004对总面积的面积比小，则从抑制层3002提供给器件用薄膜3004的原料分子相对地变多。因此，器件用薄膜3004的生长速度变快。
如果把以上所述的生长机制作为基础，那么能够如以下所述地把握牺牲生长部3006的功能。即，假如没有牺牲生长部3006的话，对器件用薄膜3004供给过剩的原料分子，导致器件用薄膜3004的表面不规则、或结晶性降低。也就是说，由于牺牲生长部3006的存在，飞到抑制层3002来的原料分子被牺牲生长部3006适度获取，而将向器件用薄膜3004的原料分子的供给控制在适当量。牺牲生长部3006，具有通过使原料分子牺牲生长、消耗，来抑制向器件用薄膜3004提供过剩的原料分子的功能。
图79及图80，是观察在使底板基板的倾斜角为2°的情况下的半导体器件用基板3000的表面的电子显微镜照片。图79是观察外延生长后的状态的电子显微镜照片，图80是观察退火后的状态的电子显微镜照片。图81及图82，是观察在使底板基板的倾斜角为6°的情况下的半导体器件用基板3000的表面的电子显微镜照片。图81是观察外延生长后的状态的电子显微镜照片，图82是观察退火后的状态的电子显微镜照片。在这里，所谓倾斜角是指从底板基板的硅表面是结晶学的面取向(100)面倾斜的角度。
如图79及图81所示，倾斜角是2°的情况下的晶体表面，与倾斜角是6°的情况下的晶体表面相比，表面的不规则性小。因而与倾斜角6°相比，优选倾斜角2°。如图80及图82所示，退火后的晶体表面在无论哪一个倾斜角下都为良好。因而，可以知道，在倾斜角2°到6°的范围内可以生长良好的晶体。
(实施例18)
图83示出本发明者们制造的异质结双极晶体管(HBT)3100的平面图。HBT3100具有并联20个HBT元件3150的构造。另外，在图83中示出底板基板的一部分，只表示1个HBT3100的一部分。虽然在同一的底板基板上也形成了测试图案及其他的半导体元件，不过，在这里省略说明。
20个HBT元件3150的各个的集电极由集电极配线3124并联，各个发射极由发射极配线3126并联，各个基极由基极配线3128并联。另外，20个基极分成4组，将各组的5个基极分别并联。集电极配线3124连接到集电极焊盘3130，发射极配线3126连接到发射极焊盘3132，基极配线3128连接到基极焊盘3134。集电极配线3124、集电极焊盘3130、发射极配线3126及发射极焊盘3132形成在同一第1配线层，基极配线3128及基极焊盘3134形成在第1配线层的上层的第2配线层。
图84是在图83中示出的用虚线包围的部分的显微镜照片。图85是示出将图84中的用虚线围着的3个HBT元件3150的部分放大后的平面图。集电极配线3124与集电极电极3116连接，发射极配线3126经发射极引出线3122与发射极电极3112连接，基极配线3128经基极引出线3120与基极电极3114连接。在集电极配线3124、发射极引出线3122及基极引出线3120的下层形成场绝缘膜3118，HBT元件3150及牺牲生长部与集电极配线3124、发射极引出线3122及基极引出线3120之间用场绝缘膜3118绝缘。在场绝缘膜3118的下层形成有抑制层3102。在用抑制层3102包围的区域形成了HBT元件3150。图86是观察HBT元件3150区域得到的激光显微镜照片。
图87到图91是按HBT3100的制造工序的顺序所示出的平面图。作为底板基板，制备了硅晶片，在该底板基板上面通过干热氧化法形成了二氧化硅膜。此后，如图87所示，采用光刻法将二氧化硅膜图案化，形成了抑制层3102。
如图88所示，采用选择外延生长法，在抑制层3102包围的区域形成器件用薄膜3108，在围着抑制层3102的周围的区域形成了牺牲生长部3110。器件用薄膜3108，在作为底板基板的硅晶片上，依次层叠Ge晶种层、缓冲层、次集电极层、集电极层、基极层、发射极层、次发射极层而形成。在器件用薄膜3108的叠层中，在发射极层生长后，次发射极层生长前，设瞬间三氢化砷流量为零，在氢气气氛下，在670℃下进行退火3分钟。
如图89所示，在器件用薄膜3108上形成发射极电极3112，把发射极电极3112作为掩模在器件用薄膜3108上形成了发射极台面。在形成发射极台面的步骤，对器件用薄膜3108进行蚀刻，直至基极层露出的深度。接下来，在集电极电极3116被形成的区域上形成集电极台面。在形成集电极台面的步骤，蚀刻器件用薄膜3108，直至次集电极层露出的深度。进一步对器件用薄膜3108的周边地区蚀刻，形成隔离台面。
如图90所示，在整个面上将二氧化硅膜成膜而形成场绝缘膜3118，在场绝缘膜3118上开设连接基极层的连接孔，形成基极电极3114。进一步，在场绝缘膜3118上开设连接到次集电极层的连接孔，形成集电极电极3116。另外，发射极电极3112、基极电极3114及集电极电极3116为由镍(Ni)及金(Au)而形成的层叠膜。发射极电极3112、基极电极3114及集电极电极3116通过剥离(lift-off)法形成。由此形成HBT元件3150。
如图91所示，形成了与发射极电极3112连接的发射极引出线3122、与发射极引出线3122连接的发射极配线3126、与基极电极3114连接的基极引出线3120、与集电极电极3116连接的集电极配线3124。发射极引出线3122、发射极配线3126、基极引出线3120及集电极配线3124由铝形成。还有，作为层间绝缘层在整个面上形成覆盖发射极引出线3122、发射极配线3126、基极引出线3120及集电极配线3124的聚酰亚胺膜。在层间绝缘层上面，形成经连接孔连接到基极引出线3120上的基极配线3128，形成了图85示出的HBT3100。
图92至图96是示出测量了所制造的HBT3100的各种特性的数据的图表。图92示出使基极-发射极间的电压变化时的集电极电流及基极电流。四边形的图形是集电极电流，三角形的图形是基极电流。图93示出使基极-发射极间的电压变化时的电流放大率。基极-发射极间电压从约1.15v附近开始电流放大率增加，当基极-发射极间电压达到1.47v的时候最大电流放大率达到106。图94示出相对于集电极电压的集电极电流。同一图示出了4个使基极电压变化时的数据序列。根据同一图，示出了在宽的集电极电压范围、集电极电流稳定流过的情况。图95示出了用于求出电流放大率为1的截止频率的实验数据。在基极-发射极间电压为1.5v的情况下得到截止频率15GHz的值。图96示出了用于求出电流放大率为1的最大振荡频率的实验数据。在基极-发射极间电压为1.45v的情况下得到最大振荡频率9GHz的值。
图97是在形成了器件用薄膜3108的步骤中、用二次离子质谱法测量深度分布而得到的数据。As的原子浓度、C的原子浓度、InGaAs中的Si的原子浓度、和GaAs中的Si的原子浓度值与各自的深度对应示出。范围3202，是作为次发射极层及发射极层的GaAs及InGaP。范围3204，是作为基极层的p-GaAs。范围3206，是作为集电极层的n-GaAs。范围3208，是作为次集电极层的n+GaAs及作为蚀刻终止层的InGaP。范围3210，是作为缓冲层的GaAs及AlGaAs。范围3212，是作为晶种层的Ge。
图98是示出与HBT3100同时形成的HBT的剖面的TEM照片。表示在硅3220上面依次形成Ge层3222、缓冲层3224、次集电极层3226、集电极层3228、基极层3230、次发射极层及发射极层3232。集电极电极3234与次集电极层3226接触而形成，基极电极3236与基极层3230接触而形成，发射极电极3238与发射极层3232接触而形成。
图99是为了比较而示出的TEM照片，并且示出没有抑制层的裸基板上形成了器件用薄膜的HBT。在由3240表示的区域观察到许多晶体缺陷，缺陷到达了作为HBT的活性区域的发射极-基极-集电极区域。而在图98所表示的HBT中，晶体缺陷极少。在图98所表示的HBT中获得了123的最大电流放大率，而在图99的HBT中最大电流放大率不过是30而已。
在以上的说明中，作为电子器件的一个例子，例举了MISFET(metal-insulator-semiconductor field-effect transistor)。可是电子器件不限定于MISFET，除了MISFET以外，还可以是MOSFET、HEMT(HighElectron Mobility Transistor高电子迁移率场效晶体管)、赝HEMT(pseudomorphic-HEMT)。作为电子器件100还可以是MESFET(Metal-Semiconductor Field Effect Transistor金属半导体场效应晶体管)等。
以上，利用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式中所记载的范围。本领域技术人员可以明白的是，对上述实施方式可以进行多种变更或者改良。从权利要求书的记载可知，进行这样的变更或改进而得到的实施方式也被包含于本发明的技术范围内。
应注意的是，在权利要求书、说明书、及附图中所示的装置、系统、程序、及方法中的动作、次序、步骤、以及阶段等的各种处理的实际顺序，如果没有特别明示“在......之前”、“先于......”等，或者除非在后面的处理中使用前面的处理的输出，则可以以任意的顺序来实现。关于权利要求书、说明书、及附图中的动作流程，为了方便虽然使用了“首先”、“其次(接下来)”等进行说明，但是并不意味着必须以这样的顺序来实施。
另外，在本说明书中，有时将依次层叠各要素的层叠方向记载为上方。可是，上述记载并不用于将电子器件100等的层叠方向限定在电子器件100等使用时的上面的方向。在本说明书中，所谓“在上面形成”是指在层叠方向上形成。另外，所谓“在上面形成”，不仅包括与对象接触而形成，也包含隔着其他的层而形成。
附图标记的说明
10半导体基板，11主面，12底板基板，13绝缘层，14Si结晶层，16SixGe1-x结晶层，18化合物半导体，19表面，20半导体基板，25抑制层，26SixGe1-x结晶层，27开口，28化合物半导体，30半导体基板，36SixGe1-x结晶层，38化合物半导体，40半导体基板，41面，45抑制层，46SixGe1-x结晶层，48化合物半导体，50半导体基板，56SixGe1-x结晶层，57Si结晶层，60半导体基板，64绝缘层，65抑制层，68化合物半导体，100电子器件，101SOI基板，102GOI基板，104抑制层，105开口，108晶种化合物半导体晶体，110第1化合物半导体晶体，112第2化合物半导体晶体，114栅极绝缘膜，116栅极电极，118源极漏极电极，120缺陷捕捉部，130缺陷捕捉部，162Si基板，164绝缘层，166Ge结晶层，172主面，200电子器件，300电子器件，400电子器件，402缓冲层，500电子器件，502源极漏极电极，600电子器件，602源极漏极电极，700电子器件，702下部栅极绝缘膜，704下部栅极电极，801半导体基板，802GOI基板，803区域，804抑制层，806开口，808集电极电极，810发射极电极，812基极电极，822缓冲层，824化合物半导体功能层，862Si基板，864绝缘层，866Ge结晶层，872主面，880MISFET，882阱，888栅极电极，1101半导体基板，1102GOI基板，1108集电极电极，1110发射极电极，1112基极电极，1120Ge结晶层，1122InGaP层，1123InGaP层，1124化合物半导体功能层，1125伴随层，1162Si基板，1164绝缘层，1166Ge结晶层，1172主面，2102Si基板，2104抑制层，2106Ge结晶层，2108化合物半导体，2202Si基板，2204SiO2膜，2206Ge晶体，2208GaAs晶体，3000半导体器件用基板，3002抑制层，3004器件用薄膜，3006牺牲生长部，3100HBT，3102抑制层，3108器件用薄膜，3110牺牲生长部，3112发射极电极，3114基极电极，3116集电极电极，3118场绝缘膜，3120配线，3122配线，3124集电极配线，3126发射极配线，3128基极配线，3130集电极焊盘，3132发射极焊盘，3134基极焊盘，3150HBT元件，3202范围，3204范围，3206范围，3208范围，3210范围，3212范围，3220硅，3224缓冲层，3226次集电极层，3230基极层，3232发射极层，3234集电极电极，3236基极电极，3238发射极电极

Claims (46)

1.一种半导体基板，其依次包括底板基板、绝缘层、和SixGe1-x结晶层，其特征在于，
所述SixGe1-x结晶层的至少一部分区域被退火，
所述半导体基板包括在所述至少一部分区域上与所述SixGe1-x结晶层晶格匹配或准晶格匹配的化合物半导体，
其中，0≤x＜1。
2.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层具有不会因所述退火中产生的热应力而引起缺陷的大小，
其中，0≤x＜1。
3.根据权利要求1所述的半导体基板，其特征在于，
还包括缺陷捕捉部，其捕捉在所述SixGe1-x结晶层的内部产生的缺陷；
从所述SixGe1-x结晶层中包含的任意一点至所述缺陷捕捉部的最大距离比所述退火中所述缺陷能够移动的距离小，
其中，0≤x＜1。
4.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层等间隔地设置于所述绝缘层上，
其中，0≤x＜1。
5.根据权利要求1所述的半导体基板，其特征在于，
还包括抑制所述化合物半导体的晶体生长的抑制层，
所述抑制层包括贯通至所述SixGe1-x结晶层的开口，
其中，0≤x＜1。
6.根据权利要求5所述的半导体基板，其特征在于，
所述抑制层形成在所述SixGe1-x结晶层上，
其中，0≤x＜1。
7.根据权利要求5所述的半导体基板，其特征在于，
所述开口具有小于
Figure FPA00001345267300021
的纵横比。
8.根据权利要求5所述的半导体基板，其特征在于，
所述化合物半导体包括：
在所述开口内部的所述SixGe1-x结晶层上晶体生长得比所述抑制层的表面更凸出的晶种化合物半导体晶体，和
以所述晶种化合物半导体晶体为核、沿所述抑制层横向生长的横向生长化合物半导体晶体，
其中，0≤x＜1。
9.根据权利要求8所述的半导体基板，其特征在于，
所述横向生长化合物半导体晶体包括：
以所述晶种化合物半导体晶体为核、沿所述抑制层横向生长的第1化合物半导体晶体，和
以所述第1化合物半导体晶体为核、沿所述抑制层且与所述第1化合物半导体晶体不同的方向横向生长的第2化合物半导体晶体。
10.根据权利要求5所述的半导体基板，其特征在于，
多个所述开口等间隔地设置在所述SixGe1-x结晶层上，
其中，0≤x＜1。
11.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层的与所述化合物半导体的界面利用气体的P化合物进行表面处理，
其中，0≤x＜1。
12.根据权利要求1所述的半导体基板，其特征在于，
所述化合物半导体是III-V族化合物半导体或者II-VI族化合物半导体。
13.根据权利要求12所述的半导体基板，其特征在于，
所述化合物半导体是III-V族化合物半导体，作为III族元素包含Al、Ga、和In中至少一个，作为V族元素包含N、P、As、和Sb中至少一个。
14.根据权利要求1所述的半导体基板，其特征在于，
所述化合物半导体包括缓冲层，该缓冲层包括包含P的III-V族化合物半导体，
所述缓冲层与所述SixGe1-x结晶层晶格匹配或者准晶格匹配，
其中，0≤x＜1。
15.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层的表面的位错密度在1×106/cm2以下，
其中，0≤x＜1。
16.根据权利要求1所述的半导体基板，其特征在于，
所述底板基板是单晶Si，
所述半导体基板还包括设置于所述底板基板的没有被所述SixGe1-x结晶层覆盖的部分上的Si半导体器件，
其中，0≤x＜1。
17.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层的形成有所述化合物半导体的面具有与从(100)面、(110)面、(111)面、在结晶学上与(100)面等价的面、在结晶学上与(110)面等价的面、以及在结晶学上与(111)面等价的面中选择的一个结晶面倾斜的倾斜角，
其中，0≤x＜1。
18.根据权利要求17所述的半导体基板，其特征在于，
所述倾斜角为2°以上6°以下。
19.根据权利要求5所述的半导体基板，其特征在于，
所述开口的底面积为1mm2以下。
20.根据权利要求19所述的半导体基板，其特征在于，
所述底面积为1600μm2以下。
21.根据权利要求20所述的半导体基板，其特征在于，
所述底面积为900μm2以下。
22.根据权利要求5所述的半导体基板，其特征在于，
所述开口的底面的最大宽度为80μm以下。
23.根据权利要求22所述的半导体基板，其特征在于，
所述开口的底面的最大宽度为40μm以下。
24.根据权利要求1所述的半导体基板，其特征在于，
所述底板基板包括主面，该主面具有从(100)面或在结晶学上与(100)面等价的面倾斜的倾斜角，
所述SixGe1-x结晶层的底面是长方形，
所述长方形的一边实质上平行于所述底板基板的<010>方向、<0-10>方向、<001>方向、和<00-1>方向中的一个方向，
其中，0≤x＜1。
25.根据权利要求24所述的半导体基板，其特征在于，
所述倾斜角为2°以上6°以下。
26.根据权利要求1所述的半导体基板，其特征在于，
所述底板基板包括主面，该主面具有从(111)面或在结晶学上与(111)面等价的面倾斜的倾斜角，
所述SixGe1-x结晶层的底面为六边形，
所述六边形的一边实质上平行于所述底板基板的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向、及<-101>方向中的一个方向，
其中，0≤x＜1。
27.根据权利要求26所述的半导体基板，其特征在于，
所述倾斜角为2°以上6°以下。
28.根据权利要求5所述的半导体基板，其特征在于，
所述抑制层的外形的最大宽度为4250μm以下。
29.根据权利要求28所述的半导体基板，其特征在于，
所述抑制层的外形的最大宽度为400μm以下。
30.根据权利要求1所述的半导体基板，其特征在于，其通过：
制备在表面上具有Si结晶层的SOI基板；
在所述SOI基板上生成SiyGe1-y结晶层；
使Si薄膜在所述SiyGe1-y结晶层上晶体生长；
使所述SiyGe1-y结晶层的至少一部分、所述Si薄膜、以及所述SOI基板的Si结晶层热氧化
而制造，
其中，0.7＜y＜1、且x＜y。
31.根据权利要求30所述的半导体基板，其特征在于，
所述y在0.05以下。
32.根据权利要求30所述的半导体基板，其特征在于，
所述SiyGe1-y结晶层将(111)面或者在结晶学上与(111)面等价的面作为主面，
其中，0.7＜y＜1、且x＜y。
33.根据权利要求1所述的半导体基板，其特征在于，
所述底板基板是Si基板，
所述绝缘层是SiO2层。
34.根据权利要求1所述的半导体基板，其特征在于，
所述SixGe1-x结晶层和所述化合物半导体，与所述底板基板大致平行地形成，
其中，0≤x＜1。
35.根据权利要求34所述的半导体基板，其特征在于，还包括：
覆盖所述SixGe1-x结晶层的上表面、抑制所述化合物半导体的晶体生长的抑制层，
其中，0≤x＜1。
36.一种电子器件，其特征在于，包括：
衬底，
设置于所述衬底上的绝缘层，
设置于所述绝缘层上、至少一部分区域被退火的SixGe1-x结晶层，
在所述至少一部分区域与所述SixGe1-x结晶层晶格匹配或者准晶格匹配的化合物半导体，和
用所述化合物半导体形成的半导体器件，
其中，0≤x＜1。
37.根据权利要求36所述的电子器件，其特征在于，
还包括抑制所述化合物半导体的晶体生长的抑制层，
所述抑制层具有贯通至所述SixGe1-x结晶层的开口，
所述化合物半导体包括：在所述开口内部的所述SixGe1-x结晶层上晶体生长得比所述抑制层的表面更凸出的晶种化合物半导体晶体，和以所述晶种化合物半导体晶体为核、沿所述抑制层横向生长的横向生长化合物半导体晶体，
其中，0≤x＜1。
38.一种半导体基板的制造方法，其特征在于，包括：
制备依次包括底板基板、绝缘层、和SixGe1-x结晶层的GOI基板的步骤；
对所述SixGe1-x结晶层的至少一部分区域退火的步骤；和
使在所述至少一部分区域上与所述SixGe1-x结晶层晶格匹配或者准晶格匹配的化合物半导体晶体生长的步骤，
其中，0≤x＜1。
39.根据权利要求38所述的制造方法，其特征在于，
使所述化合物半导体晶体生长的步骤包括：
在所述SixGe1-x结晶层上设置抑制所述化合物半导体的晶体生长的抑制层的步骤；
在所述抑制层上形成贯通至所述SixGe1-x结晶层的开口的步骤；和
在所述开口内部使所述SixGe1-x结晶层生长的步骤，
其中，0≤x＜1。
40.根据权利要求38所述的制造方法，其特征在于，
在所述SixGe1-x结晶层中包含的缺陷能够向所述SixGe1-x结晶层的外缘移动的温度和时间执行所述退火步骤，
其中，0≤x＜1。
41.根据权利要求38所述的制造方法，其特征在于，包括：
使所述退火步骤多次反复执行的步骤。
42.根据权利要求38所述的制造方法，其特征在于，
在使所述SixGe1-x结晶层生长的步骤，使多个所述SixGe1-x结晶层等间隔地生长，
其中，0≤x＜1。
43.根据权利要求38所述的制造方法，其特征在于，
在使所述SixGe1-x结晶层生长的步骤，使所述SixGe1-x结晶层生长至不会因所述退火中产生的热应力而在所述SixGe1-x结晶层中引起缺陷的大小，
其中，0≤x＜1。
44.根据权利要求38所述的制造方法，其特征在于，
在所述退火步骤，使所述SixGe1-x结晶层的表面的位错密度在1×106/cm2以下，
其中，0≤x＜1。
45.根据权利要求38所述的制造方法，其特征在于，
准备GOI基板的步骤包括：
准备SOI基板的步骤；
在所述SOI基板上形成SiyGe1-y结晶层的步骤；
使Si薄膜在所述SiyGe1-y结晶层上晶体生长的步骤；和
使所述SiyGe1-y结晶层的至少一部分区域和所述Si薄膜热氧化的步骤，
其中，0.7＜y＜1、且x＜y。
46.根据权利要求45所述的制造方法，其特征在于，
所述热氧化步骤后的所述SixGe1-x结晶层中的Ge的组成比，比所述热氧化步骤前的所述SiyGe1-y结晶层中的Ge的组成比高，
其中，0.7＜y＜1、且x＜y。
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