JP4136009B2 - pin型受光素子、およびpin型受光素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、光情報伝送系に用いられるpin型受光素子及びその製造方法に関し、このpin型受光素子と各種の電子素子とを同一の基板上にモノリシックに集積化した光電変換回路及びその製造方法に関するとともに、この光電変換回路をパッケージ化した光電変換モジュールに関する。
【0002】
より詳細には、本発明は、特に高い信頼性が要請された光ファイバ通信システムの送受信デバイスに搭載されるのに適したpin型受光素子、光電変換回路及び光電変換モジュールに関するとともに、これら装置の製造方法に関する。
【0003】
【従来の技術】
一般に、光電子集積回路には、pin型フォトダイオード(pin-PD; p-i-n Photodiode)やアバランシェ・フォトダイオード(APD; Avalanche Photodiode )などの受光素子と、ヘテロ接合バイポーラトランジスタ(HBT; Heterojunction Bipolar Transistor)や電界効果トランジスタ(FET; Field Effect Transistor)などの電子素子とが、同一の基板上にモノリシックに集積化されている。特に、pin型受光素子は、集積の容易さや素子間の絶縁の容易さなどの点から、主としてメサ型に形成されている。
【0004】
なお、このようなメサ型のpin型受光素子を集積した光電子集積回路に関する先行技術は、文献
"IEEE Photonics Technology Letters, vol.2, no.7, pp.505-506, 1990",
"Electronic Letters, vol.26, no.5, pp.305-307, 1990"
などに詳細に記載されている。
【0005】
従来、メサ型のpin型受光素子には、逆バイアス電圧の印加時に生成した空乏層がメサ型に形成された半導体層の壁面に露出することにより、その半導体層を被覆するパッシベーション層の界面準位に対応し、半導体層の壁面を流れるリーク電流が発生するという問題があった。そのため、このようなリーク電流を低減させる種々の措置が試行されている。
【0006】
例えば、n+ 型InPからなる半導体基板上に、n- 型InPからなる第1の半導体層と、n- 型InGaAsからなる第2の半導体層とを順次積層して形成し、第2の半導体層をメサ型にエッチングした後に、第1及び第2の半導体層の表面領域にZnを拡散してドープすることが行われている。このようなプレーナ型のpin型受光素子においては、第1及び第2の半導体層の内部から延びる空乏層は、第1及び第2の半導体層の表面に露出しない。
【0007】
また、n+ 型InPからなる半導体基板上に、i型InPからなるバッファ層と、i型InGaAsからなる第1の半導体層と、p型InPからなる第2の半導体層とを順次積層して形成し、バッファ層、第1及び第2の半導体層をメサ型にエッチングした後に、半導体基板、バッファ層、第1及び第2の半導体層の周囲をn- 型InPからなるパッシベーション層で被覆することが行われている。このようなメサ型のpin型受光素子においては、第1及び第2の半導体層の間から延びる空乏層は、バッファ層、第1及び第2の半導体層の表面に露出しない。
【0008】
さらに、n+ 型InPからなる半導体基板上に、i型InPからなるバッファ層と、i型InGaAsからなる半導体層とを順次積層して形成し、バッファ層及び半導体層をメサ型にエッチングした後に、半導体基板、バッファ層及び半導体層の周囲をp型InPからなるパッシベーション層で被覆することが行われている。このようなメサ型のpin型受光素子においては、半導体層及びパッシベーション層の間から延びる空乏層は、バッファ層及び半導体層の表面に露出しない。
【0009】
なお、このようなメサ型のpin型受光素子における暗電流の低減に関する先行技術は、文献
"IEEE Transactions on Electron Devices, vol.ED-34, no.2, pp.199-204, 1990",
"Hewlett-Packard Journal, vol.40, pp.69-75, October 1989"
などに詳細に記載されている。
【0010】
【発明が解決しようとする課題】
しかしながら、メサ型のpin型受光素子においてリーク電流を低減させる上記従来の措置は、製造上の諸問題を含んでいる。
【0011】
例えば、半導体層の表面領域に不純物を拡散させる工程に基づいて、pn接合領域の配置に対する再現性が悪化するという問題がある。また、半導体層及びパッシベーション層の各構成材料間の格子不整合に基づいて、パッシベーション層をエピタキシャル成長させる際に生産性が乏しくなるという問題がある。そのため、リーク電流の低減が不十分であるので、暗電流の増大に基づいて素子特性が劣化するという問題がある。
【0012】
さらに、このようなpin型受光素子と各種の電子素子とをモノリシックに集積化した光電子集積回路には、暗電流の発生によって雑音が増大してしまう。そのため、光信号に対する受信感度の劣化が増大するという問題がある。
【0013】
なお、プレーナ型のpin型受光素子においては、各種半導体層の表面にZnを拡散してドープさせるため、複雑な製造工程に起因してウエハの大口径化を達成することは困難である。また、プレーナ型という構造に基づいて、pin型受光素子と各種の電子素子とをモノリシックに集積化することも困難である。
【0014】
そこで、本願発明は、以上の問題点に鑑みてなされたものであり、リーク電流の低減によって暗電流を抑制することにより、素子特性が向上したpin型受光素子及びその製造方法を提供することを目的とし、このpin型受光素子と各種の電子素子との集積化によって受信感度が向上した光電変換回路及びその製造方法を提供することを目的とするとともに、この光電変換回路をパッケージ化することによって受信感度が向上した光電変換モジュールを提供することを目的とする。
【0015】
【課題を解決するための手段】
上記の目的を達成するために、本発明のうちで請求項1記載のpin型受光素子は、(a)半導体基板と、(b)この半導体基板上に形成され、n型の不純物をドープして構成された第1の半導体層と、(c)この第1の半導体層上にメサ型に形成され、第1の半導体材料に不純物を故意にドープしないで構成された第2の半導体層と、(d)この第2の半導体層上にメサ型に形成され、第1の半導体材料にp型の不純物をドープして構成された第3の半導体層と、(e)第1の半導体層上にオーミック接触して形成された第1の電極層と、(f)第3の半導体層上にオーミック接触して形成された第2の電極層と、(g)第1ないし第3の半導体層の周囲に形成され、第1の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたInP半導体層とを備え、第3の半導体層に接合するInP半導体層の界面領域は、p型の不純物をドープして構成されていることを特徴としたものである。
【0016】
このようなpin型受光素子においては、第2及び第3の半導体層を構成する第1の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたInP半導体層を、第1ないし第3の半導体層の周囲に形成する。これにより、第1の半導体層と第3の半導体層との間におけるpn接合領域の界面は、いわゆるワイドバンドギャップ半導体層に対するヘテロ接合になる。
【0017】
そのため、逆バイアス電圧の印加時に第1の半導体層と第3の半導体層との間で生成された空乏層は、第4の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、InP半導体層と絶縁体層との間の界面準位に対応して第2及び第3の半導体層の壁面に沿って流れるリーク電流が低減することになる。
【0018】
ここで、上記のpin型受光素子は、第3の半導体層に接合するInP半導体層の界面領域を、p型の不純物をドープして構成させたことを特徴とする。
【0019】
このようなpin型受光素子においては、InP半導体層と第3の半導体層との間におけるヘテロ接合領域付近で、第1の半導体層と第3の半導体層との間におけるpn接合領域の界面は、ワイドバンドギャップ半導体層内のホモ接合になる。そのため、第2及び第3の半導体層の壁面に沿って流れるリーク電流がいっそう低減することになる。
【0020】
なお、上記のpin型受光素子は、第1の半導体材料をGaInAsとすることを特徴とする。
【0021】
上記のpin型受光素子は、半導体基板と第1ないし第3の半導体層及びInP半導体層との周囲に形成された絶縁体層をさらに備えることを特徴とする。
【0023】
次に、上記の目的を達成するために、本発明の請求項4記載のpin型受光素子の製造方法は、(a)半導体基板上に、n型の不純物をドープして構成された第1の半導体層と、第1の半導体材料に不純物を故意にドープしないで構成された第2の半導体層と、第1の半導体材料にp型の不純物をドープして構成された第3の半導体層とを順次積層して形成する第1のフェーズと、(b)この第1のフェーズで形成された第2及び第3の半導体層の周辺領域を除去することにより、当該第2及び第3の半導体層をそれぞれメサ型に加工する第2のフェーズと、(c)この第2のフェーズでメサ型に加工された第2及び第3の半導体層と第1の半導体層との周囲に、第1の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたInP層を形成し、半導体基板、第1〜第3の半導体層およびInP半導体層を加熱処理して、p型不純物を第3の半導体層に接合するInP半導体層の界面領域に拡散してドープする第3のフェーズと、(d)この第3のフェーズで形成されたInP半導体層の所定領域を除去することによって第1及び第3の半導体層の所定領域をそれぞれ露出した上で、当該第1の半導体層上に第1の電極層をオーミック接触して形成するとともに、当該第3の半導体層上に第2の電極層をオーミック接触して形成する第4のフェーズとを備えることを特徴とする。
【0024】
このようなpin型受光素子の製造方法においては、第1の半導体材料で共に構成された第2及び第3半導体層の周囲に、第1の半導体材料よりも大きいバンドギャップエネルギーを有するInP半導体層を形成する。これにより、InP半導体層は、同一の半導体材料で構成された第2及び第3の半導体層上に、いわゆるワイドバンドギャップ半導体層として形成される。
【0025】
そのため、InP半導体層は、第2及び第3の半導体層を構成する第1の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、第1の半導体層と第3の半導体層との間におけるpn接合領域の配置は、InP半導体層を形成する工程に依存しないので、第1ないし第3の半導体層を形成する工程のみに基づいて決定される。
【0026】
ここで、上記のpin型受光素子の製造方法は、第3の半導体層に接合するInP半導体層の界面領域に当該第3の半導体層からp型の不純物を拡散してドープさせる加熱処理を、第3のフェーズに含ませることを特徴とする。
【0027】
このようなpin型受光素子の製造方法においては、InP半導体層と第3の半導体層との間におけるヘテロ接合領域付近で、第1の半導体層と第3の半導体層との間におけるpn接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【0028】
なお、上記のpin型受光素子の製造方法は、第3の半導体層の周囲にInP半導体層を成長させる際に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【0029】
上記のpin型受光素子の製造方法は、半導体基板と第1ないし第3の半導体層およびInP半導体層との雰囲気に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【0030】
また、第4のフェーズに後続してHClまたはHFのいずれかを含む洗浄液に第1ないし第3の半導体層及びInP半導体層の周囲を浸漬することによって当該第1ないし第3の半導体層およびInP半導体層の各表面を洗浄する第5のフェーズと、この第5のフェーズで表面処理を受けた第1ないし第3の半導体層、InP半導体層および半導体基板との周囲に絶縁体層を形成する第6のフェーズとをさらに備えることを特徴とする。
【0031】
このようなpin型受光素子の製造方法においては、第1ないし第3の半導体層およびInP半導体層の各表面に存在していた酸化膜や各種の不純物などが除去される。
【0033】
次に、上記の目的を達成するために、光電変換回路は、(a)請求項1ないし請求項3のいずれか一つに記載されたpin型受光素子と、(b)半導体基板上にpin型受光素子とモノリシックに集積化して形成され、当該pin型受光素子に電気接続された電子素子とを備えることを特徴とする。
【0034】
このような光電変換回路においては、半導体基板上に電子素子を請求項1ないし請求項3のいずれか一つに記載のpin型受光素子とモノリシックに集積化して形成する。そのため、pin型受光素子におけるリーク電流が低減するので、電子素子における雑音の発生が低減する。
【0035】
ここで、光電変換回路は、上記の光電変換回路において、半導体基板上にモノリシックに集積化して形成され、相互に電気接続されて受光素子アレイを構成する複数個のpin型受光素子を備えることを特徴とする。
【0036】
このような光電変換回路においては、個々のpin型受光素子におけるリーク電流が低減するので、受光素子アレイ全体におけるリーク電流も低減する。
【0037】
なお、光電変換回路は、上記の光電変換回路において、電子回路素子をヘテロ接合バイポーラトランジスタとすることを特徴とする。
【0038】
光電変換回路は、先の光電変換回路において、半導体基板上に形成されたキャパシタと、半導体基板上に絶縁体層を介在させて形成された抵抗器との少なくとも一つで、電子回路素子を構成させることを特徴とする。
【0039】
光電変換回路は、上記の光電変換回路において、キャパシタを、pin型受光素子の容量と同一の容量値を有する等価容量キャパシタとすることを特徴とする。
【0040】
次に、上記の目的を達成するために、光電変換回路の製造方法は、(a)請求項4ないし請求項7のいずれか一つに記載のpin型受光素子の製造方法を実行する第1のステップと、(b)半導体基板上に第1のステップで形成されたpin型受光素子とモノリシックに集積化して電子素子を形成し、当該pin型受光素子と当該電子素子とを電気接続する第2のステップとを備えることを特徴とする。
【0041】
このような光電変換回路の製造方法においては、半導体基板上に電子素子を請求項4ないし請求項7のいずれか一つに記載のpin型受光素子の製造方法で形成されたpin型受光素子とモノリシックに集積化して形成する。そのため、pin型受光素子においては、InP半導体層の結晶性が比較的良好に形成されるとともに、pn接合領域の配置が第1ないし第3の半導体層を形成する工程のみに依存することになる。
【0042】
ここで、光電変換回路の製造方法は、上記の光電変換回路の製造方法において、InP半導体層上に電子素子を形成する際に加えられた熱に基づいて、第3の半導体層に接合する当該InP半導体層の界面領域に当該第3の半導体層から第2の導電型を有する不純物を拡散してドープさせる加熱処理を、第2のステップに含ませることを特徴とする。
【0043】
このような光電変換回路の製造方法においては、InP半導体層と第3の半導体層との間におけるヘテロ接合領域付近で、第1の半導体層と第3の半導体層との間におけるpn接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【0044】
次に、上記の目的を達成するために、光電変換モジュールは、(a)導電性基体と、(b)この導電性基体上に設置された光電変換回路と、(c)導電性基体上に設置され、pin型受光素子に電気接続された第1のプリアンプと、(d)この第1のプリアンプと同一な構成を有して導電性基体上に設置され、等価容量キャパシタに電気接続された第2のプリアンプとを備えることを特徴とする。
【0045】
このような光電変換モジュールにおいては、半導体基板上にpin型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された光電変換回路と、この光電変換回路に電気接続された第1及び第2のプリアンプとを、導電性基体上にパッケージ化している。
【0046】
そのため、pin型受光素子におけるリーク電流が低減するので、第1及び第2のプリアンプにおける雑音の発生が低減する。したがって、第1のプリアンプから出力された光電変換信号と、第2のプリアンプから出力された雑音補償信号とが、環境温度やバイアス電源などの変動に起因した同相雑音を除去するために用いられる。
【0047】
ここで、光電変換モジュールは、上記の光電変換モジュールにおいて、導電性基体上に形成され、抵抗器に電気接続されてpin型受光素子のバイアス回路を構成するバイパス用キャパシタをさらに備えることを特徴とする。
【0048】
このような光電変換モジュールにおいては、pin型受光素子のバイアス回路を抵抗器及びバイパス用キャパシタによって低域通過型RCフィルタとして構成するので、pin型受光素子におけるバイアス電源の変動に起因した雑音の発生が低減する。
【0049】
なお、光電変換モジュールは、上記の光電変換モジュールにおいて、バイバス用キャパシタを構成するダイキャップを、第1のプリアンプ及び第2のプリアンプをモノリシックに構成する半導体チップに隣接し、光電変換回路を搭載させたことを特徴とする。
【0050】
光電変換モジュールは、上記の光電変換回路の製造方法において、導電性基体を、TOパッケージ規格のTO18構造を有して構成させたことを特徴とする。
【0051】
【発明の実施の形態】
以下、本発明に係る諸々の実施形態の構成および作用について、図1ないし図18を参照して説明する。なお、図面の説明においては同一の要素には同一の符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【0052】
第1の実施形態
図1に示すように、pin型受光素子としてpin−PD1が、第1ないし第3の半導体層としてn型半導体層30、i型半導体層31及びp型半導体層32を、半導体基板20上に順次積層して構成されている。i型半導体層31及びp型半導体層32は、メサ型にそれぞれ形成され、円錐台状の第1のメサ部を一体として構成している。n型半導体層30は、メサ型に形成され、第1のメサ部の底面下に配置された円錐台状の第2のメサ部を単独で構成している。
【0053】
また、第2のメサ部の頂面上には、第1の電極層として所定パターンのn型電極層60が、n型半導体層30に対してオーミック接触して形成されている。第1のメサ部の頂面上には、第2の電極層として所定パターンのp型電極層61が、p型半導体層32に対してオーミック接触して形成されている。第1のメサ部の頂面及び側壁上と、第2のメサ部の頂面上とには、すなわち、p型半導体層32、i型半導体層31及びn型半導体層30の周囲には、第4の半導体層としてパッシベーション半導体層40が形成されている。
【0054】
さらに、半導体基板20の表面上と、n型半導体層30の側壁上と、パッシベーション半導体層40の表面上とにを被覆する絶縁体層として、第1のパッシベーション絶縁体層80が形成されている。ただし、第1のパッシベーション絶縁体層80は、n型電極層60及びp型電極層61の表面上にそれぞれ開口を有している。
【0055】
なお、半導体基板20は、Feを濃度約0.7〜0.8wt.ppmでドープした半絶縁性のInPで構成されている。n型半導体層30は、第1導電型の不純物としてSiを濃度約5×1018cm-3でドープしたn型のInPで構成されており、層厚約300nmを有する。i型半導体層31は、第1の半導体材料としてGaInAsを用いることにより、故意に不純物をドープしない高抵抗性すなわちi型のGaInAsで構成されており、層厚約2.0μmを有する。ただし、一般に、i型半導体層31は、比較的低濃度で含む不純物によって実質的に第1導電型を有するn- 型のGaInAsで構成されている。p型半導体層32は、第1の半導体材料としてGaInAsを用いることにより、第1導電型とは異なる第2導電型の不純物としてZnを濃度約1×1019m-3でドープしたp型のGaInAsで構成されており、層厚約300nmを有する。
【0056】
また、パッシベーション半導体層40は、第1の半導体材料よりも大きいバンドギャップエネルギーを有する第2の半導体材料としてInPを用いることにより、故意に不純物をドープしない高抵抗性すなわちi型のInPで構成されており、層厚約10〜500nmを有する。n型電極層60は、AuGe/Niで構成されており、AuGe領域及びNi領域の各層厚として約100nm及び約30nmをそれぞれ有する。p型電極層61は、Ti/Pt/Auで構成されており、Ti領域、Pt領域及びAu領域の各層厚として約20nm、約40nm及び約100nmをそれぞれ有する。第1のパッシベーション絶縁体層80は、SiNで構成されており、層厚約100〜200nmを有する。
【0057】
ここで、i型半導体層31及びp型半導体層32は、第1の半導体材料としてバンドギャップエネルギー約0.75eVを有するGaInAsで共に構成されているが、相互に異なる導電型を有する。パッシベーション半導体層40は、i型半導体層31及びp型半導体層32を構成する第1の半導体材料よりも大きいバンドギャップエネルギーを有する第2の半導体材料として、バンドギャップエネルギー約1.35eVを有するInPで構成され、高抵抗性を有する。
【0058】
次に、pin−PD1の製造工程について説明する。
【0059】
まず、図2(a)に示すように、通常の有機金属気相成長(OMVPE; Organo Metallic Vapor Phase Epitaxy)法に基づいて、半導体基板20の表面上にn型半導体層30、i型半導体層31及びp型半導体層32を順次積層して形成する。
【0060】
続いて、図2(b)に示すように、通常のフォトリソグラフィ技術に基づいて、p型半導体層32の第1のメサ部形成領域上に円状パターンの第1のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第1のマスクから露出したp型半導体層32の周辺領域をリン酸(H3 PO4 )系のエッチング液で除去する。そのため、p型半導体層32及びi型半導体層31はメサ型に順次加工され、第1のメサ部が形成される。
【0061】
続いて、図3(a)に示すように、通常のOMVPE法に基づいて、p型半導体層32、i型半導体層31及びn型半導体層30の各表面上、つまり少なくとも第1のメサ部の周囲に、パッシベーション半導体層40を形成する。
【0062】
ここで、p型半導体層32及びi型半導体層31が同一の半導体材料であるGaInAsで構成されていることから、p型半導体層32及びi型半導体層31の構成材料から元素を蒸発させないために行う処置が容易である。すなわち、GaInAsの蒸発を防止するためには、反応ガスにおけるAsの分圧を制御すればよい。そのため、これらp型半導体層32及びi型半導体層31の周囲においては、パッシベーション半導体層40のエピタキシャル成長が良好かつ容易になる。
【0063】
仮に、p型半導体層32及びi型半導体層31が相互に異なる半導体材料で構成されている場合、例えばGaInAs及びInPという複数の半導体材料が存在すると、これらの構成材料から元素を蒸発させないために行う処置が複雑になる。すなわち、GaInAs及びInPの蒸発をそれぞれ防止するためには、反応ガスにおけるAsの分圧とPの分圧とをバランスさせて制御する必要がある。そのため、これらp型半導体層32及びi型半導体層31の周囲においては、パッシベーション半導体層40の良好なエピタキシャル成長が困難になるので、p型半導体層32及びi型半導体層31を同一の半導体材料で構成することが望ましい。
【0064】
続いて、図3(b)に示すように、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層40の第2のメサ部形成領域上に円状パターンの第2のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第2のマスクから露出したパッシベーション半導体層40の周辺領域を塩酸(HCl)系のエッチング液で除去する。そのため、パッシベーション半導体層40及びn型半導体層30はメサ型に順次加工され、第2のメサ部が形成される。
【0065】
この後、同様にして、パッシベーション半導体層40の表面上に所定パターンの第3のマスクを形成し、この第3のマスクから露出したパッシベーション半導体層40の内側領域を除去する。そのため、n型半導体層30及びp型半導体層32の所定領域は、n電極層形成領域及びp型電極層形成領域としてそれぞれ露出される。
【0066】
続いて、図1に示すように、通常の真空蒸着法に基づいて、n型半導体層30及びp型半導体層32の露出した所定領域にn型電極層60及びp型電極層61をそれぞれ形成する。
【0067】
この後、通常のウェットエッチング法に基づいて、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の周囲を、塩酸(HCl)系またはフッ酸(HF)系のいずれかの洗浄液に浸漬する。そのため、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の露出された各表面は、酸化膜や各種の不純物などの除去に基づいて洗浄される。
【0068】
なお、このような表面処理を行う洗浄液としては、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40を構成する各半導体材料に対してほとんどエッチングすることがなく、非常に小さいエッチング速度で反応するものであって、実質的にこれらの半導体材料の表面に存在する酸化膜、各種の不純物等のみに反応するものが望ましい。
【0069】
仮に、洗浄液として、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40を構成する各半導体材料に対して比較的大きいエッチング速度で反応するものが用いられた場合、第1及び第2のメサの各形状を著しく変形してしまうという不具合がある。
【0070】
そして、通常のプラズマ化学気相蒸着(CVD; Chemical Vapor Deposition)法に基づいて、半導体基板20、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の露出された各表面上に、第1のパッシベーション絶縁体層80を形成する。
【0071】
さらに、通常のフォトリソグラフィ技術に基づいて、第1のパッシベーション絶縁体層80の表面上に所定パターンの第4のマスクを形成し、この第4のマスクから露出した第1のパッシベーション絶縁体層80の内側領域を除去する。そのため、n型電極層60及びp型電極層61の表面は、各種配線層形成領域としてそれぞれ露出される。
【0072】
このような製造工程においては、第1の半導体材料であるGaInAsで共に構成されたi型半導体層31及びp型半導体層32の周囲に、第1の半導体材料よりも大きいバンドギャップエネルギーを有する第2の半導体材料であるInPで構成されたパッシベーション半導体層40を形成する。これにより、パッシベーション半導体層40は、同一の半導体材料で構成されたi型半導体層31及びp型半導体層32の表面上に、ワイドバンドギャップ半導体層として形成される。
【0073】
そのため、パッシベーション半導体層40を構成する第2の半導体材料は、i型半導体層31及びp型半導体層32を構成する第1の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、n型半導体層30とp型半導体層32との間におけるpn接合領域の配置は、パッシベーション半導体層40を形成する工程に依存しないので、n型半導体層30、i型半導体層31及びp型半導体層32を形成する工程のみに基づいて決定される。したがって、パッシベーション半導体層40によってpn接合領域を完全に被覆させることができる。
【0074】
なお、図示しないパッケージやデバイスやIC(Integrated Circuits )などに対してpin−PD1をワイヤボンディングによって接続する場合、pin−PD1に電気接続したボンディングパッドは必然的にpin−PD1の外部に形成されるので、pin−PD1はワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、pin−PD1の実装歩留りが向上する。
【0075】
また、pin−PD1に電気接続したボンディングパッドがpin−PD1の外部に形成されることに基づいて、ワイヤボンディングの形成条件が緩和されるので、ワイヤ長やパッド面積などに起因して発生する高周波特性の劣化を改善することができる。
【0076】
次に、pin−PD1の作用について説明する。
【0077】
このpin−PD1においては、i型半導体層31及びp型半導体層32を構成する第1の半導体材料であるGaInAsよりも大きいバンドギャップエネルギーを有する第2の半導体材料として、InPに不純物を故意にドープしないで構成されたパッシベーション半導体層40を、n型半導体層30、i型半導体層31及びp型半導体層32の周囲に形成する。これにより、n型半導体層30とp型半導体層32との間におけるpn接合領域の界面は、パッシベーション半導体層40に対するヘテロ接合になる。
【0078】
そのため、逆バイアス電圧の印加時にn型半導体層30とp型半導体層32との間で生成された空乏層は、パッシベーション半導体層40とその表面を被覆する第1のパッシベーション絶縁体層80との界面にまで到達して露出することはない。したがって、パッシベーション半導体層40と第1のパッシベーション絶縁体層80との間の界面準位に対応してi型半導体層31及びp型半導体層32の各壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性を向上させることができる。
【0079】
第2の実施形態
図4に示すように、pin型受光素子としてpin−PD2は、上記第1の実施形態のpin−PD1とほぼ同様にして構成されている。ただし、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域には、不純物拡散領域33が形成されている。この不純物拡散領域33は、第1導電型とは異なる第2導電型の不純物として、Znを濃度約1×1018〜1×1019cm-3でドープしたp型のInPで構成されており、層厚約5〜50nmを有する。
【0080】
次に、pin−PD2の製造工程について説明する。
【0081】
このpin−PD2は、上記第1の実施形態のpin−PD1とほぼ同様にして製造される。ただし、p型半導体層32の表面上にパッシベーション半導体層40を成長させる際に加えられた熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。そのため、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、不純物拡散領域33が形成される。
【0082】
あるいは、半導体基板20、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の雰囲気を温度約550〜700℃に設定するために加えられた熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。そのため、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、不純物拡散領域33がアニール処理によって形成される。
【0083】
なお、このようにp型半導体層32からペッシベーション半導体層40及びi型半導体層31に拡散させる第2導電型の不純物としては、Znに限定する必要は何等なく、例えば、Be、Mn、Cd等の第2導電型を示す元素であれば良いが、拡散しやすい元素の方が好ましい。
【0084】
次に、pin−PD2の作用について説明する。
【0085】
このpin−PD2は、上記第1の実施形態のpin−PD1とほぼ同様にして作用する。ただし、パッシベーション半導体層40とp型半導体層32との間におけるヘテロ接合領域付近で、n型半導体層30とp型半導体層32との間におけるpn接合領域の界面は、パッシベーション半導体層40内のホモ接合になる。そのため、i型半導体層31及びp型半導体層32の壁面に沿って流れるリーク電流がいっそう低減するので、暗電流の抑制に基づいて素子特性を格段に向上させることができる。
【0086】
第3の実施形態
図5に示すように、光電変換回路10は、pin型受光素子としてpin−PD1と、電子素子としてHBT3とを、半導体基板20上にモノリシックに集積化して構成されている。ここで、pin−PD1は、上記第1の実施形態のpin−PD1と同一である。
【0087】
一方、HBT3は、半導体基板20上にn型半導体層30、パッシベーション半導体層40、コレクタ半導体層50、ベース半導体層51及びエミッタ半導体層52を順次積層して構成されている。エミッタ半導体層52は、メサ型に形成され、角柱状の第3のメサ部を単独で構成している。ベース半導体層51及びコレクタ半導体層50の上層部は、メサ型にそれぞれ形成され、第3のメサ部の底面下に配置された角柱状の第4のメサ部を一体として構成している。コレクタ半導体層50の下層部、パッシベーション半導体層40及びn型半導体層30は、メサ型にそれぞれ形成され、第4のメサ部の底面下に配置された角柱状の第5のメサ部を一体として構成している。
【0088】
また、第5のメサ部の頂面上には、所定パターンのコレクタ電極層70がコレクタ半導体層50に対してオーミック接触して形成されている。第4のメサ部の頂面上には、所定パターンのベース電極層71がベース半導体層51に対してオーミック接触して形成されている。第3のメサ部の頂面上には、所定パターンのエミッタ電極層72がエミッタ半導体層52に対してオーミック接触して形成されている。
【0089】
さらに、半導体基板20の表面上と、第3ないし第5のメサ部の表面上には、第1のパッシベーション絶縁体層80が形成されている。ただし、第1のパッシベーション絶縁体層80は、コレクタ電極層70、ベース電極層71及びエミッタ電極層72の各表面上にそれぞれ開口を有している。
【0090】
なお、コレクタ半導体層50は、第1導電型の不純物としてSiを下層部及び上層部に濃度約1×1019cm-3及び約5×1016でそれぞれドープしたn型のGaInAsで構成されており、下層部及び上層部の各層厚として約300nm及び約500nmをそれぞれ有する。ベース半導体層51は、第1導電型とは異なる第2導電型の不純物として、Znを濃度約1×1019cm-3でドープしたp型のGaInAsで構成されており、層厚約100nmを有する。エミッタ半導体層52は、第1導電型の不純物としてSiを濃度約5×1018cm-3でドープしたn型のInPで構成されており、層厚約400nmを有する。
【0091】
また、コレクタ電極層70は、AuGe/Niで構成されており、AuGe領域及びNi領域の層厚として約100nm及び約30nmをそれぞれ有する。ベース電極層71は、Ti/Pt/Auで構成されており、Ti領域、Pt領域及びAu領域の各層厚として約20nm、約40nm及び約100nmをそれぞれ有する。エミッタ電極層72は、AuGe/Niで構成されており、AuGe領域及びNi領域の各層厚として約100nm及び約30nmをそれぞれ有する。
【0092】
ここで、コレクタ半導体層50及びベース半導体層51は、第3の半導体材料としてバンドギャップエネルギー約0.75eVを有するGaInAsで共に構成されているが、相互に異なる導電型を有するものである。エミッタ半導体層52は、コレクタ半導体層50及びベース半導体層51を構成する第3の半導体材料よりも大きいバンドギャップエネルギーを有する第4の半導体材料として、バンドギャップエネルギー約1.35eVを有するInPで構成され、n型導電型を有するものである。
【0093】
pin−PD1においては、p型電極層61及びn型電極層60にそれぞれ接触した所定パターンの第1の配線層90及び第2の配線層91が、第1のパッシベーション絶縁体層80の表面上に形成されている。HBT3においては、コレクタ電極層70、ベース電極層71及びエミッタ電極層72にそれぞれ接触した所定パターンの第3の配線層92、第4の配線層93及び第2の配線層91が、第1のパッシベーション絶縁体層80の表面上に形成されている。
【0094】
ここで、pin−PD1のn型電極層60と、HBT3のエミッタ電極層72とは、第2の配線層91を介して電気的に接続されている。なお、第1ないし第4の配線層90〜93は、Ti/Auで共に構成されている。
【0095】
次に、光電変換回路10の製造工程について説明する。
【0096】
まず、図6(a)に示すように、この光電変換回路10は、上記第1の実施形態のpin−PD1とほぼ同様にして、半導体基板20の表面上にn型半導体層30、i型半導体層31及びp型半導体層32を順次積層し、p型半導体層32及びi型半導体層33をメサ型に順次加工した後、第1のメサ部の周囲にパッシベーション半導体層40を形成する。
【0097】
続いて、図6(b)に示すように、通常のOMVPE法に基づいて、パッシベーション半導体層40の表面上に、コレクタ半導体層50、ベース半導体層51及びエミッタ半導体層52を順次積層して形成する。
【0098】
続いて、図7(a)に示すように、半導体基板20のHBT形成領域には、通常のフォトリソグラフィ技術に基づいて、エミッタ半導体層52の第3のメサ部形成領域上に矩形状パターンの第5のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第5のマスクから露出したエミッタ半導体層52の周辺領域をHCl系のエッチング液で除去する。そのため、エミッタ半導体層52はメサ型に加工され、第3のメサ部が形成される。
【0099】
この後、同様にして、ベース半導体層51の第4のメサ部形成領域上に矩形状パターンの第6のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第6のマスクから露出したベース半導体層51の周辺領域をH3 PO4 系のエッチング液で除去する。そのため、ベース半導体層51及びコレクタ半導体層52の上層部はメサ型にそれぞれ加工され、第4のメサ部が形成される。
【0100】
さらに、同様にして、コレクタ半導体層50の第5のメサ部形成領域上に矩形状パターンの第7のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第7のマスクから露出したコレクタ半導体層50の周辺領域をH3 PO4 系のエッチング液、HCl系のエッチング液及びH3 PO4 系のエッチング液で順次除去する。そのため、コレクタ半導体層52の下層部、パッシベーション半導体層40及びn型半導体層50はメサ型にそれぞれ加工され、第5のメサ部が形成される。
【0101】
一方、半導体基板20のpin−PD形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層40の第2のメサ部形成領域上に円状パターンの第2のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第2のマスクから露出したパッシベーション半導体層40の周辺領域をHCl系のエッチング液で除去する。そのため、パッシベーション半導体層40及びn型半導体層30はメサ型に順次加工され、第2のメサ部が形成される。
【0102】
この後、同様にして、パッシベーション半導体層40の表面上に所定パターンの第3のマスクを形成し、この第3のマスクから露出したパッシベーション半導体層40の内側領域を除去する。そのため、n型半導体層30及びp型半導体層32の所定領域は、n電極層形成領域及びp型電極層形成領域としてそれぞれ露出される。
【0103】
続いて、図7(b)に示すように、半導体基板20のpin−PD形成領域には、通常の真空蒸着法に基づいて、n型半導体層30及びp型半導体層32の露出した所定領域にn型電極層60及びp型電極層61をそれぞれ形成する。
【0104】
この後、同様にして、半導体基板20のHBT形成領域には、コレクタ半導体層50、ベース半導体層51及びエミッタ半導体層52の露出した所定領域に、コレクタ電極層70、ベース電極層71及びエミッタ電極層72をそれぞれ形成する。
【0105】
そして、通常のウェットエッチング法に基づいて、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の露出された各表面を、HCl系またはHF系のいずれかの洗浄液に浸漬することによって洗浄する。
【0106】
その上で、通常のプラズマCVD法に基づいて、半導体基板20、n型半導体層30、パッシベーション半導体層40、コレクタ半導体層50、ベース半導体層51及びエミッタ半導体層52の各表面上に、第1のパッシベーション絶縁体層80を形成する。
【0107】
さらに、通常のフォトリソグラフィ技術に基づいて、半導体基板20のpin−PD形成領域では、第1のパッシベーション絶縁体層80の表面上に所定パターンの第4のマスクを形成する。また、半導体基板20のHBTトランジスタ形成領域では、第1のパッシベーション絶縁体層80の表面上に所定パターンの第8のマスクを形成する。そして、通常の反応性イオンエッチング(RIE; Reactive Ion Etching )法に基づいて、これら第4及び第8のマスクから露出した第1のパッシベーション絶縁体層80の内側領域を除去する。そのため、n型電極層60、p型電極層61、コレクタ電極層70、ベース電極層71及びエミッタ電極層72の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【0108】
続いて、図5に示すように、通常のフォトリソグラフィ技術に基づいて、第1のパッシベーション絶縁体層80の表面上に所定パターンの第9のマスクを形成する。そして、通常の真空蒸着法に基づいて、第9のマスクから露出した第1のパッシベーション絶縁体層80の表面上に、第1の配線層90、第2の配線層91、第3の配線層92及び第4の配線層93をそれぞれ形成する。
【0109】
このような製造工程においては、半導体基板20の表面上にHBT3を上記第1の実施形態の製造工程で形成されたpin−PD1とモノリシックに集積化して形成する。そのため、pin−PD1においては、パッシベーション半導体層40の結晶性が比較的良好に形成されるとともに、pn接合領域の配置がn型半導体層30、i型半導体層31及びp型半導体層32を形成する工程のみに依存することになる。
【0110】
なお、pin−PD1は、各種半導体層の表面にZnを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板20を構成するウエハの大口径化を達成することが容易であるばかりか、HBT3のような能動素子とpin−PD1とをモノリシックに集積化することが容易である。
【0111】
次に、光電変換回路10の作用について説明する。
【0112】
この光電変換回路10においては、半導体基板20の表面上にHBT3を上記第1の実施形態のpin−PD1とモノリシックに集積化して形成する。そのため、pin−PD1におけるリーク電流が低減するので、HBT3における雑音の発生が低減する。したがって、pin−PD1に入力した光信号に対するHBT3の受信感度を向上させることができる。
【0113】
第4の実施形態
図8に示すように、光電変換回路11は、上記第3の実施形態の光電変換回路10とほぼ同様にして構成されている。ただし、この光電変換回路11は、pin型受光素子としてpin−PD2と、電子素子としてHBT3とを、半導体基板20上にモノリシックに集積化して構成されている。pin−PD2は、上記第2の実施形態のpin−PD2と同一である。
【0114】
次に、光電変換回路11の製造工程について説明する。
【0115】
この光電変換回路11は、上記第3の実施形態の光電変換回路10とほぼ同様にして製造される。ただし、p型半導体層32の表面上にパッシベーション半導体層40を成長させる際に加えられる熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。
【0116】
あるいは、半導体基板20、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の雰囲気を温度約550〜700℃に設定するために加えられた熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。
【0117】
さらに、パッシベーション半導体層40の表面上にコレクタ半導体層50、ベース半導体層51及びエミッタ半導体層52を順次成長させる際に加えられた熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。そのため、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、不純物拡散領域33が形成される。
【0118】
次に、光電変換回路11の作用について説明する。
【0119】
この光電変換回路11は、上記第3の実施形態の光電変換回路10とほぼ同様にして作用する。ただし、パッシベーション半導体層40とp型半導体層32との間におけるヘテロ接合領域付近で、n型半導体層30とp型半導体層32との間におけるpn接合領域の界面は、パッシベーション半導体層40内のホモ接合になる。
【0120】
そのため、pin−PD2におけるi型半導体層31及びp型半導体層32の各壁面に沿って流れるリーク電流がいっそう低減するので、HBT3における雑音の発生がさらに低減する。したがって、pin−PD2に入力した光信号に対するHBT3の受信感度を格段に向上させることができる。
【0121】
第5の実施形態
図9に示すように、光電変換回路12は、pin型受光素子としてpin−PD1と、電子素子として抵抗器4及びキャパシタ5とを、半導体基板20上にモノリシックに集積化して構成されている。
【0122】
ここで、pin−PD1は、上記第1の実施形態のpin−PD1と同一である。pin−PD1においては、第1のパッシベーション絶縁体層80の表面上に、第2のパッシベーション絶縁体層81が形成されている。この第2のパッシベーション絶縁体層81は、n型電極層60及びp型電極層61の表面上に位置する第1のパッシベーション絶縁体層81の各開口にそれぞれ連通した開口を有している。
【0123】
一方、抵抗器4は、半導体基板20上に第1のパッシベーション絶縁体層80、金属抵抗層110及び第2のパッシベーション絶縁体層81を順次積層して形成されている。この金属抵抗層110は、平板状に形成されており、第1及び第2のパッシベーション絶縁体層80,81によって被覆されている。第2のパッシベーション絶縁体層81は、金属抵抗層110の表面上に開口を有している。
【0124】
また、キャパシタ5は、半導体基板20上に下部電極層100、第2のパッシベーション絶縁体層81及び上部電極層101を順次積層し、MIM(Metal-Insulator-Metal )型コンデンサとして形成されている。下部電極層100は、平板状に形成されており、半導体基板20上に接触している。第2のパッシベーション絶縁体層81は、下部電極層100の表面上であって上部電極層101の下方に位置していない領域に開口を有する。上部電極層101は、平板状に形成されており、第2のパッシベーション絶縁体層81を挟んで下部電極層100に対向して配置されている。
【0125】
なお、第2のパッシベーション絶縁体層81は、SiNで構成されており、層厚約100〜200nmを有する。金属抵抗層110は、NiCrで構成されており、層厚20〜40nmを有する。下部電極層100は、Ti/Auで構成されており、層厚200〜400nmを有する。上部電極層101は、Ti/Auで構成されており、層厚300〜500nmを有する。
【0126】
pin−PD1においては、p型電極層61及びn型電極層60にそれぞれ接触した所定パターンの第5の配線層94及び第6の配線層95が、第2のパッシベーション絶縁体層81の表面上に形成されている。抵抗器4においては、金属抵抗層110にともに接触した所定パターンの第6の配線層95及び第7の配線層96が、第2のパッシベーション絶縁体層81の表面上に形成されている。キャパシタ5においては、上部電極層101及び下部電極層100にそれぞれ接触した所定パターンの第7の配線層96及び第8の配線層97が、第2のパッシベーション絶縁体層81の表面上に形成されている。
【0127】
ここで、pin−PD1のn型電極層60と、抵抗器4の金属抵抗層110とは、第6の配線層95を介して電気的に接続されている。抵抗器4の金属抵抗層110と、キャパシタ5の下部電極層100とは、第7の配線層96を介して電気的に接続されている。なお、第5ないし第8の配線層94〜97は、Ti/Auで共に構成されている。
【0128】
次に、光電変換回路12の製造工程について説明する。
【0129】
まず、図10(a)に示すように、この光電変換回路12は、上記第1の実施形態のpin−PD1とほぼ同様にして、半導体基板20の表面上にn型半導体層30、i型半導体層31及びp型半導体層32を順次積層し、p型半導体層32及びi型半導体層33をメサ型に順次加工した後、第1のメサ部の周囲にパッシベーション半導体層40を形成する。
【0130】
続いて、図10(b)に示すように、半導体基板20のpin−PD形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層40の第2のメサ部形成領域上に円状パターンの第2のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第2のマスクから露出したパッシベーション半導体層40の周辺領域をHCl系のエッチング液で除去する。そのため、パッシベーション半導体層40及びn型半導体層30はメサ型に順次加工され、第2のメサ部が形成される。
【0131】
この後、同様にして、パッシベーション半導体層40の表面上に所定パターンの第3のマスクを形成し、この第3のマスクから露出したパッシベーション半導体層40の内側領域を除去する。そのため、n型半導体層30及びp型半導体層32の所定領域は、n電極層形成領域及びp型電極層形成領域としてそれぞれ露出される。
【0132】
続いて、図11(a)に示すように、半導体基板20のpin−PD形成領域には、通常の真空蒸着法に基づいて、n型半導体層30及びp型半導体層32の露出した所定領域にn型電極層60及びp型電極層61をそれぞれ形成する。
【0133】
この後、通常のウェットエッチング法に基づいて、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の露出された各表面を、塩酸(HCl)系またはフッ酸(HF)系のいずれかの洗浄液に浸漬することによって洗浄する。
【0134】
そして、通常のプラズマCVD法に基づいて、半導体基板20、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の露出された各表面上に、第1のパッシベーション絶縁体層80を形成する。
【0135】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板20のキャパシタ形成領域では、第1のパッシベーション絶縁体層80の表面上に所定パターンの第10のマスクを形成する。そして、通常のRIE法に基づいて、第10のマスクから露出した第1のパッシベーション絶縁体層80の内側領域を除去する。そのため、半導体基板20の表面が、キャパシタ形成領域として露出される。
【0136】
続いて、図11(b)に示すように、通常の真空蒸着法に基づいて、半導体基板20のキャパシタ形成領域では、半導体基板20の露出した所定領域に下部電極層100を形成する。
【0137】
この後、通常のフォトリソグラフィ技術に基づいて、半導体基板20の抵抗器形成領域では、第2のパッシベーション絶縁体層81の表面上に所定パターンの第11のマスクを形成する。そして、通常の真空蒸着法に基づいて、第11のマスクから露出した所定領域に金属抵抗層110を形成する。
【0138】
そして、通常のプラズマCVD法に基づいて、第1のパッシベーション絶縁体層80、下部電極層100及び金属抵抗層110の露出された各表面上に、第2のパッシベーション絶縁体層81を形成する。
【0139】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板20のpin−PD形成領域では、第2のパッシベーション絶縁体層81の表面上に所定パターンの第4のマスクを形成する。半導体基板20の抵抗器形成領域では、第2のパッシベーション絶縁体層81の表面上に所定パターンの第12のマスクを形成する。半導体基板20のキャパシタ形成領域では、第2のパッシベーション絶縁体層81の表面上に所定パターンの第13のマスクを形成する。
【0140】
さらに、通常のRIE法に基づいて、これら第4、第12及び第13のマスクから露出した第2のパッシベーション絶縁体層81の内側領域を除去する。そのため、n型電極層60、p型電極層61、下部電極層100及び金属抵抗層110の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【0141】
続いて、図9に示すように、通常のフォトリソグラフィ技術に基づいて、第2のパッシベーション絶縁体層81の表面上に所定パターンの第14のマスクを形成する。そして、通常の真空蒸着法に基づいて、第14のマスクから露出した第2のパッシベーション絶縁体層81の表面上に、第5の配線層94、第6の配線層95、第7の配線層96及び第8の配線層97をそれぞれ形成する。
【0142】
このような製造工程においては、半導体基板20の表面上に抵抗器4及びキャパシタ5を上記第1の実施形態の製造工程で形成されたpin−PD1とモノリシックに集積化して形成する。そのため、pin−PD1においては、パッシベーション半導体層40の結晶性が比較的良好に形成されるとともに、pn接合領域の配置がn型半導体層30、i型半導体層31及びp型半導体層32を形成する工程のみに依存することになる。
【0143】
なお、pin−PD1は、各種半導体層の表面にZnを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板20を構成するウエハの大口径化を達成することが容易であるばかりか、抵抗器4やキャパシタ5などの受動素子とpin−PD1とをモノリシックに集積化することが容易である。
【0144】
次に、光電変換回路12の作用について説明する。
【0145】
この光電変換回路12においては、半導体基板20の表面上に抵抗器4及びキャパシタ5を上記第1の実施形態のpin−PD1とモノリシックに集積化して形成する。そのため、抵抗器4及びキャパシタ5はpin−PD1を構成する各種半導体層に接触していないので、pin−PD1におけるリーク電流の低減を阻害しない。したがって、pin−PD1の素子特性を向上させることができる。
【0146】
第6の実施形態
図12に示すように、光電変換回路13は、上記第5の実施形態の光電変換回路12とほぼ同様にして構成されている。ただし、この光電変換回路13は、pin型受光素子としてpin−PD2と、電子素子として抵抗器4及びキャパシタ5とを、半導体基板20上にモノリシックに集積化して構成されている。pin−PD2は、上記第2の実施形態のpin−PD2と同一である。
【0147】
次に、光電変換回路13の製造工程について説明する。
【0148】
この光電変換回路13は、上記第5の実施形態の光電変換回路12とほぼ同様にして製造される。ただし、p型半導体層32の表面上にパッシベーション半導体層40を成長させる際に加えられる熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。
【0149】
あるいは、半導体基板20、n型半導体層30、i型半導体層31、p型半導体層32及びパッシベーション半導体層40の雰囲気を温度約550〜700℃に設定するために加えられた熱に基づいて、p型半導体層32に接合するパッシベーション層40及びi型半導体層31の各界面領域に、p型半導体層32から第2導電型の不純物としてZnを拡散してドープさせる。
【0150】
次に、光電変換回路13の作用について説明する。
【0151】
この光電変換回路13は、上記第5の実施形態の光電変換回路12とほぼ同様にして作用する。ただし、パッシベーション半導体層40とp型半導体層32との間におけるヘテロ接合領域付近で、n型半導体層30とp型半導体層32との間におけるpn接合領域の界面は、パッシベーション半導体層40内のホモ接合になる。そのため、pin−PD2におけるリーク電流がいっそう低減する。したがって、pin−PD1の素子特性を向上させることができる。
【0152】
第7の実施形態
図13及び図14に示すように、光電変換モジュール15は、ダイキャップ160及びICチップ170をTOパッケージ150の頂部上に搭載するとともに、光電変換回路14をダイキャップ160の表面上にさらに搭載し、TOパッケージ150の周縁部上に集光カバー180をさらに装着して構成されている。
【0153】
TOパッケージ150は、TOパッケージ規格のTO18構造を有して形成されている。このTOパッケージ150は、円状平板の内側を台地状に盛り上げた形状に加工された導電性基体151の頂部に4個の貫通穴152a〜152dを形成し、4本の第1ないし第4のリードピン153a〜153dを4個の貫通穴152a〜152dに挿通させ、第5のリードピン153eを導電性基体151の頂部内面に溶接させている。
【0154】
第1ないし第5のリードピン153a〜153eは、導電性基体151の内部に硝子製部材154を充填することによって固定されている。これら導電性基体151及び第1ないし第4のリードピン153a〜153dは、金属製部材でともに形成され、硝子製部材154を介在して相互に絶縁されている。なお、第5のリードピン153eは、金属製部材で形成され、導電性基体151と電気的に接続されている。
【0155】
ここで、導電性基体151の中央部に位置する第5のリードピン153eと、導電性基体151の周縁部に位置する第1ないし第4のリードピン153a〜153dとの間のピッチは、約1.27mmである。これにより、基板実装の容易化と市販のコネクタソケットの利用とが可能となり、駆動試験を簡便に実行することができる。
【0156】
ダイキャップ160は、TOパッケージ150における導電性基体151の頂部外面に半田付けによって固定されている。このダイキャップ160において、裏面電極層164が絶縁性基板163の裏面全体に形成されるとともに、第1の表面電極層165及び第2の表面電極層166が絶縁性基板163の表面を二分して形成されている。
【0157】
これにより、第1のバイパス用キャパシタ161が、裏面電極層164、絶縁性基板163及び第1の表面電極層165を順次積層したMIM型コンデンサとして形成されている。第2のバイパス用キャパシタ162が、裏面電極層164、絶縁性基板163及び第2の表面電極層166を順次積層したMIM型コンデンサとして形成されている。
【0158】
ICチップ170は、TOパッケージ150における導電性基体151の頂部外面に半田付けによって固定され、ダイキャップ160に隣接して配置されている。このICチップ170において、第1のプリアンプ171及び第2のプリアンプ172が、相互に同一な構成を有し、信号入力端子、信号出力端子、バイアス用端子及びアース用端子をそれぞれ露出して形成されている。
【0159】
集光カバー180は、略カップ状の金属製部材で形成された不透明な外周器181と、硝子製部材で形成された球レンズ182とで構成されている。外周器181は、頂面中央部に開口を有し、TOパッケージ150における導電性基体151の周縁部外面に接着剤によって固定されている。球レンズ182は、外周器181の開口周縁部に接着剤によって固定され、pin−PD1によって検出される信号光に対して透過性を有し、信号光をpin−PD1の受光面に集光するための集光レンズとして機能する。
【0160】
図15ないし図17に示すように、光電変換回路14は、ダイキャップ160の第1の上部電極層165の表面に半田付けによって固定され、上記第5の実施形態とほぼ同様にして構成されている。ただし、この光電変換回路14は、pin型受光素子としてpin−PD1と、電子素子として抵抗器6及び等価容量キャパシタ7とを、半導体基板20上にモノリシックに集積化し、チップ状に加工されている。
【0161】
ここで、pin−PD1は、上記第5の実施形態のpin−PD1と同一であり、第2のパッシベーション絶縁体層81が第1のパッシベーション80の表面上に形成されている。この第2のパッシベーション絶縁体層81は、n型電極層60及びp型電極層61の表面上に位置する第1のパッシベーション絶縁体層81の各開口にそれぞれ連通した2個の開口を有している。
【0162】
抵抗器6は、上記第5の実施形態の抵抗器4とほぼ同様に構成され、半導体基板20の表面上に第1のパッシベーション絶縁体層80、金属抵抗層111及び第2のパッシベーション絶縁体層81を順次積層して形成されている。金属抵抗層111は、第1及び第2のパッシベーション絶縁体層80,81の間に平板状に形成されている。第2のバッシベーション絶縁体層81は、金属抵抗層111の表面上に位置する3個の開口を有している。
【0163】
等価容量キャパシタ7は、上記第5実施形態のキャパシタ5とほぼ同様に構成され、半導体基板20の表面上に下部電極層102、第2のパッシベーション絶縁体層81及び上部電極層103を順次積層し、MIM型コンデンサとして形成されている。この等価容量キャパシタ7は、pin−PD1の容量と同一の容量値を有している。
【0164】
この等価容量キャパシタ7において、下部電極層102は、平板状に形成され、半導体基板20に直接オーミック接触している。上部電極層103は、平板状に形成され、第2のパッシベーション絶縁体層81を挟んで下部電極層102に対向して配置されている。第2のパッシベーション絶縁体層81は、下部電極層102の上方であって上部電極層103の下方に位置していない領域に開口を有している。
【0165】
これらpin−PD1、抵抗器6及び等価容量キャパシタ7との間においては、第1ないし第5の配線パターン120〜124と第1ないし第5のパッドパターン130〜134が、第2のパッシベーション絶縁体層81の表面上にそれぞれ形成されている。
【0166】
第1の配線パターン120は、第1のパッドパターン130の周縁部と、抵抗器6における金属抵抗層111の中央部とに接触して形成されている。第1のパッドパターン130は、ボンディングワイヤを介して第4のリードピン152dに接続され、第4のリードピン152dを介してフォトダイオード用電源VPDの出力端子に接続されている。
【0167】
第2の配線パターン121は、第2のパッドパターン131の周縁部と、抵抗器6の金属抵抗層111の第1端部と、pin−PD1のn型電極層60とに接触して形成されている。第2のパッドパターン131は、ボンディングワイヤを介してダイキャップ160の第1のバイパス用キャパシタ161の第1の表面電極層165に接続されている。
【0168】
第3の配線パターン122は、第3のパッドパターン132の周縁部と、抵抗器6の金属抵抗層111の第2端部と、等価容量キャパシタ7の下部電極層102とに接触して形成されている。第3のパッドパターン132は、ボンディングワイヤを介してダイキャップ160の第1のバイパス用キャパシタ161の第1の表面電極層165に接続されている。
【0169】
第4の配線パターン123は、第4のパッドパターン133の周縁部と、等価容量キャパシタ7の上部電極層103とに接触して形成されている。第4のパッドパターン133は、ボンディングワイヤを介してICチップ170の第1のプリアンプ171の信号入力端子に接続されている。
【0170】
第5の配線パターン124は、第5のパッドパターン134の周縁部と、pin−PD1のp型電極層61とに接触して形成されている。第5のパッドパターン134は、ボンディングワイヤを介してICチップ170の第2のプリアンプ172の信号入力端子に接続されている。
【0171】
第1及び第2のプリアンプ171,172の共通バイアス用端子は、ボンディングワイヤを介してダイキャップ160の第2のバイパス用キャパシタ162の第2の表面電極層166に接続されている。この第2のバイパス用キャパシタ162の第2の表面電極層166は、ボンディングワイヤを介して第3のリードピン153cに接続され、第3のリードピン153cを介してプリアンプ用電源VCCの出力端子に接続されている。
【0172】
第1のプリアンプ171の信号出力端子は、ボンディングワイヤを介して第1のリードピン153aに接続され、第1のリードピン153aを介して図示しない差動入力アンプの第1入力端子Qに接続されている。一方、第2のプリアンプ172の信号出力端子は、ボンディングワイヤを介して第2のリードピン153bに接続され、第2のリードピン153bを介して図示しない差動入力アンプの第2入力端子Q’に接続されている。
【0173】
なお、第1及び第2のバイパス用キャパシタ161,162の裏面電極層164は、導電性基板150及び第5のリードピン153eを介して接地されている。また、第1及び第2のプリアンプ171,172の各アース用端子は、ボンディングワイヤを介して導電性基体151に接続され、導電性基板150及び第5のリードピン153eを介して接地されている。
【0174】
ここで、第1のパッシベーション半導体層80は、SiNで形成され、層厚約200nmを有する。第2のパッシベーション半導体層81は、SiNで形成され、層厚約170nmを有する。第1ないし第5の配線パターン120〜124は、Ti/Auで形成され、層厚約300〜500nmを有する。金属抵抗層111は、NiCrSiで形成され、比抵抗約150Ωmを有し、かつ、層厚約25nmを有する。これにより、抵抗器6は、比抵抗約150Ωmを有する。
【0175】
下部電極層102は、Ti/Pt/Auで形成され、層厚約200〜400nmを有する。上部電極層103は、Ti/Auで形成され、層厚約300〜500nmを有する。下部及び上部電極層102,103が上下に対向する有効面積として30×120μmのサイズを有する。これにより、等価容量キャパシタ7は、容量約1pFを有する。
【0176】
図18に示すように、このような光電変換モジュール15における電子回路を一括して説明する。pin−PD1のカソード60と等価容量キャパシタ7の下部電極層102とは、バイアス回路140及び第4のリードピン153dを介してフォトダイオード用電源VPDの出力端子に接続されている。pin−PD1のアノード61は、第1のプリアンプ171の信号入力端子に接続され、等価容量キャパシタ7の上部電極層103は、第2のプリアンプ172の信号入力端子に接続されている。
【0177】
第1のプリアンプ171の信号出力端子は、第1のリードピン153aを介して図示しない差動入力アンプの第1入力端子Qに接続され、第2のプリアンプ172の信号出力端子は、第2のリードピン153bを介して図示しない差動入力アンプの第2入力端子Q’に接続されている。
【0178】
なお、バイアス回路140は、フォトダイオード用電源VPDの変動に起因したpin−PD1における雑音の発生を低減するために、抵抗器6と第1及び第2のバイパス用キャパシタ161,162とによって低域通過型RCフィルタを構成している。
【0179】
すなわち、抵抗器6の第1端部は、pin−PD1のn型電極層60と第1のバイパス用キャパシタ161の第1の表面電極層165とに接続されている。抵抗器6の第2端部は、等価容量キャパシタ7の下部電極層102と第1のバイパス用キャパシタ161の第1の表面電極層165とに接続されている。抵抗器6の中央部は、第4のリードピン153dを介してフォトダイオード用電源VPDの出力端子に接続されている。
【0180】
第1及び第2のプリアンプ171,172の共通バイアス用端子は、第2のバイパス用キャパシタ162の第2の表面電極層166及び第3のリードピン153cを介してプリアンプ用電源VCCの出力端子に接続されている。第1及び第2のプリアンプ171,172の各アース用端子は、導電性基体151及び第5のリードピン153eを介してそれぞれ接地されている。ただし、第1及び第2のバイパス用キャパシタ161,162の裏面電極層163は、導電性基体151及び第5のリードピン153eを介してそれぞれ接地されている。
【0181】
次に、光電変換モジュール15の作用について説明する。
【0182】
光電変換回路14のpin−PD1及び等価容量キャパシタ7は、フォトダイオード用電源VPDからバイアス回路140を介して印加された所定の電圧によってそれぞれバイアスされ、ICチップ170の第1及び第2のプリアンプ171,172は、プリアンプ用電源VCCから印加された所定の電圧によってバイアスされている。このとき、外部から集光カバー180に入射した信号光は、pin−PD1の受光面に集光され、pin−PD1の内部で光電変換される。
【0183】
そして、pin−PD1によって生成された光電変換信号は、ICチップ170の第1のプリアンプ171に出力されて信号成分及び雑音成分の増幅を受ける。一方、等価容量キャパシタ7によって生成された雑音補償信号は、ICチップ170の第2のプリアンプ172に出力されて雑音成分の増幅を受ける。このように、第1のプリアンプ171で増幅された光電変換信号と、第2のプリアンプ172で増幅された雑音補償信号とは、図示しないコンパレータの前段に接続された差動入力アンプにそれぞれ出力される。
【0184】
ここで、pin−PD1及び等価容量キャパシタ7は、光電変換回路14の半導体基板20上にモノリシックに形成されているので、これらの出力信号である光電変換信号及び雑音補償信号は、環境温度の変動やフォトダイオード用電源VPDのノイズなどに起因した雑音成分を同相で含んでいる。そのため、コンパレータ前段の差動入力アンプから出力された光電変換信号は、雑音補償信号によって雑音成分を完全に相殺されている。
【0185】
なお、光電変換回路14においては、半導体基板20の表面上に抵抗器6及び等価容量キャパシタ7をpin−PD1とモノリシックに集積化して形成する。そのため、抵抗器6及び等価容量キャパシタ7はpin−PD1を構成する各種半導体層に接触していないので、pin−PD1におけるリーク電流の低減を阻害しない。したがって、pin−PD1の素子特性を向上させることができる。
【0186】
ここで、本発明は上記諸々の実施形態に限られるものではなく、種々の変形を行うことが可能である。例えば、上記諸々の実施形態においては、半導体基板上にInPからなるn型半導体層と、GaInAsからなるi型半導体層及びp型半導体層とを順次積層し、これら各種半導体層をInPからなるパッシベーション半導体層で被覆することにより、pin型受光素子を形成する。
【0187】
しかしながら、半導体基板上にp型半導体層、i型半導体層及びn型半導体層を順次積層することにより、n型半導体層及びp型半導体層の配置を交換したpin型受光素子を形成しても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。なお、このとき、n型半導体層に接合するパッシベーション半導体層及びi型半導体層の界面領域に、n型半導体層からn型不純物を拡散してドープした不純物拡散領域を形成しても、上記諸実施例とほぼ同様な作用効果を得ることができる。
【0188】
また、i型半導体層及びp型半導体層の各構成材料と、パッシベーション半導体層の構成材料とを、それぞれGaInAs及びInPに限定する必要はない。つまり、パッシベーション半導体層の構成材料としては、i型半導体層及びp型半導体層の各構成材料よりも大きいバンドギャップエネルギーを有するものであれば、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【0189】
また、n型半導体層の構成材料と、i型半導体層及びp型半導体層の各構成材料とを、相互に異なる半導体材料に限定する必要はない。つまり、n型半導体層、i型半導体層及びp型半導体層の各構成材料が同一の半導体材料であっても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【0190】
また、パッシベーション半導体層の導電型を、i型に限定する必要はなく、p型またはn型に設定してもよい。ただし、パッシベーション半導体層をp型に設定した場合、パッシベーション半導体層自体がpn接合領域となるので、リーク電流を低減する効果を抑制する可能性がある。一方、パッシベーション半導体層をn型に設定した場合も、パッシベーション半導体層とp型半導体層との間の電界強度が増大するので、リーク電流を低減する効果を抑制する可能性がある。
【0191】
さらに、上記第3ないし第7の実施形態においては、電子素子としてHBT、抵抗器またはキャパシタをpin型受光素子と共にモノリシックに集積化することにより、光電変換回路を形成している。しかしながら、電子素子としてはHBTに限定する必要はなく、FETや高電子移動度トランジスタ(HEMT; High Electron Mobility Transistor )などであっても、上記第3ないし第7の実施形態とほぼ同様な作用効果を得ることができる。
【0192】
また、pin型受光素子の個数を1個に限定する必要はない。つまり、複数個のpin型受光素子を半導体基板上に配列してモノリックに集積化することにより、受光素子アレイを含む光電変換回路を形成しても、上記第3ないし第7の実施形態とほぼ同様な作用効果を得ることができる。
【0193】
なお、パッケージやデバイスやICなどに対して受光素子アレイをワイヤボンディングによって接続する場合、受光素子アレイに電気接続したボンディングパッドは必然的に受光素子アレイの外部に形成されるので、受光素子アレイはワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、受光素子アレイは複数のpin型受光素子で構成されているといえども、受光素子アレイの実装歩留りは、単体で構成されたpin型受光素子に比較し、著しく低減することはない。
【0194】
また、上記第2、第4及び第6の実施形態においては、p型半導体層の表面上にパッシベーション半導体層を成長させる際に加えられた熱に基づいて、p型半導体層に接合するパッシベーション層の界面領域にp型半導体層から第2導電型の不純物を拡散することにより、不純物拡散領域を形成する。しかしながら、p型半導体層に接合するパッシベーション層の界面領域にp型半導体層から第2導電型の不純物を拡散する方法を何等限定する必要はなく、全ての半導体層を形成した後に抵抗加熱炉によって半導体基板を加熱してもよい。
【0195】
その他、上記第7の実施形態においては、光電変換回路のpin型受光素子を第1の実施形態のpin型受光素子として形成している。しかしながら、第1の実施形態ではなく第2の実施形態のpin型受光素子として、光電変換回路のpin型受光素子を形成しても、上記第7実施例とほぼ同様な作用効果を得ることができる。
【0196】
また、上記第7の実施形態においては、光電変換回路の等価容量キャパシタをMIM型コンデンサとして形成している。しかしながら、MIM型コンデンサばかりではなくMIS(Metal-Insulator-Semiconductor)型コンデンサとして、光電変換回路の等価容量キャパシタを形成しても、上記第7実施例とほぼ同様な作用効果を得ることができる。
【0197】
また、上記第7の実施形態においては、光電変換回路の等価容量キャパシタを、pin型受光素子の容量と同一の容量値を有する素子として形成している。しかしながら、光電変換回路の等価容量キャパシタをpin型受光素子と同一の構造を有するダミーのpin型受光素子に置換しても、上記第7実施例とほぼ同様な作用効果を得ることができる。
【0198】
【実施例】
以下、本発明に係る諸実施例について、図19ないし図21を参照して説明する。
【0199】
第1の実施例
上記第1の実施形態のpin型受光素子に対して、パッシベーション半導体層の形成に基づいた暗電流の抑制を確認する実験を行った。ここで、2種類の対比するpin型受光素子としては、第1の実施形態の記載と略同一にパッシベーション半導体層を形成したものと、パッシベーション半導体を形成しなかった点のみで第1の実施形態の記載とは異なるものとを、それぞれ試作した。
【0200】
これら2種類のpin型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図19に示す。図19においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、パッシベーション半導体層を備えたpin型受光素子の特性曲線を実線で示し、パッシベーション半導体層を備えていないpin型受光素子の特性曲線を点線で示す。
【0201】
図19に示すように、パッシベーション半導体層を備えたpin型受光素子で発生した暗電流のレベルは、パッシベーション半導体層を備えていないpin型受光素子で発生した暗電流に比較し、低レベルの逆バイアス電圧に対して著しく小さく、例えば約−2V程度の逆バイアス電圧に対して1/10程度である。
【0202】
そのため、第1の実施形態のpin型受光素子においては、暗電流の発生がパッシベーション半導体層の形成に基づいて抑制されていることがわかる。
【0203】
第2の実施例
上記第1の実施形態のpin型受光素子に対して、n型半導体層、i型半導体層、p型半導体層及びパッシベーション半導体層に施した表面処理に基づいた暗電流の抑制を確認する実験を行った。ここで、3種類の対比するpin型受光素子としては、第1の実施形態の記載と略同一に各種半導体層の表面にHCl系の洗浄液で浸漬したものと、第1の実施形態の記載と略同一に各種半導体層の表面にHF系の洗浄液で浸漬したものと、表面処理を施さなかった点のみで第1の実施形態の記載とは異なるものとを、それぞれ試作した。
【0204】
なお、表面処理の諸条件は、次の通りであった。
【0205】
(1)HCl系の洗浄液による表面処理を受けたpin型受光素子
洗浄液の混合成分比 HCl:H2 O=1:10(体積比)
処理時間 5分
(2)HF系の洗浄液による表面処理を受けたpin型受光素子
洗浄液の混合成分比 HF:H2 O=1:10(体積比)
処理時間 5分
これら3種類のpin型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図20に示す。図20においては、横軸にバイアス電圧の電圧値を設定し、縦軸に暗電流の電流値を設定する。また、HCl系の洗浄液で表面処理を施したpin型受光素子の特性曲線を実線で示し、HF系の洗浄液で表面処理を施したpin型受光素子の特性曲線を一点鎖線で示し、表面処理を施していないpin型受光素子の特性曲線を点線で示す。
【0206】
図20に示すように、HCl系の洗浄液で表面処理を施したpin型受光素子で発生した暗電流のレベルは、表面処理を施していないpin型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−15Vの逆バイアス電圧に対して1/5程度である。
【0207】
また、HF系の洗浄液で表面処理を施したpin型受光素子で発生した暗電流のレベルは、表面処理を施していないpin型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−15Vの逆バイアス電圧に対して1/25程度である。
【0208】
そのため、第1の実施形態のpin型受光素子においては、暗電流の発生が各種半導体層に施した表面処理に基づいて抑制されていることがわかる。
【0209】
第3の実施例
上記第2の実施形態のpin型受光素子に対して、p型半導体層に接合するパッシベーション半導体層及びi型半導体層の各界面領域に不純物拡散層を形成するアニール処理に基づいた暗電流の抑制を確認する実験を行った。ここで、2種類の対比するpin型受光素子としては、第2の実施形態の記載と略同一にアニール処理を施したものと、アニール処理を施さなかった点のみで第2の実施形態の記載とは異なるものとを、それぞれ試作した。
【0210】
なお、アニール処理の諸条件は、次の通りであった。
【0211】
雰囲気媒体 N2 ガス
処理温度 600℃
処理時間 1時間
これら2種類のpin型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図21に示す。図21においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、アニール処理を施したpin型受光素子の特性曲線を実線で示し、アニール処理を施さなかったpin型受光素子の特性曲線を点線で示す。
【0212】
図21に示すように、アニール処理を施したpin型受光素子で発生した暗電流のレベルは、アニール処理を施さなかったpin型受光素子で発生した暗電流に比較し、低レベルから高レベルまでの比較的広範囲の逆バイアス電圧に対して著しく小さく、逆バイアス電圧の各レベルに対して1/10以下になる。
【0213】
そのため、第2の実施形態のpin型受光素子においては、暗電流の発生が不純物拡散層を形成するアニール処理に基づいて抑制されていることがわかる。
【0214】
【発明の効果】
以上、詳細に説明したように、本発明のpin型受光素子においては、第1の半導体層と第3の半導体層との間におけるpn接合領域の界面は、ワイドバンドギャップ半導体層である第4の半導体層に対するヘテロ接合となる。そのため、逆バイアス電圧の印加時に生成された空乏層は、第4の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、第4の半導体層と絶縁体層との間の界面準位に対応して第2及び第3の半導体層の壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性が向上するという効果を提供することができる。
【0215】
次に、本発明のpin型受光素子の製造方法においては、ワイドバンドギャップ半導体層である第4の半導体層を、同一の半導体材料で構成された第2及び第3の半導体層上に形成する。そのため、第4の半導体層の結晶性が比較的良好に保持されるとともに、pn接合領域の配置が第1ないし第3の半導体層を形成する工程のみに基づいて決定される。したがって、第4の半導体層によってpn接合領域を完全に被覆させるという効果を提供することができる。
【0216】
次に、本発明の光電変換回路においては、半導体基板上に電子素子を本発明のpin型受光素子とモノリシックに集積化して形成する。そのため、pin型受光素子における暗電流の発生が抑制されるので、電子素子における雑音の発生が低減する。したがって、pin型受光素子に入力した光信号に対する電子素子の受信感度が向上するという効果を提供することができる。また、個別素子を組合わせることなく、各種の電子素子がモノリシックに集積化して形成されるので、実装面積の縮小及び実装コストの削減を促進するという効果を提供することができる。
【0217】
次に、本発明の光電変換回路の製造方法においては、半導体基板上に電子素子を本発明のpin型受光素子の製造方法で形成されたpin型受光素子とモノリシックに集積化して形成する。そのため、pin型受光素子においては、第4の半導体層の結晶性が比較的良好に形成されるとともに、pn接合領域の配置が第1ないし第3の半導体層を形成する工程のみに依存することになる。したがって、第4の半導体層によってpn接合領域を完全に被覆させるという効果を提供することができる。
【0218】
次に、本発明の光電変換モジュールにおいては、半導体基板上にpin型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された本発明の光電変換回路と、この光電変換回路に電気接続された第1及び第2のプリアンプとを、導電性基体上にパッケージ化している。そのため、pin型受光素子におけるリーク電流が低減するので、第1及び第2のプリアンプにおける雑音の発生が低減する。したがって、第1のプリアンプから出力された光電変換信号と、第2のプリアンプから出力された雑音補償信号とに基づいて、環境温度やバイアス電源などの変動に起因した同相雑音を完全に除去することにより、pin型受光素子に入力した光信号を電気信号に変換する光電変換特性が格段に向上するという効果を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るpin型受光素子の構造を示す断面図である。
【図2】図1のpin型受光素子の製造工程を順次示す断面図である。
【図3】図1のpin型受光素子における図2に後続する製造工程を順次示す断面図である。
【図4】本発明の第2の実施形態に係るpin型受光素子の構造を示す断面図である。
【図5】本発明の第3の実施形態に係る光電変換回路の構造を示す断面図である。
【図6】図5の光電変換回路の製造工程を順次示す断面図である。
【図7】図5の光電変換回路における図6に後続する製造工程を順次示す断面図である。
【図8】本発明の第4の実施形態に係る光電変換回路の構造を示す断面図である。
【図9】本発明の第5の実施形態に係る光電変換回路の構造を示す断面図である。
【図10】図9の光電変換回路の製造工程を順次示す断面図である。
【図11】図9の光電変換回路における図10に後続する製造工程を順次示す断面図である。
【図12】本発明の第6の実施形態に係る光電変換回路の構造を示す断面図である。
【図13】本発明の第7の実施形態に係る光電変換モジュールの構成を示す上面図である。
【図14】図13の光電変換モジュールにおけるA−A線に沿った構造を示す断面図である。
【図15】図13の光電変換モジュールにおける光電変換回路の構成を示す上面図である。
【図16】図15の光電変換回路におけるB−B線に沿った構造を示す断面図である。
【図17】図15の光電変換回路におけるC−C線に沿った構造を示す断面図である。
【図18】図13の光電変換モジュールにおける電子回路に関する等価回路の構成を示す回路図である。
【図19】図1のpin型受光素子におけるパッシベーション半導体層の形成に対応したバイアス電圧−暗電流特性を示すグラフである。
【図20】図1のpin型受光素子における各種半導体層に施した表面処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【図21】図4のpin型受光素子における不純物拡散層を形成するアニール処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【符号の説明】
1,2…pin型受光素子、3〜5…電子素子、6…抵抗器、7…等価容量キャパシタ、10〜14…光電変換回路、15…光電変換モジュール、20…半導体基板、30…第1の半導体層、31…第2の半導体層、32…第3の半導体層、33…不純物拡散領域、40…第4の半導体層、60…第1の電極層、61…第2の電極層、151…導電性基体、171…第1のプリアンプ、172…第2のプリアンプ。
Claims (7)
- 半導体基板と、
この半導体基板上に形成され、n型の不純物をドープして構成された第1の半導体層と、
この第1の半導体層上にメサ型に形成され、第1の半導体材料に不純物を故意にドープしないで構成された第2の半導体層と、
この第2の半導体層上にメサ型に形成され、前記第1の半導体材料にp型の不純物をドープして構成された第3の半導体層と、
前記第1の半導体層上にオーミック接触して形成された第1の電極層と、
前記第3の半導体層上にオーミック接触して形成された第2の電極層と、
前記第1ないし第3の半導体層の周囲に形成され、前記第1の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたInP半導体層と
を備え、
前記第3の半導体層に接合する前記InP半導体層の界面領域は、前記p型の不純物をドープして構成されている、
ことを特徴とするpin型受光素子。 - 前記第1の半導体材料はGaInAsであることを特徴とする請求項1記載のpin型受光素子。
- 前記半導体基板と前記第1ないし第3の半導体層および前記InP半導体層の周囲に形成された絶縁体層をさらに備えることを特徴とする請求項1ないし請求項2のいずれか一つに記載のpin型受光素子。
- 半導体基板上に、n型の不純物をドープして構成された第1の半導体層と、第1の半導体材料に不純物を故意にドープしないで構成された第2の半導体層と、前記第1の半導体材料にp型の不純物をドープして構成された第3の半導体層とを順次積層して形成する第1のフェーズと、
この第1のフェーズで形成された前記第2及び第3の半導体層の周辺領域を除去することにより、当該第2及び第3の半導体層をそれぞれメサ型に加工する第2のフェーズと、
この第2のフェーズでメサ型に加工された前記第2及び第3の半導体層と前記第1の半導体層との周囲に、前記第1の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたInP半導体層を形成し、前記半導体基板、前記第1〜第3の半導体層および前記InP半導体層を加熱処理して、前記p型不純物を前記第3の半導体層に接合する前記InP半導体層の界面領域に拡散してドープする第3のフェーズと、
この第3のフェーズで形成された前記InP半導体層の所定領域を除去することによって前記第1及び第3の半導体層の所定領域をそれぞれ露出した上で、当該第1の半導体層上に第1の電極層をオーミック接触して形成するとともに、当該第3の半導体層上に第2の電極層をオーミック接触して形成する第4のフェーズと
を備えることを特徴とするpin型受光素子の製造方法。 - 前記加熱処理は、前記第3の半導体層の周囲に前記InP半導体層を成長させる際に加えられた熱に基づいて実行することを特徴とする請求項4記載のpin型受光素子の製造方法。
- 前記加熱処理は、前記半導体基板と前記第1ないし第3の半導体層及び前記InP半導体層の雰囲気に加えられた熱に基づいて実行することを特徴とする請求項4記載のpin型受光素子の製造方法。
- 前記第4のフェーズに後続してHClまたはHFのいずれかを含む洗浄液に前記第1ないし第3の半導体層、および前記InP層の周囲を浸漬することによって当該第1ないし第3の半導体層、および前記InP半導体層の各表面を洗浄する第5のフェーズと、
この第5のフェーズで表面処理を受けた前記第1ないし第3の半導体層、前記InP半導体層、および前記半導体基板の周囲に絶縁体層を形成する第6のフェーズと
をさらに備えることを特徴とする請求項4ないし請求項6のいずれか一つに記載のpin型受光素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01773096A JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | pin型受光素子、およびpin型受光素子の製造方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1599795 | 1995-02-02 | ||
JP31075595 | 1995-11-29 | ||
JP7-15997 | 1995-11-29 | ||
JP7-310755 | 1995-11-29 | ||
JP01773096A JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | pin型受光素子、およびpin型受光素子の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006191080A Division JP4010337B2 (ja) | 1995-02-02 | 2006-07-12 | pin型受光素子およびpin型受光素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09213988A JPH09213988A (ja) | 1997-08-15 |
JP4136009B2 true JP4136009B2 (ja) | 2008-08-20 |
Family
ID=27281219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01773096A Expired - Lifetime JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | pin型受光素子、およびpin型受光素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4136009B2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6348739B1 (en) | 1999-04-28 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP2001028455A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 光半導体素子とその製造方法、及び、光伝送モジュール |
JP4058457B2 (ja) * | 2000-12-19 | 2008-03-12 | ユーディナデバイス株式会社 | 半導体受光装置 |
JP2002217447A (ja) * | 2001-01-16 | 2002-08-02 | Toshiba Corp | 半導体受光装置及び半導体受送信システム |
JP5011607B2 (ja) * | 2001-04-16 | 2012-08-29 | 住友電気工業株式会社 | 受光素子 |
JP4765211B2 (ja) | 2001-07-06 | 2011-09-07 | 住友電気工業株式会社 | pin型受光素子 |
JP4045830B2 (ja) * | 2002-03-28 | 2008-02-13 | 住友電気工業株式会社 | 受光モジュール |
WO2004100224A2 (en) * | 2003-05-02 | 2004-11-18 | Picometrix, Llc | Pin photodetector |
US7456384B2 (en) | 2004-12-10 | 2008-11-25 | Sony Corporation | Method and apparatus for acquiring physical information, method for manufacturing semiconductor device including array of plurality of unit components for detecting physical quantity distribution, light-receiving device and manufacturing method therefor, and solid-state imaging device and manufacturing method therefor |
JP4507876B2 (ja) * | 2004-12-22 | 2010-07-21 | ソニー株式会社 | 固体撮像素子 |
JP4815869B2 (ja) * | 2005-05-11 | 2011-11-16 | 住友電気工業株式会社 | 光受信モジュール |
JP4783601B2 (ja) * | 2005-08-24 | 2011-09-28 | 日本電信電話株式会社 | 光電子集積回路とその製造方法 |
JP5052007B2 (ja) * | 2005-12-28 | 2012-10-17 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
JP5197930B2 (ja) | 2006-06-30 | 2013-05-15 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子の製造方法 |
JP2008066584A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | 光センサ |
JP2008251881A (ja) * | 2007-03-30 | 2008-10-16 | Eudyna Devices Inc | 受光素子およびその製造方法 |
JP5077276B2 (ja) * | 2009-03-30 | 2012-11-21 | ソニー株式会社 | 受光素子及び固体撮像素子 |
KR20120022872A (ko) | 2009-05-22 | 2012-03-12 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법 |
JP2011035114A (ja) * | 2009-07-31 | 2011-02-17 | Renesas Electronics Corp | メサ型フォトダイオード及びその製造方法 |
JP5299333B2 (ja) * | 2010-03-23 | 2013-09-25 | ソニー株式会社 | 固体撮像素子 |
JP5474662B2 (ja) * | 2010-05-27 | 2014-04-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
WO2018070349A1 (ja) * | 2016-10-11 | 2018-04-19 | シャープ株式会社 | 撮像パネル及びその製造方法 |
GB2560376B (en) * | 2017-03-10 | 2020-02-12 | Toshiba Kk | On-Chip Integration of a Bias Tee and a Single Photon Detector |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6150382A (ja) * | 1984-08-20 | 1986-03-12 | Fujitsu Ltd | Pinダイオ−ド |
JPS61191063A (ja) * | 1985-02-20 | 1986-08-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
JPH069241B2 (ja) * | 1987-09-02 | 1994-02-02 | 日本電気株式会社 | 光電子集積回路の製造方法 |
JPH01149486A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | 半導体受光素子 |
JP2633912B2 (ja) * | 1988-07-04 | 1997-07-23 | 株式会社日立製作所 | 半導体受光装置 |
JPH0251284A (ja) * | 1988-08-12 | 1990-02-21 | Fujitsu Ltd | 半導体受光素子 |
JPH06105780B2 (ja) * | 1989-04-25 | 1994-12-21 | 住友電気工業株式会社 | 集積回路の製造方法 |
JPH02271568A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
JPH0480973A (ja) * | 1990-07-24 | 1992-03-13 | Nec Corp | 半導体受光素子 |
JPH04266070A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | フォトダイオード |
JPH04311071A (ja) * | 1991-04-09 | 1992-11-02 | Sumitomo Electric Ind Ltd | 受光素子及び光電子集積回路の製造方法 |
US5355386A (en) * | 1992-11-17 | 1994-10-11 | Gte Laboratories Incorporated | Monolithically integrated semiconductor structure and method of fabricating such structure |
JPH06232442A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 半導体受光素子 |
JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | pin型受光素子、その製造方法及び光電子集積回路 |
JPH0738141A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | アバランシェフォトダイオード |
JP2751846B2 (ja) * | 1994-12-09 | 1998-05-18 | 日本電気株式会社 | 半導体受光素子 |
-
1996
- 1996-02-02 JP JP01773096A patent/JP4136009B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09213988A (ja) | 1997-08-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060712 |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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