JP4136009B2 - ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 - Google Patents
ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 Download PDFInfo
- Publication number
- JP4136009B2 JP4136009B2 JP01773096A JP1773096A JP4136009B2 JP 4136009 B2 JP4136009 B2 JP 4136009B2 JP 01773096 A JP01773096 A JP 01773096A JP 1773096 A JP1773096 A JP 1773096A JP 4136009 B2 JP4136009 B2 JP 4136009B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- pin
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、光情報伝送系に用いられるｐｉｎ型受光素子及びその製造方法に関し、このｐｉｎ型受光素子と各種の電子素子とを同一の基板上にモノリシックに集積化した光電変換回路及びその製造方法に関するとともに、この光電変換回路をパッケージ化した光電変換モジュールに関する。
【０００２】
より詳細には、本発明は、特に高い信頼性が要請された光ファイバ通信システムの送受信デバイスに搭載されるのに適したｐｉｎ型受光素子、光電変換回路及び光電変換モジュールに関するとともに、これら装置の製造方法に関する。
【０００３】
【従来の技術】
一般に、光電子集積回路には、ｐｉｎ型フォトダイオード（pin-PD; p-i-n Photodiode）やアバランシェ・フォトダイオード（APD; Avalanche Photodiode ）などの受光素子と、ヘテロ接合バイポーラトランジスタ（HBT; Heterojunction Bipolar Transistor）や電界効果トランジスタ（FET; Field Effect Transistor）などの電子素子とが、同一の基板上にモノリシックに集積化されている。特に、ｐｉｎ型受光素子は、集積の容易さや素子間の絶縁の容易さなどの点から、主としてメサ型に形成されている。
【０００４】
なお、このようなメサ型のｐｉｎ型受光素子を集積した光電子集積回路に関する先行技術は、文献
"IEEE Photonics Technology Letters, vol.2, no.7, pp.505-506, 1990",
"Electronic Letters, vol.26, no.5, pp.305-307, 1990"
などに詳細に記載されている。
【０００５】
従来、メサ型のｐｉｎ型受光素子には、逆バイアス電圧の印加時に生成した空乏層がメサ型に形成された半導体層の壁面に露出することにより、その半導体層を被覆するパッシベーション層の界面準位に対応し、半導体層の壁面を流れるリーク電流が発生するという問題があった。そのため、このようなリーク電流を低減させる種々の措置が試行されている。
【０００６】
例えば、ｎ+ 型ＩｎＰからなる半導体基板上に、ｎ- 型ＩｎＰからなる第１の半導体層と、ｎ- 型ＩｎＧａＡｓからなる第２の半導体層とを順次積層して形成し、第２の半導体層をメサ型にエッチングした後に、第１及び第２の半導体層の表面領域にＺｎを拡散してドープすることが行われている。このようなプレーナ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の内部から延びる空乏層は、第１及び第２の半導体層の表面に露出しない。
【０００７】
また、ｎ+ 型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａＡｓからなる第１の半導体層と、ｐ型ＩｎＰからなる第２の半導体層とを順次積層して形成し、バッファ層、第１及び第２の半導体層をメサ型にエッチングした後に、半導体基板、バッファ層、第１及び第２の半導体層の周囲をｎ- 型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の間から延びる空乏層は、バッファ層、第１及び第２の半導体層の表面に露出しない。
【０００８】
さらに、ｎ+ 型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａＡｓからなる半導体層とを順次積層して形成し、バッファ層及び半導体層をメサ型にエッチングした後に、半導体基板、バッファ層及び半導体層の周囲をｐ型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、半導体層及びパッシベーション層の間から延びる空乏層は、バッファ層及び半導体層の表面に露出しない。
【０００９】
なお、このようなメサ型のｐｉｎ型受光素子における暗電流の低減に関する先行技術は、文献
"IEEE Transactions on Electron Devices, vol.ED-34, no.2, pp.199-204, 1990",
"Hewlett-Packard Journal, vol.40, pp.69-75, October 1989"
などに詳細に記載されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、メサ型のｐｉｎ型受光素子においてリーク電流を低減させる上記従来の措置は、製造上の諸問題を含んでいる。
【００１１】
例えば、半導体層の表面領域に不純物を拡散させる工程に基づいて、ｐｎ接合領域の配置に対する再現性が悪化するという問題がある。また、半導体層及びパッシベーション層の各構成材料間の格子不整合に基づいて、パッシベーション層をエピタキシャル成長させる際に生産性が乏しくなるという問題がある。そのため、リーク電流の低減が不十分であるので、暗電流の増大に基づいて素子特性が劣化するという問題がある。
【００１２】
さらに、このようなｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化した光電子集積回路には、暗電流の発生によって雑音が増大してしまう。そのため、光信号に対する受信感度の劣化が増大するという問題がある。
【００１３】
なお、プレーナ型のｐｉｎ型受光素子においては、各種半導体層の表面にＺｎを拡散してドープさせるため、複雑な製造工程に起因してウエハの大口径化を達成することは困難である。また、プレーナ型という構造に基づいて、ｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化することも困難である。
【００１４】
そこで、本願発明は、以上の問題点に鑑みてなされたものであり、リーク電流の低減によって暗電流を抑制することにより、素子特性が向上したｐｉｎ型受光素子及びその製造方法を提供することを目的とし、このｐｉｎ型受光素子と各種の電子素子との集積化によって受信感度が向上した光電変換回路及びその製造方法を提供することを目的とするとともに、この光電変換回路をパッケージ化することによって受信感度が向上した光電変換モジュールを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明のうちで請求項１記載のｐｉｎ型受光素子は、（ａ）半導体基板と、（ｂ）この半導体基板上に形成され、ｎ型の不純物をドープして構成された第１の半導体層と、（ｃ）この第１の半導体層上にメサ型に形成され、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、（ｄ）この第２の半導体層上にメサ型に形成され、第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層と、（ｅ）第１の半導体層上にオーミック接触して形成された第１の電極層と、（ｆ）第３の半導体層上にオーミック接触して形成された第２の電極層と、（ｇ）第１ないし第３の半導体層の周囲に形成され、第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層とを備え、第３の半導体層に接合するＩｎＰ半導体層の界面領域は、ｐ型の不純物をドープして構成されていることを特徴としたものである。
【００１６】
このようなｐｉｎ型受光素子においては、第２及び第３の半導体層を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層を、第１ないし第３の半導体層の周囲に形成する。これにより、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、いわゆるワイドバンドギャップ半導体層に対するヘテロ接合になる。
【００１７】
そのため、逆バイアス電圧の印加時に第１の半導体層と第３の半導体層との間で生成された空乏層は、第４の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、ＩｎＰ半導体層と絶縁体層との間の界面準位に対応して第２及び第３の半導体層の壁面に沿って流れるリーク電流が低減することになる。
【００１８】
ここで、上記のｐｉｎ型受光素子は、第３の半導体層に接合するＩｎＰ半導体層の界面領域を、ｐ型の不純物をドープして構成させたことを特徴とする。
【００１９】
このようなｐｉｎ型受光素子においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体層内のホモ接合になる。そのため、第２及び第３の半導体層の壁面に沿って流れるリーク電流がいっそう低減することになる。
【００２０】
なお、上記のｐｉｎ型受光素子は、第１の半導体材料をＧａＩｎＡｓとすることを特徴とする。
【００２１】
上記のｐｉｎ型受光素子は、半導体基板と第１ないし第３の半導体層及びＩｎＰ半導体層との周囲に形成された絶縁体層をさらに備えることを特徴とする。
【００２３】
次に、上記の目的を達成するために、本発明の請求項４記載のｐｉｎ型受光素子の製造方法は、（ａ）半導体基板上に、ｎ型の不純物をドープして構成された第１の半導体層と、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層とを順次積層して形成する第１のフェーズと、（ｂ）この第１のフェーズで形成された第２及び第３の半導体層の周辺領域を除去することにより、当該第２及び第３の半導体層をそれぞれメサ型に加工する第２のフェーズと、（ｃ）この第２のフェーズでメサ型に加工された第２及び第３の半導体層と第１の半導体層との周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ層を形成し、半導体基板、第１〜第３の半導体層およびＩｎＰ半導体層を加熱処理して、ｐ型不純物を第３の半導体層に接合するＩｎＰ半導体層の界面領域に拡散してドープする第３のフェーズと、（ｄ）この第３のフェーズで形成されたＩｎＰ半導体層の所定領域を除去することによって第１及び第３の半導体層の所定領域をそれぞれ露出した上で、当該第１の半導体層上に第１の電極層をオーミック接触して形成するとともに、当該第３の半導体層上に第２の電極層をオーミック接触して形成する第４のフェーズとを備えることを特徴とする。
【００２４】
このようなｐｉｎ型受光素子の製造方法においては、第１の半導体材料で共に構成された第２及び第３半導体層の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有するＩｎＰ半導体層を形成する。これにより、ＩｎＰ半導体層は、同一の半導体材料で構成された第２及び第３の半導体層上に、いわゆるワイドバンドギャップ半導体層として形成される。
【００２５】
そのため、ＩｎＰ半導体層は、第２及び第３の半導体層を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の配置は、ＩｎＰ半導体層を形成する工程に依存しないので、第１ないし第３の半導体層を形成する工程のみに基づいて決定される。
【００２６】
ここで、上記のｐｉｎ型受光素子の製造方法は、第３の半導体層に接合するＩｎＰ半導体層の界面領域に当該第３の半導体層からｐ型の不純物を拡散してドープさせる加熱処理を、第３のフェーズに含ませることを特徴とする。
【００２７】
このようなｐｉｎ型受光素子の製造方法においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【００２８】
なお、上記のｐｉｎ型受光素子の製造方法は、第３の半導体層の周囲にＩｎＰ半導体層を成長させる際に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【００２９】
上記のｐｉｎ型受光素子の製造方法は、半導体基板と第１ないし第３の半導体層およびＩｎＰ半導体層との雰囲気に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【００３０】
また、第４のフェーズに後続してＨＣｌまたはＨＦのいずれかを含む洗浄液に第１ないし第３の半導体層及びＩｎＰ半導体層の周囲を浸漬することによって当該第１ないし第３の半導体層およびＩｎＰ半導体層の各表面を洗浄する第５のフェーズと、この第５のフェーズで表面処理を受けた第１ないし第３の半導体層、ＩｎＰ半導体層および半導体基板との周囲に絶縁体層を形成する第６のフェーズとをさらに備えることを特徴とする。
【００３１】
このようなｐｉｎ型受光素子の製造方法においては、第１ないし第３の半導体層およびＩｎＰ半導体層の各表面に存在していた酸化膜や各種の不純物などが除去される。
【００３３】
次に、上記の目的を達成するために、光電変換回路は、（ａ）請求項１ないし請求項３のいずれか一つに記載されたｐｉｎ型受光素子と、（ｂ）半導体基板上にｐｉｎ型受光素子とモノリシックに集積化して形成され、当該ｐｉｎ型受光素子に電気接続された電子素子とを備えることを特徴とする。
【００３４】
このような光電変換回路においては、半導体基板上に電子素子を請求項１ないし請求項３のいずれか一つに記載のｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、電子素子における雑音の発生が低減する。
【００３５】
ここで、光電変換回路は、上記の光電変換回路において、半導体基板上にモノリシックに集積化して形成され、相互に電気接続されて受光素子アレイを構成する複数個のｐｉｎ型受光素子を備えることを特徴とする。
【００３６】
このような光電変換回路においては、個々のｐｉｎ型受光素子におけるリーク電流が低減するので、受光素子アレイ全体におけるリーク電流も低減する。
【００３７】
なお、光電変換回路は、上記の光電変換回路において、電子回路素子をヘテロ接合バイポーラトランジスタとすることを特徴とする。
【００３８】
光電変換回路は、先の光電変換回路において、半導体基板上に形成されたキャパシタと、半導体基板上に絶縁体層を介在させて形成された抵抗器との少なくとも一つで、電子回路素子を構成させることを特徴とする。
【００３９】
光電変換回路は、上記の光電変換回路において、キャパシタを、ｐｉｎ型受光素子の容量と同一の容量値を有する等価容量キャパシタとすることを特徴とする。
【００４０】
次に、上記の目的を達成するために、光電変換回路の製造方法は、（ａ）請求項４ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子の製造方法を実行する第１のステップと、（ｂ）半導体基板上に第１のステップで形成されたｐｉｎ型受光素子とモノリシックに集積化して電子素子を形成し、当該ｐｉｎ型受光素子と当該電子素子とを電気接続する第２のステップとを備えることを特徴とする。
【００４１】
このような光電変換回路の製造方法においては、半導体基板上に電子素子を請求項４ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子の製造方法で形成されたｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子においては、ＩｎＰ半導体層の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに依存することになる。
【００４２】
ここで、光電変換回路の製造方法は、上記の光電変換回路の製造方法において、ＩｎＰ半導体層上に電子素子を形成する際に加えられた熱に基づいて、第３の半導体層に接合する当該ＩｎＰ半導体層の界面領域に当該第３の半導体層から第２の導電型を有する不純物を拡散してドープさせる加熱処理を、第２のステップに含ませることを特徴とする。
【００４３】
このような光電変換回路の製造方法においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【００４４】
次に、上記の目的を達成するために、光電変換モジュールは、（ａ）導電性基体と、（ｂ）この導電性基体上に設置された光電変換回路と、（ｃ）導電性基体上に設置され、ｐｉｎ型受光素子に電気接続された第１のプリアンプと、（ｄ）この第１のプリアンプと同一な構成を有して導電性基体上に設置され、等価容量キャパシタに電気接続された第２のプリアンプとを備えることを特徴とする。
【００４５】
このような光電変換モジュールにおいては、半導体基板上にｐｉｎ型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された光電変換回路と、この光電変換回路に電気接続された第１及び第２のプリアンプとを、導電性基体上にパッケージ化している。
【００４６】
そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、第１及び第２のプリアンプにおける雑音の発生が低減する。したがって、第１のプリアンプから出力された光電変換信号と、第２のプリアンプから出力された雑音補償信号とが、環境温度やバイアス電源などの変動に起因した同相雑音を除去するために用いられる。
【００４７】
ここで、光電変換モジュールは、上記の光電変換モジュールにおいて、導電性基体上に形成され、抵抗器に電気接続されてｐｉｎ型受光素子のバイアス回路を構成するバイパス用キャパシタをさらに備えることを特徴とする。
【００４８】
このような光電変換モジュールにおいては、ｐｉｎ型受光素子のバイアス回路を抵抗器及びバイパス用キャパシタによって低域通過型ＲＣフィルタとして構成するので、ｐｉｎ型受光素子におけるバイアス電源の変動に起因した雑音の発生が低減する。
【００４９】
なお、光電変換モジュールは、上記の光電変換モジュールにおいて、バイバス用キャパシタを構成するダイキャップを、第１のプリアンプ及び第２のプリアンプをモノリシックに構成する半導体チップに隣接し、光電変換回路を搭載させたことを特徴とする。
【００５０】
光電変換モジュールは、上記の光電変換回路の製造方法において、導電性基体を、ＴＯパッケージ規格のＴＯ１８構造を有して構成させたことを特徴とする。
【００５１】
【発明の実施の形態】
以下、本発明に係る諸々の実施形態の構成および作用について、図１ないし図１８を参照して説明する。なお、図面の説明においては同一の要素には同一の符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【００５２】
第１の実施形態
図１に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１が、第１ないし第３の半導体層としてｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を、半導体基板２０上に順次積層して構成されている。ｉ型半導体層３１及びｐ型半導体層３２は、メサ型にそれぞれ形成され、円錐台状の第１のメサ部を一体として構成している。ｎ型半導体層３０は、メサ型に形成され、第１のメサ部の底面下に配置された円錐台状の第２のメサ部を単独で構成している。
【００５３】
また、第２のメサ部の頂面上には、第１の電極層として所定パターンのｎ型電極層６０が、ｎ型半導体層３０に対してオーミック接触して形成されている。第１のメサ部の頂面上には、第２の電極層として所定パターンのｐ型電極層６１が、ｐ型半導体層３２に対してオーミック接触して形成されている。第１のメサ部の頂面及び側壁上と、第２のメサ部の頂面上とには、すなわち、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の周囲には、第４の半導体層としてパッシベーション半導体層４０が形成されている。
【００５４】
さらに、半導体基板２０の表面上と、ｎ型半導体層３０の側壁上と、パッシベーション半導体層４０の表面上とにを被覆する絶縁体層として、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、ｎ型電極層６０及びｐ型電極層６１の表面上にそれぞれ開口を有している。
【００５５】
なお、半導体基板２０は、Ｆｅを濃度約０．７〜０．８ｗｔ．ｐｐｍでドープした半絶縁性のＩｎＰで構成されている。ｎ型半導体層３０は、第１導電型の不純物としてＳｉを濃度約５×１０18ｃｍ-3でドープしたｎ型のＩｎＰで構成されており、層厚約３００ｎｍを有する。ｉ型半導体層３１は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＧａＩｎＡｓで構成されており、層厚約２．０μｍを有する。ただし、一般に、ｉ型半導体層３１は、比較的低濃度で含む不純物によって実質的に第１導電型を有するｎ- 型のＧａＩｎＡｓで構成されている。ｐ型半導体層３２は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、第１導電型とは異なる第２導電型の不純物としてＺｎを濃度約１×１０19ｍ-3でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約３００ｎｍを有する。
【００５６】
また、パッシベーション半導体層４０は、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料としてＩｎＰを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＩｎＰで構成されており、層厚約１０〜５００ｎｍを有する。ｎ型電極層６０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ｐ型電極層６１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。第１のパッシベーション絶縁体層８０は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。
【００５７】
ここで、ｉ型半導体層３１及びｐ型半導体層３２は、第１の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有する。パッシベーション半導体層４０は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、高抵抗性を有する。
【００５８】
次に、ｐｉｎ−ＰＤ１の製造工程について説明する。
【００５９】
まず、図２（ａ）に示すように、通常の有機金属気相成長（OMVPE; Organo Metallic Vapor Phase Epitaxy）法に基づいて、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層して形成する。
【００６０】
続いて、図２（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、ｐ型半導体層３２の第１のメサ部形成領域上に円状パターンの第１のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第１のマスクから露出したｐ型半導体層３２の周辺領域をリン酸（Ｈ3 ＰＯ4 ）系のエッチング液で除去する。そのため、ｐ型半導体層３２及びｉ型半導体層３１はメサ型に順次加工され、第１のメサ部が形成される。
【００６１】
続いて、図３（ａ）に示すように、通常のＯＭＶＰＥ法に基づいて、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の各表面上、つまり少なくとも第１のメサ部の周囲に、パッシベーション半導体層４０を形成する。
【００６２】
ここで、ｐ型半導体層３２及びｉ型半導体層３１が同一の半導体材料であるＧａＩｎＡｓで構成されていることから、ｐ型半導体層３２及びｉ型半導体層３１の構成材料から元素を蒸発させないために行う処置が容易である。すなわち、ＧａＩｎＡｓの蒸発を防止するためには、反応ガスにおけるＡｓの分圧を制御すればよい。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０のエピタキシャル成長が良好かつ容易になる。
【００６３】
仮に、ｐ型半導体層３２及びｉ型半導体層３１が相互に異なる半導体材料で構成されている場合、例えばＧａＩｎＡｓ及びＩｎＰという複数の半導体材料が存在すると、これらの構成材料から元素を蒸発させないために行う処置が複雑になる。すなわち、ＧａＩｎＡｓ及びＩｎＰの蒸発をそれぞれ防止するためには、反応ガスにおけるＡｓの分圧とＰの分圧とをバランスさせて制御する必要がある。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０の良好なエピタキシャル成長が困難になるので、ｐ型半導体層３２及びｉ型半導体層３１を同一の半導体材料で構成することが望ましい。
【００６４】
続いて、図３（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域を塩酸（ＨＣｌ）系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【００６５】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【００６６】
続いて、図１に示すように、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【００６７】
この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の周囲を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬する。そのため、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面は、酸化膜や各種の不純物などの除去に基づいて洗浄される。
【００６８】
なお、このような表面処理を行う洗浄液としては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対してほとんどエッチングすることがなく、非常に小さいエッチング速度で反応するものであって、実質的にこれらの半導体材料の表面に存在する酸化膜、各種の不純物等のみに反応するものが望ましい。
【００６９】
仮に、洗浄液として、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対して比較的大きいエッチング速度で反応するものが用いられた場合、第１及び第２のメサの各形状を著しく変形してしまうという不具合がある。
【００７０】
そして、通常のプラズマ化学気相蒸着（CVD; Chemical Vapor Deposition）法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【００７１】
さらに、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成し、この第４のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０及びｐ型電極層６１の表面は、各種配線層形成領域としてそれぞれ露出される。
【００７２】
このような製造工程においては、第１の半導体材料であるＧａＩｎＡｓで共に構成されたｉ型半導体層３１及びｐ型半導体層３２の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料であるＩｎＰで構成されたパッシベーション半導体層４０を形成する。これにより、パッシベーション半導体層４０は、同一の半導体材料で構成されたｉ型半導体層３１及びｐ型半導体層３２の表面上に、ワイドバンドギャップ半導体層として形成される。
【００７３】
そのため、パッシベーション半導体層４０を構成する第２の半導体材料は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の配置は、パッシベーション半導体層４０を形成する工程に依存しないので、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに基づいて決定される。したがって、パッシベーション半導体層４０によってｐｎ接合領域を完全に被覆させることができる。
【００７４】
なお、図示しないパッケージやデバイスやＩＣ（Integrated Circuits ）などに対してｐｉｎ−ＰＤ１をワイヤボンディングによって接続する場合、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドは必然的にｐｉｎ−ＰＤ１の外部に形成されるので、ｐｉｎ−ＰＤ１はワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、ｐｉｎ−ＰＤ１の実装歩留りが向上する。
【００７５】
また、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドがｐｉｎ−ＰＤ１の外部に形成されることに基づいて、ワイヤボンディングの形成条件が緩和されるので、ワイヤ長やパッド面積などに起因して発生する高周波特性の劣化を改善することができる。
【００７６】
次に、ｐｉｎ−ＰＤ１の作用について説明する。
【００７７】
このｐｉｎ−ＰＤ１においては、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料であるＧａＩｎＡｓよりも大きいバンドギャップエネルギーを有する第２の半導体材料として、ＩｎＰに不純物を故意にドープしないで構成されたパッシベーション半導体層４０を、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周囲に形成する。これにより、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０に対するヘテロ接合になる。
【００７８】
そのため、逆バイアス電圧の印加時にｎ型半導体層３０とｐ型半導体層３２との間で生成された空乏層は、パッシベーション半導体層４０とその表面を被覆する第１のパッシベーション絶縁体層８０との界面にまで到達して露出することはない。したがって、パッシベーション半導体層４０と第１のパッシベーション絶縁体層８０との間の界面準位に対応してｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性を向上させることができる。
【００７９】
第２の実施形態
図４に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして構成されている。ただし、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域には、不純物拡散領域３３が形成されている。この不純物拡散領域３３は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０18〜１×１０19ｃｍ-3でドープしたｐ型のＩｎＰで構成されており、層厚約５〜５０ｎｍを有する。
【００８０】
次に、ｐｉｎ−ＰＤ２の製造工程について説明する。
【００８１】
このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。
【００８２】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３がアニール処理によって形成される。
【００８３】
なお、このようにｐ型半導体層３２からペッシベーション半導体層４０及びｉ型半導体層３１に拡散させる第２導電型の不純物としては、Ｚｎに限定する必要は何等なく、例えば、Ｂｅ、Ｍｎ、Ｃｄ等の第２導電型を示す元素であれば良いが、拡散しやすい元素の方が好ましい。
【００８４】
次に、ｐｉｎ−ＰＤ２の作用について説明する。
【００８５】
このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｉ型半導体層３１及びｐ型半導体層３２の壁面に沿って流れるリーク電流がいっそう低減するので、暗電流の抑制に基づいて素子特性を格段に向上させることができる。
【００８６】
第３の実施形態
図５に示すように、光電変換回路１０は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。
【００８７】
一方、ＨＢＴ３は、半導体基板２０上にｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して構成されている。エミッタ半導体層５２は、メサ型に形成され、角柱状の第３のメサ部を単独で構成している。ベース半導体層５１及びコレクタ半導体層５０の上層部は、メサ型にそれぞれ形成され、第３のメサ部の底面下に配置された角柱状の第４のメサ部を一体として構成している。コレクタ半導体層５０の下層部、パッシベーション半導体層４０及びｎ型半導体層３０は、メサ型にそれぞれ形成され、第４のメサ部の底面下に配置された角柱状の第５のメサ部を一体として構成している。
【００８８】
また、第５のメサ部の頂面上には、所定パターンのコレクタ電極層７０がコレクタ半導体層５０に対してオーミック接触して形成されている。第４のメサ部の頂面上には、所定パターンのベース電極層７１がベース半導体層５１に対してオーミック接触して形成されている。第３のメサ部の頂面上には、所定パターンのエミッタ電極層７２がエミッタ半導体層５２に対してオーミック接触して形成されている。
【００８９】
さらに、半導体基板２０の表面上と、第３ないし第５のメサ部の表面上には、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面上にそれぞれ開口を有している。
【００９０】
なお、コレクタ半導体層５０は、第１導電型の不純物としてＳｉを下層部及び上層部に濃度約１×１０19ｃｍ-3及び約５×１０16でそれぞれドープしたｎ型のＧａＩｎＡｓで構成されており、下層部及び上層部の各層厚として約３００ｎｍ及び約５００ｎｍをそれぞれ有する。ベース半導体層５１は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０19ｃｍ-3でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約１００ｎｍを有する。エミッタ半導体層５２は、第１導電型の不純物としてＳｉを濃度約５×１０18ｃｍ-3でドープしたｎ型のＩｎＰで構成されており、層厚約４００ｎｍを有する。
【００９１】
また、コレクタ電極層７０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ベース電極層７１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。エミッタ電極層７２は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。
【００９２】
ここで、コレクタ半導体層５０及びベース半導体層５１は、第３の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有するものである。エミッタ半導体層５２は、コレクタ半導体層５０及びベース半導体層５１を構成する第３の半導体材料よりも大きいバンドギャップエネルギーを有する第４の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、ｎ型導電型を有するものである。
【００９３】
ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第１の配線層９０及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。ＨＢＴ３においては、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２にそれぞれ接触した所定パターンの第３の配線層９２、第４の配線層９３及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。
【００９４】
ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、ＨＢＴ３のエミッタ電極層７２とは、第２の配線層９１を介して電気的に接続されている。なお、第１ないし第４の配線層９０〜９３は、Ｔｉ／Ａｕで共に構成されている。
【００９５】
次に、光電変換回路１０の製造工程について説明する。
【００９６】
まず、図６（ａ）に示すように、この光電変換回路１０は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。
【００９７】
続いて、図６（ｂ）に示すように、通常のＯＭＶＰＥ法に基づいて、パッシベーション半導体層４０の表面上に、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して形成する。
【００９８】
続いて、図７（ａ）に示すように、半導体基板２０のＨＢＴ形成領域には、通常のフォトリソグラフィ技術に基づいて、エミッタ半導体層５２の第３のメサ部形成領域上に矩形状パターンの第５のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第５のマスクから露出したエミッタ半導体層５２の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、エミッタ半導体層５２はメサ型に加工され、第３のメサ部が形成される。
【００９９】
この後、同様にして、ベース半導体層５１の第４のメサ部形成領域上に矩形状パターンの第６のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第６のマスクから露出したベース半導体層５１の周辺領域をＨ3 ＰＯ4 系のエッチング液で除去する。そのため、ベース半導体層５１及びコレクタ半導体層５２の上層部はメサ型にそれぞれ加工され、第４のメサ部が形成される。
【０１００】
さらに、同様にして、コレクタ半導体層５０の第５のメサ部形成領域上に矩形状パターンの第７のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第７のマスクから露出したコレクタ半導体層５０の周辺領域をＨ3 ＰＯ4 系のエッチング液、ＨＣｌ系のエッチング液及びＨ3 ＰＯ4 系のエッチング液で順次除去する。そのため、コレクタ半導体層５２の下層部、パッシベーション半導体層４０及びｎ型半導体層５０はメサ型にそれぞれ加工され、第５のメサ部が形成される。
【０１０１】
一方、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【０１０２】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【０１０３】
続いて、図７（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【０１０４】
この後、同様にして、半導体基板２０のＨＢＴ形成領域には、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の露出した所定領域に、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２をそれぞれ形成する。
【０１０５】
そして、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、ＨＣｌ系またはＨＦ系のいずれかの洗浄液に浸漬することによって洗浄する。
【０１０６】
その上で、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【０１０７】
さらに、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成する。また、半導体基板２０のＨＢＴトランジスタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第８のマスクを形成する。そして、通常の反応性イオンエッチング（RIE; Reactive Ion Etching ）法に基づいて、これら第４及び第８のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【０１０８】
続いて、図５に示すように、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第９のマスクを形成する。そして、通常の真空蒸着法に基づいて、第９のマスクから露出した第１のパッシベーション絶縁体層８０の表面上に、第１の配線層９０、第２の配線層９１、第３の配線層９２及び第４の配線層９３をそれぞれ形成する。
【０１０９】
このような製造工程においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。
【０１１０】
なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、ＨＢＴ３のような能動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。
【０１１１】
次に、光電変換回路１０の作用について説明する。
【０１１２】
この光電変換回路１０においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１におけるリーク電流が低減するので、ＨＢＴ３における雑音の発生が低減する。したがって、ｐｉｎ−ＰＤ１に入力した光信号に対するＨＢＴ３の受信感度を向上させることができる。
【０１１３】
第４の実施形態
図８に示すように、光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして構成されている。ただし、この光電変換回路１１は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。
【０１１４】
次に、光電変換回路１１の製造工程について説明する。
【０１１５】
この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１１６】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１１７】
さらに、パッシベーション半導体層４０の表面上にコレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。
【０１１８】
次に、光電変換回路１１の作用について説明する。
【０１１９】
この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。
【０１２０】
そのため、ｐｉｎ−ＰＤ２におけるｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流がいっそう低減するので、ＨＢＴ３における雑音の発生がさらに低減する。したがって、ｐｉｎ−ＰＤ２に入力した光信号に対するＨＢＴ３の受信感度を格段に向上させることができる。
【０１２１】
第５の実施形態
図９に示すように、光電変換回路１２は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。
【０１２２】
ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。ｐｉｎ−ＰＤ１においては、第１のパッシベーション絶縁体層８０の表面上に、第２のパッシベーション絶縁体層８１が形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した開口を有している。
【０１２３】
一方、抵抗器４は、半導体基板２０上に第１のパッシベーション絶縁体層８０、金属抵抗層１１０及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。この金属抵抗層１１０は、平板状に形成されており、第１及び第２のパッシベーション絶縁体層８０，８１によって被覆されている。第２のパッシベーション絶縁体層８１は、金属抵抗層１１０の表面上に開口を有している。
【０１２４】
また、キャパシタ５は、半導体基板２０上に下部電極層１００、第２のパッシベーション絶縁体層８１及び上部電極層１０１を順次積層し、ＭＩＭ（Metal-Insulator-Metal ）型コンデンサとして形成されている。下部電極層１００は、平板状に形成されており、半導体基板２０上に接触している。第２のパッシベーション絶縁体層８１は、下部電極層１００の表面上であって上部電極層１０１の下方に位置していない領域に開口を有する。上部電極層１０１は、平板状に形成されており、第２のパッシベーション絶縁体層８１を挟んで下部電極層１００に対向して配置されている。
【０１２５】
なお、第２のパッシベーション絶縁体層８１は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。金属抵抗層１１０は、ＮｉＣｒで構成されており、層厚２０〜４０ｎｍを有する。下部電極層１００は、Ｔｉ／Ａｕで構成されており、層厚２００〜４００ｎｍを有する。上部電極層１０１は、Ｔｉ／Ａｕで構成されており、層厚３００〜５００ｎｍを有する。
【０１２６】
ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第５の配線層９４及び第６の配線層９５が、第２のパッシベーション絶縁体層８１の表面上に形成されている。抵抗器４においては、金属抵抗層１１０にともに接触した所定パターンの第６の配線層９５及び第７の配線層９６が、第２のパッシベーション絶縁体層８１の表面上に形成されている。キャパシタ５においては、上部電極層１０１及び下部電極層１００にそれぞれ接触した所定パターンの第７の配線層９６及び第８の配線層９７が、第２のパッシベーション絶縁体層８１の表面上に形成されている。
【０１２７】
ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、抵抗器４の金属抵抗層１１０とは、第６の配線層９５を介して電気的に接続されている。抵抗器４の金属抵抗層１１０と、キャパシタ５の下部電極層１００とは、第７の配線層９６を介して電気的に接続されている。なお、第５ないし第８の配線層９４〜９７は、Ｔｉ／Ａｕで共に構成されている。
【０１２８】
次に、光電変換回路１２の製造工程について説明する。
【０１２９】
まず、図１０（ａ）に示すように、この光電変換回路１２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。
【０１３０】
続いて、図１０（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【０１３１】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【０１３２】
続いて、図１１（ａ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【０１３３】
この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬することによって洗浄する。
【０１３４】
そして、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【０１３５】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のキャパシタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第１０のマスクを形成する。そして、通常のＲＩＥ法に基づいて、第１０のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、半導体基板２０の表面が、キャパシタ形成領域として露出される。
【０１３６】
続いて、図１１（ｂ）に示すように、通常の真空蒸着法に基づいて、半導体基板２０のキャパシタ形成領域では、半導体基板２０の露出した所定領域に下部電極層１００を形成する。
【０１３７】
この後、通常のフォトリソグラフィ技術に基づいて、半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１１のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１１のマスクから露出した所定領域に金属抵抗層１１０を形成する。
【０１３８】
そして、通常のプラズマＣＶＤ法に基づいて、第１のパッシベーション絶縁体層８０、下部電極層１００及び金属抵抗層１１０の露出された各表面上に、第２のパッシベーション絶縁体層８１を形成する。
【０１３９】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第４のマスクを形成する。半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１２のマスクを形成する。半導体基板２０のキャパシタ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１３のマスクを形成する。
【０１４０】
さらに、通常のＲＩＥ法に基づいて、これら第４、第１２及び第１３のマスクから露出した第２のパッシベーション絶縁体層８１の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、下部電極層１００及び金属抵抗層１１０の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【０１４１】
続いて、図９に示すように、通常のフォトリソグラフィ技術に基づいて、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１４のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１４のマスクから露出した第２のパッシベーション絶縁体層８１の表面上に、第５の配線層９４、第６の配線層９５、第７の配線層９６及び第８の配線層９７をそれぞれ形成する。
【０１４２】
このような製造工程においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。
【０１４３】
なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、抵抗器４やキャパシタ５などの受動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。
【０１４４】
次に、光電変換回路１２の作用について説明する。
【０１４５】
この光電変換回路１２においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器４及びキャパシタ５はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１４６】
第６の実施形態
図１２に示すように、光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして構成されている。ただし、この光電変換回路１３は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。
【０１４７】
次に、光電変換回路１３の製造工程について説明する。
【０１４８】
この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１４９】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１５０】
次に、光電変換回路１３の作用について説明する。
【０１５１】
この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｐｉｎ−ＰＤ２におけるリーク電流がいっそう低減する。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１５２】
第７の実施形態
図１３及び図１４に示すように、光電変換モジュール１５は、ダイキャップ１６０及びＩＣチップ１７０をＴＯパッケージ１５０の頂部上に搭載するとともに、光電変換回路１４をダイキャップ１６０の表面上にさらに搭載し、ＴＯパッケージ１５０の周縁部上に集光カバー１８０をさらに装着して構成されている。
【０１５３】
ＴＯパッケージ１５０は、ＴＯパッケージ規格のＴＯ１８構造を有して形成されている。このＴＯパッケージ１５０は、円状平板の内側を台地状に盛り上げた形状に加工された導電性基体１５１の頂部に４個の貫通穴１５２ａ〜１５２ｄを形成し、４本の第１ないし第４のリードピン１５３ａ〜１５３ｄを４個の貫通穴１５２ａ〜１５２ｄに挿通させ、第５のリードピン１５３ｅを導電性基体１５１の頂部内面に溶接させている。
【０１５４】
第１ないし第５のリードピン１５３ａ〜１５３ｅは、導電性基体１５１の内部に硝子製部材１５４を充填することによって固定されている。これら導電性基体１５１及び第１ないし第４のリードピン１５３ａ〜１５３ｄは、金属製部材でともに形成され、硝子製部材１５４を介在して相互に絶縁されている。なお、第５のリードピン１５３ｅは、金属製部材で形成され、導電性基体１５１と電気的に接続されている。
【０１５５】
ここで、導電性基体１５１の中央部に位置する第５のリードピン１５３ｅと、導電性基体１５１の周縁部に位置する第１ないし第４のリードピン１５３ａ〜１５３ｄとの間のピッチは、約１．２７ｍｍである。これにより、基板実装の容易化と市販のコネクタソケットの利用とが可能となり、駆動試験を簡便に実行することができる。
【０１５６】
ダイキャップ１６０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定されている。このダイキャップ１６０において、裏面電極層１６４が絶縁性基板１６３の裏面全体に形成されるとともに、第１の表面電極層１６５及び第２の表面電極層１６６が絶縁性基板１６３の表面を二分して形成されている。
【０１５７】
これにより、第１のバイパス用キャパシタ１６１が、裏面電極層１６４、絶縁性基板１６３及び第１の表面電極層１６５を順次積層したＭＩＭ型コンデンサとして形成されている。第２のバイパス用キャパシタ１６２が、裏面電極層１６４、絶縁性基板１６３及び第２の表面電極層１６６を順次積層したＭＩＭ型コンデンサとして形成されている。
【０１５８】
ＩＣチップ１７０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定され、ダイキャップ１６０に隣接して配置されている。このＩＣチップ１７０において、第１のプリアンプ１７１及び第２のプリアンプ１７２が、相互に同一な構成を有し、信号入力端子、信号出力端子、バイアス用端子及びアース用端子をそれぞれ露出して形成されている。
【０１５９】
集光カバー１８０は、略カップ状の金属製部材で形成された不透明な外周器１８１と、硝子製部材で形成された球レンズ１８２とで構成されている。外周器１８１は、頂面中央部に開口を有し、ＴＯパッケージ１５０における導電性基体１５１の周縁部外面に接着剤によって固定されている。球レンズ１８２は、外周器１８１の開口周縁部に接着剤によって固定され、ｐｉｎ−ＰＤ１によって検出される信号光に対して透過性を有し、信号光をｐｉｎ−ＰＤ１の受光面に集光するための集光レンズとして機能する。
【０１６０】
図１５ないし図１７に示すように、光電変換回路１４は、ダイキャップ１６０の第１の上部電極層１６５の表面に半田付けによって固定され、上記第５の実施形態とほぼ同様にして構成されている。ただし、この光電変換回路１４は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器６及び等価容量キャパシタ７とを、半導体基板２０上にモノリシックに集積化し、チップ状に加工されている。
【０１６１】
ここで、ｐｉｎ−ＰＤ１は、上記第５の実施形態のｐｉｎ−ＰＤ１と同一であり、第２のパッシベーション絶縁体層８１が第１のパッシベーション８０の表面上に形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した２個の開口を有している。
【０１６２】
抵抗器６は、上記第５の実施形態の抵抗器４とほぼ同様に構成され、半導体基板２０の表面上に第１のパッシベーション絶縁体層８０、金属抵抗層１１１及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。金属抵抗層１１１は、第１及び第２のパッシベーション絶縁体層８０，８１の間に平板状に形成されている。第２のバッシベーション絶縁体層８１は、金属抵抗層１１１の表面上に位置する３個の開口を有している。
【０１６３】
等価容量キャパシタ７は、上記第５実施形態のキャパシタ５とほぼ同様に構成され、半導体基板２０の表面上に下部電極層１０２、第２のパッシベーション絶縁体層８１及び上部電極層１０３を順次積層し、ＭＩＭ型コンデンサとして形成されている。この等価容量キャパシタ７は、ｐｉｎ−ＰＤ１の容量と同一の容量値を有している。
【０１６４】
この等価容量キャパシタ７において、下部電極層１０２は、平板状に形成され、半導体基板２０に直接オーミック接触している。上部電極層１０３は、平板状に形成され、第２のパッシベーション絶縁体層８１を挟んで下部電極層１０２に対向して配置されている。第２のパッシベーション絶縁体層８１は、下部電極層１０２の上方であって上部電極層１０３の下方に位置していない領域に開口を有している。
【０１６５】
これらｐｉｎ−ＰＤ１、抵抗器６及び等価容量キャパシタ７との間においては、第１ないし第５の配線パターン１２０〜１２４と第１ないし第５のパッドパターン１３０〜１３４が、第２のパッシベーション絶縁体層８１の表面上にそれぞれ形成されている。
【０１６６】
第１の配線パターン１２０は、第１のパッドパターン１３０の周縁部と、抵抗器６における金属抵抗層１１１の中央部とに接触して形成されている。第１のパッドパターン１３０は、ボンディングワイヤを介して第４のリードピン１５２ｄに接続され、第４のリードピン１５２ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。
【０１６７】
第２の配線パターン１２１は、第２のパッドパターン１３１の周縁部と、抵抗器６の金属抵抗層１１１の第１端部と、ｐｉｎ−ＰＤ１のｎ型電極層６０とに接触して形成されている。第２のパッドパターン１３１は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。
【０１６８】
第３の配線パターン１２２は、第３のパッドパターン１３２の周縁部と、抵抗器６の金属抵抗層１１１の第２端部と、等価容量キャパシタ７の下部電極層１０２とに接触して形成されている。第３のパッドパターン１３２は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。
【０１６９】
第４の配線パターン１２３は、第４のパッドパターン１３３の周縁部と、等価容量キャパシタ７の上部電極層１０３とに接触して形成されている。第４のパッドパターン１３３は、ボンディングワイヤを介してＩＣチップ１７０の第１のプリアンプ１７１の信号入力端子に接続されている。
【０１７０】
第５の配線パターン１２４は、第５のパッドパターン１３４の周縁部と、ｐｉｎ−ＰＤ１のｐ型電極層６１とに接触して形成されている。第５のパッドパターン１３４は、ボンディングワイヤを介してＩＣチップ１７０の第２のプリアンプ１７２の信号入力端子に接続されている。
【０１７１】
第１及び第２のプリアンプ１７１，１７２の共通バイアス用端子は、ボンディングワイヤを介してダイキャップ１６０の第２のバイパス用キャパシタ１６２の第２の表面電極層１６６に接続されている。この第２のバイパス用キャパシタ１６２の第２の表面電極層１６６は、ボンディングワイヤを介して第３のリードピン１５３ｃに接続され、第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。
【０１７２】
第１のプリアンプ１７１の信号出力端子は、ボンディングワイヤを介して第１のリードピン１５３ａに接続され、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続されている。一方、第２のプリアンプ１７２の信号出力端子は、ボンディングワイヤを介して第２のリードピン１５３ｂに接続され、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。
【０１７３】
なお、第１及び第２のバイパス用キャパシタ１６１，１６２の裏面電極層１６４は、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。また、第１及び第２のプリアンプ１７１，１７２の各アース用端子は、ボンディングワイヤを介して導電性基体１５１に接続され、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。
【０１７４】
ここで、第１のパッシベーション半導体層８０は、ＳｉＮで形成され、層厚約２００ｎｍを有する。第２のパッシベーション半導体層８１は、ＳｉＮで形成され、層厚約１７０ｎｍを有する。第１ないし第５の配線パターン１２０〜１２４は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。金属抵抗層１１１は、ＮｉＣｒＳｉで形成され、比抵抗約１５０Ωｍを有し、かつ、層厚約２５ｎｍを有する。これにより、抵抗器６は、比抵抗約１５０Ωｍを有する。
【０１７５】
下部電極層１０２は、Ｔｉ／Ｐｔ／Ａｕで形成され、層厚約２００〜４００ｎｍを有する。上部電極層１０３は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。下部及び上部電極層１０２，１０３が上下に対向する有効面積として３０×１２０μｍのサイズを有する。これにより、等価容量キャパシタ７は、容量約１ｐＦを有する。
【０１７６】
図１８に示すように、このような光電変換モジュール１５における電子回路を一括して説明する。ｐｉｎ−ＰＤ１のカソード６０と等価容量キャパシタ７の下部電極層１０２とは、バイアス回路１４０及び第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。ｐｉｎ−ＰＤ１のアノード６１は、第１のプリアンプ１７１の信号入力端子に接続され、等価容量キャパシタ７の上部電極層１０３は、第２のプリアンプ１７２の信号入力端子に接続されている。
【０１７７】
第１のプリアンプ１７１の信号出力端子は、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続され、第２のプリアンプ１７２の信号出力端子は、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。
【０１７８】
なお、バイアス回路１４０は、フォトダイオード用電源ＶPDの変動に起因したｐｉｎ−ＰＤ１における雑音の発生を低減するために、抵抗器６と第１及び第２のバイパス用キャパシタ１６１，１６２とによって低域通過型ＲＣフィルタを構成している。
【０１７９】
すなわち、抵抗器６の第１端部は、ｐｉｎ−ＰＤ１のｎ型電極層６０と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の第２端部は、等価容量キャパシタ７の下部電極層１０２と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の中央部は、第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。
【０１８０】
第１及び第２のプリアンプ１７１，１７２の共通バイアス用端子は、第２のバイパス用キャパシタ１６２の第２の表面電極層１６６及び第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。第１及び第２のプリアンプ１７１，１７２の各アース用端子は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。ただし、第１及び第２のバイパス用キャパシタ１６１，１６２の裏面電極層１６３は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。
【０１８１】
次に、光電変換モジュール１５の作用について説明する。
【０１８２】
光電変換回路１４のｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、フォトダイオード用電源ＶPDからバイアス回路１４０を介して印加された所定の電圧によってそれぞれバイアスされ、ＩＣチップ１７０の第１及び第２のプリアンプ１７１，１７２は、プリアンプ用電源ＶCCから印加された所定の電圧によってバイアスされている。このとき、外部から集光カバー１８０に入射した信号光は、ｐｉｎ−ＰＤ１の受光面に集光され、ｐｉｎ−ＰＤ１の内部で光電変換される。
【０１８３】
そして、ｐｉｎ−ＰＤ１によって生成された光電変換信号は、ＩＣチップ１７０の第１のプリアンプ１７１に出力されて信号成分及び雑音成分の増幅を受ける。一方、等価容量キャパシタ７によって生成された雑音補償信号は、ＩＣチップ１７０の第２のプリアンプ１７２に出力されて雑音成分の増幅を受ける。このように、第１のプリアンプ１７１で増幅された光電変換信号と、第２のプリアンプ１７２で増幅された雑音補償信号とは、図示しないコンパレータの前段に接続された差動入力アンプにそれぞれ出力される。
【０１８４】
ここで、ｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、光電変換回路１４の半導体基板２０上にモノリシックに形成されているので、これらの出力信号である光電変換信号及び雑音補償信号は、環境温度の変動やフォトダイオード用電源ＶPDのノイズなどに起因した雑音成分を同相で含んでいる。そのため、コンパレータ前段の差動入力アンプから出力された光電変換信号は、雑音補償信号によって雑音成分を完全に相殺されている。
【０１８５】
なお、光電変換回路１４においては、半導体基板２０の表面上に抵抗器６及び等価容量キャパシタ７をｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器６及び等価容量キャパシタ７はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１８６】
ここで、本発明は上記諸々の実施形態に限られるものではなく、種々の変形を行うことが可能である。例えば、上記諸々の実施形態においては、半導体基板上にＩｎＰからなるｎ型半導体層と、ＧａＩｎＡｓからなるｉ型半導体層及びｐ型半導体層とを順次積層し、これら各種半導体層をＩｎＰからなるパッシベーション半導体層で被覆することにより、ｐｉｎ型受光素子を形成する。
【０１８７】
しかしながら、半導体基板上にｐ型半導体層、ｉ型半導体層及びｎ型半導体層を順次積層することにより、ｎ型半導体層及びｐ型半導体層の配置を交換したｐｉｎ型受光素子を形成しても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。なお、このとき、ｎ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の界面領域に、ｎ型半導体層からｎ型不純物を拡散してドープした不純物拡散領域を形成しても、上記諸実施例とほぼ同様な作用効果を得ることができる。
【０１８８】
また、ｉ型半導体層及びｐ型半導体層の各構成材料と、パッシベーション半導体層の構成材料とを、それぞれＧａＩｎＡｓ及びＩｎＰに限定する必要はない。つまり、パッシベーション半導体層の構成材料としては、ｉ型半導体層及びｐ型半導体層の各構成材料よりも大きいバンドギャップエネルギーを有するものであれば、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【０１８９】
また、ｎ型半導体層の構成材料と、ｉ型半導体層及びｐ型半導体層の各構成材料とを、相互に異なる半導体材料に限定する必要はない。つまり、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層の各構成材料が同一の半導体材料であっても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【０１９０】
また、パッシベーション半導体層の導電型を、ｉ型に限定する必要はなく、ｐ型またはｎ型に設定してもよい。ただし、パッシベーション半導体層をｐ型に設定した場合、パッシベーション半導体層自体がｐｎ接合領域となるので、リーク電流を低減する効果を抑制する可能性がある。一方、パッシベーション半導体層をｎ型に設定した場合も、パッシベーション半導体層とｐ型半導体層との間の電界強度が増大するので、リーク電流を低減する効果を抑制する可能性がある。
【０１９１】
さらに、上記第３ないし第７の実施形態においては、電子素子としてＨＢＴ、抵抗器またはキャパシタをｐｉｎ型受光素子と共にモノリシックに集積化することにより、光電変換回路を形成している。しかしながら、電子素子としてはＨＢＴに限定する必要はなく、ＦＥＴや高電子移動度トランジスタ（HEMT; High Electron Mobility Transistor ）などであっても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。
【０１９２】
また、ｐｉｎ型受光素子の個数を１個に限定する必要はない。つまり、複数個のｐｉｎ型受光素子を半導体基板上に配列してモノリックに集積化することにより、受光素子アレイを含む光電変換回路を形成しても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。
【０１９３】
なお、パッケージやデバイスやＩＣなどに対して受光素子アレイをワイヤボンディングによって接続する場合、受光素子アレイに電気接続したボンディングパッドは必然的に受光素子アレイの外部に形成されるので、受光素子アレイはワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、受光素子アレイは複数のｐｉｎ型受光素子で構成されているといえども、受光素子アレイの実装歩留りは、単体で構成されたｐｉｎ型受光素子に比較し、著しく低減することはない。
【０１９４】
また、上記第２、第４及び第６の実施形態においては、ｐ型半導体層の表面上にパッシベーション半導体層を成長させる際に加えられた熱に基づいて、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散することにより、不純物拡散領域を形成する。しかしながら、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散する方法を何等限定する必要はなく、全ての半導体層を形成した後に抵抗加熱炉によって半導体基板を加熱してもよい。
【０１９５】
その他、上記第７の実施形態においては、光電変換回路のｐｉｎ型受光素子を第１の実施形態のｐｉｎ型受光素子として形成している。しかしながら、第１の実施形態ではなく第２の実施形態のｐｉｎ型受光素子として、光電変換回路のｐｉｎ型受光素子を形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９６】
また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタをＭＩＭ型コンデンサとして形成している。しかしながら、ＭＩＭ型コンデンサばかりではなくＭＩＳ（Metal-Insulator-Semiconductor）型コンデンサとして、光電変換回路の等価容量キャパシタを形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９７】
また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタを、ｐｉｎ型受光素子の容量と同一の容量値を有する素子として形成している。しかしながら、光電変換回路の等価容量キャパシタをｐｉｎ型受光素子と同一の構造を有するダミーのｐｉｎ型受光素子に置換しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９８】
【実施例】
以下、本発明に係る諸実施例について、図１９ないし図２１を参照して説明する。
【０１９９】
第１の実施例
上記第１の実施形態のｐｉｎ型受光素子に対して、パッシベーション半導体層の形成に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一にパッシベーション半導体層を形成したものと、パッシベーション半導体を形成しなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２００】
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図１９に示す。図１９においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、パッシベーション半導体層を備えたｐｉｎ型受光素子の特性曲線を実線で示し、パッシベーション半導体層を備えていないｐｉｎ型受光素子の特性曲線を点線で示す。
【０２０１】
図１９に示すように、パッシベーション半導体層を備えたｐｉｎ型受光素子で発生した暗電流のレベルは、パッシベーション半導体層を備えていないｐｉｎ型受光素子で発生した暗電流に比較し、低レベルの逆バイアス電圧に対して著しく小さく、例えば約−２Ｖ程度の逆バイアス電圧に対して１／１０程度である。
【０２０２】
そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生がパッシベーション半導体層の形成に基づいて抑制されていることがわかる。
【０２０３】
第２の実施例
上記第１の実施形態のｐｉｎ型受光素子に対して、ｎ型半導体層、ｉ型半導体層、ｐ型半導体層及びパッシベーション半導体層に施した表面処理に基づいた暗電流の抑制を確認する実験を行った。ここで、３種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一に各種半導体層の表面にＨＣｌ系の洗浄液で浸漬したものと、第１の実施形態の記載と略同一に各種半導体層の表面にＨＦ系の洗浄液で浸漬したものと、表面処理を施さなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２０４】
なお、表面処理の諸条件は、次の通りであった。
【０２０５】
（１）ＨＣｌ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＣｌ：Ｈ2 Ｏ＝１：１０（体積比）
処理時間 ５分
（２）ＨＦ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＦ：Ｈ2 Ｏ＝１：１０（体積比）
処理時間 ５分
これら３種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２０に示す。図２０においては、横軸にバイアス電圧の電圧値を設定し、縦軸に暗電流の電流値を設定する。また、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を一点鎖線で示し、表面処理を施していないｐｉｎ型受光素子の特性曲線を点線で示す。
【０２０６】
図２０に示すように、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／５程度である。
【０２０７】
また、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／２５程度である。
【０２０８】
そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生が各種半導体層に施した表面処理に基づいて抑制されていることがわかる。
【０２０９】
第３の実施例
上記第２の実施形態のｐｉｎ型受光素子に対して、ｐ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の各界面領域に不純物拡散層を形成するアニール処理に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第２の実施形態の記載と略同一にアニール処理を施したものと、アニール処理を施さなかった点のみで第２の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２１０】
なお、アニール処理の諸条件は、次の通りであった。
【０２１１】
雰囲気媒体 Ｎ2 ガス
処理温度 ６００℃
処理時間 １時間
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２１に示す。図２１においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、アニール処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、アニール処理を施さなかったｐｉｎ型受光素子の特性曲線を点線で示す。
【０２１２】
図２１に示すように、アニール処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、アニール処理を施さなかったｐｉｎ型受光素子で発生した暗電流に比較し、低レベルから高レベルまでの比較的広範囲の逆バイアス電圧に対して著しく小さく、逆バイアス電圧の各レベルに対して１／１０以下になる。
【０２１３】
そのため、第２の実施形態のｐｉｎ型受光素子においては、暗電流の発生が不純物拡散層を形成するアニール処理に基づいて抑制されていることがわかる。
【０２１４】
【発明の効果】
以上、詳細に説明したように、本発明のｐｉｎ型受光素子においては、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体層である第４の半導体層に対するヘテロ接合となる。そのため、逆バイアス電圧の印加時に生成された空乏層は、第４の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、第４の半導体層と絶縁体層との間の界面準位に対応して第２及び第３の半導体層の壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性が向上するという効果を提供することができる。
【０２１５】
次に、本発明のｐｉｎ型受光素子の製造方法においては、ワイドバンドギャップ半導体層である第４の半導体層を、同一の半導体材料で構成された第２及び第３の半導体層上に形成する。そのため、第４の半導体層の結晶性が比較的良好に保持されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに基づいて決定される。したがって、第４の半導体層によってｐｎ接合領域を完全に被覆させるという効果を提供することができる。
【０２１６】
次に、本発明の光電変換回路においては、半導体基板上に電子素子を本発明のｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子における暗電流の発生が抑制されるので、電子素子における雑音の発生が低減する。したがって、ｐｉｎ型受光素子に入力した光信号に対する電子素子の受信感度が向上するという効果を提供することができる。また、個別素子を組合わせることなく、各種の電子素子がモノリシックに集積化して形成されるので、実装面積の縮小及び実装コストの削減を促進するという効果を提供することができる。
【０２１７】
次に、本発明の光電変換回路の製造方法においては、半導体基板上に電子素子を本発明のｐｉｎ型受光素子の製造方法で形成されたｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子においては、第４の半導体層の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに依存することになる。したがって、第４の半導体層によってｐｎ接合領域を完全に被覆させるという効果を提供することができる。
【０２１８】
次に、本発明の光電変換モジュールにおいては、半導体基板上にｐｉｎ型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された本発明の光電変換回路と、この光電変換回路に電気接続された第１及び第２のプリアンプとを、導電性基体上にパッケージ化している。そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、第１及び第２のプリアンプにおける雑音の発生が低減する。したがって、第１のプリアンプから出力された光電変換信号と、第２のプリアンプから出力された雑音補償信号とに基づいて、環境温度やバイアス電源などの変動に起因した同相雑音を完全に除去することにより、ｐｉｎ型受光素子に入力した光信号を電気信号に変換する光電変換特性が格段に向上するという効果を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図２】図１のｐｉｎ型受光素子の製造工程を順次示す断面図である。
【図３】図１のｐｉｎ型受光素子における図２に後続する製造工程を順次示す断面図である。
【図４】本発明の第２の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図５】本発明の第３の実施形態に係る光電変換回路の構造を示す断面図である。
【図６】図５の光電変換回路の製造工程を順次示す断面図である。
【図７】図５の光電変換回路における図６に後続する製造工程を順次示す断面図である。
【図８】本発明の第４の実施形態に係る光電変換回路の構造を示す断面図である。
【図９】本発明の第５の実施形態に係る光電変換回路の構造を示す断面図である。
【図１０】図９の光電変換回路の製造工程を順次示す断面図である。
【図１１】図９の光電変換回路における図１０に後続する製造工程を順次示す断面図である。
【図１２】本発明の第６の実施形態に係る光電変換回路の構造を示す断面図である。
【図１３】本発明の第７の実施形態に係る光電変換モジュールの構成を示す上面図である。
【図１４】図１３の光電変換モジュールにおけるＡ−Ａ線に沿った構造を示す断面図である。
【図１５】図１３の光電変換モジュールにおける光電変換回路の構成を示す上面図である。
【図１６】図１５の光電変換回路におけるＢ−Ｂ線に沿った構造を示す断面図である。
【図１７】図１５の光電変換回路におけるＣ−Ｃ線に沿った構造を示す断面図である。
【図１８】図１３の光電変換モジュールにおける電子回路に関する等価回路の構成を示す回路図である。
【図１９】図１のｐｉｎ型受光素子におけるパッシベーション半導体層の形成に対応したバイアス電圧−暗電流特性を示すグラフである。
【図２０】図１のｐｉｎ型受光素子における各種半導体層に施した表面処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【図２１】図４のｐｉｎ型受光素子における不純物拡散層を形成するアニール処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【符号の説明】
１，２…ｐｉｎ型受光素子、３〜５…電子素子、６…抵抗器、７…等価容量キャパシタ、１０〜１４…光電変換回路、１５…光電変換モジュール、２０…半導体基板、３０…第１の半導体層、３１…第２の半導体層、３２…第３の半導体層、３３…不純物拡散領域、４０…第４の半導体層、６０…第１の電極層、６１…第２の電極層、１５１…導電性基体、１７１…第１のプリアンプ、１７２…第２のプリアンプ。
【発明の属する技術分野】
本発明は、光情報伝送系に用いられるｐｉｎ型受光素子及びその製造方法に関し、このｐｉｎ型受光素子と各種の電子素子とを同一の基板上にモノリシックに集積化した光電変換回路及びその製造方法に関するとともに、この光電変換回路をパッケージ化した光電変換モジュールに関する。
【０００２】
より詳細には、本発明は、特に高い信頼性が要請された光ファイバ通信システムの送受信デバイスに搭載されるのに適したｐｉｎ型受光素子、光電変換回路及び光電変換モジュールに関するとともに、これら装置の製造方法に関する。
【０００３】
【従来の技術】
一般に、光電子集積回路には、ｐｉｎ型フォトダイオード（pin-PD; p-i-n Photodiode）やアバランシェ・フォトダイオード（APD; Avalanche Photodiode ）などの受光素子と、ヘテロ接合バイポーラトランジスタ（HBT; Heterojunction Bipolar Transistor）や電界効果トランジスタ（FET; Field Effect Transistor）などの電子素子とが、同一の基板上にモノリシックに集積化されている。特に、ｐｉｎ型受光素子は、集積の容易さや素子間の絶縁の容易さなどの点から、主としてメサ型に形成されている。
【０００４】
なお、このようなメサ型のｐｉｎ型受光素子を集積した光電子集積回路に関する先行技術は、文献
"IEEE Photonics Technology Letters, vol.2, no.7, pp.505-506, 1990",
"Electronic Letters, vol.26, no.5, pp.305-307, 1990"
などに詳細に記載されている。
【０００５】
従来、メサ型のｐｉｎ型受光素子には、逆バイアス電圧の印加時に生成した空乏層がメサ型に形成された半導体層の壁面に露出することにより、その半導体層を被覆するパッシベーション層の界面準位に対応し、半導体層の壁面を流れるリーク電流が発生するという問題があった。そのため、このようなリーク電流を低減させる種々の措置が試行されている。
【０００６】
例えば、ｎ+ 型ＩｎＰからなる半導体基板上に、ｎ- 型ＩｎＰからなる第１の半導体層と、ｎ- 型ＩｎＧａＡｓからなる第２の半導体層とを順次積層して形成し、第２の半導体層をメサ型にエッチングした後に、第１及び第２の半導体層の表面領域にＺｎを拡散してドープすることが行われている。このようなプレーナ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の内部から延びる空乏層は、第１及び第２の半導体層の表面に露出しない。
【０００７】
また、ｎ+ 型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａＡｓからなる第１の半導体層と、ｐ型ＩｎＰからなる第２の半導体層とを順次積層して形成し、バッファ層、第１及び第２の半導体層をメサ型にエッチングした後に、半導体基板、バッファ層、第１及び第２の半導体層の周囲をｎ- 型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の間から延びる空乏層は、バッファ層、第１及び第２の半導体層の表面に露出しない。
【０００８】
さらに、ｎ+ 型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａＡｓからなる半導体層とを順次積層して形成し、バッファ層及び半導体層をメサ型にエッチングした後に、半導体基板、バッファ層及び半導体層の周囲をｐ型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、半導体層及びパッシベーション層の間から延びる空乏層は、バッファ層及び半導体層の表面に露出しない。
【０００９】
なお、このようなメサ型のｐｉｎ型受光素子における暗電流の低減に関する先行技術は、文献
"IEEE Transactions on Electron Devices, vol.ED-34, no.2, pp.199-204, 1990",
"Hewlett-Packard Journal, vol.40, pp.69-75, October 1989"
などに詳細に記載されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、メサ型のｐｉｎ型受光素子においてリーク電流を低減させる上記従来の措置は、製造上の諸問題を含んでいる。
【００１１】
例えば、半導体層の表面領域に不純物を拡散させる工程に基づいて、ｐｎ接合領域の配置に対する再現性が悪化するという問題がある。また、半導体層及びパッシベーション層の各構成材料間の格子不整合に基づいて、パッシベーション層をエピタキシャル成長させる際に生産性が乏しくなるという問題がある。そのため、リーク電流の低減が不十分であるので、暗電流の増大に基づいて素子特性が劣化するという問題がある。
【００１２】
さらに、このようなｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化した光電子集積回路には、暗電流の発生によって雑音が増大してしまう。そのため、光信号に対する受信感度の劣化が増大するという問題がある。
【００１３】
なお、プレーナ型のｐｉｎ型受光素子においては、各種半導体層の表面にＺｎを拡散してドープさせるため、複雑な製造工程に起因してウエハの大口径化を達成することは困難である。また、プレーナ型という構造に基づいて、ｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化することも困難である。
【００１４】
そこで、本願発明は、以上の問題点に鑑みてなされたものであり、リーク電流の低減によって暗電流を抑制することにより、素子特性が向上したｐｉｎ型受光素子及びその製造方法を提供することを目的とし、このｐｉｎ型受光素子と各種の電子素子との集積化によって受信感度が向上した光電変換回路及びその製造方法を提供することを目的とするとともに、この光電変換回路をパッケージ化することによって受信感度が向上した光電変換モジュールを提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明のうちで請求項１記載のｐｉｎ型受光素子は、（ａ）半導体基板と、（ｂ）この半導体基板上に形成され、ｎ型の不純物をドープして構成された第１の半導体層と、（ｃ）この第１の半導体層上にメサ型に形成され、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、（ｄ）この第２の半導体層上にメサ型に形成され、第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層と、（ｅ）第１の半導体層上にオーミック接触して形成された第１の電極層と、（ｆ）第３の半導体層上にオーミック接触して形成された第２の電極層と、（ｇ）第１ないし第３の半導体層の周囲に形成され、第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層とを備え、第３の半導体層に接合するＩｎＰ半導体層の界面領域は、ｐ型の不純物をドープして構成されていることを特徴としたものである。
【００１６】
このようなｐｉｎ型受光素子においては、第２及び第３の半導体層を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層を、第１ないし第３の半導体層の周囲に形成する。これにより、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、いわゆるワイドバンドギャップ半導体層に対するヘテロ接合になる。
【００１７】
そのため、逆バイアス電圧の印加時に第１の半導体層と第３の半導体層との間で生成された空乏層は、第４の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、ＩｎＰ半導体層と絶縁体層との間の界面準位に対応して第２及び第３の半導体層の壁面に沿って流れるリーク電流が低減することになる。
【００１８】
ここで、上記のｐｉｎ型受光素子は、第３の半導体層に接合するＩｎＰ半導体層の界面領域を、ｐ型の不純物をドープして構成させたことを特徴とする。
【００１９】
このようなｐｉｎ型受光素子においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体層内のホモ接合になる。そのため、第２及び第３の半導体層の壁面に沿って流れるリーク電流がいっそう低減することになる。
【００２０】
なお、上記のｐｉｎ型受光素子は、第１の半導体材料をＧａＩｎＡｓとすることを特徴とする。
【００２１】
上記のｐｉｎ型受光素子は、半導体基板と第１ないし第３の半導体層及びＩｎＰ半導体層との周囲に形成された絶縁体層をさらに備えることを特徴とする。
【００２３】
次に、上記の目的を達成するために、本発明の請求項４記載のｐｉｎ型受光素子の製造方法は、（ａ）半導体基板上に、ｎ型の不純物をドープして構成された第１の半導体層と、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層とを順次積層して形成する第１のフェーズと、（ｂ）この第１のフェーズで形成された第２及び第３の半導体層の周辺領域を除去することにより、当該第２及び第３の半導体層をそれぞれメサ型に加工する第２のフェーズと、（ｃ）この第２のフェーズでメサ型に加工された第２及び第３の半導体層と第１の半導体層との周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ層を形成し、半導体基板、第１〜第３の半導体層およびＩｎＰ半導体層を加熱処理して、ｐ型不純物を第３の半導体層に接合するＩｎＰ半導体層の界面領域に拡散してドープする第３のフェーズと、（ｄ）この第３のフェーズで形成されたＩｎＰ半導体層の所定領域を除去することによって第１及び第３の半導体層の所定領域をそれぞれ露出した上で、当該第１の半導体層上に第１の電極層をオーミック接触して形成するとともに、当該第３の半導体層上に第２の電極層をオーミック接触して形成する第４のフェーズとを備えることを特徴とする。
【００２４】
このようなｐｉｎ型受光素子の製造方法においては、第１の半導体材料で共に構成された第２及び第３半導体層の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有するＩｎＰ半導体層を形成する。これにより、ＩｎＰ半導体層は、同一の半導体材料で構成された第２及び第３の半導体層上に、いわゆるワイドバンドギャップ半導体層として形成される。
【００２５】
そのため、ＩｎＰ半導体層は、第２及び第３の半導体層を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の配置は、ＩｎＰ半導体層を形成する工程に依存しないので、第１ないし第３の半導体層を形成する工程のみに基づいて決定される。
【００２６】
ここで、上記のｐｉｎ型受光素子の製造方法は、第３の半導体層に接合するＩｎＰ半導体層の界面領域に当該第３の半導体層からｐ型の不純物を拡散してドープさせる加熱処理を、第３のフェーズに含ませることを特徴とする。
【００２７】
このようなｐｉｎ型受光素子の製造方法においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【００２８】
なお、上記のｐｉｎ型受光素子の製造方法は、第３の半導体層の周囲にＩｎＰ半導体層を成長させる際に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【００２９】
上記のｐｉｎ型受光素子の製造方法は、半導体基板と第１ないし第３の半導体層およびＩｎＰ半導体層との雰囲気に加えられた熱に基づいて、加熱処理を実行させることを特徴とする。
【００３０】
また、第４のフェーズに後続してＨＣｌまたはＨＦのいずれかを含む洗浄液に第１ないし第３の半導体層及びＩｎＰ半導体層の周囲を浸漬することによって当該第１ないし第３の半導体層およびＩｎＰ半導体層の各表面を洗浄する第５のフェーズと、この第５のフェーズで表面処理を受けた第１ないし第３の半導体層、ＩｎＰ半導体層および半導体基板との周囲に絶縁体層を形成する第６のフェーズとをさらに備えることを特徴とする。
【００３１】
このようなｐｉｎ型受光素子の製造方法においては、第１ないし第３の半導体層およびＩｎＰ半導体層の各表面に存在していた酸化膜や各種の不純物などが除去される。
【００３３】
次に、上記の目的を達成するために、光電変換回路は、（ａ）請求項１ないし請求項３のいずれか一つに記載されたｐｉｎ型受光素子と、（ｂ）半導体基板上にｐｉｎ型受光素子とモノリシックに集積化して形成され、当該ｐｉｎ型受光素子に電気接続された電子素子とを備えることを特徴とする。
【００３４】
このような光電変換回路においては、半導体基板上に電子素子を請求項１ないし請求項３のいずれか一つに記載のｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、電子素子における雑音の発生が低減する。
【００３５】
ここで、光電変換回路は、上記の光電変換回路において、半導体基板上にモノリシックに集積化して形成され、相互に電気接続されて受光素子アレイを構成する複数個のｐｉｎ型受光素子を備えることを特徴とする。
【００３６】
このような光電変換回路においては、個々のｐｉｎ型受光素子におけるリーク電流が低減するので、受光素子アレイ全体におけるリーク電流も低減する。
【００３７】
なお、光電変換回路は、上記の光電変換回路において、電子回路素子をヘテロ接合バイポーラトランジスタとすることを特徴とする。
【００３８】
光電変換回路は、先の光電変換回路において、半導体基板上に形成されたキャパシタと、半導体基板上に絶縁体層を介在させて形成された抵抗器との少なくとも一つで、電子回路素子を構成させることを特徴とする。
【００３９】
光電変換回路は、上記の光電変換回路において、キャパシタを、ｐｉｎ型受光素子の容量と同一の容量値を有する等価容量キャパシタとすることを特徴とする。
【００４０】
次に、上記の目的を達成するために、光電変換回路の製造方法は、（ａ）請求項４ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子の製造方法を実行する第１のステップと、（ｂ）半導体基板上に第１のステップで形成されたｐｉｎ型受光素子とモノリシックに集積化して電子素子を形成し、当該ｐｉｎ型受光素子と当該電子素子とを電気接続する第２のステップとを備えることを特徴とする。
【００４１】
このような光電変換回路の製造方法においては、半導体基板上に電子素子を請求項４ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子の製造方法で形成されたｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子においては、ＩｎＰ半導体層の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに依存することになる。
【００４２】
ここで、光電変換回路の製造方法は、上記の光電変換回路の製造方法において、ＩｎＰ半導体層上に電子素子を形成する際に加えられた熱に基づいて、第３の半導体層に接合する当該ＩｎＰ半導体層の界面領域に当該第３の半導体層から第２の導電型を有する不純物を拡散してドープさせる加熱処理を、第２のステップに含ませることを特徴とする。
【００４３】
このような光電変換回路の製造方法においては、ＩｎＰ半導体層と第３の半導体層との間におけるヘテロ接合領域付近で、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。
【００４４】
次に、上記の目的を達成するために、光電変換モジュールは、（ａ）導電性基体と、（ｂ）この導電性基体上に設置された光電変換回路と、（ｃ）導電性基体上に設置され、ｐｉｎ型受光素子に電気接続された第１のプリアンプと、（ｄ）この第１のプリアンプと同一な構成を有して導電性基体上に設置され、等価容量キャパシタに電気接続された第２のプリアンプとを備えることを特徴とする。
【００４５】
このような光電変換モジュールにおいては、半導体基板上にｐｉｎ型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された光電変換回路と、この光電変換回路に電気接続された第１及び第２のプリアンプとを、導電性基体上にパッケージ化している。
【００４６】
そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、第１及び第２のプリアンプにおける雑音の発生が低減する。したがって、第１のプリアンプから出力された光電変換信号と、第２のプリアンプから出力された雑音補償信号とが、環境温度やバイアス電源などの変動に起因した同相雑音を除去するために用いられる。
【００４７】
ここで、光電変換モジュールは、上記の光電変換モジュールにおいて、導電性基体上に形成され、抵抗器に電気接続されてｐｉｎ型受光素子のバイアス回路を構成するバイパス用キャパシタをさらに備えることを特徴とする。
【００４８】
このような光電変換モジュールにおいては、ｐｉｎ型受光素子のバイアス回路を抵抗器及びバイパス用キャパシタによって低域通過型ＲＣフィルタとして構成するので、ｐｉｎ型受光素子におけるバイアス電源の変動に起因した雑音の発生が低減する。
【００４９】
なお、光電変換モジュールは、上記の光電変換モジュールにおいて、バイバス用キャパシタを構成するダイキャップを、第１のプリアンプ及び第２のプリアンプをモノリシックに構成する半導体チップに隣接し、光電変換回路を搭載させたことを特徴とする。
【００５０】
光電変換モジュールは、上記の光電変換回路の製造方法において、導電性基体を、ＴＯパッケージ規格のＴＯ１８構造を有して構成させたことを特徴とする。
【００５１】
【発明の実施の形態】
以下、本発明に係る諸々の実施形態の構成および作用について、図１ないし図１８を参照して説明する。なお、図面の説明においては同一の要素には同一の符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【００５２】
第１の実施形態
図１に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１が、第１ないし第３の半導体層としてｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を、半導体基板２０上に順次積層して構成されている。ｉ型半導体層３１及びｐ型半導体層３２は、メサ型にそれぞれ形成され、円錐台状の第１のメサ部を一体として構成している。ｎ型半導体層３０は、メサ型に形成され、第１のメサ部の底面下に配置された円錐台状の第２のメサ部を単独で構成している。
【００５３】
また、第２のメサ部の頂面上には、第１の電極層として所定パターンのｎ型電極層６０が、ｎ型半導体層３０に対してオーミック接触して形成されている。第１のメサ部の頂面上には、第２の電極層として所定パターンのｐ型電極層６１が、ｐ型半導体層３２に対してオーミック接触して形成されている。第１のメサ部の頂面及び側壁上と、第２のメサ部の頂面上とには、すなわち、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の周囲には、第４の半導体層としてパッシベーション半導体層４０が形成されている。
【００５４】
さらに、半導体基板２０の表面上と、ｎ型半導体層３０の側壁上と、パッシベーション半導体層４０の表面上とにを被覆する絶縁体層として、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、ｎ型電極層６０及びｐ型電極層６１の表面上にそれぞれ開口を有している。
【００５５】
なお、半導体基板２０は、Ｆｅを濃度約０．７〜０．８ｗｔ．ｐｐｍでドープした半絶縁性のＩｎＰで構成されている。ｎ型半導体層３０は、第１導電型の不純物としてＳｉを濃度約５×１０18ｃｍ-3でドープしたｎ型のＩｎＰで構成されており、層厚約３００ｎｍを有する。ｉ型半導体層３１は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＧａＩｎＡｓで構成されており、層厚約２．０μｍを有する。ただし、一般に、ｉ型半導体層３１は、比較的低濃度で含む不純物によって実質的に第１導電型を有するｎ- 型のＧａＩｎＡｓで構成されている。ｐ型半導体層３２は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、第１導電型とは異なる第２導電型の不純物としてＺｎを濃度約１×１０19ｍ-3でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約３００ｎｍを有する。
【００５６】
また、パッシベーション半導体層４０は、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料としてＩｎＰを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＩｎＰで構成されており、層厚約１０〜５００ｎｍを有する。ｎ型電極層６０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ｐ型電極層６１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。第１のパッシベーション絶縁体層８０は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。
【００５７】
ここで、ｉ型半導体層３１及びｐ型半導体層３２は、第１の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有する。パッシベーション半導体層４０は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、高抵抗性を有する。
【００５８】
次に、ｐｉｎ−ＰＤ１の製造工程について説明する。
【００５９】
まず、図２（ａ）に示すように、通常の有機金属気相成長（OMVPE; Organo Metallic Vapor Phase Epitaxy）法に基づいて、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層して形成する。
【００６０】
続いて、図２（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、ｐ型半導体層３２の第１のメサ部形成領域上に円状パターンの第１のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第１のマスクから露出したｐ型半導体層３２の周辺領域をリン酸（Ｈ3 ＰＯ4 ）系のエッチング液で除去する。そのため、ｐ型半導体層３２及びｉ型半導体層３１はメサ型に順次加工され、第１のメサ部が形成される。
【００６１】
続いて、図３（ａ）に示すように、通常のＯＭＶＰＥ法に基づいて、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の各表面上、つまり少なくとも第１のメサ部の周囲に、パッシベーション半導体層４０を形成する。
【００６２】
ここで、ｐ型半導体層３２及びｉ型半導体層３１が同一の半導体材料であるＧａＩｎＡｓで構成されていることから、ｐ型半導体層３２及びｉ型半導体層３１の構成材料から元素を蒸発させないために行う処置が容易である。すなわち、ＧａＩｎＡｓの蒸発を防止するためには、反応ガスにおけるＡｓの分圧を制御すればよい。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０のエピタキシャル成長が良好かつ容易になる。
【００６３】
仮に、ｐ型半導体層３２及びｉ型半導体層３１が相互に異なる半導体材料で構成されている場合、例えばＧａＩｎＡｓ及びＩｎＰという複数の半導体材料が存在すると、これらの構成材料から元素を蒸発させないために行う処置が複雑になる。すなわち、ＧａＩｎＡｓ及びＩｎＰの蒸発をそれぞれ防止するためには、反応ガスにおけるＡｓの分圧とＰの分圧とをバランスさせて制御する必要がある。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０の良好なエピタキシャル成長が困難になるので、ｐ型半導体層３２及びｉ型半導体層３１を同一の半導体材料で構成することが望ましい。
【００６４】
続いて、図３（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域を塩酸（ＨＣｌ）系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【００６５】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【００６６】
続いて、図１に示すように、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【００６７】
この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の周囲を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬する。そのため、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面は、酸化膜や各種の不純物などの除去に基づいて洗浄される。
【００６８】
なお、このような表面処理を行う洗浄液としては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対してほとんどエッチングすることがなく、非常に小さいエッチング速度で反応するものであって、実質的にこれらの半導体材料の表面に存在する酸化膜、各種の不純物等のみに反応するものが望ましい。
【００６９】
仮に、洗浄液として、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対して比較的大きいエッチング速度で反応するものが用いられた場合、第１及び第２のメサの各形状を著しく変形してしまうという不具合がある。
【００７０】
そして、通常のプラズマ化学気相蒸着（CVD; Chemical Vapor Deposition）法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【００７１】
さらに、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成し、この第４のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０及びｐ型電極層６１の表面は、各種配線層形成領域としてそれぞれ露出される。
【００７２】
このような製造工程においては、第１の半導体材料であるＧａＩｎＡｓで共に構成されたｉ型半導体層３１及びｐ型半導体層３２の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料であるＩｎＰで構成されたパッシベーション半導体層４０を形成する。これにより、パッシベーション半導体層４０は、同一の半導体材料で構成されたｉ型半導体層３１及びｐ型半導体層３２の表面上に、ワイドバンドギャップ半導体層として形成される。
【００７３】
そのため、パッシベーション半導体層４０を構成する第２の半導体材料は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の配置は、パッシベーション半導体層４０を形成する工程に依存しないので、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに基づいて決定される。したがって、パッシベーション半導体層４０によってｐｎ接合領域を完全に被覆させることができる。
【００７４】
なお、図示しないパッケージやデバイスやＩＣ（Integrated Circuits ）などに対してｐｉｎ−ＰＤ１をワイヤボンディングによって接続する場合、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドは必然的にｐｉｎ−ＰＤ１の外部に形成されるので、ｐｉｎ−ＰＤ１はワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、ｐｉｎ−ＰＤ１の実装歩留りが向上する。
【００７５】
また、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドがｐｉｎ−ＰＤ１の外部に形成されることに基づいて、ワイヤボンディングの形成条件が緩和されるので、ワイヤ長やパッド面積などに起因して発生する高周波特性の劣化を改善することができる。
【００７６】
次に、ｐｉｎ−ＰＤ１の作用について説明する。
【００７７】
このｐｉｎ−ＰＤ１においては、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料であるＧａＩｎＡｓよりも大きいバンドギャップエネルギーを有する第２の半導体材料として、ＩｎＰに不純物を故意にドープしないで構成されたパッシベーション半導体層４０を、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周囲に形成する。これにより、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０に対するヘテロ接合になる。
【００７８】
そのため、逆バイアス電圧の印加時にｎ型半導体層３０とｐ型半導体層３２との間で生成された空乏層は、パッシベーション半導体層４０とその表面を被覆する第１のパッシベーション絶縁体層８０との界面にまで到達して露出することはない。したがって、パッシベーション半導体層４０と第１のパッシベーション絶縁体層８０との間の界面準位に対応してｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性を向上させることができる。
【００７９】
第２の実施形態
図４に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして構成されている。ただし、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域には、不純物拡散領域３３が形成されている。この不純物拡散領域３３は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０18〜１×１０19ｃｍ-3でドープしたｐ型のＩｎＰで構成されており、層厚約５〜５０ｎｍを有する。
【００８０】
次に、ｐｉｎ−ＰＤ２の製造工程について説明する。
【００８１】
このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。
【００８２】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３がアニール処理によって形成される。
【００８３】
なお、このようにｐ型半導体層３２からペッシベーション半導体層４０及びｉ型半導体層３１に拡散させる第２導電型の不純物としては、Ｚｎに限定する必要は何等なく、例えば、Ｂｅ、Ｍｎ、Ｃｄ等の第２導電型を示す元素であれば良いが、拡散しやすい元素の方が好ましい。
【００８４】
次に、ｐｉｎ−ＰＤ２の作用について説明する。
【００８５】
このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｉ型半導体層３１及びｐ型半導体層３２の壁面に沿って流れるリーク電流がいっそう低減するので、暗電流の抑制に基づいて素子特性を格段に向上させることができる。
【００８６】
第３の実施形態
図５に示すように、光電変換回路１０は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。
【００８７】
一方、ＨＢＴ３は、半導体基板２０上にｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して構成されている。エミッタ半導体層５２は、メサ型に形成され、角柱状の第３のメサ部を単独で構成している。ベース半導体層５１及びコレクタ半導体層５０の上層部は、メサ型にそれぞれ形成され、第３のメサ部の底面下に配置された角柱状の第４のメサ部を一体として構成している。コレクタ半導体層５０の下層部、パッシベーション半導体層４０及びｎ型半導体層３０は、メサ型にそれぞれ形成され、第４のメサ部の底面下に配置された角柱状の第５のメサ部を一体として構成している。
【００８８】
また、第５のメサ部の頂面上には、所定パターンのコレクタ電極層７０がコレクタ半導体層５０に対してオーミック接触して形成されている。第４のメサ部の頂面上には、所定パターンのベース電極層７１がベース半導体層５１に対してオーミック接触して形成されている。第３のメサ部の頂面上には、所定パターンのエミッタ電極層７２がエミッタ半導体層５２に対してオーミック接触して形成されている。
【００８９】
さらに、半導体基板２０の表面上と、第３ないし第５のメサ部の表面上には、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面上にそれぞれ開口を有している。
【００９０】
なお、コレクタ半導体層５０は、第１導電型の不純物としてＳｉを下層部及び上層部に濃度約１×１０19ｃｍ-3及び約５×１０16でそれぞれドープしたｎ型のＧａＩｎＡｓで構成されており、下層部及び上層部の各層厚として約３００ｎｍ及び約５００ｎｍをそれぞれ有する。ベース半導体層５１は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０19ｃｍ-3でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約１００ｎｍを有する。エミッタ半導体層５２は、第１導電型の不純物としてＳｉを濃度約５×１０18ｃｍ-3でドープしたｎ型のＩｎＰで構成されており、層厚約４００ｎｍを有する。
【００９１】
また、コレクタ電極層７０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ベース電極層７１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。エミッタ電極層７２は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。
【００９２】
ここで、コレクタ半導体層５０及びベース半導体層５１は、第３の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有するものである。エミッタ半導体層５２は、コレクタ半導体層５０及びベース半導体層５１を構成する第３の半導体材料よりも大きいバンドギャップエネルギーを有する第４の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、ｎ型導電型を有するものである。
【００９３】
ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第１の配線層９０及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。ＨＢＴ３においては、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２にそれぞれ接触した所定パターンの第３の配線層９２、第４の配線層９３及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。
【００９４】
ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、ＨＢＴ３のエミッタ電極層７２とは、第２の配線層９１を介して電気的に接続されている。なお、第１ないし第４の配線層９０〜９３は、Ｔｉ／Ａｕで共に構成されている。
【００９５】
次に、光電変換回路１０の製造工程について説明する。
【００９６】
まず、図６（ａ）に示すように、この光電変換回路１０は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。
【００９７】
続いて、図６（ｂ）に示すように、通常のＯＭＶＰＥ法に基づいて、パッシベーション半導体層４０の表面上に、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して形成する。
【００９８】
続いて、図７（ａ）に示すように、半導体基板２０のＨＢＴ形成領域には、通常のフォトリソグラフィ技術に基づいて、エミッタ半導体層５２の第３のメサ部形成領域上に矩形状パターンの第５のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第５のマスクから露出したエミッタ半導体層５２の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、エミッタ半導体層５２はメサ型に加工され、第３のメサ部が形成される。
【００９９】
この後、同様にして、ベース半導体層５１の第４のメサ部形成領域上に矩形状パターンの第６のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第６のマスクから露出したベース半導体層５１の周辺領域をＨ3 ＰＯ4 系のエッチング液で除去する。そのため、ベース半導体層５１及びコレクタ半導体層５２の上層部はメサ型にそれぞれ加工され、第４のメサ部が形成される。
【０１００】
さらに、同様にして、コレクタ半導体層５０の第５のメサ部形成領域上に矩形状パターンの第７のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第７のマスクから露出したコレクタ半導体層５０の周辺領域をＨ3 ＰＯ4 系のエッチング液、ＨＣｌ系のエッチング液及びＨ3 ＰＯ4 系のエッチング液で順次除去する。そのため、コレクタ半導体層５２の下層部、パッシベーション半導体層４０及びｎ型半導体層５０はメサ型にそれぞれ加工され、第５のメサ部が形成される。
【０１０１】
一方、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【０１０２】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【０１０３】
続いて、図７（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【０１０４】
この後、同様にして、半導体基板２０のＨＢＴ形成領域には、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の露出した所定領域に、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２をそれぞれ形成する。
【０１０５】
そして、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、ＨＣｌ系またはＨＦ系のいずれかの洗浄液に浸漬することによって洗浄する。
【０１０６】
その上で、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【０１０７】
さらに、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成する。また、半導体基板２０のＨＢＴトランジスタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第８のマスクを形成する。そして、通常の反応性イオンエッチング（RIE; Reactive Ion Etching ）法に基づいて、これら第４及び第８のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【０１０８】
続いて、図５に示すように、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第９のマスクを形成する。そして、通常の真空蒸着法に基づいて、第９のマスクから露出した第１のパッシベーション絶縁体層８０の表面上に、第１の配線層９０、第２の配線層９１、第３の配線層９２及び第４の配線層９３をそれぞれ形成する。
【０１０９】
このような製造工程においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。
【０１１０】
なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、ＨＢＴ３のような能動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。
【０１１１】
次に、光電変換回路１０の作用について説明する。
【０１１２】
この光電変換回路１０においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１におけるリーク電流が低減するので、ＨＢＴ３における雑音の発生が低減する。したがって、ｐｉｎ−ＰＤ１に入力した光信号に対するＨＢＴ３の受信感度を向上させることができる。
【０１１３】
第４の実施形態
図８に示すように、光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして構成されている。ただし、この光電変換回路１１は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。
【０１１４】
次に、光電変換回路１１の製造工程について説明する。
【０１１５】
この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１１６】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１１７】
さらに、パッシベーション半導体層４０の表面上にコレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。
【０１１８】
次に、光電変換回路１１の作用について説明する。
【０１１９】
この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。
【０１２０】
そのため、ｐｉｎ−ＰＤ２におけるｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流がいっそう低減するので、ＨＢＴ３における雑音の発生がさらに低減する。したがって、ｐｉｎ−ＰＤ２に入力した光信号に対するＨＢＴ３の受信感度を格段に向上させることができる。
【０１２１】
第５の実施形態
図９に示すように、光電変換回路１２は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。
【０１２２】
ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。ｐｉｎ−ＰＤ１においては、第１のパッシベーション絶縁体層８０の表面上に、第２のパッシベーション絶縁体層８１が形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した開口を有している。
【０１２３】
一方、抵抗器４は、半導体基板２０上に第１のパッシベーション絶縁体層８０、金属抵抗層１１０及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。この金属抵抗層１１０は、平板状に形成されており、第１及び第２のパッシベーション絶縁体層８０，８１によって被覆されている。第２のパッシベーション絶縁体層８１は、金属抵抗層１１０の表面上に開口を有している。
【０１２４】
また、キャパシタ５は、半導体基板２０上に下部電極層１００、第２のパッシベーション絶縁体層８１及び上部電極層１０１を順次積層し、ＭＩＭ（Metal-Insulator-Metal ）型コンデンサとして形成されている。下部電極層１００は、平板状に形成されており、半導体基板２０上に接触している。第２のパッシベーション絶縁体層８１は、下部電極層１００の表面上であって上部電極層１０１の下方に位置していない領域に開口を有する。上部電極層１０１は、平板状に形成されており、第２のパッシベーション絶縁体層８１を挟んで下部電極層１００に対向して配置されている。
【０１２５】
なお、第２のパッシベーション絶縁体層８１は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。金属抵抗層１１０は、ＮｉＣｒで構成されており、層厚２０〜４０ｎｍを有する。下部電極層１００は、Ｔｉ／Ａｕで構成されており、層厚２００〜４００ｎｍを有する。上部電極層１０１は、Ｔｉ／Ａｕで構成されており、層厚３００〜５００ｎｍを有する。
【０１２６】
ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第５の配線層９４及び第６の配線層９５が、第２のパッシベーション絶縁体層８１の表面上に形成されている。抵抗器４においては、金属抵抗層１１０にともに接触した所定パターンの第６の配線層９５及び第７の配線層９６が、第２のパッシベーション絶縁体層８１の表面上に形成されている。キャパシタ５においては、上部電極層１０１及び下部電極層１００にそれぞれ接触した所定パターンの第７の配線層９６及び第８の配線層９７が、第２のパッシベーション絶縁体層８１の表面上に形成されている。
【０１２７】
ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、抵抗器４の金属抵抗層１１０とは、第６の配線層９５を介して電気的に接続されている。抵抗器４の金属抵抗層１１０と、キャパシタ５の下部電極層１００とは、第７の配線層９６を介して電気的に接続されている。なお、第５ないし第８の配線層９４〜９７は、Ｔｉ／Ａｕで共に構成されている。
【０１２８】
次に、光電変換回路１２の製造工程について説明する。
【０１２９】
まず、図１０（ａ）に示すように、この光電変換回路１２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。
【０１３０】
続いて、図１０（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。
【０１３１】
この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。
【０１３２】
続いて、図１１（ａ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。
【０１３３】
この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬することによって洗浄する。
【０１３４】
そして、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【０１３５】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のキャパシタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第１０のマスクを形成する。そして、通常のＲＩＥ法に基づいて、第１０のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、半導体基板２０の表面が、キャパシタ形成領域として露出される。
【０１３６】
続いて、図１１（ｂ）に示すように、通常の真空蒸着法に基づいて、半導体基板２０のキャパシタ形成領域では、半導体基板２０の露出した所定領域に下部電極層１００を形成する。
【０１３７】
この後、通常のフォトリソグラフィ技術に基づいて、半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１１のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１１のマスクから露出した所定領域に金属抵抗層１１０を形成する。
【０１３８】
そして、通常のプラズマＣＶＤ法に基づいて、第１のパッシベーション絶縁体層８０、下部電極層１００及び金属抵抗層１１０の露出された各表面上に、第２のパッシベーション絶縁体層８１を形成する。
【０１３９】
その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第４のマスクを形成する。半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１２のマスクを形成する。半導体基板２０のキャパシタ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１３のマスクを形成する。
【０１４０】
さらに、通常のＲＩＥ法に基づいて、これら第４、第１２及び第１３のマスクから露出した第２のパッシベーション絶縁体層８１の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、下部電極層１００及び金属抵抗層１１０の各表面は、各種の配線層形成領域としてそれぞれ露出される。
【０１４１】
続いて、図９に示すように、通常のフォトリソグラフィ技術に基づいて、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１４のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１４のマスクから露出した第２のパッシベーション絶縁体層８１の表面上に、第５の配線層９４、第６の配線層９５、第７の配線層９６及び第８の配線層９７をそれぞれ形成する。
【０１４２】
このような製造工程においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。
【０１４３】
なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、抵抗器４やキャパシタ５などの受動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。
【０１４４】
次に、光電変換回路１２の作用について説明する。
【０１４５】
この光電変換回路１２においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器４及びキャパシタ５はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１４６】
第６の実施形態
図１２に示すように、光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして構成されている。ただし、この光電変換回路１３は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。
【０１４７】
次に、光電変換回路１３の製造工程について説明する。
【０１４８】
この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１４９】
あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。
【０１５０】
次に、光電変換回路１３の作用について説明する。
【０１５１】
この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｐｉｎ−ＰＤ２におけるリーク電流がいっそう低減する。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１５２】
第７の実施形態
図１３及び図１４に示すように、光電変換モジュール１５は、ダイキャップ１６０及びＩＣチップ１７０をＴＯパッケージ１５０の頂部上に搭載するとともに、光電変換回路１４をダイキャップ１６０の表面上にさらに搭載し、ＴＯパッケージ１５０の周縁部上に集光カバー１８０をさらに装着して構成されている。
【０１５３】
ＴＯパッケージ１５０は、ＴＯパッケージ規格のＴＯ１８構造を有して形成されている。このＴＯパッケージ１５０は、円状平板の内側を台地状に盛り上げた形状に加工された導電性基体１５１の頂部に４個の貫通穴１５２ａ〜１５２ｄを形成し、４本の第１ないし第４のリードピン１５３ａ〜１５３ｄを４個の貫通穴１５２ａ〜１５２ｄに挿通させ、第５のリードピン１５３ｅを導電性基体１５１の頂部内面に溶接させている。
【０１５４】
第１ないし第５のリードピン１５３ａ〜１５３ｅは、導電性基体１５１の内部に硝子製部材１５４を充填することによって固定されている。これら導電性基体１５１及び第１ないし第４のリードピン１５３ａ〜１５３ｄは、金属製部材でともに形成され、硝子製部材１５４を介在して相互に絶縁されている。なお、第５のリードピン１５３ｅは、金属製部材で形成され、導電性基体１５１と電気的に接続されている。
【０１５５】
ここで、導電性基体１５１の中央部に位置する第５のリードピン１５３ｅと、導電性基体１５１の周縁部に位置する第１ないし第４のリードピン１５３ａ〜１５３ｄとの間のピッチは、約１．２７ｍｍである。これにより、基板実装の容易化と市販のコネクタソケットの利用とが可能となり、駆動試験を簡便に実行することができる。
【０１５６】
ダイキャップ１６０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定されている。このダイキャップ１６０において、裏面電極層１６４が絶縁性基板１６３の裏面全体に形成されるとともに、第１の表面電極層１６５及び第２の表面電極層１６６が絶縁性基板１６３の表面を二分して形成されている。
【０１５７】
これにより、第１のバイパス用キャパシタ１６１が、裏面電極層１６４、絶縁性基板１６３及び第１の表面電極層１６５を順次積層したＭＩＭ型コンデンサとして形成されている。第２のバイパス用キャパシタ１６２が、裏面電極層１６４、絶縁性基板１６３及び第２の表面電極層１６６を順次積層したＭＩＭ型コンデンサとして形成されている。
【０１５８】
ＩＣチップ１７０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定され、ダイキャップ１６０に隣接して配置されている。このＩＣチップ１７０において、第１のプリアンプ１７１及び第２のプリアンプ１７２が、相互に同一な構成を有し、信号入力端子、信号出力端子、バイアス用端子及びアース用端子をそれぞれ露出して形成されている。
【０１５９】
集光カバー１８０は、略カップ状の金属製部材で形成された不透明な外周器１８１と、硝子製部材で形成された球レンズ１８２とで構成されている。外周器１８１は、頂面中央部に開口を有し、ＴＯパッケージ１５０における導電性基体１５１の周縁部外面に接着剤によって固定されている。球レンズ１８２は、外周器１８１の開口周縁部に接着剤によって固定され、ｐｉｎ−ＰＤ１によって検出される信号光に対して透過性を有し、信号光をｐｉｎ−ＰＤ１の受光面に集光するための集光レンズとして機能する。
【０１６０】
図１５ないし図１７に示すように、光電変換回路１４は、ダイキャップ１６０の第１の上部電極層１６５の表面に半田付けによって固定され、上記第５の実施形態とほぼ同様にして構成されている。ただし、この光電変換回路１４は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器６及び等価容量キャパシタ７とを、半導体基板２０上にモノリシックに集積化し、チップ状に加工されている。
【０１６１】
ここで、ｐｉｎ−ＰＤ１は、上記第５の実施形態のｐｉｎ−ＰＤ１と同一であり、第２のパッシベーション絶縁体層８１が第１のパッシベーション８０の表面上に形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した２個の開口を有している。
【０１６２】
抵抗器６は、上記第５の実施形態の抵抗器４とほぼ同様に構成され、半導体基板２０の表面上に第１のパッシベーション絶縁体層８０、金属抵抗層１１１及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。金属抵抗層１１１は、第１及び第２のパッシベーション絶縁体層８０，８１の間に平板状に形成されている。第２のバッシベーション絶縁体層８１は、金属抵抗層１１１の表面上に位置する３個の開口を有している。
【０１６３】
等価容量キャパシタ７は、上記第５実施形態のキャパシタ５とほぼ同様に構成され、半導体基板２０の表面上に下部電極層１０２、第２のパッシベーション絶縁体層８１及び上部電極層１０３を順次積層し、ＭＩＭ型コンデンサとして形成されている。この等価容量キャパシタ７は、ｐｉｎ−ＰＤ１の容量と同一の容量値を有している。
【０１６４】
この等価容量キャパシタ７において、下部電極層１０２は、平板状に形成され、半導体基板２０に直接オーミック接触している。上部電極層１０３は、平板状に形成され、第２のパッシベーション絶縁体層８１を挟んで下部電極層１０２に対向して配置されている。第２のパッシベーション絶縁体層８１は、下部電極層１０２の上方であって上部電極層１０３の下方に位置していない領域に開口を有している。
【０１６５】
これらｐｉｎ−ＰＤ１、抵抗器６及び等価容量キャパシタ７との間においては、第１ないし第５の配線パターン１２０〜１２４と第１ないし第５のパッドパターン１３０〜１３４が、第２のパッシベーション絶縁体層８１の表面上にそれぞれ形成されている。
【０１６６】
第１の配線パターン１２０は、第１のパッドパターン１３０の周縁部と、抵抗器６における金属抵抗層１１１の中央部とに接触して形成されている。第１のパッドパターン１３０は、ボンディングワイヤを介して第４のリードピン１５２ｄに接続され、第４のリードピン１５２ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。
【０１６７】
第２の配線パターン１２１は、第２のパッドパターン１３１の周縁部と、抵抗器６の金属抵抗層１１１の第１端部と、ｐｉｎ−ＰＤ１のｎ型電極層６０とに接触して形成されている。第２のパッドパターン１３１は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。
【０１６８】
第３の配線パターン１２２は、第３のパッドパターン１３２の周縁部と、抵抗器６の金属抵抗層１１１の第２端部と、等価容量キャパシタ７の下部電極層１０２とに接触して形成されている。第３のパッドパターン１３２は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。
【０１６９】
第４の配線パターン１２３は、第４のパッドパターン１３３の周縁部と、等価容量キャパシタ７の上部電極層１０３とに接触して形成されている。第４のパッドパターン１３３は、ボンディングワイヤを介してＩＣチップ１７０の第１のプリアンプ１７１の信号入力端子に接続されている。
【０１７０】
第５の配線パターン１２４は、第５のパッドパターン１３４の周縁部と、ｐｉｎ−ＰＤ１のｐ型電極層６１とに接触して形成されている。第５のパッドパターン１３４は、ボンディングワイヤを介してＩＣチップ１７０の第２のプリアンプ１７２の信号入力端子に接続されている。
【０１７１】
第１及び第２のプリアンプ１７１，１７２の共通バイアス用端子は、ボンディングワイヤを介してダイキャップ１６０の第２のバイパス用キャパシタ１６２の第２の表面電極層１６６に接続されている。この第２のバイパス用キャパシタ１６２の第２の表面電極層１６６は、ボンディングワイヤを介して第３のリードピン１５３ｃに接続され、第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。
【０１７２】
第１のプリアンプ１７１の信号出力端子は、ボンディングワイヤを介して第１のリードピン１５３ａに接続され、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続されている。一方、第２のプリアンプ１７２の信号出力端子は、ボンディングワイヤを介して第２のリードピン１５３ｂに接続され、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。
【０１７３】
なお、第１及び第２のバイパス用キャパシタ１６１，１６２の裏面電極層１６４は、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。また、第１及び第２のプリアンプ１７１，１７２の各アース用端子は、ボンディングワイヤを介して導電性基体１５１に接続され、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。
【０１７４】
ここで、第１のパッシベーション半導体層８０は、ＳｉＮで形成され、層厚約２００ｎｍを有する。第２のパッシベーション半導体層８１は、ＳｉＮで形成され、層厚約１７０ｎｍを有する。第１ないし第５の配線パターン１２０〜１２４は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。金属抵抗層１１１は、ＮｉＣｒＳｉで形成され、比抵抗約１５０Ωｍを有し、かつ、層厚約２５ｎｍを有する。これにより、抵抗器６は、比抵抗約１５０Ωｍを有する。
【０１７５】
下部電極層１０２は、Ｔｉ／Ｐｔ／Ａｕで形成され、層厚約２００〜４００ｎｍを有する。上部電極層１０３は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。下部及び上部電極層１０２，１０３が上下に対向する有効面積として３０×１２０μｍのサイズを有する。これにより、等価容量キャパシタ７は、容量約１ｐＦを有する。
【０１７６】
図１８に示すように、このような光電変換モジュール１５における電子回路を一括して説明する。ｐｉｎ−ＰＤ１のカソード６０と等価容量キャパシタ７の下部電極層１０２とは、バイアス回路１４０及び第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。ｐｉｎ−ＰＤ１のアノード６１は、第１のプリアンプ１７１の信号入力端子に接続され、等価容量キャパシタ７の上部電極層１０３は、第２のプリアンプ１７２の信号入力端子に接続されている。
【０１７７】
第１のプリアンプ１７１の信号出力端子は、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続され、第２のプリアンプ１７２の信号出力端子は、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。
【０１７８】
なお、バイアス回路１４０は、フォトダイオード用電源ＶPDの変動に起因したｐｉｎ−ＰＤ１における雑音の発生を低減するために、抵抗器６と第１及び第２のバイパス用キャパシタ１６１，１６２とによって低域通過型ＲＣフィルタを構成している。
【０１７９】
すなわち、抵抗器６の第１端部は、ｐｉｎ−ＰＤ１のｎ型電極層６０と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の第２端部は、等価容量キャパシタ７の下部電極層１０２と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の中央部は、第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。
【０１８０】
第１及び第２のプリアンプ１７１，１７２の共通バイアス用端子は、第２のバイパス用キャパシタ１６２の第２の表面電極層１６６及び第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。第１及び第２のプリアンプ１７１，１７２の各アース用端子は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。ただし、第１及び第２のバイパス用キャパシタ１６１，１６２の裏面電極層１６３は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。
【０１８１】
次に、光電変換モジュール１５の作用について説明する。
【０１８２】
光電変換回路１４のｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、フォトダイオード用電源ＶPDからバイアス回路１４０を介して印加された所定の電圧によってそれぞれバイアスされ、ＩＣチップ１７０の第１及び第２のプリアンプ１７１，１７２は、プリアンプ用電源ＶCCから印加された所定の電圧によってバイアスされている。このとき、外部から集光カバー１８０に入射した信号光は、ｐｉｎ−ＰＤ１の受光面に集光され、ｐｉｎ−ＰＤ１の内部で光電変換される。
【０１８３】
そして、ｐｉｎ−ＰＤ１によって生成された光電変換信号は、ＩＣチップ１７０の第１のプリアンプ１７１に出力されて信号成分及び雑音成分の増幅を受ける。一方、等価容量キャパシタ７によって生成された雑音補償信号は、ＩＣチップ１７０の第２のプリアンプ１７２に出力されて雑音成分の増幅を受ける。このように、第１のプリアンプ１７１で増幅された光電変換信号と、第２のプリアンプ１７２で増幅された雑音補償信号とは、図示しないコンパレータの前段に接続された差動入力アンプにそれぞれ出力される。
【０１８４】
ここで、ｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、光電変換回路１４の半導体基板２０上にモノリシックに形成されているので、これらの出力信号である光電変換信号及び雑音補償信号は、環境温度の変動やフォトダイオード用電源ＶPDのノイズなどに起因した雑音成分を同相で含んでいる。そのため、コンパレータ前段の差動入力アンプから出力された光電変換信号は、雑音補償信号によって雑音成分を完全に相殺されている。
【０１８５】
なお、光電変換回路１４においては、半導体基板２０の表面上に抵抗器６及び等価容量キャパシタ７をｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器６及び等価容量キャパシタ７はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。
【０１８６】
ここで、本発明は上記諸々の実施形態に限られるものではなく、種々の変形を行うことが可能である。例えば、上記諸々の実施形態においては、半導体基板上にＩｎＰからなるｎ型半導体層と、ＧａＩｎＡｓからなるｉ型半導体層及びｐ型半導体層とを順次積層し、これら各種半導体層をＩｎＰからなるパッシベーション半導体層で被覆することにより、ｐｉｎ型受光素子を形成する。
【０１８７】
しかしながら、半導体基板上にｐ型半導体層、ｉ型半導体層及びｎ型半導体層を順次積層することにより、ｎ型半導体層及びｐ型半導体層の配置を交換したｐｉｎ型受光素子を形成しても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。なお、このとき、ｎ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の界面領域に、ｎ型半導体層からｎ型不純物を拡散してドープした不純物拡散領域を形成しても、上記諸実施例とほぼ同様な作用効果を得ることができる。
【０１８８】
また、ｉ型半導体層及びｐ型半導体層の各構成材料と、パッシベーション半導体層の構成材料とを、それぞれＧａＩｎＡｓ及びＩｎＰに限定する必要はない。つまり、パッシベーション半導体層の構成材料としては、ｉ型半導体層及びｐ型半導体層の各構成材料よりも大きいバンドギャップエネルギーを有するものであれば、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【０１８９】
また、ｎ型半導体層の構成材料と、ｉ型半導体層及びｐ型半導体層の各構成材料とを、相互に異なる半導体材料に限定する必要はない。つまり、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層の各構成材料が同一の半導体材料であっても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。
【０１９０】
また、パッシベーション半導体層の導電型を、ｉ型に限定する必要はなく、ｐ型またはｎ型に設定してもよい。ただし、パッシベーション半導体層をｐ型に設定した場合、パッシベーション半導体層自体がｐｎ接合領域となるので、リーク電流を低減する効果を抑制する可能性がある。一方、パッシベーション半導体層をｎ型に設定した場合も、パッシベーション半導体層とｐ型半導体層との間の電界強度が増大するので、リーク電流を低減する効果を抑制する可能性がある。
【０１９１】
さらに、上記第３ないし第７の実施形態においては、電子素子としてＨＢＴ、抵抗器またはキャパシタをｐｉｎ型受光素子と共にモノリシックに集積化することにより、光電変換回路を形成している。しかしながら、電子素子としてはＨＢＴに限定する必要はなく、ＦＥＴや高電子移動度トランジスタ（HEMT; High Electron Mobility Transistor ）などであっても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。
【０１９２】
また、ｐｉｎ型受光素子の個数を１個に限定する必要はない。つまり、複数個のｐｉｎ型受光素子を半導体基板上に配列してモノリックに集積化することにより、受光素子アレイを含む光電変換回路を形成しても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。
【０１９３】
なお、パッケージやデバイスやＩＣなどに対して受光素子アレイをワイヤボンディングによって接続する場合、受光素子アレイに電気接続したボンディングパッドは必然的に受光素子アレイの外部に形成されるので、受光素子アレイはワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、受光素子アレイは複数のｐｉｎ型受光素子で構成されているといえども、受光素子アレイの実装歩留りは、単体で構成されたｐｉｎ型受光素子に比較し、著しく低減することはない。
【０１９４】
また、上記第２、第４及び第６の実施形態においては、ｐ型半導体層の表面上にパッシベーション半導体層を成長させる際に加えられた熱に基づいて、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散することにより、不純物拡散領域を形成する。しかしながら、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散する方法を何等限定する必要はなく、全ての半導体層を形成した後に抵抗加熱炉によって半導体基板を加熱してもよい。
【０１９５】
その他、上記第７の実施形態においては、光電変換回路のｐｉｎ型受光素子を第１の実施形態のｐｉｎ型受光素子として形成している。しかしながら、第１の実施形態ではなく第２の実施形態のｐｉｎ型受光素子として、光電変換回路のｐｉｎ型受光素子を形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９６】
また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタをＭＩＭ型コンデンサとして形成している。しかしながら、ＭＩＭ型コンデンサばかりではなくＭＩＳ（Metal-Insulator-Semiconductor）型コンデンサとして、光電変換回路の等価容量キャパシタを形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９７】
また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタを、ｐｉｎ型受光素子の容量と同一の容量値を有する素子として形成している。しかしながら、光電変換回路の等価容量キャパシタをｐｉｎ型受光素子と同一の構造を有するダミーのｐｉｎ型受光素子に置換しても、上記第７実施例とほぼ同様な作用効果を得ることができる。
【０１９８】
【実施例】
以下、本発明に係る諸実施例について、図１９ないし図２１を参照して説明する。
【０１９９】
第１の実施例
上記第１の実施形態のｐｉｎ型受光素子に対して、パッシベーション半導体層の形成に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一にパッシベーション半導体層を形成したものと、パッシベーション半導体を形成しなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２００】
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図１９に示す。図１９においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、パッシベーション半導体層を備えたｐｉｎ型受光素子の特性曲線を実線で示し、パッシベーション半導体層を備えていないｐｉｎ型受光素子の特性曲線を点線で示す。
【０２０１】
図１９に示すように、パッシベーション半導体層を備えたｐｉｎ型受光素子で発生した暗電流のレベルは、パッシベーション半導体層を備えていないｐｉｎ型受光素子で発生した暗電流に比較し、低レベルの逆バイアス電圧に対して著しく小さく、例えば約−２Ｖ程度の逆バイアス電圧に対して１／１０程度である。
【０２０２】
そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生がパッシベーション半導体層の形成に基づいて抑制されていることがわかる。
【０２０３】
第２の実施例
上記第１の実施形態のｐｉｎ型受光素子に対して、ｎ型半導体層、ｉ型半導体層、ｐ型半導体層及びパッシベーション半導体層に施した表面処理に基づいた暗電流の抑制を確認する実験を行った。ここで、３種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一に各種半導体層の表面にＨＣｌ系の洗浄液で浸漬したものと、第１の実施形態の記載と略同一に各種半導体層の表面にＨＦ系の洗浄液で浸漬したものと、表面処理を施さなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２０４】
なお、表面処理の諸条件は、次の通りであった。
【０２０５】
（１）ＨＣｌ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＣｌ：Ｈ2 Ｏ＝１：１０（体積比）
処理時間 ５分
（２）ＨＦ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＦ：Ｈ2 Ｏ＝１：１０（体積比）
処理時間 ５分
これら３種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２０に示す。図２０においては、横軸にバイアス電圧の電圧値を設定し、縦軸に暗電流の電流値を設定する。また、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を一点鎖線で示し、表面処理を施していないｐｉｎ型受光素子の特性曲線を点線で示す。
【０２０６】
図２０に示すように、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／５程度である。
【０２０７】
また、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／２５程度である。
【０２０８】
そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生が各種半導体層に施した表面処理に基づいて抑制されていることがわかる。
【０２０９】
第３の実施例
上記第２の実施形態のｐｉｎ型受光素子に対して、ｐ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の各界面領域に不純物拡散層を形成するアニール処理に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第２の実施形態の記載と略同一にアニール処理を施したものと、アニール処理を施さなかった点のみで第２の実施形態の記載とは異なるものとを、それぞれ試作した。
【０２１０】
なお、アニール処理の諸条件は、次の通りであった。
【０２１１】
雰囲気媒体 Ｎ2 ガス
処理温度 ６００℃
処理時間 １時間
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２１に示す。図２１においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定す。また、アニール処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、アニール処理を施さなかったｐｉｎ型受光素子の特性曲線を点線で示す。
【０２１２】
図２１に示すように、アニール処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、アニール処理を施さなかったｐｉｎ型受光素子で発生した暗電流に比較し、低レベルから高レベルまでの比較的広範囲の逆バイアス電圧に対して著しく小さく、逆バイアス電圧の各レベルに対して１／１０以下になる。
【０２１３】
そのため、第２の実施形態のｐｉｎ型受光素子においては、暗電流の発生が不純物拡散層を形成するアニール処理に基づいて抑制されていることがわかる。
【０２１４】
【発明の効果】
以上、詳細に説明したように、本発明のｐｉｎ型受光素子においては、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体層である第４の半導体層に対するヘテロ接合となる。そのため、逆バイアス電圧の印加時に生成された空乏層は、第４の半導体層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、第４の半導体層と絶縁体層との間の界面準位に対応して第２及び第３の半導体層の壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性が向上するという効果を提供することができる。
【０２１５】
次に、本発明のｐｉｎ型受光素子の製造方法においては、ワイドバンドギャップ半導体層である第４の半導体層を、同一の半導体材料で構成された第２及び第３の半導体層上に形成する。そのため、第４の半導体層の結晶性が比較的良好に保持されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに基づいて決定される。したがって、第４の半導体層によってｐｎ接合領域を完全に被覆させるという効果を提供することができる。
【０２１６】
次に、本発明の光電変換回路においては、半導体基板上に電子素子を本発明のｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子における暗電流の発生が抑制されるので、電子素子における雑音の発生が低減する。したがって、ｐｉｎ型受光素子に入力した光信号に対する電子素子の受信感度が向上するという効果を提供することができる。また、個別素子を組合わせることなく、各種の電子素子がモノリシックに集積化して形成されるので、実装面積の縮小及び実装コストの削減を促進するという効果を提供することができる。
【０２１７】
次に、本発明の光電変換回路の製造方法においては、半導体基板上に電子素子を本発明のｐｉｎ型受光素子の製造方法で形成されたｐｉｎ型受光素子とモノリシックに集積化して形成する。そのため、ｐｉｎ型受光素子においては、第４の半導体層の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置が第１ないし第３の半導体層を形成する工程のみに依存することになる。したがって、第４の半導体層によってｐｎ接合領域を完全に被覆させるという効果を提供することができる。
【０２１８】
次に、本発明の光電変換モジュールにおいては、半導体基板上にｐｉｎ型受光素子とともに電子素子として等価容量キャパシタ及び抵抗器をモノリシックに集積化して形成された本発明の光電変換回路と、この光電変換回路に電気接続された第１及び第２のプリアンプとを、導電性基体上にパッケージ化している。そのため、ｐｉｎ型受光素子におけるリーク電流が低減するので、第１及び第２のプリアンプにおける雑音の発生が低減する。したがって、第１のプリアンプから出力された光電変換信号と、第２のプリアンプから出力された雑音補償信号とに基づいて、環境温度やバイアス電源などの変動に起因した同相雑音を完全に除去することにより、ｐｉｎ型受光素子に入力した光信号を電気信号に変換する光電変換特性が格段に向上するという効果を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図２】図１のｐｉｎ型受光素子の製造工程を順次示す断面図である。
【図３】図１のｐｉｎ型受光素子における図２に後続する製造工程を順次示す断面図である。
【図４】本発明の第２の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図５】本発明の第３の実施形態に係る光電変換回路の構造を示す断面図である。
【図６】図５の光電変換回路の製造工程を順次示す断面図である。
【図７】図５の光電変換回路における図６に後続する製造工程を順次示す断面図である。
【図８】本発明の第４の実施形態に係る光電変換回路の構造を示す断面図である。
【図９】本発明の第５の実施形態に係る光電変換回路の構造を示す断面図である。
【図１０】図９の光電変換回路の製造工程を順次示す断面図である。
【図１１】図９の光電変換回路における図１０に後続する製造工程を順次示す断面図である。
【図１２】本発明の第６の実施形態に係る光電変換回路の構造を示す断面図である。
【図１３】本発明の第７の実施形態に係る光電変換モジュールの構成を示す上面図である。
【図１４】図１３の光電変換モジュールにおけるＡ−Ａ線に沿った構造を示す断面図である。
【図１５】図１３の光電変換モジュールにおける光電変換回路の構成を示す上面図である。
【図１６】図１５の光電変換回路におけるＢ−Ｂ線に沿った構造を示す断面図である。
【図１７】図１５の光電変換回路におけるＣ−Ｃ線に沿った構造を示す断面図である。
【図１８】図１３の光電変換モジュールにおける電子回路に関する等価回路の構成を示す回路図である。
【図１９】図１のｐｉｎ型受光素子におけるパッシベーション半導体層の形成に対応したバイアス電圧−暗電流特性を示すグラフである。
【図２０】図１のｐｉｎ型受光素子における各種半導体層に施した表面処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【図２１】図４のｐｉｎ型受光素子における不純物拡散層を形成するアニール処理に対応したバイアス電圧−暗電流特性を示すグラフである。
【符号の説明】
１，２…ｐｉｎ型受光素子、３〜５…電子素子、６…抵抗器、７…等価容量キャパシタ、１０〜１４…光電変換回路、１５…光電変換モジュール、２０…半導体基板、３０…第１の半導体層、３１…第２の半導体層、３２…第３の半導体層、３３…不純物拡散領域、４０…第４の半導体層、６０…第１の電極層、６１…第２の電極層、１５１…導電性基体、１７１…第１のプリアンプ、１７２…第２のプリアンプ。
Claims (7)
- 半導体基板と、
この半導体基板上に形成され、ｎ型の不純物をドープして構成された第１の半導体層と、
この第１の半導体層上にメサ型に形成され、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、
この第２の半導体層上にメサ型に形成され、前記第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層と、
前記第１の半導体層上にオーミック接触して形成された第１の電極層と、
前記第３の半導体層上にオーミック接触して形成された第２の電極層と、
前記第１ないし第３の半導体層の周囲に形成され、前記第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層と
を備え、
前記第３の半導体層に接合する前記ＩｎＰ半導体層の界面領域は、前記ｐ型の不純物をドープして構成されている、
ことを特徴とするｐｉｎ型受光素子。 - 前記第１の半導体材料はＧａＩｎＡｓであることを特徴とする請求項１記載のｐｉｎ型受光素子。
- 前記半導体基板と前記第１ないし第３の半導体層および前記ＩｎＰ半導体層の周囲に形成された絶縁体層をさらに備えることを特徴とする請求項１ないし請求項２のいずれか一つに記載のｐｉｎ型受光素子。
- 半導体基板上に、ｎ型の不純物をドープして構成された第１の半導体層と、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、前記第１の半導体材料にｐ型の不純物をドープして構成された第３の半導体層とを順次積層して形成する第１のフェーズと、
この第１のフェーズで形成された前記第２及び第３の半導体層の周辺領域を除去することにより、当該第２及び第３の半導体層をそれぞれメサ型に加工する第２のフェーズと、
この第２のフェーズでメサ型に加工された前記第２及び第３の半導体層と前記第１の半導体層との周囲に、前記第１の半導体材料よりも大きいバンドギャップエネルギーを有し、不純物を故意にドープしないで構成されたＩｎＰ半導体層を形成し、前記半導体基板、前記第１〜第３の半導体層および前記ＩｎＰ半導体層を加熱処理して、前記ｐ型不純物を前記第３の半導体層に接合する前記ＩｎＰ半導体層の界面領域に拡散してドープする第３のフェーズと、
この第３のフェーズで形成された前記ＩｎＰ半導体層の所定領域を除去することによって前記第１及び第３の半導体層の所定領域をそれぞれ露出した上で、当該第１の半導体層上に第１の電極層をオーミック接触して形成するとともに、当該第３の半導体層上に第２の電極層をオーミック接触して形成する第４のフェーズと
を備えることを特徴とするｐｉｎ型受光素子の製造方法。 - 前記加熱処理は、前記第３の半導体層の周囲に前記ＩｎＰ半導体層を成長させる際に加えられた熱に基づいて実行することを特徴とする請求項４記載のｐｉｎ型受光素子の製造方法。
- 前記加熱処理は、前記半導体基板と前記第１ないし第３の半導体層及び前記ＩｎＰ半導体層の雰囲気に加えられた熱に基づいて実行することを特徴とする請求項４記載のｐｉｎ型受光素子の製造方法。
- 前記第４のフェーズに後続してＨＣｌまたはＨＦのいずれかを含む洗浄液に前記第１ないし第３の半導体層、および前記ＩｎＰ層の周囲を浸漬することによって当該第１ないし第３の半導体層、および前記ＩｎＰ半導体層の各表面を洗浄する第５のフェーズと、
この第５のフェーズで表面処理を受けた前記第１ないし第３の半導体層、前記ＩｎＰ半導体層、および前記半導体基板の周囲に絶縁体層を形成する第６のフェーズと
をさらに備えることを特徴とする請求項４ないし請求項６のいずれか一つに記載のｐｉｎ型受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01773096A JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1599795 | 1995-02-02 | ||
| JP31075595 | 1995-11-29 | ||
| JP7-15997 | 1995-11-29 | ||
| JP7-310755 | 1995-11-29 | ||
| JP01773096A JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006191080A Division JP4010337B2 (ja) | 1995-02-02 | 2006-07-12 | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213988A JPH09213988A (ja) | 1997-08-15 |
| JP4136009B2 true JP4136009B2 (ja) | 2008-08-20 |
Family
ID=27281219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01773096A Expired - Lifetime JP4136009B2 (ja) | 1995-02-02 | 1996-02-02 | ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4136009B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348739B1 (en) | 1999-04-28 | 2002-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001028455A (ja) * | 1999-07-14 | 2001-01-30 | Hitachi Ltd | 光半導体素子とその製造方法、及び、光伝送モジュール |
| JP4058457B2 (ja) * | 2000-12-19 | 2008-03-12 | ユーディナデバイス株式会社 | 半導体受光装置 |
| JP2002217447A (ja) * | 2001-01-16 | 2002-08-02 | Toshiba Corp | 半導体受光装置及び半導体受送信システム |
| JP5011607B2 (ja) * | 2001-04-16 | 2012-08-29 | 住友電気工業株式会社 | 受光素子 |
| JP4765211B2 (ja) | 2001-07-06 | 2011-09-07 | 住友電気工業株式会社 | ｐｉｎ型受光素子 |
| JP4045830B2 (ja) * | 2002-03-28 | 2008-02-13 | 住友電気工業株式会社 | 受光モジュール |
| WO2004100224A2 (en) * | 2003-05-02 | 2004-11-18 | Picometrix, Llc | Pin photodetector |
| US7456384B2 (en) | 2004-12-10 | 2008-11-25 | Sony Corporation | Method and apparatus for acquiring physical information, method for manufacturing semiconductor device including array of plurality of unit components for detecting physical quantity distribution, light-receiving device and manufacturing method therefor, and solid-state imaging device and manufacturing method therefor |
| JP4507876B2 (ja) * | 2004-12-22 | 2010-07-21 | ソニー株式会社 | 固体撮像素子 |
| JP4815869B2 (ja) * | 2005-05-11 | 2011-11-16 | 住友電気工業株式会社 | 光受信モジュール |
| JP4783601B2 (ja) * | 2005-08-24 | 2011-09-28 | 日本電信電話株式会社 | 光電子集積回路とその製造方法 |
| JP5052007B2 (ja) * | 2005-12-28 | 2012-10-17 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| JP5197930B2 (ja) | 2006-06-30 | 2013-05-15 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子の製造方法 |
| JP2008066584A (ja) * | 2006-09-08 | 2008-03-21 | Asahi Kasei Electronics Co Ltd | 光センサ |
| JP2008251881A (ja) * | 2007-03-30 | 2008-10-16 | Eudyna Devices Inc | 受光素子およびその製造方法 |
| JP5077276B2 (ja) * | 2009-03-30 | 2012-11-21 | ソニー株式会社 | 受光素子及び固体撮像素子 |
| KR20120022872A (ko) | 2009-05-22 | 2012-03-12 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법 |
| JP2011035114A (ja) * | 2009-07-31 | 2011-02-17 | Renesas Electronics Corp | メサ型フォトダイオード及びその製造方法 |
| JP5299333B2 (ja) * | 2010-03-23 | 2013-09-25 | ソニー株式会社 | 固体撮像素子 |
| JP5474662B2 (ja) * | 2010-05-27 | 2014-04-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| WO2018070349A1 (ja) * | 2016-10-11 | 2018-04-19 | シャープ株式会社 | 撮像パネル及びその製造方法 |
| GB2560376B (en) * | 2017-03-10 | 2020-02-12 | Toshiba Kk | On-Chip Integration of a Bias Tee and a Single Photon Detector |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150382A (ja) * | 1984-08-20 | 1986-03-12 | Fujitsu Ltd | Ｐｉｎダイオ−ド |
| JPS61191063A (ja) * | 1985-02-20 | 1986-08-25 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
| JPH069241B2 (ja) * | 1987-09-02 | 1994-02-02 | 日本電気株式会社 | 光電子集積回路の製造方法 |
| JPH01149486A (ja) * | 1987-12-04 | 1989-06-12 | Fujitsu Ltd | 半導体受光素子 |
| JP2633912B2 (ja) * | 1988-07-04 | 1997-07-23 | 株式会社日立製作所 | 半導体受光装置 |
| JPH0251284A (ja) * | 1988-08-12 | 1990-02-21 | Fujitsu Ltd | 半導体受光素子 |
| JPH06105780B2 (ja) * | 1989-04-25 | 1994-12-21 | 住友電気工業株式会社 | 集積回路の製造方法 |
| JPH02271568A (ja) * | 1989-04-12 | 1990-11-06 | Sumitomo Electric Ind Ltd | 集積回路の製造方法 |
| JPH0480973A (ja) * | 1990-07-24 | 1992-03-13 | Nec Corp | 半導体受光素子 |
| JPH04266070A (ja) * | 1991-02-20 | 1992-09-22 | Fujitsu Ltd | フォトダイオード |
| JPH04311071A (ja) * | 1991-04-09 | 1992-11-02 | Sumitomo Electric Ind Ltd | 受光素子及び光電子集積回路の製造方法 |
| US5355386A (en) * | 1992-11-17 | 1994-10-11 | Gte Laboratories Incorporated | Monolithically integrated semiconductor structure and method of fabricating such structure |
| JPH06232442A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 半導体受光素子 |
| JPH06314813A (ja) * | 1993-03-04 | 1994-11-08 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、その製造方法及び光電子集積回路 |
| JPH0738141A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | アバランシェフォトダイオード |
| JP2751846B2 (ja) * | 1994-12-09 | 1998-05-18 | 日本電気株式会社 | 半導体受光素子 |
-
1996
- 1996-02-02 JP JP01773096A patent/JP4136009B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213988A (ja) | 1997-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4136009B2 (ja) | ｐｉｎ型受光素子、およびｐｉｎ型受光素子の製造方法 | |
| US5712504A (en) | Pin type light-receiving device, opto electronic conversion circuit, and opto-electronic conversion module | |
| US10312390B2 (en) | Light receiving device and method of producing light receiving device | |
| CN107615495A (zh) | 光接收元件和光学集成电路 | |
| KR20030081094A (ko) | 반도체장치와 그 제조방법 및 전력증폭기 모듈 | |
| JP4084958B2 (ja) | 半導体受光装置の製造方法 | |
| KR0156488B1 (ko) | pin형 수광소자, 그 제조방법 및 광전자집적회로 | |
| US7696593B2 (en) | PIN-type photo detecting element with three semiconductor layers, and window semiconductor layer having controlled thickness | |
| EP0452801A2 (en) | Semiconductor device having light receiving element and method of producing the same | |
| JP3705013B2 (ja) | 半導体素子 | |
| JP4765211B2 (ja) | ｐｉｎ型受光素子 | |
| JP4010337B2 (ja) | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 | |
| JP4109159B2 (ja) | 半導体受光素子 | |
| KR20030077956A (ko) | 반도체 장치의 제조 방법 | |
| CN114093899A (zh) | 一种集成太阳能电池的探测器及其制作方法 | |
| Seto et al. | Performance dependence of large-area silicon pin photodetectors upon epitaxial thickness | |
| KR100249785B1 (ko) | 수평 구조의 피아이엔 광 다이오드와 이종접합 쌍극자 트랜지스터의 결합 소자 및 그 제조방법 | |
| CN114497244B (zh) | 一种红外探测器芯片及其制作方法与应用 | |
| CN216054742U (zh) | 上入光式红外传感器 | |
| CN210167372U (zh) | 一种单片集成led光电耦合器及其集成电路 | |
| CN110518087B (zh) | 一种单芯片led光电耦合器、其集成电路及制作方法 | |
| KR100654014B1 (ko) | 대구경 수광부를 위한 전극구조를 구비한 포토 다이오드 | |
| KR100440253B1 (ko) | 광수신기 및 그 제조 방법 | |
| CN117174784A (zh) | 一种片上集成偏置电路光电探测器的制备方法 | |
| US10230008B2 (en) | Semiconductor light receiving device, optical receiver module and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060110 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060712 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060724 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060811 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080410 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |