KR0156488B1 - pin형 수광소자, 그 제조방법 및 광전자집적회로 - Google Patents

pin형 수광소자, 그 제조방법 및 광전자집적회로

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KR0156488B1
KR0156488B1 KR1019940004176A KR19940004176A KR0156488B1 KR 0156488 B1 KR0156488 B1 KR 0156488B1 KR 1019940004176 A KR1019940004176 A KR 1019940004176A KR 19940004176 A KR19940004176 A KR 19940004176A KR 0156488 B1 KR0156488 B1 KR 0156488B1
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취체역 쿠라우찌 노리타카
스미도모덴기고오교오 가부시기가이샤
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Abstract

본 발명은 암전류의 저감에 의해서 소자특성이 향상하는 pin형 수광소자 및 그 제조방법과, 이 pin형 수광소자 및 전자회로소자의 집적화에 의해서 수신감도가 향상하는 광전자집접회로를 제공하는 것을 목적으로 한 것으로서, 그 구성에 있어서 이 광전자집접회로에는, pin-PD(10a) 및 HEMT(20)가 모놀리식으로 집적화되어 있다. pin-PD(10a)에서는, 반도체기관(1)위에 n형반도체층(11), i형반도체층(12a) 및 p형반도체층(13c)이 순차적으로 적층하고, 매사형으로 순차적으로 성형되고 있다. 제1메사는 주로 p형반도체층(13c)으로 이루어지고, 제2메사는 i형반도체층(12a)으로 이루어진다. 제1메사와 제2메사의 경계면은, p형반도체층(13c)과 i형반도체층(12a)과의 접합면에 일치하도록 형성되어 있다.
또한, 제1메사의 직경은 제2매사의 직경보다 작게 형성되어 있다. 그 때문에, 역바이어스의 인가에 의해서 p형반도체층(13c)으로부터 신장하는 공핍층은 i형반도체층(12a)의 내부에 멈추고, 제1 및 제2메사의 표면에 도달해서 노출하는 일은 없는 것이다.

Description

pin형 수광소자, 그 제조방법 및 광전자집적회로
제1도는 본 발명의 pin형 수광소자에 관한 제1실시예의 구조를 표시한 단면도.
제2도는 제1도의 pin형 수광소자에 관한 병형예의 구조를 표시한 단면도.
제3도는 제1도의 pin형수광소자에 있어서의 제조공정을 순차적으로 나타내는 공정을 표시한 단면도.
제4도는 pin형 수광소자에 있어서 암전류를 측정하는 측정계의 구성을 개략적으로 표시한 구성도.
제5도는 일반적인 pin형 수광소자에 있어서의 메사직경과 암전류의 관계를 표시한 그래프.
제6도는 제1도 및 제2도의 pin형 수광소자에 있어서의 반도체층의 접합면에 대한 메사의 경계면의 위치와 암전류의 전류치의 관계를 표시한 그래프.
제7도는 제1도 및 제2도의 pin형 수광소자에 있어서의 반도체층의 접합면에 대한 메사의 경계면의 위치와 암전류의 전류치의 관계를 표시한 그래프.
제8도는 본 발명의 광전자직접회로에 관한 제1실시예의 구조를 표시한 단면도.
제9도는 본 발명의 pin형 수광소자에 관한 제2실시예의 구조를 표시한 단면도.
제10도는 제9도의 pin형 수광소자에 있어서의 제조공정을 순차적으로 나타내는 공정을 표시한 단면도.
제11도는 제9도의 pin형 수광소자에 있어서의 GaInAsp층의 밴드캡에너지와 에칭속도의 관계를 표시한 그래프.
제12도는 본 발명의 광전자직접회로에 관한 제2실시예의 구조를 표시한 단면도.
제13도는 본 발명의 pin형 수광소자에 관한 제3실시예의 구조를 표시한 단면도.
제14도는 제13도의 pin형 수광소자에 있어서의 제조공정을 순차적으로 나타내는 공정을 표시한 단면도.
제15도는 본 발명의 광전자직접회로에 관한 제3실시예의 구조를 표시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기관 2 : 절연층
3 ~ 5 : 배선층 10a, 10b, 10c : pin-PD
11 : n-PD층 12a, 12c : i-PD층
12b, 13b : 에칭스톱층 13a, 13c : p-PD층
14 : n-저항전극층 15a, 15b : p-저항전극층
20 : HEMT 21 : 버퍼층
22 : 채널층 23 : 전자공급층
24 : 게이트전극층 25a, 25b : 저항전극층
30 : 어둠상자 31 : 계측기
32a, 32b : 동축케이블 33a, 33b : 프로우브
본 발명은, 광파이버통신 등에 사용되는 pin형 수광소자 및 그 제조방법과, pin형 수광소자 및 전자회로소자를 모놀리식(monolithically)으로 직접화한 광전가 집적회로에 관한 것이다.
일반적으로 광파이버통신등에서는, 수광소자, 특히 광전자집접회로에 있어서 FET(Field Effect Transistor) 등의 전자회로소자와 모놀리식으로 집적화해서 탑재되는 수광소자로서, pin-PD(Photo Diode)가 사용되고 있다. 이 pin-PD는 집적이 용이하고, 또한 소자간의 절연이 용이한 점 등에서 주로 매사형(mesa shape)으로 성형되어 있다.
종래의 pin-PD로서 예를 들면, 반절연성의 InP로 이루어진 반도체기판상에 n형반도체층, I형반도체층 및 p형반도체층을 순차적으로 적층한 후, 각 반도체층에 메사가공을 실시하고 이들의 표면을 절연층에 의해서 보호하여 형성되어 있는 것이 있다.
또한 이와 같은 메사형 pin-PD에 관한 선행기술로서는, 'Inst. Phys. Conf., ser. no, 96, chap. 8, Int. Symp. GaAs and Related Compounds, PP. 571-574, 1988' 'IEEE Photon, Technol.Lett., vol. 2, no. 7, pp, 505-506, 1990' 'Electron, Lett., vol, 26, no. 5, pp. 305-307. 1990' 등에 상세히 기재되어 있다.
상기 종래의 메사형 pin-PD에 있어서는, 역바이어스의 인가전압에 의해서 p형 반도체층으로부터 연장되어 있는 공핍층이 주로 I형반도체층으로 이루어진 메사의 표면에 노출한다. 즉, 공핍층은, I형반도체층의 측면과 그 표면을 보호하는 절연층과의 계면에까지 도달하고 있다. 그 때문에 계면준위에 따라서 p형반도체층으로부터 I형반도체층에 이르는 메사의 표면을 흐르는 암전류(dark current)가 발생한다. 따라서, 암전류의 발생이 증대한다는 문제가 있다.
또, 이와 같은 pin-PD와 전자회로소자를 직접화한 광전자직접회로에서는, 암전류의 발생에 의해서 잡음이 증가한다. 그 때문에, 수신감도의 열화가 증대한다는 문제가 있다.
그래서, 본 발명은 이상의 문제점을 해결하고자 이루어진 것이고, 암전류의 저감에 의해서 소자특성이 향상하는 pin형 수광소자 및 그 제조방법과, 이 pin형 수광소자 및 전자회로소자의 집적화에 의해서 수신감도가 향상하는 광전자집적회로를 제공하는 것을 목적으로 한다.
본 발명의 pin형 수광소자는, 상기의 목적을 달성하기 위하여, 반도체기판관, 이 반도체기판상에 형성되고 n형불순물을 도핑(doping)한 n형반도체층과, 이 n형반도체층위에 형성되고 저항접촉성을 가진 n형저항전극층과, n형반도체층위에 불순물을 일부러 도핑하지 않은 I형반도체층과 p형불순물을 도핑한 p형반도체층을 순차적으로 적층해서 성형된 메사부와, p형반도체층위에 형성되고 저항접촉성을 가진 p형저항전극층을 구비하고, 메사부에 있어서의 p형반도체층의 둘레가장자리부는 p형반도체층과 I형반도체층과의 접합면에 실질적으로 일치하는 깊이까지 제거되고 있는 것을 특징으로 한다.
여기서, 상기 접합면에 실질적으로 일치하는 상기 깊이는, p형반도체층으로 부터 I형반도체층을 향해서 메사부의 표면을 흐르는 암전류가 억제되도록 설정되어 있는 것을 특징으로 하고 있다.
또, 상기 접합면에 접해서 형성된 p형반도체층과 다른 에칭선택성을 가진 에칭스톱용반도체층을 부가하여 구비하는 것을 특징으로 하고 있다. p형반도체층은 GaInAs 또는 GaInAsP로 형성되어 있고, 에칭스톱용반도체층은 InP로 형성되어 있는 것이 바람직하다. p형반도체층은 GaInAs 또는 GaInAsP로 형성되어 있고, 에칭스톱용반도체층은 p형반도체층을 구성하는 GaInAs.
또는 GaInAsP보다 큰 밴드갭에너지를 가진 GaInAsP로 형성되어 있는 것이 바람직하다.
또, 상기 에칭스톱용반도체층은 또 I형반도체층과 다른 에칭선택성을 가진 것을 특징으로 하고 있다. I형반도체층은 GaInAs 또는 GaInAsP로 형성되어 있고, 에칭스톱용반도체층은 InP로 형성되어 있는 것이 바람직하다. I형반도체층은 GaInAs 또는 GaIasp로 형성되고 있고, 에칭스톱용반도체층은 i형반도체층을 구성하는 GaInAs 또는 GaInAsP보다 큰 밴드캡에너지를 가진 GaInAsP로 형성되어 있는 것이 바람직하다.
또, 상기 i형반도체층은 GaInAs로 형성되어 있는 것을 특징으로 하고 있다.
또, 본 발명의 pin형 수광소자의 제조방법은, 상기의 목적을 달성하기 위하여, 반도체기판상에 n형불순물을 도핑한 n형반도체층, 불순물을 일부러 도핑하지 않은 I형반도체층, 에칭스톱용반도체층 및 이 에칭스톱용반도체층과 다른 에칭선택성을 가지고 p형불순물을 도핑한 p형반도체층을 순차적으로 적층해서 형성하는 제1공정과, 에칭스톱용반도체층이 노출하는 깊이까지 p형반도체층의 주변부를 제거하고, p형반도체층으로 이루어진 제1메사를 형성하는 제2공정과, 에칭스톱용반도체층 및 I형반도체층의 주변부를 순차적으로 제거하고, 에칭스톱용반도체층의 중앙부상에 제1메사를 배치해서 에 칭스톱용반도체층 및 I형반도체층으로 이루어진 제2메사를 형성하는 제3공정과, n형반도체층위에 저항접촉성을 가진 p형저항전극층을 형성하는 제4공정을 구비하는 것을 특징으로 한다.
또, 본 발명의 광전자직접회로는, 상기의 목적을 달성하기 위하여, 본 발명의 pin형 수광소자와, 이 pin형 수광소자에 전기접속해서 반도체기판상에 모놀리식으로 형성된 전자회로소자를 구비하고, pin형 수광소자 및 전자회로소자를 집적화한 것을 특징으로 한다. 또한, 전자회로소자는, 전계효과트랜지스터인 것을 특징으로 하고 있다. 전자회로소자는 바이폴러트랜지스터인 것을 특징으로 하고 있다.
본 발명의 pin형 수광소자에 있어서는, 메사부에 있어서의 p형반도체층의 둘레의 가장자리부가 p형반도체층과 I형반도체층의 접합면이 일치하는 깊이까지 제거됨으로써, p형반도체층으로 이루어진 제1메사의 I형반도체층으로 이루어진 제2메사가 형성되어 있다. 역바이어스의 인가전압에 의해서 확장되는 공핍층은, p형반도체층으로부터 n형반도체층을 향해서 층두께의 방향으로 I형반도체층의 내부를 거의 관통하도록 확대된다.
여기서, 제1메사의 직경은 제2메사의 직경보다도 작기 때문에, p형반도체층으로부터 확장하는 공핍층은 직경방향에 있어서 제1메사에 직경이상으로 거의 확대되지 않는다. 그 때문에 이 공핍층은 제2메사의 표면에 도달해서 노출하는 일은 없다. 또, 제1메사와 제2메사의 경계면은, p형반도체층과 I형반도체층과의 접합면에 일치하고 있기 때문에, p형반도체층으로부터 확장하는 공핍층은 층두께의 방향에 있어서 제1메사의 내부에서 거의 확대되지 않는다. 그 때문에 이 공핍층은 제1메사의 표면에 도달해서 노출하는 일은 없다.
따라서, 공핍층이 제1 및 제2메사의 표면에 도달해서 노출하는 일은 없다. 즉, 공핍층은 I형반도체층의 측면과 그 표면을 보호하는 절연층과의 계면에까지 도달하지 않는다. 이 결과, p형반도체층으로부터 i형반도체층에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감된다.
또, 에칭스톱용반도체층이 p형반도체층과 i형반도체층의 접합면에 접근해서 형성되어 있는 경우, 에칭스톱용반도체층위의 p형반도체층에 대한 소정의 에칭공정은, 그대로 에칭스톱용반도체층 아래의 i형반도체층이 대해서 그대로 연속해서 미치는 일은 없다. 이것은 에칭스톱용반도체층이 p형반도체층과 다른 에칭선택성을 가지므로 p형반도체층에 대한 소정의 에칭공정이 에칭반도체층에 도달하면, 에칭속도가 억제되거나, 실질적으로 거의 0이 되거나 하기 때문이다. 그 때문에, 제1메사와 제2메사의 경계면은, p형반도체층과 I형반도체층과의 접합면에 거의 일치하도록 재현성 좋게 설정된다.
또, 에칭스톱용반도체층이 I형반도체층에 포함되어 p형반도체층과 I형반도체층과의 접합면의 근처에 형성되어 있는 경우, 에칭스톱용반도체층위의 p형반도체층에 대한 소정의 에칭공정은, 그대로 에칭스톱용반도체층아래의 I형반도체층에 대해서 그대로 연속해서 미치는 일은 없다. 이것은, 에칭스톱용반도체층이 p형반도체층 및 I형반도체층과 다른 에칭선택성을 가지므로 p형반도체층에 대한 소정의 에칭공정이 에칭스톱용반도체층에 도달하면, 에칭속도가 억제되거나, 실질적으로 거의 0이 되거나 하기 때문이다. 그 때문에, 제1메사와 제2메사의 경계면은, pgud반도체층과 I형반도체층과의 접합면에 거의 일치하도록 재현성좋게 설정된다.
또, 본 발명의 광전자직접회로에 있어서는, 반도체기판상에 본 발명에 관한 pin형 수광소자와 전자회로소자가 모놀리식으로 집적화되고 있다. 여기서 pin형 수광소자에서는 암전류의 발생이 저감하고 있다. 그 때문에 전자회로소자에서는 잡음의 발생이 감소하므로, 수신감도가 향상한다.
이하, 본 발명에 관한 실시예의 구성 및 자용에 대해서 제1도 내지 제15도를 참조해서 설명한다. 또한, 도면의 설명에 있어서는 동일요소에는 동일부호를 붙이고 중복하는 설명을 생략한다. 또 도면의 치수비율은 설명의 것과 반드시 일치하고 있지는 않다.
제1도는 본 발명의 pin형 수광소자에 관한 제1실시예의 구조를 표시한 단면도이다. 이 pin형 수광소자에서는, 반도체기판(1)위에 n-PD층(11), i-PD(12a) 및 p-PD층(13c)이 순차적으로 적층되어 있다. 이들 p-PD층(13c), i-PD(12a) 및 n-PD층(11)은 메사형으로 순차적으로 성형되고, 각각 제1메사, 제2메사 및 제3메사를 원추대상형상으로 구성하고 있다. n-PD층(11)위에는 n-저항전극층(14)이 소정위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) 및 (15b)이 소정위치에 형성되어 있다. 또한 각 메사의 표면상에는, 도시하지 않은 비활성화층이 형성되어 있다.
반도체기판(1)은, Fe를 소정의 도펀트농도를 도핑한 Inp로 이루어지고, 반절연성을 가진다. n-PD층(11)은 Si를 도펀트농도 약 2×1018cm-3으로 도핑한 InP로 이루어지고, 층두께 300~500nm정도이고 n형 도전성을 가진다. i-PD(12a)는 도펀트를 일부러 도핑하지 않은(도펀트농도 1×1015~2×1015cm-3정도의)GaInAs 또는 GaInAsP로 이루어지고, 층두께 약 2.0~2.5㎛이고 고저항성을 가진다. p-PD층(13c)은 Zn을 도펀트농도 약 1×1019cm-3으로 도핑한 GaInAs 또는 GaInAsP로 이루어지고, 층두께 약 100nm이고 p형 도전성을 가진다.
즈로 p-PD층(13c)으로 이루어진 제1메사는, 직경 약 100㎛를 가진다. 주로 i-PD층(12a)으로 이루어진 제2메사는 직경 약 120㎛를 가진다. 주로 n-PD층(11)으로 이루어진 제3메사는 직경 140~159㎛정도를 가진다. n-저항전극층(14)은 AuGe/Ni로 이루어지고, n-PD층(11)에 대해서 양호한 저항접촉성을 가진다. p-저항전극층(15a) 및 (15b)은 Ti/Pe/Au로 이루어지고, p-PD층(13c)에 대해서 양호한 저항접촉성을 가진다. 도시하지 않은 비활성화층은 Sin으로 이루어지고, 절연성을 가진다.
여기서, 제1메사의 직경은, 제2메사의 직경보다 작게 형성되어 있다. 또 제1메사와 제2메사의 경계면은 p-PD층(13c)과 i-PD층(12a)의 접합면에 일치하도록 형성되어 있다. 또한, 실제로는 제조공정에 있어서의 정밀도상의 문제로 인해, 제1 및 제2메사의 경계면은 p-PD층(13c) 및 i-PD층(12a)의 접합면의 아래쪽 근청에 위치하도록 형성되어 있다. 그 때문에, 제1메사는 주로 p-PD층(13c)으로 이루어지고, i-PD층(12a)의 일부분을 포함하고 있다. 제2메사는 제1메사에 포함되지 않는 i-PD층(12a)의 그 밖의 부분으로 이루어진다.
다음에, pin형 수광소자에 상기 제1실시예의 작용에 대해서 설명한다.
이 pin형 수광소자에서는 주로 p-PD층(13c)으로 이루어진 제1메사와 주로 i-PD층(12a)으로 이루어진 제2메사가 형성되어 있다. 역바이어스의 인가전압에 의해서 신장하는 공핍층은 p-PD층(13c)으로부터 n-PD층(n)을 향해서 층두께 방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대된다.
여기서, 제1메사의 직경은 제2메사의 직경보다도 작기 때문에, p-PD층(13c)으로부터 신장하는 공핍층은 직경방향에 있어서, 제1메사의 직경이상으로 거의 확대되지 않는다. 그 때문에, 이 공핍층은 제2메사의 표면에 도달해서 노출하는 일은 없다. 또 제1메사와 제2메사의 경계면은 p-PD층(13c)과 i-PD층(12a)의 접합면에 일치하고 p-Pd층(13c)에 있어서의 캐리어농도가 i-PD(12a)에 있어서의 캐리어농도보다 크기 때문에 i-PD층(13c)으로부터 신장하는 공핍층은 층두께방향에 있어서 제1메사의 내부에서 거의 확대되지 않는다. 그 때문에, 이 공핍층은 제1메사의 표면에 도달해서 노출하는 일은 없다.
따라서, 공핍층이 제1 및 제1메사의 표면에 도달해서 노출하는 일은 없다. 즉, 공핍층은 i-PD층(12a)의 측면과 그 표면을 보호하는 도시하지 않는 비활성화층과의 계면에 까지 도달하지 않는다. 이 결과 p-PD충(13c)로부터 i-PD(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감한다.
제2도는 pin형 수광소자의 상기 제1실시예에 관한 변형예의 구조를 표시한 단면도이다. 이 pin형 수광소자는 상기 제1실시예와 거의 마찬가지로 구성되어 있다. 상기 제1실시예와 거의 마찬가지로, 제1메사의 직경은 제2메사의 직경보다도 작게 형성되어 있다. 또 제1메사와 제2메사의 경계면은 p-PD층(13c)과 i-PD층(12a)의 접합면에 일치하도록 형성되어 있다.
단, 상기 제1실시예와 달리, 실제로는 제조공정에 있어서의 정밀도상의 문제 때문에 제1 및 제2메사의 경계면은 p-PD층(13c) 및 i-PD층(12a)의 접합면에 위쪽근처에 위치하도록 형성되어 있다. 그 때문에, 제2메사는 주로 i-PD층(12a)으로 이루어지고, p-PD층(13c)의 일부분을 포함하고 있다. 제1메사는 제2메사에 포함되지 않는 p-PD층(13c)의 그 밖의 부분으로 이루어진다.
또한, 이와 같은 pin형 수광소자의 구성에 의하면, 상기 제1실시예와 거의 마찬가지로 동작이 얻어진다.
다음에, pin형 수광소자의 상기 제1실시예의 제조공정에 대해서 설명한다. 제3 또는 pin형 수광소자의 상기 제1실시예에 있어서의 제조공정을 순차적 나타내는 공정을 표시한 단면도이다.
먼저, 통상의 OMVPE(Organic Metallic Vapor Phase Epitaxy)법을 사용해서 반도체기판(1)위에 n-PD층(11), i-PD층(12a) 및 p-PD층(13c)을 순차적으로 적층한다(제3도(a)도시).
계속해서, 통상의 사진석판기술을 사용해서 p-Pd층(13c)위에 소정의 원형상의 제1마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 인산(H3PO4)계의 에칭액에 의해서 p-PD층(13c)을 메사형으로 가공해서 제1매사를 형성한다. 여기서는 p-PD층(13c)에 대한 에칭속도를 미리 계측해두고, 이 에칭속도에 의거한 에칭시간의 측정에 의해서 에칭깊이는 p-Pd층(13c)의 층두께와 일치하도록 제어한다. 도, 통상의 사진석판기술을 사용해서 p-PD층(13c) 및 i-PD층(12a)위에 소정의 원형상의 제2마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 인산계의 에칭액에 의해서 i-PD층(12a)을 메사형으로 가공해서 제2메사를 형성한다. 여기서는 제2마스크패턴의 직경은 제1마스크팬턴의 직경보다도 크다. 또, i-PD층(12a)과 n-PD층(11)의 에칭선택성이 다르기 때문에, 에칭깊이가 n-PD층(11)의 표면에 도달하면, i-PD층(12a)에 대한 에칭은 정지한다(제3도(b)도시).
계속해서, 통상의 사진석판기술을 사용해서 n-PD층(11)위에 소정의 원형상의 제3마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 염산(HC1)계의 에칭액에 의해서 n-PD층(11)을 메사형으로 가공해서 제3메사를 형성한다(제3도(c)도시).
계속해서, 통상의 플라즈마 CVD(Chemical Vapor Deposition)법을 사용해서 n-PD층(11), i-PD층(12a) 및 p-PD층(13c)위에 도시하지 않은 비활성화층을 퇴적하고, 통상의 RIE(Reactive Ion Etching)법을 사용해서 n-PD층(11) 및 p-PD층(13c)의 소정의 위치상의 비활성화층을 제거해서 전극형성용개구를 형성한다.
또, 통상의 진공증착법을 사용해서 n-PD층(11)위의 전극형성용개구에 n-저항전극층(14)을 퇴적하고, n-PD층(13c)위에 전극형성용개구에 p-저항건극층(15a) alc 15(b)을 퇴적한다(제3도(d)도시).
다음에, pin형 수광소자의 상기 제1실시예의 실험에 대해서 설명한다. 제4도는 pin형 수광소자에 있어서 암전류를 계측하는 측정계의 구성을 개략적으로 표시한 구성도이다.
이 측정계로서, 어둠상자(30 및 계측기(31)를 설치했다. 어둠상자(30)의 내부에 암전류계측의 대상이 되는 pin형 수광소자를 설치했다. 계측기(31)에서는 한쪽의 단자에 동축케이블(32b)을 접속했다. 동축케이블(32a)의 선단부에 접속한 프로우브(33a)를 pin형 수광소자의 p-저항전극층에 접촉시키고, 동축케이블(32b)의 선단부에 접속한 프로우브(33b)를 pin형 수광소자의 n-저항전극층에 접촉시켰다.
어둠상자(30)로서, 흑색의 내면을 가지고 외광을 완전히 차폐하는 커버로 덮어 있는 것을 사용했다. 계측기(31)로서 반도체파라미터·아날라이저(YHP 제4145B)를 사용했다. 또한 실험조건으로서 환경온도를 약 300k로 설정했다.
제5도는 pin형 수광소자에 있어서의 메사직경과 암전류의 관계를 표시한 그래프이다. 가로축은, p형반도체층과 I형반도체층으로 구성된 메사의 직경을 대수로 표시하고 있다, 세로축은 발생하는 암전류의 전류치를 대수로 표시하고 있다.
제5도에 측정결과를 표시한 검증실험은, p형반도체층 및 I형반도체층으로 이루어진 메사직경을 여러 가지로 설정한 일반적인 pin형 수광소자에 대하여 제4도에 표시한 측정계를 사용해서 암전류계측을 행하였다. 실험조건으로서, 환경온도를 약 300k로 설정했다.
제5도에 표시한 바와 같이, 메사직경이 커질수록, 발생하는 암전류는 증대하는 경향이 있다. 즉 메사직경이 약 100㎛전후일 경우, 암전류의 발생량은 메사직경의 1승애 의존한 선형성을 가지고, 메사직경이 약 1mm이상일 경우, 암전류의 발생량은 메사직경의 2승에 의존한 선형성을 가지도록 근사된다. 이 결과, 계측되고 있는 암전류에는, 메사의 측면과 그 표면을 보호하는 비활성화층의 계면을 그 계면준위에 따라서 흐르는 암전류가 크게 기여하고 있는 것을 알 수 있다.
제6도 및 제7도는 pin형 수광소자의 상기 제1실시예에 있어서의 반도체층의 접합면에 대한 메사의 경계면의 위치와 암전류의 전류치의 관계를 표시한 그래프이다. 가로축은 p-PD층(13c)과 i-PD층(12a)의 접합면의 위치를 원점으로 하고, 주로 p-PD층(13c)으로 이루어진 제1메사의 주로 i-PD층(12a)으로 이루어진 제2메사와의 경계면까지의 거리를 표시하고 있으며, 반도체기판(1)으로부터 상기한 접합면에 향하는 방향을 정의 방향으로 하고 있다. 세로축은 발생하는 암전류의 전류치를 대수로 표시하고 있다.
제6도에 측정결과를 표시한 초기실험은, 반도체접합면과 메사경계면과의 간격을 여러 가지로 설정한 pin형 수광소자의 상기 제1실시예에 대하여, 제4도에 표시한 측정계를 사용해서 암전류계측을 행하였다. 제7도에 측정결과를 표시한 재현실험은 제6도에 측정결과를 표시한 실험을 추가시험하기 위하여 행하였다. 이와 같은 2개의 실험에 있어서의 실험조건으로서, 제1메사의 직경을 약 100㎛로서 일정하게 설정하고, 환경온도를 약 300k로 설정했다. 도 제현실험에서는 가로축에 대한 값이 마이너스쪽이 되는 pin형 수광소자를 측정대상에 사용하지 않았으므로, 초기의 실험에 대한 비교를 위하여 제6도에 표시한 한쪽의 실험을 제7도에 점섬으로서 표시하고 있다.
제6도 및 제7도에 표시한 바와 같이, 2개의 실험에 있어서 측정결과는 거의 마찬가지로, 제1도 및 제2메사의 경계면이 p-PD층(13c) 및 i-PD층(12a)의 접합면에 접근할수록, 발생하는 암전류는 저감하는 경향이 있다. 이들의 결과, 암전류를 실용적인 값인 수십 nA,이하로 저감하기 위해서는, 제1 및 제2메사의 경계면과, p-PD층(13c) 및 i-PD층(12a)의 접합면과의 간격을 약 25~50mm정도 이하로 설정하면 되는 것을 알 수 있다.
제8도는, 본 발명의 광전자직접회로에 관한 제1실시예의 구조를 표시한 단면도이다. 반도체기판(1)위에는 pin-PD(10a) 및 HEMT(High Electron Mobility Transistor)(20)가 모놀리식으로 집착화되어 있다. 이 광전자집적회로에서는 반도체기판(1)위에 버퍼층(21), 채널층(22), 전자공급층(23), n-PD층(11), i-PD충(12a) 및 p-PD층(13c)이 순차적으로 적층되어 있다.
pin-PD(10a)에서는, p-PD층(13c), i-PD층(12a) 및 n-PD층(11)은 메사형으로 순차적으로 성형되고, 각각 제1메사, 제2메사 및 제3메사를 원뿔형상을 가진 사다리꼴의 형상으로 구성하고 있다. n-PD층(11)위에는 n-저항전극층(14)이 소정의 위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) 및 15(b)이 소정의 위치에 형성되어 있다. 또한 pin-PD(10a)는 pin형 수광소자의 상기 제1실시예와 마찬가지로 구성되어 있다. HEMT(20)에서는, p-PD층(13c), i-PD층(12a) 및 n-PD층(11)이 순차적으로 제거되고, 전자공급층(23), 채널층(22) 및 버퍼층(21)이 pin-PD(10a)의 영역과 분리하도록 성형되어 있다. 전자공급층(23)위에는, 게이트전극층(24), 저항전극층(25a) 및 (25b)이 소정위치에 형성되어 있다. 여기서, 전자공급층(23)에 있어서의 게이트전극층(24)의 형성영역은 소정깊이의 오목부에 형성된 리세스구조를 가지고, 그 깊이에 의해서 임계치전압 등의 소자특성이 제어되고 있다.
pin-PD(10a) 및 HEMT(제)이 각 반도체층의 표면에는, 비활성화층(2)이 형성되어 있다. pin-PD(10a)의 n-저항전극층(14)과 HEMT(20)의 저항전극층(25a)과의 사이에는, 배선층(3)이 형성되어 있다. pin-PD(10a)의 p-저항전극층(15a)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(4)이 형성되어 있다. HEMT(20)의 저항전극층(25b)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(5)이 형성되어 있다.
버퍼층(21)은, 도펀트를 일부러 도핑하고 있지 않은 InP로 이루어지고 층두께가 200~300nm정도이다. 채널층(22)은, 도펀트를 일부러 도핑하고 있지 않은 GaInAs로 이루어지고, 층두께 50~.00nm정도를 가진다. 전자공급층(23)은, Si를 도펀트농도 5×1017~1×1018cm-3정도로 도핑한 A1InAs 로 이루어지고, 층두께 100~150nm정도로서 n형도전성을 가진다. 게이트전극층(24)은 Ti/Pt/Au로 이루어지고, 전자공급층(24)에 대해서 양호한 쇼트키접촉성을 가진다. 저항전극층(25a) 및 25(b)은 Au/Ge/Ni로 이루어지고, 전자공급층(24)에 대해서 양호한 저항접촉성을 가진다. 비활성화층(2)는 Sin으로 이루어지고, 절연성을 가진다. 배선층(3)~(5)은 A1로 이루어지고, 인접하는 소자간을 전기적으로 접속한다.
여기서, 제1메사의 직경은, 제2메사의 직경보다도 작게 형성되어 있다. 도 제1메사와 제2메사의 경계면은 p-PD층(13c)과 i-PD층(12a)과의 접합면에 일치하도록 형성되어 있다.
다음에, 광전자집접회로의 상기 제1실시예의 작용에 대해서 설명한다.
이 광전자집접회로에서는, 반도체기판(1)위에 pin-PD(10a) 및 HEMT(10)가 모놀리식으로 집접화되어 있다. pin-PD(10a)에서는 역바이어스의 인가전압에 의해서 신장하는 공핍층은 p-PD층(13c)으로부터 n-PD층(11)을 향해서 층두께방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대된다. pin형 수광소자의 상기 제1실시예와 마찬가지로, 제1메사의 직경은 제2메사의 직경보다 작고, 또한 제1 및 제2메사의 경계면은 p-PD층(13c) 및 i-PD층(12a)의 접합면에 일치하고 있으므로, 역바이어스의 인가전압에 의해서 신장하는 공핍층은 제1 및 제2메사의 표면에 도달해서 노츨하는 일은 없다. 즉 공핍층은 i-PD층(12a)의 측면과 비활성화층(2)과의 계면에까지 도달하지 않는다.
그 때문에. p-PD층(13c)으로부터 i-PD층(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감한다. 따라서, HEMT(20에서는 배선층(2)을 통해서 저항전극층(25a)에 입력하는 잡음신호가 감소하므로, pin-PD(10a)애서 수광하는 광신호에 대한 수신감도가 향상한다.
제9도는 본 발명의 pin형 수광소자에 관한 제2실시예의 구조를 표시한 단면도이다. 이 pin형 수광소자에서는 반도체기판(1)위에 n-PD층(11), i-PD층(12a), p-PD층(13a), 에칭스톱층(13b) 및 p-PD층(13c)이 순차적으로 적층되어 있다. p-PD층(13c)은 메사형으로 성형되고, 제1메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다 .에칭스톱층(13b), p-PD층(13a) 및 i-PD층(12a)이 메사형으로 성형되고, 제2메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)은 메사형으로 성형되고, 제3메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)위에는 n-저항전극층(14)이 소정의 위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) 및 (15b)이 소정의 위치에 형성되어 있다. 또한, 각 메사의 표면상에는, 도시하지 않은 비활성화층이 형성되어 있다.
반도체기판(1)은, Fe를 소정의 도펀트 농도로 도핑한 InP로 이루어지고, 반절연성을 가진다. n-PD층(11)은 Si를 도펀트농도 약 2×1018cm-3으로 도핑한 InP로 이루어지고, 층두께 300~500nm정도이고 n형도전성을 가진다. i-PD층(12a)은 도펀트를 일부러 도핑하지 않은(도펀트농도 1×1015~2×1015cm-3정도의) GaInAs 또는 GaInAsP로 이루어지고, 층두께 2.0~2.5㎛정도이고 고저항성을 가진다. p-PD층(13a)은 Zn을 도펀트농도 약 1×1019cm-3으로 도핑한 GaInAs 또는 GaInAsP로 이루어지고, 층두께 5~10nm정도이고 p형도전성을 가진다. 에칭스톱층(13b)은 Zn을 도펀트농도 약 1×1018cm-3으로 도핑한 InP 또는 GaInAsP로 이루어지고, 층두께 5~10nm정도이고 p형도전성을 가진다. p-PD층(13c)은 Zn을 도펀트농도 약 1×1019cm-3으로 도핑한 GaInAs 또는 GaInAsP로 이루어지고, 층두께 약 100nm이고 p형 도전성을 가진다.
주로 p-PD층(13c)으로 이루어진 제1메사는, 직경 약 100㎛를 가진다. 주로 i-PD층(12a)으로 이루어진 제2메사는, 직경 약 120㎛를 가진다. 주로 n-PD층(11)으로 이루어진 제3메사는, 직경 140~150㎛정도를 가진다. n-저항전극층(14)은 AuGe/Ni으로 이루어지고, n-PD층(11)에 대해서 양호한 저항접촉성을 가진다. p-저항전극층(15a) 및 (15b)은 Ti/Pt/Au로 이루어지고, p-PD층(13c)에 대해서 양호한 저항접촉성을 가진다. 도시하지 않은 비활성화층은 SiN이루어지고, 절연성을 가진다.
여기서, 제1메사의 직경은, 제2메사의 직경보다도 작게 형성되어 있다. 또, 제1메사와 제2메사의 경계면은 p-PD층(13c)과 에칭스톱층(!3b)의 접합면에 일치해서 형성되어 있다.
또한, GaInAs 또는 GaInAsP로 이루어진 n-PD층(13c)에 대해서 GaInAsP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭 에너지, 즉 조성비를 고려하지 않으면 안된다. 그 때문에, 에칭스톱층(13b)을 구성하는 GaInAsP는 n-PD층(13c)을 구성하는 GaInAs 또는 GaInAsP보다도 큰 밴드갭 에너지를 가지는 것이 필요하다.
또, GaInAs로 이루어진 n-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택을 완전히 다르다.
또, GaInsP로 이루어진 p-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변호하므로, 미리 GaInAsP의 조성비를 고려하지 않으면 안된다. 그 때문에, p-PD층(13c)을 구성하는 GaInAsP는 에칭스톱층(13b)을 구성하는 InP보다도 작은 밴드갭에너지를 가지는 것이 필요하다.
또, n-PD층(13c)을 형성하지 않고, i-PD층(12a)위에 직접 에칭스톱층(13b)을 형성한 경우, i-PD층(12a)과 에칭스톱층(13b)과의 헤테로접합은 품질에 따라서 암전류의 증대를 초래하는 일 이 있으므로, 헤테로접합의 품질을 미리 고려해둘 필요가 있다.
다음에, pin형 수광소자의 상기 제2실시예의 작용에 대해서 설명한다.
이 pin형 수광소자에서는 주로 p-PD층(13c)으로 이루어진 제1메사와 주로 i-PD층(12a)으로 이루어진 제2메사가 형성되어 있다. 역바이어스의 인가접압에 의해서 신장하는 공핍층은 p-PD층(13c)으로부터 n-PD층(11)을 향해서 층두께방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대된다.
여기서 에칭스톱층(13b) 및 p-PD층(13a)의 각 층두께는 극소이므로 제1메사의 직경은 제2메사의 직경보다도 작으므로서, p-PD층(13c)으로부터 신장하는 공핍층은 직경방향에 있어서, 제1메사의 직경이상으로 거의 확대되지 않는다. 그 때문에 이 공핍층은 제2메사의 표면에 도달해서 노츨하는 일은 없다. 또 제1메사와 제2메사의 경계면은 p-PD층(13c)과 에칭스톱층(13b)의 접합면에 일치하고 있기 때문에, p-PD층(13c)으로부터 신장하는 공핍층은 층두께 방향에 있어서 제1메사의 내부에서 거의 확대되지 않는다. 그 때문에, 이 공핍층은 제1메사의 표면에 도달해서 노출하는 일은 없다.
또, 에칭스톱층(13b)이 p-PD층(13c) 및 p-PD층(13a)사이에 배치되고, p-PD층(13c)과 다른 에칭선택성을 가지고 있다. 그 때문에, p-PD층(13c)에 대한 에칭공정이 에칭스톱층(13b)에 대해서 연속해서 미치려고 해도, 에칭속도가 억제되거나, 실질적으로 거의 0이 되기도 한다. 그 때문에, 제1매사와 제2메사의 경계면은, p-PD층(13c)과 에칭스톱층(13b)의 접합면에 거의 일치하도록 재현성 좋게 설정된다.
따라서, 공핍층이 제1 및 제2메사의 표면에 도달해서 노츨하는 일은 없다. 즉, 공핍층은 i-PD층(12a)의 측면과 그 표면을 보호하는 도시하지 않은 비활성화층과의 계면에까지 도달하지 않는다. 이 결과, p-PD층(13c)로부터 i-PD층(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감한다.
다음에, pin형 수광소자의 상기 제2실시예의 제조공정에 대해서 설명한다. 제10도는 pin형 수광소자의 상기 제2실시예에 있어서의 제조공정을 순차적으로 나타내는 공정을 표시한 단면도이다.
먼저, 통상의 OMVPE법을 사용해서 반도체기판(1)위에 n-PD층(11), i-PD층(12a), p-PD층(13c), 에칭스톱층(13b) 및 p-PD층(13c)을 순차적으로 적층한다.(제10도(a)도시).
계속해서, 통상의 사진석판기술을 사용해서 p-PD층(13c)위에 소정의 원형상의 제1마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 인산계의 에칭액에 의해서 p-PD층(13c)을 메사형으로 가공해소 제1메사를 형성한다. 여기서는 n-PD층(13c)과 에칭스톱층(13b)의 에칭선택성이 다르기 때문에, 에칭깊이가 에칭스톱층(13b)의 표면에 도달하면, p-PD층(13c)에 대한 에칭은 정지한다(제10도(b)도시),
계속해서 통상의 사진석판기술을 사용해서 p-PD층(13c) 및 에칭스톱층(13b)위에 소정의 원형상의 제2마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 염산계의 에칭액에 의해서 에칭스톱층(13b)를 메사형으로 가공한다. 또, 통상의 습식에칭법을 사용해서 인산계의 에칭액에 의해서 p-PD층(13a) 및 i-PD층(12a)을 메사형으로 가공해서 제2메사를 형성한다. 여기서는 i-PD층(12a)과 n-PD층(11)의 에칭선택성이 다르기 때문에, 에칭깊이가 p-PD층(11)의 표면에 도달하면, p-PD층(13a) 및 i-PD층(12a)에 대한 에칭은 정지한다. 또한 제2마스크패턴의 직경은, 제1마스크패턴의 직경보다도 크다(제10도(c)도시).
계속해서, 통상의 사진석판기술을 사용해서 n-PD층(11)위에 소정의 원형상의 제3마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 염산(HC1)계의 에칭액에 의해서 n-PD층(11)을 메사형으로 가공해소 제3메사를 형성한다(제10도(d)도시).
계속해서, 통상의 플라즈마 CVD법을 사용해서 n-PD층(11), i-PD층(12a) 및 p-PD층(13c)위에 도시하지 않은 비활성화층을 퇴적하고, 통상의 RIE법을 사용해서 p-PD층(11) 및 p-PD층(13c)의 소정의 위치상의 비활성화층을 제거해서 전극형성용개구를 형성한다. 또, 통상의 진공증착법을 사용해서 n-PD층(11)위의 전극형성용개구에 n-저항전극층(14)을 퇴적하고, p-PD층(13c)위의 전극형성용 개구에 p-저항전극층(15a) 및 (15b)을 퇴적한다(제10도(e)도시).
다음에, pin형 수광소자의 상기 제2실시예에 관한 실험에 대해서 설명한다. 제11도는 pin형 수광소자의 상기 제2실시예에 있어서의 GaInAsP층의 밴드갭에너지와 에칭속도이 관계를 표시한 그래프이다. 가록축은 에칭스톱층(13b)을 구성하는 GaInAsP의 밴드갭에너지를 표시한다. 세로측은 GaInAsP에 대한 인산계의 에칭액에 의한 에칭속도를 표시한다. 또한 흰색의 동그라미로 도시한 측정치에는, InP에 대해서 격자 정합하는 밴드갭에너지를 가진 GaInAsP를 측정대상으로 했다. 에칭액으로서는, H3PO4 : H2O2 : H2O = 5: 1 : 40의성분체적비를 가진 것을 사용했다.
제11도에 표시한 바와 같이, GaInAsP의 밴드갭에너지가 증대함에 따라, GaInAsP에 대한 인산계의 에칭액에 의한 에칭속도는 저감하는 경향이 있다. 그 때문에, GaInAs 또는 GaInAsP로 이루어진 p-PD층(13c)에 대해서 GaInAsP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변화한다. 여기서 GaInAs의 밴드갭에너지는 약 0.75eV이다. 그 때문에, p-PD층(13c)을 GaInAs로 구성하는 경우, 에칭스톱층(13b)을 구성하는 GaInAsP의 밴드갭에너지는 0.75eV보다 큰 것이 필요하다. 또, p-PD층(13c)를 GaInAsP로 구성하는 경우 에칭스톱층(13b)을 구성하는 GaInAsP는 p-PD층(13c)를 구성하는 GaInAsP보다도 큰 밴드갭에너지를 가지는 것이 필요하다.
또, GaInAs로 이루어진 p-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 완전히 다르다. 이것은 GaInAs 및 InP의 밴드갭에너지는 각각 약 0.75eV 및 1.35eV이므로, 충분히 큰 차이가 있기 때문이다.
또, GaInAsP로 이루어진 p-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(13b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변화한다. 여기서, InP의 밴드갭에너지는 약 1.35eV이다. 그 때문에, p-PD층(13c)을 구성하는 GaInAsP의 밴드갭에너지는 약 1.35eV보다 큰 것이 필요하다.
제12도는 본 발명의 광전자집접회로에 관한 제2실시예의 구조를 표시한 단면도이다. 반도체기판(1)위에는 pin-PD(10b) 및 HEMT(20)가 모놀리식으로 집접화 되어 있다. 이 광전자직접회로에서는, 반도체기판(1)위에 버퍼층(21), 채널층(22), 전자공급층(23), n-PD층(11), i-PD층(12a) 및 p-PD층(13a), 에칭스톱층(13b) 및 p-PD층(13c)이 순차적으로 적층되어 있다.
pin-PD(106)에서는 p-PD층(13c)은 메사형으로 성형되고, 제1메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. 에칭스톱층(13b), p-PD층(13a) 및 i-PD층(12a)이 메사형으로 성형되고, 제2메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)은 메사형으로 성형되고, 제3메사로성 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)위에는 n-저항전극층(14)이 소정의 위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) 및 (15b)이 소정의 위치에 형성되어 있다. 또한 pim-PD층(10b)는 pin형 수광소자의 상기 제2실시예와 마찬가지로 구성되어 있다.
HEMT(20)에서는, p-PD층(13c), 에칭스톱층(13b), p-PD층(13a), i-PD층(12a) 및 p-PD층(11)이 순차적으로 제거되고, 전자공급층(23), 채널층(22) 및 버퍼층(21)이 pin-PD(10b)의 영역과 분리하도록 성형되어 있다. 전자공급층(23)위에는, 게이트전극층(24), 저항전극층(25a) 및 (25b)이 소정의 위치에 형성되어 있다. 여기서, 전자공급층(23)에 있어서의 게이트전극층(24)의 형성영역은 소정깊이의 오목부에 성형된 리세스구조를 가지고, 그 깊이에 있어서 임계치전압 등의 소자특성이 제어되고 있다. 또한, HEMT(20)는 광전자집접회로의 상기 제1실시예와 마찬가지로 구성되어 있다.
pin-PD(10b) 및 HEMT(20)의 각 반도체층의 표면에는, 비활성화층(2)이 형성되어 있다. pin-PD(10b)의 n-저항전극층(14)과 HEMT(20)의 저항전극층(25a)과의 사이에는, 배선층(3)이 형성되어 있다. pin-PD(10b)의 p-저항전극층(15a)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(4)이 형성되어 있다. HEMT(20)의 저항전극층(25b)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(5)이 형성되어 있다.
여기서, 제1메사의 직경은, 제2메사의 직경보다도 작게 형성되어 있다. 또 제1메사와 제2메사의 경계면은, p-PD층(13c)과 에칭스톱층(13b)과의 접합면에 일치하도록 형성되어 있다.
다음에, 광전자집접회로의 상기 제2실시예의 작용에 대해서 설명한다.
이 광전자집접회로에서는, 반도체기판(1)위에 pin-PD(10b) 및 HEMT(20)가 모놀리식으로 집적화되어 있다. pin-PD(10b)에서는 역바이어스의 인가전압에 의해서 신장하는 공핍층은, p-PD층(13c)으로부터 n-PD층(11)을 향해서 층두께방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대한다. pin형 수광소자의 상기 제2실시예와 마찬가지로, 제1메사의 직경은 제2메사의 직경보다 작고, 또한 제1 및 제2메사의 경계면은 p-PD층(13c) 및 에칭스톱층(13b)의 접합면에 일치하고 있으므로, 역바이어스의 인가전압에 의해서 신장하는 공핍층은 제1 및 제2메사의 표현에 도달해서 노출하는 일은 없다. 즉 공핍층은 i-PD층(12a)의 측면과 비활성화층(2)과의 계면에까지 도달하지 않는다.
또, 에칭스톱층(13b)이 p-PD층(13c) 및 p-PD층(13a)사이에 배치하고, p-PD층(13c)과 다른 에칭선택성을 가지고 있다. 이에 의해, p-PD층(13c)에 대한 에칭공정이 에칭스톱층(13b)에 대해서 그대로 연속해서 미치려고 해도, 에칭속도가 억제되거나, 실질적으로 거의 0이 되기도 한다. 즉, 제1메사와 제2메사의 경계면은, p-PD층(13c)과 에칭스톱층(13b)의 접합면에 거의 일치하도록 재현성 좋게 설정된다.
그 때문에, p-PD층(13c)으로부터 i-PD층(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감한다. 따라서, HEMT(20)에서는 배선층(2)을 통해서 저항전극층(25a)에 입력하는 잡음신호가 감소하므로, pin-PD(10a)에서 수광하는 광신호에 대한 수신감도가 향상한다.
제13도는 본 발명의 pin형 수광소자에 관한 제3실시예의 구조를 표시한 단면도이다. 이 pin형 수광소자에서는 반도체기판(1)위에 n-PD충(11), i-PD층(12a), 에칭스톱층(12b), i-PD층(12c) 및 p-PD층(13c)이 순차적으로 적층되어 있다. p-PD층(13c) 및 i-PD층(12c)은 메사형으로 성형되고, 제1메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. 에칭스톱층(12b) 및 i-PD층(12a)이 메사형으로 성형되고, 제2메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)은 메사형으로 성형되고, 제3메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)위에는, n-저항전극층(14)의 소정의 위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) 및 (15b)이 소정의 위치에 형성되어 있다. 또한, 각 메사의 표면상에는, 도시하지 않은 비활성화층이 형성되어 있다.
반도체기판(1)은 Fe를 소정의 도펀트농도를 도핑한 InP로 이루어지고, 반절연성을 가진다. n-PD층(11)은, Si를 도펀트농도 약 2×1018cm-3으로 도핑한 InP로 이루어지고, 층두께 300~500nm정도이고 n형도전성을 가진다. i-PD층(12a)은 도펀트를 일부러 도핑하지 않은(도펀트농도 1×1015~2×1015cm-3정도의) GaInAs 또는 GaInAsP로 이루어지고, 층두께 2.0~2.5㎛정도이고 고저항성을 가진다. 에칭스톱(12b)은 도펀트를 일부러 도핑하지 않은 InP 또는 GaInAsP로 이루어지고, 층두께 5~10nm정도이고 고저항성을 가진다. InP층(12a)은, 도펀트를 일부러 도핑하지 않은 GaInAs 또는 GaInAsP로 이루어지고, 층두께 약 100nm이고 고정항성을 가진다.
주로 p-PD층(13c)으로 이루어진 제 1메사는 직경 약 100㎛를 가진다. 주로 i-PD층(12a)으로 이루어진 제 2메사는, 직경 약 120㎛를 가진다. 주로 n-PD층(11)으로 이루어진 제 3메사는, 직경 140~150㎛정도를 가진다. n-저항전극층(14)은 AuGe/Ni으로 이루어지고, n-PD층(11)에 대해서 양호한 저항접촉성을 가진다. p-저항전극층(15a) 및 (15b)은 Ti/Pt/Au로 이루어지고, p-PD층(13c)에 대해서 양호한 저항접촉성을 가진다. 도시하지 않은 비활성화층은 SiN으로 이루어지고, 절연성을 가진다.
여기서, 제 1메사와 직경은, 제 2메사의 직경보다도 작게 형성되어 있다. 또, 제 1메사와 제 2메사의 경계면은, i-PD층(12c)과 에칭스톱층(12b)의 접합면에 일치해서 형성되어 있다.
또한, GaInAs 또는 GaInAsP로 이루어진 i-PD층(12c)에 대하서 GaInAsP로 이루어진 에칭스톱층(12c)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변화하므로, 미리 GaInAsP의 조성비를 고려하지 않으면 안된다. 그 때문에, 에칭스톱층(12b)을 구성하는 GaInAsP는 i-PD층(12c)을 구성하는 GaInAs 또는 GaInAsP보다도 큰 밴드갭에너지를 가지는 것이 필요하다.
또, GaInAs로 이루어진 i-PD(12c)에 대해서 InP로 이루어진 에칭스톱층(12b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 완전히 다르다.
또, GaInAs로 이루어진 i-PD층(12c)에 대해서 InP로 이루어진 에칭스톱층(12b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변화하므로, 미리 GaInAsP의 조성비를 고려하지 않으면 안된다. 그 때문에, i-PD층(12c)을 구성하는 GaInAsP는 에층스톱층(12b)을 구성하는 InP보다도 작은 밴드갭에너지를 가지는 것이 필요하다.
또, i-PD층(12c)을 형성하지 않고, 에칭스톱층(12b)위에 직접 p-PD층(13c)을 형성한 경우, 에칭스톱층(12b)과 p-PD층(13c)의 헤테로접합은 품질에 따라서 암전류의 증대를 초래하는 일이 있으므로, 헤테로접합의 품질에 미리 고려해둘 필요가 있다.
이때, GaInAs 또는 GaInAsP로 이루어진 p-PD층(13c)에 대해서 GaInAsP로 이루어진 에칭스톱층(12b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 벤드갭에너지, 즉 조성비에 대응해서 변화하므로, 미리 GaInAsP의 조성비를 고려하지 않으면 안된다. 그 때문에, 에칭스톱층(12b)을 구성하는 GaInAsP는 p-PD층(13c)을 구성하는 GaInAs 또는 GaInAsP보다도 큰 밴드갭에너지를 가지는 것이 필요하다.
또, GaInAs로 이루어진 p-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(12b)를 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 완전히 다르다.
또, GaInAsP로 이루어진 p-PD층(13c)에 대해서 InP로 이루어진 에칭스톱층(12b)을 사용한 경우, 이들 2종류의 반도체층에 있어서 인산계의 에칭액에 대한 에칭선택성은 GaInAsP의 밴드갭에너지, 즉 조성비에 대응해서 변화하므로, 미리 GaInAsP의 조성비를 고려하지 않으면 안된다. 그 때문에 p-PD층(13c)을 구성하는 GaInAsP는 에칭스톱층(12b)을 구성하는 InP보다도 작은 밴드갭에너지를 가지는 것이 필요하다.
다음에, pin형 수광소자의 상기 제 3실시예의 작용에 대해서 설명한다.
이 pin형 수광소자에서는 주로 p-PD층(13c)으로 이루어진 제 1메사와 주로 i-PD층(12a)으로 이루어진 제 2메사가 형성되어 있다. 역바이어스의 인가전압에 의해서 신장하는 공핍층은 p-PD층(13c)으로부터 n-PD층(11)을 향해서 층두께방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대된다.
여기서 제 1메사와 직경은 제 2메사의 직경보다도 작으므로서, p-PD층(13c)으로부터 신장하는 공칩층은 직경방향에 있어서, 제 1메사와 직경이상으로 거의 확대되지 않는다. 그 때문에, 이 공핍층은 제 2메사의 표면에 도달해서 노출하는 일은 없다. 또 제1메사와 제 2메사의 경계면은 i-PD층(12c)과 에칭스톱층(12b)과의 접합면에 일치하고, i-PD층(12c) 및 에칭스톱층(12b)의 각 층두께는 극소이므로, p-PD층(13c)으로부터 신장하는 공핍층은 층두께방향에 있어서 제 1메사의 내부에서 약간 확대된다. 그 때문에, 이 공핍층은 제 1메사의 표면에 도달해서 노출하는 일은 없다.
또, 에칩스톱층(12b)이 i-PD층(12c) 및 i-PD(12a)사이에 배치되어 잇는 경우 i-PD층(12c)과 다른 에칭선택성을 가지고 있다. 이에 의해, i-PD층(12c)에 대한 에칭공정이 에칭스톱층(12b)에 대해서 그대로 연속해서 미치려고 해도, 에칭속도가 억제되거나, 실질적으로 거의 0이 되기도 한다. 한편, 에칭스톱층(12b) 이 p-PD층(13c) 및 i-PD층(12a)사이에 배치되어 있는 경우, p-PD층(13c)과 다른 에칭선택성을 가지고 있다. 이에 의해, p-PD층(13c)에 대한 에칭공정이 에칭스톱층(12b)에 대해서 그대로 연속해서 미치려고 해도, 에칭속도가 억제되거나, 실질적으로 거의 0이 되기도 한다. 즉, 제 1메사와 제 2메사의 경계면은, i-PD층(12c)과 에칭스톱층(12b)의 집합면에 거의 일치하도록 재현성좋게 설정된다.
따라서, 공핍층이 제 1 및 제 2매사의 표면에 도달해서 노출하는 일이 없다. 즉, 공핍층은 i-PD층(12a)의 측면과 그 표면을 보호하는 도시하지 않은 비활성화층과의 계면에까지 도달하지 않는다. 이 결과, p-PD충(13c)로부터 i-PD층(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류를 저감한다.
다음에, pin형 수광소장의 상기 제 3실시예의 제조공정에 대해서 설명한다. 제 14도는 pin형 수광소자의 상기 제 3실시예에 있어서의 제조공정을 순차적으로 나타내는 공정을 표시한 단면도이다.
먼저, 통상의 OMVPE법을 사용해서 반도체기판(1)위에 n-PD층(11), i-PD층(12a), 에칭스톱층(12b), i-PD층(12c) 및 p-PD층(13c)을 순차적으로 적층한다. 또한 i-PD층(12c)을 형성하지 않는 경우도 있다(제 14도(a)도시).
계속해서, 통상의 사진석판기술을 사용해서 p-PD충(13c)위에 소정의 원형상의 제1마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 인산계의 에칭액에 의해서 p-PD층(13c) 및 i-PD(13c) 및 i-PD층(12c)을 메사형으로 가공해서 제1메사를 형성한다. 여기서는 i-PD층(12c)을 매사형으로 가공해서 제1메사를 형성한다. 여기서는 i-PD층(12c)과 에칭스톱층(12b)의 에칭선택성이 다르므로, 에칭깊이가 에칭스톱층(12b)의 표면에 도달한다. i-PD층(12c)에 대한 에칭은 정지한다. 또, i-PD층(12c)을 형성하지 않는 경우, p-PD층(13c)과 에칭스톱층(12b)이 에칭선택성이 다르므로, 에칭깊이가 에칭스톱층(12b)의 표면에 도달하면, p-PD층(13c)에 대한 에칭은 정지한다(제14도(b)도시).
계속해서, 통상의 사진석판기술을 사용해서 p-PD층(13c), I-PD층(12a) 및 에칭스톱층(12b)위에 소정의 원형상의 제2마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 염산계의 에칭액에 의해서 에칩스톱층(12b)를 메사형으로 가공한다. 또, 통상이 습식에칭법을 사용해서 인산계의 에칭액에 의해서 i-PD층(12a)을 메사형으로 가공해서 제2메사를 형성한다. 여기서는 i-PD층(12a)과 n-PD층(11)의 에칭선택성이 다르기 때문에, 에칭깊이가 n-PD층(11)의 표면에 도달하면, i-PD층(12a)에 대한 에칭성을 정지한다. 또한, 제2마스크패턴의 직경은 제1마스크패턴의 직경보다도 크다(제14도(c)도시).
계속해서, 통상의 사진석판기술을 사용해서 n-PD층(11)위에 소정의 원형상의 제3마스크패턴을 형성하고, 통상의 습식에칭법을 사용해서 염산계의 에칭액에 의해서 n-PD층(11)을 메사형으로 가공해서 제3메사를 형성한다(제14도(d)도시).
계속해서, 통상의 플리즈마 CVD법을 사용해서, n-PD층(11), i-PD층(12a) 및 p-PD층(13c)위에 도시하지 않은 비활성화층을 퇴적하고, 통상의 RIE법을 사용해서 n-PD층(11) 및 p-PD층(13c)의 소정의 위치상의 비활성화층 제거해서 전극형성용개구를 형성한다. 또, 통상의 진공증착법을 사용해서 n-PD층(11)위의 전극형성용개구에 n-저항전극층(14)을 퇴적하고, p-PD층(13c)위의 전극형성용개구에 p-저항전극층(15a) 및 (15b)을 퇴적한다(제14도(e)도시).
제15도는, 본 발명의 광전자집접회로에 관한 제3실시예의 구조를 표시한 단면도이다. 반도체기판(1)위에는 pin-PD(10c) 및 HEMT(20)가 모놀리식으로 집적화되어 있다. 이 광전자집접회로에서는, 반도체기판(1)위에 버퍼층(21), 채널층(22), 전자공급층(23), n-PD층(11), i-PD층(12a), p-PD층(13a), 에칭스톱층(13b) 및 p-PD층(13c)이 순차적층되어 있다.
pin-PD(10c)에서는 p-PD층(13c) 및 i-PD층(12c)은 메사형으로 성형되고, 제1메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. 에칭스톱층(12b) 및 i-PD층(12a)이 메사형으로 성형되고, 제2메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)은 메사형으로 성형되고, 제3메사로서 원뿔형상을 가진 사다리꼴형상으로 구성되어 있다. n-PD층(11)위에는 n-저항전극층(14)이 소정의 위치에 형성되어 있다. p-PD층(13c)위에는, p-저항전극층(15a) alc (15b)이 소정의 위치에 형성되어 있다. 또한 pin-PD(10c)는 pin 형수광소자의 상기 제3실시예와 마찬가지로 구성되어 있다.
HEMT(20)에서는 p-PD층(13c), i-PD층(12c), 에칭스톱층(12b), i-PD층(12a) 및 n-PD층(11)이 순차적으로 제거되고, 전자공급층(23), 채널층(22) 및 버퍼층(21)이 pin-PD(10c)의 영역과 분리하도록 성형되어 있다. 전자공급층(23)위에는, 게이트전극층(24), 저항전극층(25a) 및 (25b)이 소정의 위치에 형성되어 있다. 여기서, 전자공츱층(23) 있어서의 게이트전극층(24)의 형성영역은 소정의 깊이의 오목부에 성형된 리세스구조를 가지고, 그 깊이에 의해서 임계치전압 등의 소자특성이 제어되고 있다. 또한, HEMT(20)는 광전자집접회로의 상기 제1실시예와 마찬가지로 구성되어 있다. pin-PD(10c) 및 HEMT(20)의 각 반도체층의 표면에는, 비활성화층(2)이 형성되어 있다. pin-PD(10c)의 n-저항전극층(14) HEMT(20)의 저항전극층(25a)과의 사이에는, 배선층(23)이 형성되어 있다. pin-PD(10c)의 p-저항전극층(15a)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(4)이 형성되어 있다. HEMT(20)의 저항전극층(25b)과 도시하지 않은 인접하는 소자의 전극층과의 사이에는, 배선층(5)이 형성되어 있다.
여기서, 제1메사의 직경은, 제2메사의 직경보다도 작게 형성되어 있다. 또 제1메사와 제2메사의 경계면은, i-PD층(12c)과 에칭스톱층(12b)과의 접합면에 일치하도록 형성되어 있다.
다음에, 광전자집접회로의 상기 제3실시예의 작용에 대해서 설명한다.
이 광전자집접회로에서는, 반도체기판(1)위에 pin-PD(10c) 및 HEMT(20)가 모놀리식으로 집적화되어 있다. pin-PD(10c)에서는 역바이어스의 인가전압에 의해서 신장하는 공핍층은 p-PD층(13c)으로부터 n-PD층(11)을 향해서 층두계방향으로 i-PD층(12a)의 내부를 거의 관통하도록 확대된다. pin형 수광소자의 상기 제3실시예와 마찬가지로, 제1메사의 직경은 제2메사의 직경보다 작고, 또한 제1 및 제2메사의 경계면은 i-PD층(12c) 및 에칭스톱층(12b)의 접합면에 일치하고 있으므로, 역바이어스의 인가전압에 의해서 신장하는 공핍층은 제1 및 제2메사의 표면에 도달해서 노출하는 일은 없다. 즉, 공핍층은 i-PD층(12a)의 측면과 비활성화층(2)과의 계면에까지 도달하지 않는다.
또, 에칭스톱층(12b)이 i-PD층(12c) 및 i-PD층(12a)의 사이에 배치되고, p-PD층(13c)과 다른 에칭선택성을 가지고 있다. 그 때문에, p-PD층(13c)에 대한 에칭공정이 에칭스톱층(12b)에 대해서 그대로 연속해서 미치려고 해도, 에칭속도가 억제되거나, 실질적으로 거의 0이 되기도 한다. 그 때문에, 제1메사와 제2메사의 경계면은, i-PD층(12c)과 에칭스톱층(12b)의 접합면에 거의 일치하도록 재현성 좋게 설정된다.
그 때문에, p-PD층(13c)으로부터 i-PD층(12a)에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류를 저감한다. 따라서, HEMT(20)에서는, 배선층(2)을 통해서 저하전극층(25a)에 입력하는 잡음신호가 감소하므로, pin-PD(10c)에서 수광하는 광신호에 대한 수신감도가 향상한다.
본 발명은 상기의 여러 가지 실시예의 한정되는 것이 아니고, 여러 가지의 변형이 가능하다.
예를 들면, 상기의 여러 가지 실시예의 pin형 수광소자 및 광전자집접회로에서는, 구성재료는 한정되고 있는 것은 아니다. pin형 수광소자에서는 p형반도체층은 p-GaInAs 또는 p-GaInAsP으로 형성되어 있다. 그러나, p형반도체층은 p-InP로 형성되어 있어도, 상기 제 실시예와 마찬가지의 작용효과를 얻을 수 있다.
또, 상기 제 실시예의 pin형 수광소자에서는, p-GaInAs 또는 p-iGaInAsP 로 이루어진 p형반도체층의 내부에 형성되는 에칭스톱층은 p-GaInAs 또는 p-InP로 형성되어 있다. 그러나. 에칭스톱층은 그밖의 재료로 형성되어도, p형반도체층과 다른 에칭선택성을 가지고 있으면, 상기의 여러 가지 실시예와 마찬가지의 작용효과를 얻을 수 있다.
또, 상기의 여러 가지 실시예의 pin형 수광소자에서는, p-GaInAs로 이루어진 p형반도체층에 대해서 인산계의 에칭액을 사용하고, p형반도체층의 내부에 p-GaInAsP 또는 p-InP로 형성되는 에칭스톱층에 대해서 염산계의 에칭액을 사용하고 있다. 그러나, 이들 2종류의 에칭액은 그 밖의 성분으로 생성되어 있어도, p-i형반도체층과 그 내부에 형성되는 에칭스톱층에 대해서 다른 에칭선택성을 가지고 있으면, 상기 여러 가지 실시예와 마찬가지의 작용효과를 얻을 수 있다.
또, 상기 여러 가지 실시예의 pin형 수광소자에서는 i-GaInAs로 이루어진 i형 반도체층의 내부에 형성되는 에칭스톱층은 i-GaInAsP 또는 i-InP로 형성되어 있다.그러나 에칭스톱층은 그 밖의 재료로 형성되어도, i형반도체층과 다른 에칭선택성을 가지고 있으면, 상기 여러가지 실시예와 마찬가지의 작용효과를 얻을 수 있다.
또, 상기 여러가지 실시예의 pin형 수광소자에서는, i-GaInAs로 이루어진 p형반도체층에 대해서 인산계의 에칭스톱층에 대해서 염산계의 에칭액을 사용하고 있다. 그러나, 이들 2종류의 에칭액은 그 밖의 성분으로 생성되어 있어도, i형반도체층과 그 내부에 형성되는 에칭스톱층에 대해서 다른 에칭선택성을 가지고 있으면, 상기 여러 가지 실시예와 마찬가지의 작용효과를 얻을 수 있다.
또, 상기 여러가지 실시예의 광전자집회로에서는, 전자회로소자로서 전계효과트랜지스터의 대표로서 HEMT가 사용되고 있다. 그러나, HEMT와 치환하도록, 쌍극성트랜지스터의 대표로서 HBT(Heterojunction Bipolar Transistor)등을 사용해도, 상기 여러가지 실시예와 마찬가지의 작용효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명의 pin형 수광소자에 의하면, p형반도체층으로 이루어진 제1메사와 I형반도체층으로 이루어진 제2메사에 대해서, 제1메사의 직경은 제2메사의 직경보다도 작고, 또한 제1 및 제2메사의 경계면은 p형반도체층 및 I형반도체층의 접합면에 일치하고 있으므로, 역바이어스의 인가전압에 의해서 신장하는 공핍층은 제1 및 제2메사의 표면에 도달해서 노출하는 일은 없다. 그 때문에, p형반도체층으로부터 I형반도체층에 이르는 메사의 표면을 계면준위에 따라서 흐르는 암전류는 저감한다. 따라서, 암전류의 발생이 저감함으로써, 소자특성이 향상한 pin형 수광소자를 제공할 수 있는 효과가 얻어진다.
여기서, 에칭스톱용반도체층이 p형반도체층과 I형반도체층의 접합면에 접해서 형성되어 있는 경우, 에칭스톱용반도체층이 p형반도체층과 다른 에칭선택성을 가지므로, 에칭스톱용반도체층위에 p형반도체층에 대한 소정의 에칭공정은 에칭스톱용반도체층 아래의 I형반도체층에 대해서 그대로 연속해서 미치는 일은 없다. 그 때문에, 제1메사와 제2메사의 경계면은, p형반도체층과 I형반도체층의 접합면에 거의 일치하도록 재현성종게 설정된다. 따라서, 암전류의 저감이 고신뢰성으로 실현된 pin형 수광소자를 제공할 수 있는 효과를 얻을 수 있다.
또 본 발명의 광전자집접회로에 의하면 반도체기판위에 본 발명에 관한 pin형수광소자와 전자회로소자가 모놀리식으로 집적화되어 있으므로, pin형 수광소자에서는 암전류의 발생이 저감하고, 전자회로소자에서는 잡음의 발생이 감소한다. 이와 같은 잡음의 발생이 감소함으로써, 수신감도가 향상한 광전자집접회로를 제공할 수 있는 효과를 얻을 수 있다.

Claims (13)

  1. 반도체기판과, 이 반도체기판 위에 형성되고 n형 불순물을 도핑한 n형 반도체층과, 이 반도체층 위에 형성되고 저항접촉성을 가진 n저형 쩌항전극층과, 상기 n형 반도체층 위에 불순물을 도핑하지 않은 I형 반도체층과 p형 불순물을 도핑한 p형 반도체층을 순차적으로 적층해서 성형된 메사부와, 상기 p형 반도체층 위에 형성되고, 저항접촉성을 가진 p형 저항전극층을 구비한 pin형 수광소자에 있어서, 상기 메사부에서의 상기 p형 반도체층의 둘레가장자리부는, 상기 p형 반도체층과 상기 I형 반도체층과의 접합면에 실질적으로 일치하는 깊이까지 제거되어 있는 것을 특징으로 하는 pin형 수광소자.
  2. 제1항에 있어서, 상기 접합면에 실질적으로 일치하는 상기 깊이는, 상기 p형반도체층으로부터 상기 I형반도체층을 향해서 상기 메사부의 표면을 흐르는 암전류가 억제되도록 설정되어 있는 것을 특징으로 하는 pin형 수광소자.
  3. 제1항에 있어서, 상기 접합면에 접해서 형성되고, 상기 p형반도체층과 다른 에칭선택성을 가진 에칭스톱용반도체층을 부가하여 구비한 것을 특징으로 하는 pin형 수광소자.
  4. 제1항에 있어서, 상기 i형반도체층은 GaInAs로 형성되어 있는 것을 특징으로 하는 pin형 수광소자.
  5. 제3항에 있어서, 상기 p형반도체층은 GaInAs또는 GaInAsP로 형성되어 있고, 상기 에칭스톱용반도체층은 InP로 형성되어 있는 것을 특징으로 하는 pin형 수광소자.
  6. 제3항에 있어서, 상기 p형반도체층은 GaInAs 또는 GaInAsP로 형성되어 있고, 상기 에칭스톱용반도체층은 상기 p형반도체층을 구성하는 GaInAs 또는 GaInAsP보다 큰 밴드갭에너지를 가진 GaInAsP로 형성되어 있는 것을 특징으로 하는 pin형 수광소자.
  7. 제3항에 있어서, 상기 에칭스톱용반도체층은 상기 I형반도체층과 다른 에칭선택성을 부가하여 가진 것을 특징으로 하는 pin형 수광소자.
  8. 제7항에 있어서, 상기 i형반도체층은 GaInAs 또는 GaInAsP로 형성되어 있고, 상기 에칭스톱용반도체층은 InP로 형성되어 있는 것을 특징을 하는 pin형 수광소자.
  9. 제7항에 있어서, 상기 i형반도체층은 GaInAs 또는 GaInAsP보다 큰 밴드갭에너지를 가진 GaInAsP로 형성되어 있는 것을 특징으로 하는 pin형 수광소자.
  10. 반도체기관 위에 n형 불순물을 도핑한 n형 반도체층, 불순물을 도핑하지 않은 i형 반도체층, 에칭스톱용반도체층 및 이 에칭스톱용반도체층과 다른 에칭 선택성을 가지고 p형 분순물을 도핑한 p형 반도체층을 순차적으로 적층해서 형성하는 제 1공정과, 에칭스톱용반도체층이 노출하는 깊이까지 상기 p형 반도체층의 주변부를 제거하고, 상기 p형 반도체층으로 이루어진 제1메사를 형성하는 제2공정과, 상기 에칭스톱용반도체층 및 상기 i형반도체층의 주변부를 순차적으로 제거하고, 에칭스톱용 반도체층의 중앙부 위에 상기 제1메사를 배치해서 강기 에칭스톱용 반도체층 및 상기 i형 반도체층으로 이루어진 제2메사를 형성하는 제3공정과, 상기 n형 반도체층위에 저항접촉성을 가진 n형 저항 전극층을 형성하는 동시에 상기 p형 전극층 위에 저항접촉성을 가진 p형 저항전극층을 형성하는 제4공정을 구비하고 있는 것을 특징으로 하는 pin형 수광소자의 제조방법.
  11. 광전자집적회로는, 제1항 내지 제9항중 어느 한 항에 기재한 pin형 수광소자와, 이 pin형 수광소자에 전기적으로 접속해서 상기 반도체기판상에 모놀리식으로 형성된 전자회로소자를 구비하고, 상기 광전자집적회로는, 상기 pin형 수광소자 및 상기 전자회로소자를 집적화한 것을 특징으로 하는 광전자직접회로.
  12. 제11항에 있어서, 상기 전자회로소자는, 전계효과트랜지스터인 것을 특징으로 하는 광전자직접회로.
  13. 제11항에 있어서, 전자회로소자는, 바이폴러트랜지스터인 것을 특징으로 하는 광전자직접회로.
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