JP4010337B2 - ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 - Google Patents

Description

本発明は、光情報伝送系に用いられるｐｉｎ型受光素子及びその製造方法に関し、このｐｉｎ型受光素子と各種の電子素子とを同一の基板上にモノリシックに集積化した光電変換回路及びその製造方法に関するとともに、この光電変換回路をパッケージ化した光電変換モジュールに関する。

より詳細には、本発明は、特に高い信頼性が要請された光ファイバ通信システムの送受信デバイスに搭載されるのに適したｐｉｎ型受光素子、光電変換回路及び光電変換モジュールに関するとともに、これら装置の製造方法に関する。

一般に、光電子集積回路には、ｐｉｎ型フォトダイオード（pin-PD：p-i-n Photodiode）やアバランシェ・フォトダイオード（APD：Avalanche Photodiode）などの受光素子と、ヘテロ接合バイポーラトランジスタ（HBT：Hetero-junction Bipolar Transistor）や電界効果トランジスタ（FET：Field-Effect Transistor）などの電子素子とが、同一の基板上にモノリシックに集積化されている。特に、ｐｉｎ型受光素子は、集積の容易さや素子間の絶縁の容易さなどの点から、主としてメサ型に形成されている。

なお、このようなメサ型のｐｉｎ型受光素子を集積した光電子集積回路に関する先行技術は、文献"IEEE Photonics Technology Letters、 vol.2、 no.7、 pp.505-506、 1990"、 "Electronic Letters、 vol.26、 no.5、 pp.305-307、 1990"などに詳細に記載されている。

従来、メサ型のｐｉｎ型受光素子には、逆バイアス電圧の印加時に生成した空乏層がメサ型に形成された半導体層の壁面に露出することにより、その半導体層を被覆するパッシベーション層の界面準位に対応し、半導体層の壁面を流れるリーク電流が発生するという問題があった。そのため、このようなリーク電流を低減させる種々の措置が試行されている。

例えば、ｎ^＋型ＩｎＰからなる半導体基板上に、ｎ⁻型ＩｎＰからなる第１の半導体層と、ｎ⁻型ＧａＩｎＡｓからなる第２の半導体層とを順次積層して形成し、第２の半導体層をメサ型にエッチングした後に、第１及び第２の半導体層の表面領域にＺｎを拡散してドープすることが行われている。このようなプレーナ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の内部から延びる空乏層は、第１及び第２の半導体層の表面に露出しない。

また、ｎ^＋型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＧａＩｎＡｓからなる第１の半導体層と、ｐ型ＩｎＰからなる第２の半導体層とを順次積層して形成し、バッファ層、第１及び第２の半導体層をメサ型にエッチングした後に、半導体基板、バッファ層、第１及び第２の半導体層の周囲をｎ⁻型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、第１及び第２の半導体層の間から延びる空乏層は、バッファ層、第１及び第２の半導体層の表面に露出しない。

さらに、ｎ^＋型ＩｎＰからなる半導体基板上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＧａＩｎＡｓからなる半導体層とを順次積層して形成し、バッファ層及び半導体層をメサ型にエッチングした後に、半導体基板、バッファ層及び半導体層の周囲をｐ型ＩｎＰからなるパッシベーション層で被覆することが行われている。このようなメサ型のｐｉｎ型受光素子においては、半導体層及びパッシベーション層の間から延びる空乏層は、バッファ層及び半導体層の表面に露出しない。

なお、このようなメサ型のｐｉｎ型受光素子における暗電流の低減に関する先行技術は、文献"IEEE Transactions on Electron Devices、 vol. ED-34、 no.2、 pp.199-204、 1990"、 "Hewlett-Packard Journal、 vol.40、 pp.69-75、 October 1989"などに詳細に記載されている。
特開平０４−０８０９７３号公報 特開平０６−２３２４４２号公報 IEEE Transactions on Electron Devices、 vol. ED-34、 no.2、 pp.199-204、 1990"、 "Hewlett-Packard Journal、 vol.40、 pp.69-75、 October 1989

しかしながら、メサ型のｐｉｎ型受光素子においてリーク電流を低減させる上記従来の措置は、製造上の諸問題を含んでいる。

例えば、半導体層の表面領域に不純物を拡散させる工程に基づいて、ｐｎ接合領域の配置に対する再現性が悪化するという問題がある。また、半導体層及びパッシベーション層の各構成材料間の格子不整合に基づいて、パッシベーション層をエピタキシャル成長させる際に生産性が乏しくなるという問題がある。そのため、リーク電流の低減が不十分であるので、暗電流の増大に基づいて素子特性が劣化するという問題がある。

さらに、このようなｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化した光電子集積回路には、暗電流の発生によって雑音が増大してしまう。そのため、光信号に対する受信感度の劣化が増大するという問題がある。

なお、プレーナ型のｐｉｎ型受光素子においては、各種半導体層の表面にＺｎを拡散してドープさせるため、複雑な製造工程に起因してウエハの大口径化を達成することは困難である。また、プレーナ型という構造に基づいて、ｐｉｎ型受光素子と各種の電子素子とをモノリシックに集積化することも困難である。

そこで、本願発明は、以上の問題点に鑑みてなされたものであり、リーク電流の低減によって暗電流を抑制することにより、素子特性が向上したｐｉｎ型受光素子及びその製造方法を提供することを目的とし、このｐｉｎ型受光素子と各種の電子素子との集積化によって受信感度が向上した光電変換回路及びその製造方法を提供することを目的とするとともに、この光電変換回路をパッケージ化することによって受信感度が向上した光電変換モジュールを提供することを目的とする。

次に、上記の目的を達成するために、本発明のうちで請求項１に記載のｐｉｎ型受光素子の製造方法は、（ａ）Ｆｅをドープした半絶縁性ＩｎＰ半導体基板上に、Ｓｉをドープしたｎ−ＩｎＰからなる第１の 半導体層と、アンドープＧａＩｎＡｓ層と、ＺｎドープＧａＩｎＡｓ層とを順次積層する第１のフェーズと、（ｂ）この第１のフェーズで形成されたアンドープＧａＩｎＡｓ層とＺｎドープｐ−ＧａＩｎＡｓ層の周辺領域を除去し、これらアンドープＧａＩｎＡｓ層とＺｎドープｐ−ＧａＩｎＡｓ層を第１のメサ型に加工する第２のフェーズと、（ｃ）このメサ型に加工されたアンドープＧａＩｎＡｓ層とＺｎドープｐ−ＧａＩｎＡｓ層、および第１の半導体層の周囲に、アンドープＩｎＰ層 を形成し、その後改めて、半導体基板、第１の半導体層、アンドープＧａＩｎＡｓ層、およびＺｎドープｐ−ＧａＩｎＡｓ層を温度５５０℃〜７００℃で加熱処理して、ｐ−ＧａＩｎＡｓ層中のＺｎ原子をＺｎドープｐ−ＧａＩｎＡｓ層に接するアンドープＩｎＰ層およびアンドープＧａＩｎＡｓ層との界面領域に拡散する第３のフェーズと、（ｄ）このアンドープＩｎＰ層と第１の半導体層の周辺領域を除去しアンドープＩｎＰ層と第１の半導体層を第２のメサ型に加工し、半絶縁性ＩｎＰ基板を露出させ、さらに、アンドープＩｎＰ層の所定領域を除去して第１の半導体層及びＺｎドープｐ−ＧａＩｎＡｓ層の所定領域をそれぞれ露出させ、当該第１の半導体層上に第１の電極層をオーミック接触して形成し、当該第ＺｎドープＧａＩｎＡｓ層上に第２の 電極層をオーミック接触して形成する第４のフェーズと、（ｅ）ＨＣｌまたはＨＦのいずれかを含む洗浄液に第１の半導体層、アンドープＩｎＰ層および半導体基板を浸漬し、第１の半導体層、アンドープＩｎＰ層および半導体基板の表面を洗浄する第５のフェーズと、そして、（ｆ）第１の半導体層、アンドープＩｎＰ層、および半導体基板の周囲に絶縁体層を形成する第６のフェーズとを備えることを特徴とする。

このようなｐｉｎ型受光素子においては、アンドープＩｎＰ層を、第１の半導体層、アンドープＧａＩｎＡｓ層、およびＺｎドープＧａＩｎＡｓ層の周囲に形成する。これにより、第１の半導体層とＺｎドープＧａＩｎＡｓ層との間におけるｐｎ接合領域の界面は、いわゆるワイドバンドギャップ半導体層に対するヘテロ接合になる。

そのため、逆バイアス電圧の印加時に第１の半導体層とＺｎドープＧａＩｎＡｓ層との間で生成された空乏層は、アンドープＩｎＰ層とその表面を被覆する絶縁体層との界面にまで到達して露出することはない。したがって、アンドープＩｎＰ層と絶縁体層との間の界面準位に対応してアンドープＧａＩｎＡｓ層、ＺｎドープＧａＩｎＡｓ層の壁面に沿って流れるリーク電流が低減することになる。

このようなｐｉｎ型受光素子においては、アンドープＩｎＰ層とＺｎドープＧａＩｎＡｓ層との間におけるヘテロ接合領域付近で、第１の半導体層とＺｎドープＧａＩｎＡｓ層との間におけるｐｎ接合領域の界面は、アンドープＩｎＰ層内のホモ接合になる。そのため、アンドープＧａＩｎＡｓ層とＺｎドープＧａＩｎＡｓ層の壁面に沿って流れるリーク電流がいっそう低減することになる。

このようなｐｉｎ型受光素子の製造方法においては、アンドープＧａＩｎＡｓ層およびＺｎドープＧａＩｎＡｓ層の周囲に、アンドープＩｎＰ層を形成する。これにより、アンドープＩｎＰ層は、同一の半導体材料で構成されたアンドープＧａＩｎＡｓ層、ＺｎドープＧａＩｎＡｓ層上に、いわゆるワイドバンドギャップ半導体層として形成される。

アンドープＩｎＰ層は、アンドープＧａＩｎＡｓ層およびＺｎドープＧａＩｎＡｓ層に対し格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、第１の半導体層とＺｎドープＧａＩｎＡｓ層との間におけるｐｎ接合領域の配置は、アンドープＩｎＰ層を形成する工程に依存しないので、第１の半導体層、アンドープＧａＩｎＡｓ層、およびＺｎドープＧａＩｎＡｓ層を形成する工程のみに基づいて決定される。

上記のｐｉｎ型受光素子の製造方法は、ＺｎドープＧａＩｎＡｓ層に接合するアンドープＩｎＰ層の界面領域に当該ＺｎドープＧａＩｎＡｓからＺｎを拡散してドープさせる加熱処理を、第３のフェーズに含ませることを特徴とする。

このようなｐｉｎ型受光素子の製造方法においては、アンドープＩｎＰ層とＺｎドープＧａＩｎＡｓ層との間におけるヘテロ接合領域付近で、第１の半導体層とＺｎドープＧａＩｎＡｓ層との間におけるｐｎ接合領域の界面は、ワイドバンドギャップ半導体内部のホモ接合になる。

このようなｐｉｎ型受光素子の製造方法においては、第１の半導体層、アンドープＧａＩｎＡｓ層、ＺｎドープＧａＩｎＡｓ層、およびアンドープＩｎＰ層の各表面に存在していた酸化膜や各種の不純物などが除去される。

本発明に係るｐｉｎ型受光素子においては、アンドープＧａＩｎＡｓ層とＺｎドープＧａＩｎＡｓ層との間のｐｎ接合界面が、アンドープＩｎＰ層に対してヘテロ接合となる。そのため、逆バイアス電圧の印加時に生成された空乏層は、アンドープＩｎＰ層とその表面に形成された絶縁体層との界面にまで達して露出することはない。故に、アンドープＩｎＰ層と絶縁体層との間の界面順位に起因するアンドープＧａＩｎＡｓ層とＺｎドープＧａＩｎＡｓ層との壁面に沿って流れるリーク電流が低減する。

また、本発明に係るｐｉｎ型受光素子の製法では、アンドープＩｎＰ層をＧａＩｎＡｓ層上に形成する。故に、アンドープＩｎＰ層の結晶性が比較的良好に維持され、ｐｎ接合の配置が、第１の半導体層とＺｎドープＧａＩｎＡｓ層の配置のみで決定される。故に、アンドープＩｎＰ層によりｐｎ接合を完全に被覆する。

以下、本発明に係る諸々の実施形態の構成および作用について、図１ないし図１８を参照して説明する。なお、図面の説明においては同一の要素には同一の符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。

第１の実施形態図１に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１が、第１ないし第３の半導体層としてｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を、半導体基板２０上に順次積層して構成されている。ｉ型半導体層３１及びｐ型半導体層３２は、メサ型にそれぞれ形成され、円錐台状の第１のメサ部を一体として構成している。ｎ型半導体層３０は、メサ型に形成され、第１のメサ部の底面下に配置された円錐台状の第２のメサ部を単独で構成している。

また、第２のメサ部の頂面上には、第１の電極層として所定パターンのｎ型電極層６０が、ｎ型半導体層３０に対してオーミック接触して形成されている。第１のメサ部の頂面上には、第２の電極層として所定パターンのｐ型電極層６１が、ｐ型半導体層３２に対してオーミック接触して形成されている。第１のメサ部の頂面及び側壁上と、第２のメサ部の頂面上とには、すなわち、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の周囲には、第４の半導体層としてパッシベーション半導体層４０が形成されている。

さらに、半導体基板２０の表面上と、ｎ型半導体層３０の側壁上と、パッシベーション半導体層４０の表面上を被覆する絶縁体層として、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、ｎ型電極層６０及びｐ型電極層６１の表面上にそれぞれ開口を有している。

なお、半導体基板２０は、Ｆｅを濃度約０．７〜０．８ｗｔ．ｐｐｍでドープした半絶縁性のＩｎＰで構成されている。ｎ型半導体層３０は、第１導電型の不純物としてＳｉを濃度約５×１０^１８ｃｍ^−３でドープしたｎ型のＩｎＰで構成されており、層厚約３００ｎｍを有する。ｉ型半導体層３１は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＧａＩｎＡｓで構成されており、層厚約２．０μｍを有する。ただし、一般に、ｉ型半導体層３１は、比較的低濃度で含む不純物によって実質的に第１導電型を有するｎ⁻型のＧａＩｎＡｓで構成されている。ｐ型半導体層３２は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、第１導電型とは異なる第２導電型の不純物としてＺｎを濃度約１×１０^１９ｍ^−３でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約３００ｎｍを有する。

また、パッシベーション半導体層４０は、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料としてＩｎＰを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＩｎＰで構成されており、層厚約１０〜５００ｎｍを有する。ｎ型電極層６０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ｐ型電極層６１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。第１のパッシベーション絶縁体層８０は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。

ここで、ｉ型半導体層３１及びｐ型半導体層３２は、第１の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有する。パッシベーション半導体層４０は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、高抵抗性を有する。

次に、ｐｉｎ−ＰＤ１の製造工程について説明する。

まず、図２（ａ）に示すように、通常の有機金属気相成長（OMVPE：Organo Metallic Vapor Phase Epitaxy）法に基づいて、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層して形成する。

続いて、図２（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、ｐ型半導体層３２の第１のメサ部形成領域上に円状パターンの第１のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第１のマスクから露出したｐ型半導体層３２の周辺領域をリン酸（Ｈ_３ＰＯ_４）系のエッチング液で除去する。そのため、ｐ型半導体層３２及びｉ型半導体層３１はメサ型に順次加工され、第１のメサ部が形成される。

続いて、図３（ａ）に示すように、通常のＯＭＶＰＥ法に基づいて、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の各表面上、つまり少なくとも第１のメサ部の周囲に、パッシベーション半導体層４０を形成する。

ここで、ｐ型半導体層３２及びｉ型半導体層３１が同一の半導体材料であるＧａＩｎＡｓで構成されていることから、ｐ型半導体層３２及びｉ型半導体層３１の構成材料から元素を蒸発させないために行う処置が容易である。すなわち、ＧａＩｎＡｓの蒸発を防止するためには、反応ガスにおけるＡｓの分圧を制御すればよい。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０のエピタキシャル成長が良好かつ容易になる。

仮に、ｐ型半導体層３２及びｉ型半導体層３１が相互に異なる半導体材料で構成されている場合、例えばＧａＩｎＡｓ及びＩｎＰという複数の半導体材料が存在すると、これらの構成材料から元素を蒸発させないために行う処置が複雑になる。すなわち、ＧａＩｎＡｓ及びＩｎＰの蒸発をそれぞれ防止するためには、反応ガスにおけるＡｓの分圧とＰの分圧とをバランスさせて制御する必要がある。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０の良好なエピタキシャル成長が困難になるので、ｐ型半導体層３２及びｉ型半導体層３１を同一の半導体材料で構成することが望ましい。

続いて、図３（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域を塩酸（ＨＣｌ）系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。

この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。

続いて、図１に示すように、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。

この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の周囲を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬する。そのため、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面は、酸化膜や各種の不純物などの除去に基づいて洗浄される。

なお、このような表面処理を行う洗浄液としては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対してほとんどエッチングすることがなく、非常に小さいエッチング速度で反応するものであって、実質的にこれらの半導体材料の表面に存在する酸化膜、各種の不純物等のみに反応するものが望ましい。

仮に、洗浄液として、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対して比較的大きいエッチング速度で反応するものが用いられた場合、第１及び第２のメサの各形状を著しく変形してしまうという不具合がある。

そして、通常のプラズマ化学気相蒸着（CVD：Chemical Vapor Deposition）法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。

さらに、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成し、この第４のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０及びｐ型電極層６１の表面は、各種配線層形成領域としてそれぞれ露出される。

このような製造工程においては、第１の半導体材料であるＧａＩｎＡｓで共に構成されたｉ型半導体層３１及びｐ型半導体層３２の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料であるＩｎＰで構成されたパッシベーション半導体層４０を形成する。これにより、パッシベーション半導体層４０は、同一の半導体材料で構成されたｉ型半導体層３１及びｐ型半導体層３２の表面上に、ワイドバンドギャップ半導体層として形成される。

そのため、パッシベーション半導体層４０を構成する第２の半導体材料は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の配置は、パッシベーション半導体層４０を形成する工程に依存しないので、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに基づいて決定される。したがって、パッシベーション半導体層４０によってｐｎ接合領域を完全に被覆させることができる。

なお、図示しないパッケージやデバイスやＩＣ（Integrated Circuits）などに対してｐｉｎ−ＰＤ１をワイヤボンディングによって接続する場合、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドは必然的にｐｉｎ−ＰＤ１の外部に形成されるので、ｐｉｎ−ＰＤ１はワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、ｐｉｎ−ＰＤ１の実装歩留りが向上する。

また、ｐｉｎ−ＰＤ１に電気接続したボンディングパッドがｐｉｎ−ＰＤ１の外部に形成されることに基づいて、ワイヤボンディングの形成条件が緩和されるので、ワイヤ長やパッド面積などに起因して発生する高周波特性の劣化を改善することができる。

次に、ｐｉｎ−ＰＤ１の作用について説明する。

このｐｉｎ−ＰＤ１においては、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料であるＧａＩｎＡｓよりも大きいバンドギャップエネルギーを有する第２の半導体材料として、ＩｎＰに不純物を故意にドープしないで構成されたパッシベーション半導体層４０を、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周囲に形成する。これにより、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０に対するヘテロ接合になる。

そのため、逆バイアス電圧の印加時にｎ型半導体層３０とｐ型半導体層３２との間で生成された空乏層は、パッシベーション半導体層４０とその表面を被覆する第１のパッシベーション絶縁体層８０との界面にまで到達して露出することはない。したがって、パッシベーション半導体層４０と第１のパッシベーション絶縁体層８０との間の界面準位に対応してｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流が低減するので、暗電流の抑制に基づいて素子特性を向上させることができる。

第２の実施形態図４に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして構成されている。ただし、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域には、不純物拡散領域３３が形成されている。この不純物拡散領域３３は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０^１８〜１×１０^１９ｃｍ^−３でドープしたｐ型のＩｎＰで構成されており、層厚約５〜５０ｎｍを有する。

次に、ｐｉｎ−ＰＤ２の製造工程について説明する。

このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。

あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３がアニール処理によって形成される。

なお、このようにｐ型半導体層３２からペッシベーション半導体層４０及びｉ型半導体層３１に拡散させる第２導電型の不純物としては、Ｚｎに限定する必要は何等なく、例えば、Ｂｅ、Ｍｎ、Ｃｄ等の第２導電型を示す元素であれば良いが、拡散しやすい元素の方が好ましい。

次に、ｐｉｎ−ＰＤ２の作用について説明する。
このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｉ型半導体層３１及びｐ型半導体層３２の壁面に沿って流れるリーク電流がいっそう低減するので、暗電流の抑制に基づいて素子特性を格段に向上させることができる。

第３の実施形態図５に示すように、光電変換回路１０は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。

一方、ＨＢＴ３は、半導体基板２０上にｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して構成されている。エミッタ半導体層５２は、メサ型に形成され、角柱状の第３のメサ部を単独で構成している。ベース半導体層５１及びコレクタ半導体層５０の上層部は、メサ型にそれぞれ形成され、第３のメサ部の底面下に配置された角柱状の第４のメサ部を一体として構成している。コレクタ半導体層５０の下層部、パッシベーション半導体層４０及びｎ型半導体層３０は、メサ型にそれぞれ形成され、第４のメサ部の底面下に配置された角柱状の第５のメサ部を一体として構成している。

また、第５のメサ部の頂面上には、所定パターンのコレクタ電極層７０がコレクタ半導体層５０に対してオーミック接触して形成されている。第４のメサ部の頂面上には、所定パターンのベース電極層７１がベース半導体層５１に対してオーミック接触して形成されている。第３のメサ部の頂面上には、所定パターンのエミッタ電極層７２がエミッタ半導体層５２に対してオーミック接触して形成されている。

さらに、半導体基板２０の表面上と、第３ないし第５のメサ部の表面上には、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面上にそれぞれ開口を有している。

なお、コレクタ半導体層５０は、第１導電型の不純物としてＳｉを下層部及び上層部に濃度約１×１０^１９ｃｍ^−３及び約５×１０^１６ｃｍ^−３でそれぞれドープしたｎ型のＧａＩｎＡｓで構成されており、下層部及び上層部の各層厚として約３００ｎｍ及び約５００ｎｍをそれぞれ有する。ベース半導体層５１は、第１導電型とは異なる第２導電型の不純物として、Ｚｎを濃度約１×１０^１９ｃｍ^−３でドープしたｐ型のＧａＩｎＡｓで構成されており、層厚約１００ｎｍを有する。エミッタ半導体層５２は、第１導電型の不純物としてＳｉを濃度約５×１０^１８ｃｍ^−３でドープしたｎ型のＩｎＰで構成されており、層厚約４００ｎｍを有する。

また、コレクタ電極層７０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ベース電極層７１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。エミッタ電極層７２は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。

ここで、コレクタ半導体層５０及びベース半導体層５１は、第３の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、相互に異なる導電型を有するものである。エミッタ半導体層５２は、コレクタ半導体層５０及びベース半導体層５１を構成する第３の半導体材料よりも大きいバンドギャップエネルギーを有する第４の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、ｎ型導電型を有するものである。

ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第１の配線層９０及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。ＨＢＴ３においては、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２にそれぞれ接触した所定パターンの第３の配線層９２、第４の配線層９３及び第２の配線層９１が、第１のパッシベーション絶縁体層８０の表面上に形成されている。

ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、ＨＢＴ３のエミッタ電極層７２とは、第２の配線層９１を介して電気的に接続されている。なお、第１ないし第４の配線層９０〜９３は、Ｔｉ／Ａｕで共に構成されている。

次に、光電変換回路１０の製造工程について説明する。
まず、図６（ａ）に示すように、この光電変換回路１０は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。

続いて、図６（ｂ）に示すように、通常のＯＭＶＰＥ法に基づいて、パッシベーション半導体層４０の表面上に、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次積層して形成する。

続いて、図７（ａ）に示すように、半導体基板２０のＨＢＴ形成領域には、通常のフォトリソグラフィ技術に基づいて、エミッタ半導体層５２の第３のメサ部形成領域上に矩形状パターンの第５のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第５のマスクから露出したエミッタ半導体層５２の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、エミッタ半導体層５２はメサ型に加工され、第３のメサ部が形成される。

この後、同様にして、ベース半導体層５１の第４のメサ部形成領域上に矩形状パターンの第６のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第６のマスクから露出したベース半導体層５１の周辺領域をＨ_３ＰＯ_４系のエッチング液で除去する。そのため、ベース半導体層５１及びコレクタ半導体層５２の上層部はメサ型にそれぞれ加工され、第４のメサ部が形成される。

さらに、同様にして、コレクタ半導体層５０の第５のメサ部形成領域上に矩形状パターンの第７のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第７のマスクから露出したコレクタ半導体層５０の周辺領域をＨ_３ＰＯ_４系のエッチング液、ＨＣｌ系のエッチング液及びＨ_３ＰＯ_４系のエッチング液で順次除去する。そのため、コレクタ半導体層５２の下層部、パッシベーション半導体層４０及びｎ型半導体層５０はメサ型にそれぞれ加工され、第５のメサ部が形成される。

一方、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。

この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。

続いて、図７（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。

この後、同様にして、半導体基板２０のＨＢＴ形成領域には、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の露出した所定領域に、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２をそれぞれ形成する。

そして、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、ＨＣｌ系またはＨＦ系のいずれかの洗浄液に浸漬することによって洗浄する。

その上で、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、パッシベーション半導体層４０、コレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２の各表面上に、第１のパッシベーション絶縁体層８０を形成する。

さらに、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第４のマスクを形成する。また、半導体基板２０のＨＢＴトランジスタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第８のマスクを形成する。そして、通常の反応性イオンエッチング（RIE：Reactive Ion Etching）法に基づいて、これら第４及び第８のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、コレクタ電極層７０、ベース電極層７１及びエミッタ電極層７２の各表面は、各種の配線層形成領域としてそれぞれ露出される。

続いて、図５に示すように、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第９のマスクを形成する。そして、通常の真空蒸着法に基づいて、第９のマスクから露出した第１のパッシベーション絶縁体層８０の表面上に、第１の配線層９０、第２の配線層９１、第３の配線層９２及び第４の配線層９３をそれぞれ形成する。

このような製造工程においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。

なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、ＨＢＴ３のような能動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。

次に、光電変換回路１０の作用について説明する。

この光電変換回路１０においては、半導体基板２０の表面上にＨＢＴ３を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１におけるリーク電流が低減するので、ＨＢＴ３における雑音の発生が低減する。したがって、ｐｉｎ−ＰＤ１に入力した光信号に対するＨＢＴ３の受信感度を向上させることができる。

第４の実施形態図８に示すように、光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして構成されている。ただし、この光電変換回路１１は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子としてＨＢＴ３とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。

次に、光電変換回路１１の製造工程について説明する。

この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。

あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。

さらに、パッシベーション半導体層４０の表面上にコレクタ半導体層５０、ベース半導体層５１及びエミッタ半導体層５２を順次成長させる際に加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域３３が形成される。

次に、光電変換回路１１の作用について説明する。

この光電変換回路１１は、上記第３の実施形態の光電変換回路１０とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。

そのため、ｐｉｎ−ＰＤ２におけるｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流がいっそう低減するので、ＨＢＴ３における雑音の発生がさらに低減する。したがって、ｐｉｎ−ＰＤ２に入力した光信号に対するＨＢＴ３の受信感度を格段に向上させることができる。

第５の実施形態図９に示すように、光電変換回路１２は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。

ここで、ｐｉｎ−ＰＤ１は、上記第１の実施形態のｐｉｎ−ＰＤ１と同一である。ｐｉｎ−ＰＤ１においては、第１のパッシベーション絶縁体層８０の表面上に、第２のパッシベーション絶縁体層８１が形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した開口を有している。

一方、抵抗器４は、半導体基板２０上に第１のパッシベーション絶縁体層８０、金属抵抗層１１０及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。この金属抵抗層１１０は、平板状に形成されており、第１及び第２のパッシベーション絶縁体層８０、８１によって被覆されている。第２のパッシベーション絶縁体層８１は、金属抵抗層１１０の表面上に開口を有している。

また、キャパシタ５は、半導体基板２０上に下部電極層１００、第２のパッシベーション絶縁体層８１及び上部電極層１０１を順次積層し、ＭＩＭ（Metal-Insulator-Metal）型コンデンサとして形成されている。下部電極層１００は、平板状に形成されており、半導体基板２０上に接触している。第２のパッシベーション絶縁体層８１は、下部電極層１００の表面上であって上部電極層１０１の下方に位置していない領域に開口を有する。上部電極層１０１は、平板状に形成されており、第２のパッシベーション絶縁体層８１を挟んで下部電極層１００に対向して配置されている。

なお、第２のパッシベーション絶縁体層８１は、ＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。金属抵抗層１１０は、ＮｉＣｒで構成されており、層厚２０〜４０ｎｍを有する。下部電極層１００は、Ｔｉ／Ａｕで構成されており、層厚２００〜４００ｎｍを有する。上部電極層１０１は、Ｔｉ／Ａｕで構成されており、層厚３００〜５００ｎｍを有する。

ｐｉｎ−ＰＤ１においては、ｐ型電極層６１及びｎ型電極層６０にそれぞれ接触した所定パターンの第５の配線層９４及び第６の配線層９５が、第２のパッシベーション絶縁体層８１の表面上に形成されている。抵抗器４においては、金属抵抗層１１０にともに接触した所定パターンの第６の配線層９５及び第７の配線層９６が、第２のパッシベーション絶縁体層８１の表面上に形成されている。キャパシタ５においては、上部電極層１０１及び下部電極層１００にそれぞれ接触した所定パターンの第７の配線層９６及び第８の配線層９７が、第２のパッシベーション絶縁体層８１の表面上に形成されている。

ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０と、抵抗器４の金属抵抗層１１０とは、第６の配線層９５を介して電気的に接続されている。抵抗器４の金属抵抗層１１０と、キャパシタ５の下部電極層１００とは、第７の配線層９６を介して電気的に接続されている。なお、第５ないし第８の配線層９４〜９７は、Ｔｉ／Ａｕで共に構成されている。

次に、光電変換回路１２の製造工程について説明する。

まず、図１０（ａ）に示すように、この光電変換回路１２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメサ型に順次加工した後、第１のメサ部の周囲にパッシベーション半導体層４０を形成する。

続いて、図１０（ｂ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォトリソグラフィ技術に基づいて、パッシベーション半導体層４０の第２のメサ部形成領域上に円状パターンの第２のマスクを形成する。そして、通常のウェットエッチング法に基づいて、第２のマスクから露出したパッシベーション半導体層４０の周辺領域をＨＣｌ系のエッチング液で除去する。そのため、パッシベーション半導体層４０及びｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。

この後、同様にして、パッシベーション半導体層４０の表面上に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を除去する。そのため、ｎ型半導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極層形成領域及びｐ型電極層形成領域としてそれぞれ露出される。

続いて、図１１（ａ）に示すように、半導体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２の露出した所定領域にｎ型電極層６０及びｐ型電極層６１をそれぞれ形成する。

この後、通常のウェットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬することによって洗浄する。

そして、通常のプラズマＣＶＤ法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。

その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のキャパシタ形成領域では、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第１０のマスクを形成する。そして、通常のＲＩＥ法に基づいて、第１０のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。そのため、半導体基板２０の表面が、キャパシタ形成領域として露出される。

続いて、図１１（ｂ）に示すように、通常の真空蒸着法に基づいて、半導体基板２０のキャパシタ形成領域では、半導体基板２０の露出した所定領域に下部電極層１００を形成する。

この後、通常のフォトリソグラフィ技術に基づいて、半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１１のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１１のマスクから露出した所定領域に金属抵抗層１１０を形成する。

そして、通常のプラズマＣＶＤ法に基づいて、第１のパッシベーション絶縁体層８０、下部電極層１００及び金属抵抗層１１０の露出された各表面上に、第２のパッシベーション絶縁体層８１を形成する。

その上で、通常のフォトリソグラフィ技術に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第４のマスクを形成する。半導体基板２０の抵抗器形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１２のマスクを形成する。半導体基板２０のキャパシタ形成領域では、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１３のマスクを形成する。

さらに、通常のＲＩＥ法に基づいて、これら第４、第１２及び第１３のマスクから露出した第２のパッシベーション絶縁体層８１の内側領域を除去する。そのため、ｎ型電極層６０、ｐ型電極層６１、下部電極層１００及び金属抵抗層１１０の各表面は、各種の配線層形成領域としてそれぞれ露出される。

続いて、図９に示すように、通常のフォトリソグラフィ技術に基づいて、第２のパッシベーション絶縁体層８１の表面上に所定パターンの第１４のマスクを形成する。そして、通常の真空蒸着法に基づいて、第１４のマスクから露出した第２のパッシベーション絶縁体層８１の表面上に、第５の配線層９４、第６の配線層９５、第７の配線層９６及び第８の配線層９７をそれぞれ形成する。

このような製造工程においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、ｐｉｎ−ＰＤ１においては、パッシベーション半導体層４０の結晶性が比較的良好に形成されるとともに、ｐｎ接合領域の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに依存することになる。

なお、ｐｉｎ−ＰＤ１は、各種半導体層の表面にＺｎを拡散してドープさせて形成させることはない上に、メサ型に加工されている。そのため、半導体基板２０を構成するウエハの大口径化を達成することが容易であるばかりか、抵抗器４やキャパシタ５などの受動素子とｐｉｎ−ＰＤ１とをモノリシックに集積化することが容易である。

次に、光電変換回路１２の作用について説明する。

この光電変換回路１２においては、半導体基板２０の表面上に抵抗器４及びキャパシタ５を上記第１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器４及びキャパシタ５はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。

第６の実施形態図１２に示すように、光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして構成されている。ただし、この光電変換回路１３は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２と、電子素子として抵抗器４及びキャパシタ５とを、半導体基板２０上にモノリシックに集積化して構成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。

次に、光電変換回路１３の製造工程について説明する。

この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして製造される。ただし、ｐ型半導体層３２の表面上にパッシベーション半導体層４０を成長させる際に加えられる熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。

あるいは、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の雰囲気を温度約５５０〜７００℃に設定するために加えられた熱に基づいて、ｐ型半導体層３２に接合するパッシベーション層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。

次に、光電変換回路１３の作用について説明する。

この光電変換回路１３は、上記第５の実施形態の光電変換回路１２とほぼ同様にして作用する。ただし、パッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近で、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｐｉｎ−ＰＤ２におけるリーク電流がいっそう低減する。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。

第７の実施形態図１３及び図１４に示すように、光電変換モジュール１５は、ダイキャップ１６０及びＩＣチップ１７０をＴＯパッケージ１５０の頂部上に搭載するとともに、光電変換回路１４をダイキャップ１６０の表面上にさらに搭載し、ＴＯパッケージ１５０の周縁部上に集光カバー１８０をさらに装着して構成されている。

ＴＯパッケージ１５０は、ＴＯパッケージ規格のＴＯ１８構造を有して形成されている。このＴＯパッケージ１５０は、円状平板の内側を台地状に盛り上げた形状に加工された導電性基体１５１の頂部に４個の貫通穴１５２ａ〜１５２ｄを形成し、４本の第１ないし第４のリードピン１５３ａ〜１５３ｄを４個の貫通穴１５２ａ〜１５２ｄに挿通させ、第５のリードピン１５３ｅを導電性基体１５１の頂部内面に溶接させている。

第１ないし第５のリードピン１５３ａ〜１５３ｅは、導電性基体１５１の内部に硝子製部材１５４を充填することによって固定されている。これら導電性基体１５１及び第１ないし第４のリードピン１５３ａ〜１５３ｄは、金属製部材でともに形成され、硝子製部材１５４を介在して相互に絶縁されている。なお、第５のリードピン１５３ｅは、金属製部材で形成され、導電性基体１５１と電気的に接続されている。

ここで、導電性基体１５１の中央部に位置する第５のリードピン１５３ｅと、導電性基体１５１の周縁部に位置する第１ないし第４のリードピン１５３ａ〜１５３ｄとの間のピッチは、約１．２７ｍｍである。これにより、基板実装の容易化と市販のコネクタソケットの利用とが可能となり、駆動試験を簡便に実行することができる。

ダイキャップ１６０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定されている。このダイキャップ１６０において、裏面電極層１６４が絶縁性基板１６３の裏面全体に形成されるとともに、第１の表面電極層１６５及び第２の表面電極層１６６が絶縁性基板１６３の表面を二分して形成されている。

これにより、第１のバイパス用キャパシタ１６１が、裏面電極層１６４、絶縁性基板１６３及び第１の表面電極層１６５を順次積層したＭＩＭ型コンデンサとして形成されている。第２のバイパス用キャパシタ１６２が、裏面電極層１６４、絶縁性基板１６３及び第２の表面電極層１６６を順次積層したＭＩＭ型コンデンサとして形成されている。

ＩＣチップ１７０は、ＴＯパッケージ１５０における導電性基体１５１の頂部外面に半田付けによって固定され、ダイキャップ１６０に隣接して配置されている。このＩＣチップ１７０において、第１のプリアンプ１７１及び第２のプリアンプ１７２が、相互に同一な構成を有し、信号入力端子、信号出力端子、バイアス用端子及びアース用端子をそれぞれ露出して形成されている。

集光カバー１８０は、略カップ状の金属製部材で形成された不透明な外周器１８１と、硝子製部材で形成された球レンズ１８２とで構成されている。外周器１８１は、頂面中央部に開口を有し、ＴＯパッケージ１５０における導電性基体１５１の周縁部外面に接着剤によって固定されている。球レンズ１８２は、外周器１８１の開口周縁部に接着剤によって固定され、ｐｉｎ−ＰＤ１によって検出される信号光に対して透過性を有し、信号光をｐｉｎ−ＰＤ１の受光面に集光するための集光レンズとして機能する。

図１５ないし図１７に示すように、光電変換回路１４は、ダイキャップ１６０の第１の上部電極層１６５の表面に半田付けによって固定され、上記第５の実施形態とほぼ同様にして構成されている。ただし、この光電変換回路１４は、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器６及び等価容量キャパシタ７とを、半導体基板２０上にモノリシックに集積化し、チップ状に加工されている。

ここで、ｐｉｎ−ＰＤ１は、上記第５の実施形態のｐｉｎ−ＰＤ１と同一であり、第２のパッシベーション絶縁体層８１が第１のパッシベーション８０の表面上に形成されている。この第２のパッシベーション絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置する第１のパッシベーション絶縁体層８１の各開口にそれぞれ連通した２個の開口を有している。

抵抗器６は、上記第５の実施形態の抵抗器４とほぼ同様に構成され、半導体基板２０の表面上に第１のパッシベーション絶縁体層８０、金属抵抗層１１１及び第２のパッシベーション絶縁体層８１を順次積層して形成されている。金属抵抗層１１１は、第１及び第２のパッシベーション絶縁体層８０、８１の間に平板状に形成されている。第２のバッシベーション絶縁体層８１は、金属抵抗層１１１の表面上に位置する３個の開口を有している。

等価容量キャパシタ７は、上記第５実施形態のキャパシタ５とほぼ同様に構成され、半導体基板２０の表面上に下部電極層１０２、第２のパッシベーション絶縁体層８１及び上部電極層１０３を順次積層し、ＭＩＭ型コンデンサとして形成されている。この等価容量キャパシタ７は、ｐｉｎ−ＰＤ１の容量と同一の容量値を有している。

この等価容量キャパシタ７において、下部電極層１０２は、平板状に形成され、半導体基板２０に直接オーミック接触している。上部電極層１０３は、平板状に形成され、第２のパッシベーション絶縁体層８１を挟んで下部電極層１０２に対向して配置されている。第２のパッシベーション絶縁体層８１は、下部電極層１０２の上方であって上部電極層１０３の下方に位置していない領域に開口を有している。

これらｐｉｎ−ＰＤ１、抵抗器６及び等価容量キャパシタ７との間においては、第１ないし第５の配線パターン１２０〜１２４と第１ないし第５のパッドパターン１３０〜１３４が、第２のパッシベーション絶縁体層８１の表面上にそれぞれ形成されている。

第１の配線パターン１２０は、第１のパッドパターン１３０の周縁部と、抵抗器６における金属抵抗層１１１の中央部とに接触して形成されている。第１のパッドパターン１３０は、ボンディングワイヤを介して第４のリードピン１５２ｄに接続され、第４のリードピン１５２ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。

第２の配線パターン１２１は、第２のパッドパターン１３１の周縁部と、抵抗器６の金属抵抗層１１１の第１端部と、ｐｉｎ−ＰＤ１のｎ型電極層６０とに接触して形成されている。第２のパッドパターン１３１は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。

第３の配線パターン１２２は、第３のパッドパターン１３２の周縁部と、抵抗器６の金属抵抗層１１１の第２端部と、等価容量キャパシタ７の下部電極層１０２とに接触して形成されている。第３のパッドパターン１３２は、ボンディングワイヤを介してダイキャップ１６０の第１のバイパス用キャパシタ１６１の第１の表面電極層１６５に接続されている。

第４の配線パターン１２３は、第４のパッドパターン１３３の周縁部と、等価容量キャパシタ７の上部電極層１０３とに接触して形成されている。第４のパッドパターン１３３は、ボンディングワイヤを介してＩＣチップ１７０の第１のプリアンプ１７１の信号入力端子に接続されている。

第５の配線パターン１２４は、第５のパッドパターン１３４の周縁部と、ｐｉｎ−ＰＤ１のｐ型電極層６１とに接触して形成されている。第５のパッドパターン１３４は、ボンディングワイヤを介してＩＣチップ１７０の第２のプリアンプ１７２の信号入力端子に接続されている。

第１及び第２のプリアンプ１７１、１７２の共通バイアス用端子は、ボンディングワイヤを介してダイキャップ１６０の第２のバイパス用キャパシタ１６２の第２の表面電極層１６６に接続されている。この第２のバイパス用キャパシタ１６２の第２の表面電極層１６６は、ボンディングワイヤを介して第３のリードピン１５３ｃに接続され、第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。

第１のプリアンプ１７１の信号出力端子は、ボンディングワイヤを介して第１のリードピン１５３ａに接続され、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続されている。一方、第２のプリアンプ１７２の信号出力端子は、ボンディングワイヤを介して第２のリードピン１５３ｂに接続され、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。

なお、第１及び第２のバイパス用キャパシタ１６１、１６２の裏面電極層１６４は、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。また、第１及び第２のプリアンプ１７１、１７２の各アース用端子は、ボンディングワイヤを介して導電性基体１５１に接続され、導電性基板１５０及び第５のリードピン１５３ｅを介して接地されている。

ここで、第１のパッシベーション半導体層８０は、ＳｉＮで形成され、層厚約２００ｎｍを有する。第２のパッシベーション半導体層８１は、ＳｉＮで形成され、層厚約１７０ｎｍを有する。第１ないし第５の配線パターン１２０〜１２４は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。金属抵抗層１１１は、ＮｉＣｒＳｉで形成され、比抵抗約１５０Ωｍを有し、かつ、層厚約２５ｎｍを有する。これにより、抵抗器６は、比抵抗約１５０Ωｍを有する。

下部電極層１０２は、Ｔｉ／Ｐｔ／Ａｕで形成され、層厚約２００〜４００ｎｍを有する。上部電極層１０３は、Ｔｉ／Ａｕで形成され、層厚約３００〜５００ｎｍを有する。下部及び上部電極層１０２、１０３が上下に対向する有効面積として３０×１２０μｍのサイズを有する。これにより、等価容量キャパシタ７は、容量約１ｐＦを有する。

図１８に示すように、このような光電変換モジュール１５における電子回路を一括して説明する。ｐｉｎ−ＰＤ１のカソード６０と等価容量キャパシタ７の下部電極層１０２とは、バイアス回路１４０及び第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。ｐｉｎ−ＰＤ１のアノード６１は、第１のプリアンプ１７１の信号入力端子に接続され、等価容量キャパシタ７の上部電極層１０３は、第２のプリアンプ１７２の信号入力端子に接続されている。

第１のプリアンプ１７１の信号出力端子は、第１のリードピン１５３ａを介して図示しない差動入力アンプの第１入力端子Ｑに接続され、第２のプリアンプ１７２の信号出力端子は、第２のリードピン１５３ｂを介して図示しない差動入力アンプの第２入力端子Ｑ’に接続されている。

なお、バイアス回路１４０は、フォトダイオード用電源ＶPDの変動に起因したｐｉｎ−ＰＤ１における雑音の発生を低減するために、抵抗器６と第１及び第２のバイパス用キャパシタ１６１、１６２とによって低域通過型ＲＣフィルタを構成している。

すなわち、抵抗器６の第１端部は、ｐｉｎ−ＰＤ１のｎ型電極層６０と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の第２端部は、等価容量キャパシタ７の下部電極層１０２と第１のバイパス用キャパシタ１６１の第１の表面電極層１６５とに接続されている。抵抗器６の中央部は、第４のリードピン１５３ｄを介してフォトダイオード用電源ＶPDの出力端子に接続されている。

第１及び第２のプリアンプ１７１、１７２の共通バイアス用端子は、第２のバイパス用キャパシタ１６２の第２の表面電極層１６６及び第３のリードピン１５３ｃを介してプリアンプ用電源ＶCCの出力端子に接続されている。第１及び第２のプリアンプ１７１、１７２の各アース用端子は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。ただし、第１及び第２のバイパス用キャパシタ１６１、１６２の裏面電極層１６３は、導電性基体１５１及び第５のリードピン１５３ｅを介してそれぞれ接地されている。

次に、光電変換モジュール１５の作用について説明する。

光電変換回路１４のｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、フォトダイオード用電源ＶPDからバイアス回路１４０を介して印加された所定の電圧によってそれぞれバイアスされ、ＩＣチップ１７０の第１及び第２のプリアンプ１７１、１７２は、プリアンプ用電源ＶCCから印加された所定の電圧によってバイアスされている。このとき、外部から集光カバー１８０に入射した信号光は、ｐｉｎ−ＰＤ１の受光面に集光され、ｐｉｎ−ＰＤ１の内部で光電変換される。

そして、ｐｉｎ−ＰＤ１によって生成された光電変換信号は、ＩＣチップ１７０の第１のプリアンプ１７１に出力されて信号成分及び雑音成分の増幅を受ける。一方、等価容量キャパシタ７によって生成された雑音補償信号は、ＩＣチップ１７０の第２のプリアンプ１７２に出力されて雑音成分の増幅を受ける。このように、第１のプリアンプ１７１で増幅された光電変換信号と、第２のプリアンプ１７２で増幅された雑音補償信号とは、図示しないコンパレータの前段に接続された差動入力アンプにそれぞれ出力される。

ここで、ｐｉｎ−ＰＤ１及び等価容量キャパシタ７は、光電変換回路１４の半導体基板２０上にモノリシックに形成されているので、これらの出力信号である光電変換信号及び雑音補償信号は、環境温度の変動やフォトダイオード用電源ＶPDのノイズなどに起因した雑音成分を同相で含んでいる。そのため、コンパレータ前段の差動入力アンプから出力された光電変換信号は、雑音補償信号によって雑音成分を完全に相殺されている。

なお、光電変換回路１４においては、半導体基板２０の表面上に抵抗器６及び等価容量キャパシタ７をｐｉｎ−ＰＤ１とモノリシックに集積化して形成する。そのため、抵抗器６及び等価容量キャパシタ７はｐｉｎ−ＰＤ１を構成する各種半導体層に接触していないので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上させることができる。

ここで、本発明は上記諸々の実施形態に限られるものではなく、種々の変形を行うことが可能である。例えば、上記諸々の実施形態においては、半導体基板上にＩｎＰからなるｎ型半導体層と、ＧａＩｎＡｓからなるｉ型半導体層及びｐ型半導体層とを順次積層し、これら各種半導体層をＩｎＰからなるパッシベーション半導体層で被覆することにより、ｐｉｎ型受光素子を形成する。

しかしながら、半導体基板上にｐ型半導体層、ｉ型半導体層及びｎ型半導体層を順次積層することにより、ｎ型半導体層及びｐ型半導体層の配置を交換したｐｉｎ型受光素子を形成しても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。なお、このとき、ｎ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の界面領域に、ｎ型半導体層からｎ型不純物を拡散してドープした不純物拡散領域を形成しても、上記諸実施例とほぼ同様な作用効果を得ることができる。

また、ｉ型半導体層及びｐ型半導体層の各構成材料と、パッシベーション半導体層の構成材料とを、それぞれＧａＩｎＡｓ及びＩｎＰに限定する必要はない。つまり、パッシベーション半導体層の構成材料としては、ｉ型半導体層及びｐ型半導体層の各構成材料よりも大きいバンドギャップエネルギーを有するものであれば、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。

また、ｎ型半導体層の構成材料と、ｉ型半導体層及びｐ型半導体層の各構成材料とを、相互に異なる半導体材料に限定する必要はない。つまり、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層の各構成材料が同一の半導体材料であっても、上記諸々の実施形態とほぼ同様な作用効果を得ることができる。

また、パッシベーション半導体層の導電型を、ｉ型に限定する必要はなく、ｐ型またはｎ型に設定してもよい。ただし、パッシベーション半導体層をｐ型に設定した場合、パッシベーション半導体層自体がｐｎ接合領域となるので、リーク電流を低減する効果を抑制する可能性がある。一方、パッシベーション半導体層をｎ型に設定した場合も、パッシベーション半導体層とｐ型半導体層との間の電界強度が増大するので、リーク電流を低減する効果を抑制する可能性がある。

さらに、上記第３ないし第７の実施形態においては、電子素子としてＨＢＴ、抵抗器またはキャパシタをｐｉｎ型受光素子と共にモノリシックに集積化することにより、光電変換回路を形成している。しかしながら、電子素子としてはＨＢＴに限定する必要はなく、ＦＥＴや高電子移動度トランジスタ（HEMT；High Electron Mobility Transistor）などであっても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。

また、ｐｉｎ型受光素子の個数を１個に限定する必要はない。つまり、複数個のｐｉｎ型受光素子を半導体基板上に配列してモノリックに集積化することにより、受光素子アレイを含む光電変換回路を形成しても、上記第３ないし第７の実施形態とほぼ同様な作用効果を得ることができる。

なお、パッケージやデバイスやＩＣなどに対して受光素子アレイをワイヤボンディングによって接続する場合、受光素子アレイに電気接続したボンディングパッドは必然的に受光素子アレイの外部に形成されるので、受光素子アレイはワイヤボンディングを施された際の機械的ダメージを低減して受けることになる。そのため、受光素子アレイは複数のｐｉｎ型受光素子で構成されているといえども、受光素子アレイの実装歩留りは、単体で構成されたｐｉｎ型受光素子に比較し、著しく低減することはない。

また、上記第２、第４及び第６の実施形態においては、ｐ型半導体層の表面上にパッシベーション半導体層を成長させる際に加えられた熱に基づいて、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散することにより、不純物拡散領域を形成する。しかしながら、ｐ型半導体層に接合するパッシベーション層の界面領域にｐ型半導体層から第２導電型の不純物を拡散する方法を何等限定する必要はなく、全ての半導体層を形成した後に抵抗加熱炉によって半導体基板を加熱してもよい。

その他、上記第７の実施形態においては、光電変換回路のｐｉｎ型受光素子を第１の実施形態のｐｉｎ型受光素子として形成している。しかしながら、第１の実施形態ではなく第２の実施形態のｐｉｎ型受光素子として、光電変換回路のｐｉｎ型受光素子を形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。

また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタをＭＩＭ型コンデンサとして形成している。しかしながら、ＭＩＭ型コンデンサばかりではなくＭＩＳ（Metal-Insulator-Semiconductor）型コンデンサとして、光電変換回路の等価容量キャパシタを形成しても、上記第７実施例とほぼ同様な作用効果を得ることができる。

また、上記第７の実施形態においては、光電変換回路の等価容量キャパシタを、ｐｉｎ型受光素子の容量と同一の容量値を有する素子として形成している。しかしながら、光電変換回路の等価容量キャパシタをｐｉｎ型受光素子と同一の構造を有するダミーのｐｉｎ型受光素子に置換しても、上記第７実施例とほぼ同様な作用効果を得ることができる。

以下、本発明に係る諸実施例について、図１９ないし図２１を参照して説明する。

第１の実施例上記第１の実施形態のｐｉｎ型受光素子に対して、パッシベーション半導体層の形成に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一にパッシベーション半導体層を形成したものと、パッシベーション半導体を形成しなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。

これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図１９に示す。図１９においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定する。また、パッシベーション半導体層を備えたｐｉｎ型受光素子の特性曲線を実線で示し、パッシベーション半導体層を備えていないｐｉｎ型受光素子の特性曲線を点線で示す。

図１９に示すように、パッシベーション半導体層を備えたｐｉｎ型受光素子で発生した暗電流のレベルは、パッシベーション半導体層を備えていないｐｉｎ型受光素子で発生した暗電流に比較し、低レベルの逆バイアス電圧に対して著しく小さく、例えば約−２Ｖ程度の逆バイアス電圧に対して１／１０程度である。

そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生がパッシベーション半導体層の形成に基づいて抑制されていることがわかる。

第２の実施例上記第１の実施形態のｐｉｎ型受光素子に対して、ｎ型半導体層、ｉ型半導体層、ｐ型半導体層及びパッシベーション半導体層に施した表面処理に基づいた暗電流の抑制を確認する実験を行った。ここで、３種類の対比するｐｉｎ型受光素子としては、第１の実施形態の記載と略同一に各種半導体層の表面にＨＣｌ系の洗浄液で浸漬したものと、第１の実施形態の記載と略同一に各種半導体層の表面にＨＦ系の洗浄液で浸漬したものと、表面処理を施さなかった点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。

なお、表面処理の諸条件は、次の通りであった。

（１）ＨＣｌ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＣｌ：Ｈ_２Ｏ＝１：１０（体積比）
処理時間 ５分
（２）ＨＦ系の洗浄液による表面処理を受けたｐｉｎ型受光素子
洗浄液の混合成分比 ＨＦ：Ｈ_２Ｏ＝１：１０（体積比）
処理時間 ５分
これら３種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２０に示す。図２０においては、横軸にバイアス電圧の電圧値を設定し、縦軸に暗電流の電流値を設定する。また、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子の特性曲線を一点鎖線で示し、表面処理を施していないｐｉｎ型受光素子の特性曲線を点線で示す。

図２０に示すように、ＨＣｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／５程度である。

また、ＨＦ系の洗浄液で表面処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、表面処理を施していないｐｉｎ型受光素子で発生した暗電流のレベルに比較し、高レベルの逆バイアス電圧に対して著しく小さく、例えば約−１５Ｖの逆バイアス電圧に対して１／２５程度である。

そのため、第１の実施形態のｐｉｎ型受光素子においては、暗電流の発生が各種半導体層に施した表面処理に基づいて抑制されていることがわかる。

第３の実施例上記第２の実施形態のｐｉｎ型受光素子に対して、ｐ型半導体層に接合するパッシベーション半導体層及びｉ型半導体層の各界面領域に不純物拡散層を形成するアニール処理に基づいた暗電流の抑制を確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第２の実施形態の記載と略同一にアニール処理を施したものと、アニール処理を施さなかった点のみで第２の実施形態の記載とは異なるものとを、それぞれ試作した。

なお、アニール処理の諸条件は、次の通りであった。

雰囲気媒体 Ｎ_２
ガス処理温度 ６００℃
処理時間 １時間
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図２１に示す。図２１においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定する。また、アニール処理を施したｐｉｎ型受光素子の特性曲線を実線で示し、アニール処理を施さなかったｐｉｎ型受光素子の特性曲線を点線で示す。

図２１に示すように、アニール処理を施したｐｉｎ型受光素子で発生した暗電流のレベルは、アニール処理を施さなかったｐｉｎ型受光素子で発生した暗電流に比較し、低レベルから高レベルまでの比較的広範囲の逆バイアス電圧に対して著しく小さく、逆バイアス電圧の各レベルに対して１／１０以下になる。

そのため、第２の実施形態のｐｉｎ型受光素子においては、暗電流の発生が不純物拡散層を形成するアニール処理に基づいて抑制されていることがわかる。

本発明の第１の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。 図１のｐｉｎ型受光素子の製造工程を順次示す断面図である。 図１のｐｉｎ型受光素子における図２に後続する製造工程を順次示す断面図である。 本発明の第２の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。 発明の第３の実施形態に係る光電変換回路の構造を示す断面図である。 図５の光電変換回路の製造工程を順次示す断面図である。 図５の光電変換回路における図６に後続する製造工程を順次示す断面図である。 本発明の第４の実施形態に係る光電変換回路の構造を示す断面図である。 本発明の第５の実施形態に係る光電変換回路の構造を示す断面図である。 図９の光電変換回路の製造工程を順次示す断面図である。 図９の光電変換回路における図１０に後続する製造工程を順次示す断面図である。 本発明の第６の実施形態に係る光電変換回路の構造を示す断面図である。 本発明の第７の実施形態に係る光電変換モジュールの構成を示す上面図である。 図１３の光電変換モジュールにおけるＡ−Ａ線に沿った構造を示す断面図である。 図１３の光電変換モジュールにおける光電変換回路の構成を示す上面図である。 図１５の光電変換回路におけるＢ−Ｂ線に沿った構造を示す断面図である。 図１５の光電変換回路におけるＣ−Ｃ線に沿った構造を示す断面図である。 図１３の光電変換モジュールにおける電子回路に関する等価回路の構成を示す回路図である。 図１のｐｉｎ型受光素子におけるパッシベーション半導体層の形成に対応したバイアス電圧−暗電流特性を示すグラフである。 図１のｐｉｎ型受光素子における各種半導体層に施した表面処理に対応したバイアス電圧−暗電流特性を示すグラフである。 図４のｐｉｎ型受光素子における不純物拡散層を形成するアニール処理に対応したバイアス電圧−暗電流特性を示すグラフである。

符号の説明

１、２…ｐｉｎ型受光素子、３〜５…電子素子、６…抵抗器、７…等価容量キャパシタ、１０〜１４…光電変換回路、１５…光電変換モジュール、２０…半導体基板、３０…第１の半導体層、３１…第２の半導体層、３２…第３の半導体層、３３…不純物拡散領域、４０…第４の半導体層、６０…第１の電極層、６１…第２の電極層、１５１…導電性基体、１７１…第１のプリアンプ、１７２…第２のプリアンプ。

Claims (1)

1. Ｆｅをドープした半絶縁性ＩｎＰ半導体基板上に、Ｓｉをドープしたｎ−ＩｎＰからなる第１の半導体層と、ｎ型の導電性を示すアンドープＧａＩｎＡｓ層と、Ｚｎをドープしたｐ−ＧａＩｎＡｓ層とを順次積層する第１のフェーズと、
   前記アンドープＧａＩｎＡｓ層及びＺｎドープｐ−ＧａＩｎＡｓ層の周辺領域を除去し、当該アンドープＧａＩｎＡｓ層とＺｎドープｐ−ＧａＩｎＡｓ層を第１のメサ型に加工する第２のフェーズと、
   このアンドープＧａＩｎＡｓ層、Ｚｎドープｐ−ＧａＩｎＡｓ層、および前記第１の半導体層の周囲に、アンドープＩｎＰ層を形成し、その後改めて、前記半導体基板、前記第１の半導体層、前記アンドープＧａＩｎＡｓ層、前記Ｚｎドープｐ−ＧａＩｎＡｓ層を温度５５０℃〜７００℃で加熱処理して、前記Ｚｎを前記Ｚｎドープｐ−ＧａＩｎＡｓ層に接する前記アンドープＩｎＰ層と前記アンドープＧａＩｎＡｓ層との界面領域に拡散する第３のフェーズと、
   前記アンドープＩｎＰ層と前記第１の半導体層の周辺領域を除去し当該アンドープＩｎＰ層と第１の半導体層を第２のメサ型に加工し前記半絶縁性ＩｎＰ基板を露出させ、さらに、前記アンドープＩｎＰ層の所定領域を除去して前記第１の半導体層及び前記Ｚｎドープｐ−ＧａＩｎＡｓ層の所定領域をそれぞれ露出させ、当該第１の半導体層上に第１の電極層をオーミック接触して形成し、当該Ｚｎドープｐ−ＧａＩｎＡｓ層上に第２の電極層をオーミック接触して形成する第４のフェーズと
   ＨＣｌまたはＨＦのいずれかを含む洗浄液に前記第１の半導体層、前記アンドープＩｎＰ層、前記半導体基板を浸漬し、前記第１の半導体層、前記アンドープＩｎＰ層および前記半導体基板の表面を洗浄する第５のフェーズと、
   前記第１の半導体層、前記アンドープＩｎＰ層、および前記半導体基板の周囲に絶縁体層を形成する第６のフェーズと、
   を備えることを特徴とするｐｉｎ型受光素子の製造方法。

Images