JPS63174361A - 光・電子集積回路 - Google Patents
光・電子集積回路Info
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- JPS63174361A JPS63174361A JP62006700A JP670087A JPS63174361A JP S63174361 A JPS63174361 A JP S63174361A JP 62006700 A JP62006700 A JP 62006700A JP 670087 A JP670087 A JP 670087A JP S63174361 A JPS63174361 A JP S63174361A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- Physics & Mathematics (AREA)
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- Electromagnetism (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は超高速・大容量な光通信・光情報処理システ
ム等の主構成要素となる光・電子集積回路に関する。
ム等の主構成要素となる光・電子集積回路に関する。
光ファイバを伝送路とする光通信システムは、高速・大
容量の信号伝送が可能であり、半導体レーザ、アバラン
シェホトダイオード、ＰＩＮホトダイオード等の個別光
部品の組立によって数百メガビット／Ｓの伝送容量で実
用化されている。
容量の信号伝送が可能であり、半導体レーザ、アバラン
シェホトダイオード、ＰＩＮホトダイオード等の個別光
部品の組立によって数百メガビット／Ｓの伝送容量で実
用化されている。
さらに超高速・高信頼・低価格な光通信システムの実現
のため、半導体レーザあるいはＰＩＮホトダイオード等
の光素子と、トランジスタ等の電子素子を同一基板上に
集積する光・電子集積回路の開発が活発に進められてい
る。高性能な光・電子集積回路を実現するには、電子素
子において１μｍ程度の微細電極形成技術が必要である
。
のため、半導体レーザあるいはＰＩＮホトダイオード等
の光素子と、トランジスタ等の電子素子を同一基板上に
集積する光・電子集積回路の開発が活発に進められてい
る。高性能な光・電子集積回路を実現するには、電子素
子において１μｍ程度の微細電極形成技術が必要である
。
光・電子集積回路を製作する場合、光素子と電子素子の
層構造の違いからウェハ内で数μｍの段差が生じる。通
常のホトリソグラフィー技術を用いて光・電子集積回路
を製作する場合、パターン塩がりによって１μｍ程度の
微細パターン形成が困難であった。そのため光素子と電
子素子の高さを等しくする新しい平坦化技術の開発が光
・電子集積回路の開発の鍵となっていた。ＰＩＮホトダ
イオードとトランジスタを集積した例として、例えば、
アプライド・フィジクス・レターズ（Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）誌、第４６巻、第４
号、第３８９−３９１頁、１９８５年に掲載された論文
に詳しい記載がある。これによると、半絶縁性ＧａＡｓ
基板に深さ約７μｍの段差を形成し、凹部にＰＩＮホト
ダイオード、凸部にＭ Ｅ Ｓ −Ｆ ＥＴを形成する
ことによってウェーハの平坦化を実現している。
層構造の違いからウェハ内で数μｍの段差が生じる。通
常のホトリソグラフィー技術を用いて光・電子集積回路
を製作する場合、パターン塩がりによって１μｍ程度の
微細パターン形成が困難であった。そのため光素子と電
子素子の高さを等しくする新しい平坦化技術の開発が光
・電子集積回路の開発の鍵となっていた。ＰＩＮホトダ
イオードとトランジスタを集積した例として、例えば、
アプライド・フィジクス・レターズ（Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ）誌、第４６巻、第４
号、第３８９−３９１頁、１９８５年に掲載された論文
に詳しい記載がある。これによると、半絶縁性ＧａＡｓ
基板に深さ約７μｍの段差を形成し、凹部にＰＩＮホト
ダイオード、凸部にＭ Ｅ Ｓ −Ｆ ＥＴを形成する
ことによってウェーハの平坦化を実現している。
従来例においては、段差基板を用いることによってＰＩ
ＮホトダイオードとＭＥＳ−ＦＥＴを同一の高さで集積
することが可能となった。しがしながら、段差遷移領域
が幅数１０μｍと広い。
ＮホトダイオードとＭＥＳ−ＦＥＴを同一の高さで集積
することが可能となった。しがしながら、段差遷移領域
が幅数１０μｍと広い。
さらに段差遷移領域の結晶性に問題が残りＰＩＮホトダ
イオードは、数１０μｍの受光径に対して幅３００μｍ
と広い領域を必要としていた。
イオードは、数１０μｍの受光径に対して幅３００μｍ
と広い領域を必要としていた。
つまり、幅３００Ｊ、１．ｍの広いＰＩＮホトダイオー
ド領域に制限されて、高密度集積に問題を残していた。
ド領域に制限されて、高密度集積に問題を残していた。
本発明の目的は、これらの問題点を解決し、高密度集積
を可能とする、超高速・高信顆・低価格な光・電子集積
回路を提供することにある。
を可能とする、超高速・高信顆・低価格な光・電子集積
回路を提供することにある。
本発明の光・電子集積回路は、半絶縁性半導体基板の一
主面上に選択的に形成された半導体層を含んでなる光素
子と、この光素子の設けられていない前記一主面及び前
記光素子の側面に接触して配置された高抵抗埋込み層上
に形成された他の半導体層を含んでなるトランジスタと
を有するというものである。
主面上に選択的に形成された半導体層を含んでなる光素
子と、この光素子の設けられていない前記一主面及び前
記光素子の側面に接触して配置された高抵抗埋込み層上
に形成された他の半導体層を含んでなるトランジスタと
を有するというものである。
平坦な半絶縁性基板に形成した半導体層でＰＩＮホトダ
イオードのような光素子をつくり、光素子の側面を高抵
抗埋込み層で埋込み、高抵抗埋込み層上にトランジスタ
を形成することによって、光素子とトランジスタの高さ
を同じにすることが可能であり、光素子を形成する半導
体層の結晶性に問題は生じないので従来のように広い面
積を必要としない。
イオードのような光素子をつくり、光素子の側面を高抵
抗埋込み層で埋込み、高抵抗埋込み層上にトランジスタ
を形成することによって、光素子とトランジスタの高さ
を同じにすることが可能であり、光素子を形成する半導
体層の結晶性に問題は生じないので従来のように広い面
積を必要としない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の第１の実施例の主要部を示す半
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図である。
導体チップの平面図、第１図（ｂ）は第１図（ａ）のＡ
−Ａ’線断面図である。
この実施例は、ＦｅドープのＩｎＰからなる半絶縁性半
導体基板１０の一主面上に選択的に形成された半導体層
であるコンタクト層１１．吸収層１２、ウィンドウ層１
３を含んでなるＰＩＮホトダイオードと、このＰＩＮホ
トダイオードの設けられていない前述の一主面及びホト
ダイオードの側面に接触して配置された高抵抗埋込み層
１４上に形成された他の半導体層すなわちチャネル層１
５、ＦＥＴ層１６を含んでなる接合型ＦＥＴとを有する
ものである。
導体基板１０の一主面上に選択的に形成された半導体層
であるコンタクト層１１．吸収層１２、ウィンドウ層１
３を含んでなるＰＩＮホトダイオードと、このＰＩＮホ
トダイオードの設けられていない前述の一主面及びホト
ダイオードの側面に接触して配置された高抵抗埋込み層
１４上に形成された他の半導体層すなわちチャネル層１
５、ＦＥＴ層１６を含んでなる接合型ＦＥＴとを有する
ものである。
次に、この実施例の製造方法について説明する。平坦な
ＦｅドープＩｎＰからなる半絶縁性半導体基板１０上に
、液相もしくは気相成長法により、ｎ −ＩｎＰからな
るコンタクト層１１（厚さＱ、５μｍ、キャリア濃度Ｉ
Ｘ １０１７ｃｍ−３） 、ｎ−Ｉｎ０−４７Ｇａ０
．５３ＡＳからなる吸収層１２（厚さ３．０μｍ、キャ
リア濃度５ ｘ １０１５ｃｍ−’Ｌ、ｎ−−ＩｎＰか
らなるウィンドウ層１３（厚さ０．５μｍ、キャリア濃
度５ ｘ １０１５ｃｍ−３）を順次成長させる。
ＦｅドープＩｎＰからなる半絶縁性半導体基板１０上に
、液相もしくは気相成長法により、ｎ −ＩｎＰからな
るコンタクト層１１（厚さＱ、５μｍ、キャリア濃度Ｉ
Ｘ １０１７ｃｍ−３） 、ｎ−Ｉｎ０−４７Ｇａ０
．５３ＡＳからなる吸収層１２（厚さ３．０μｍ、キャ
リア濃度５ ｘ １０１５ｃｍ−’Ｌ、ｎ−−ＩｎＰか
らなるウィンドウ層１３（厚さ０．５μｍ、キャリア濃
度５ ｘ １０１５ｃｍ−３）を順次成長させる。
次に、通常のホトリソグラフィー技術及びエツチング技
術により、５ｉ０２膜をマスクとしてウィンドウ層１３
．吸収層１２．コンタクト層１１を、体積比１％の臭素
を含む臭素・メチルアルコール混合液を用いて選択的に
除去し幅５０μｍのメサ部を形成する。
術により、５ｉ０２膜をマスクとしてウィンドウ層１３
．吸収層１２．コンタクト層１１を、体積比１％の臭素
を含む臭素・メチルアルコール混合液を用いて選択的に
除去し幅５０μｍのメサ部を形成する。
次に、この５ｉ０２膜をマスクとして利用し、Ｆｅドー
プＩｎＰ高抵抗半導体層（厚さ２．８μｍ）を選択成長
させて高抵抗埋込み層１４を形成する。
プＩｎＰ高抵抗半導体層（厚さ２．８μｍ）を選択成長
させて高抵抗埋込み層１４を形成する。
さらに接合型電界効果トランジスタを形成するため、ｎ
−１ｎＰからなるチャネル層１５（厚さ０．２μｍ、
キャリア濃度Ｉ Ｘ １０１７ｃｍ−３） 、１）−Ｉ
ｎ０・８１ＧａＯ−１９ＡＳ０・４１ＰＯ−５９からな
るＦＥＴ層１６（厚さ０．５μｍ、キャリア濃度５ Ｘ
１０１８ｃｍ−３）を順次成長させる。次に、通常の
ホトリソグラフィー技術及びＺｎ拡散法を用いてウィン
ドウ層１３の表面から選択的なＺｎ拡散を行ない、ｐ形
反転領域７を形成する。
−１ｎＰからなるチャネル層１５（厚さ０．２μｍ、
キャリア濃度Ｉ Ｘ １０１７ｃｍ−３） 、１）−Ｉ
ｎ０・８１ＧａＯ−１９ＡＳ０・４１ＰＯ−５９からな
るＦＥＴ層１６（厚さ０．５μｍ、キャリア濃度５ Ｘ
１０１８ｃｍ−３）を順次成長させる。次に、通常の
ホトリソグラフィー技術及びＺｎ拡散法を用いてウィン
ドウ層１３の表面から選択的なＺｎ拡散を行ない、ｐ形
反転領域７を形成する。
次に、ＦＥＴ層１６．チャネル層１５を選択的にエツチ
ング除去して接合型ＦＥＴ形成領域を区画する。
ング除去して接合型ＦＥＴ形成領域を区画する。
次に、ＰＩＮホトダイオードのｎ側電極１９を形成する
ため、ウィンドウ層１３．吸収層１２を選択的にエツチ
ングして凹所を設ける。
ため、ウィンドウ層１３．吸収層１２を選択的にエツチ
ングして凹所を設ける。
なお、ＩｎＧａＡｓ、 ＩｎＧａＡｓＰのエツチングに
はＨ２ＳＯ４゜Ｈ２Ｏ２及びＨ２Ｏの混合液を、ＩｎＰ
のエツチングにはＨＣｅとＨ３Ｐ０．の混合液を用いる
。
はＨ２ＳＯ４゜Ｈ２Ｏ２及びＨ２Ｏの混合液を、ＩｎＰ
のエツチングにはＨＣｅとＨ３Ｐ０．の混合液を用いる
。
次に、ホトリソグラフィー技術及びクロム・金の蒸着に
よりＰＩＮホトダイオードのｐ側電極１８、接合形ＦＥ
Ｔのｎ側電極２１を形成する。
よりＰＩＮホトダイオードのｐ側電極１８、接合形ＦＥ
Ｔのｎ側電極２１を形成する。
次に、ＦＥＴ層１６をエツチングする。このときＦＥＴ
層１６はサイドエツチングによりｎ側電極２１の下まで
エツチングされ、ひさし２２が形成される。次に、ホト
リソグラフィー技術及び金・ゲルマニウム・ニッケルの
蒸着により、ＰＩＮホトダイオードのｎ側電極１つ、接
合型電界効果トランジスタのｎ側電極２０を形成する。
層１６はサイドエツチングによりｎ側電極２１の下まで
エツチングされ、ひさし２２が形成される。次に、ホト
リソグラフィー技術及び金・ゲルマニウム・ニッケルの
蒸着により、ＰＩＮホトダイオードのｎ側電極１つ、接
合型電界効果トランジスタのｎ側電極２０を形成する。
（なお、接合型電界効果トランジスタの製造法について
は、１９８６年、秋季第４７回応用￥ＪＩＪ理学会学術
講演会予稿集２８ｐ−ｘ−１に詳しい記載がある。
は、１９８６年、秋季第４７回応用￥ＪＩＪ理学会学術
講演会予稿集２８ｐ−ｘ−１に詳しい記載がある。
）熱処理後、Ｓｉ３Ｎ４２３をプラズマＣＶＤ法により
全面に付着させた後、ホトリソグラフィー技術及び金の
蒸着により電気配線２４を行ない、受光用光・電子集積
回路ができる。
全面に付着させた後、ホトリソグラフィー技術及び金の
蒸着により電気配線２４を行ない、受光用光・電子集積
回路ができる。
この様に、受光用光・電子集積回路において、平坦な半
絶縁性半導体基板に形成したＰＩＮホトダイオード層の
一部を高抵抗半導体層で埋め込み、この高抵抗埋込み層
上にトランジスタを形成することによって、ＰＩＮホト
ダイオードとトランジスタの高さをほぼ一致させながら
、ＰＩＮホトダイオードの領域を結晶性をそこなわずに
ＰＩＮホトダイオード領域を受光径とほぼ同一の面積ま
で小さくできる。したがって、高密度集積が可能な超高
速・高信頼・低価格な受光光・電子集積回路が実現でき
る。
絶縁性半導体基板に形成したＰＩＮホトダイオード層の
一部を高抵抗半導体層で埋め込み、この高抵抗埋込み層
上にトランジスタを形成することによって、ＰＩＮホト
ダイオードとトランジスタの高さをほぼ一致させながら
、ＰＩＮホトダイオードの領域を結晶性をそこなわずに
ＰＩＮホトダイオード領域を受光径とほぼ同一の面積ま
で小さくできる。したがって、高密度集積が可能な超高
速・高信頼・低価格な受光光・電子集積回路が実現でき
る。
上述の実施例において、寸法例も示したが、結晶成長の
様子は、成長法・条件等で大幅に変化するのでそれらと
ともに適切な寸法を採用すべきこと−はいうまでもない
。また電極金属、配線金属の種類に関しても制限はない
。又、高抵抗半導体層１４はＩｎＰ以外の半導体例えば
ＩｎＡＪ？ ＡｓｊｎＧａＡｓ。
様子は、成長法・条件等で大幅に変化するのでそれらと
ともに適切な寸法を採用すべきこと−はいうまでもない
。また電極金属、配線金属の種類に関しても制限はない
。又、高抵抗半導体層１４はＩｎＰ以外の半導体例えば
ＩｎＡＪ？ ＡｓｊｎＧａＡｓ。
ＩｎＧａＡｓＰであっても問題はない。
以上受光用光・電子集積回路を例にあげて本発明を説明
したが、受光素子の代りに半導体レーザを使用してもよ
いことは改めて詳細に説明するまでもなく明らかなこと
である。
したが、受光素子の代りに半導体レーザを使用してもよ
いことは改めて詳細に説明するまでもなく明らかなこと
である。
以上詳述したように、本発明によれば、平坦な半絶縁性
半導体基板に形成した光素子層の一部を高抵抗半導体層
で埋め込み、高抵抗埋込み層上にトランジスタを形成す
ることによって、光素子とトランジスタの高さをほぼ一
致させながら、結晶性、平坦性をそこなわずに光素子領
域を容易に小さくできる。したがって、高密度回路集積
が可能な超高速・高信頼・低価格な光・電子集積回路が
実現できる。
半導体基板に形成した光素子層の一部を高抵抗半導体層
で埋め込み、高抵抗埋込み層上にトランジスタを形成す
ることによって、光素子とトランジスタの高さをほぼ一
致させながら、結晶性、平坦性をそこなわずに光素子領
域を容易に小さくできる。したがって、高密度回路集積
が可能な超高速・高信頼・低価格な光・電子集積回路が
実現できる。
第１図（ａ）は本発明の一実施例の主要部を示す半導体
チップの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線断面図である。
チップの平面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’線断面図である。
Claims (1)
- 半絶縁性半導体基板の一主面上に選択的に形成された半
導体層を含んでなる光素子と、この光素子の設けられて
いない前記一主面及び前記光素子の側面に接触して配置
された高抵抗埋込み層上に形成された他の半導体層を含
んでなるトランジスタとを有することを特徴とする光・
電子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006700A JPS63174361A (ja) | 1987-01-13 | 1987-01-13 | 光・電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006700A JPS63174361A (ja) | 1987-01-13 | 1987-01-13 | 光・電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174361A true JPS63174361A (ja) | 1988-07-18 |
Family
ID=11645602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006700A Pending JPS63174361A (ja) | 1987-01-13 | 1987-01-13 | 光・電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399884A (en) * | 1993-11-10 | 1995-03-21 | General Electric Company | Radiation imager with single passivation dielectric for transistor and diode |
| US5435608A (en) * | 1994-06-17 | 1995-07-25 | General Electric Company | Radiation imager with common passivation dielectric for gate electrode and photosensor |
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
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1987
- 1987-01-13 JP JP62006700A patent/JPS63174361A/ja active Pending
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