JPH01226173A

JPH01226173A - 光電子集積回路の製造方法

Info

Publication number: JPH01226173A
Application number: JP5326088A
Authority: JP
Inventors: Tomoji Terakado; 知二寺門
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-03-07
Filing date: 1988-03-07
Publication date: 1989-09-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、超高速に作動する大容量の光通信・光情報
処理システム等において、主構成要素となる光電子集積
回路の製造方法に関する。

（従来の技術）光ファイバを伝送路とする光通信システムは、高速・大
容量の信号伝送が可能であり、半導体レーザ、アバラン
シェホトダイオード、ＰＩＮホトダイオード等の個別光
部品の組立によって数１００Ｍｂ／ｓの伝送容量で実用
化きれている。さらに超高速・高信頼・低価格な光通信
システムの実現のため、光素子と電子素子を同一基板上
に集積した光・電子集積回路の研究開発が進められてい
る。

性能の高い光電子集積回路を実現するためには、電子素
子において、１−以下の微細な電極を形成する技術が必
要である。光電子集積回路を製作する場合、光素子と電
子素子とにおける層構造の違いから、基板上で数−の段
差が生じる。通常めホトリソグラフィー技術を用いて、
光電子集積回路を製作する場合、パターン広がり、レジ
ストの段切れの問題により、１−以下の微細パターンの
形成が困難であった。そこで、光素子と電子素子の高さ
を等しくする平坦化技術の開発が光電子集積回路の研究
の鍵となっていた。

平坦化技術を用いた光電子集積回路の例として、例えば
電子通信学会技術研究報告書０ＱＥ８６−１８２　、第
６３−６９頁、　１９８６年に掲載された論文に詳しい
記載がある。これによれば、緩斜面プロセス技術を用い
て、半絶縁性ＩｎＰ基板中にＰＩＮホトダイオードを埋
め込むことにより、光電子集積回路を実現している。

（発明か解決しようとする課題）上述の緩斜面プロセスは■段差基板の形成、■光素子層
の結晶成長、■ウェハの平坦化、■電子素子層の結晶成
長から構成される。上述した従来の光電子集積回路は、
複雑な緩斜面プロセス技術を用いているから製造工程が
長く、信頼性および製造コストに問題があった。

本発明の目的は、これらの問題点を解決し、ウェハの平
坦化を実現しつつ製造工程が簡略化でき、かつ信頼性に
優れ価格の低い光電子集積回路を提供することにある。

（課題を解決するための手段）本発明の光電子集積回路の製造方法は、半絶縁性半導体
基板上に、光素子と電子素子とがモノリシックに集積さ
れてなる光電子集積回路であって、平坦な前記半絶縁性
半導体基板上に電子素子層となる第１の半導体層の結晶
を成長する工程と、前記第１の半導体層の一部に前記半
絶縁性半導体基板にいたる溝を形成する工程と、前記溝
に光素子層となる第２の半導体層の結晶を成長する工程
とを含むことを特徴とする。

（作用）本発明の方法では、平坦な半絶縁性半導体基板上に電子
素子層の結晶を成長させ、該電子素子層の一部に形成し
た溝に光素子層の結晶を成長することにより、ウェハの
平坦化を実現する。このような本発明の方法は、従来方
法の工程にくらべて製造工程が簡略であり、信頼性に優
れ価格の低い光電子集積回路を製造できる。

（実施例）次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の製作工程図である。この工
程図において、（ａ）〜（ｄ）の各図はこの実施例の各
工程において形成される構造の断面図である。この実施
例で製作される光電子集積回路は、第１及び第２の半導
体層を有する。第１の半導体層はＦｅドープのＩｎＰか
らなる平坦な半絶縁性半導体基板１０上に形成されてい
るバッファー層１１及びチャネル層１２を含んでなり、
ＭＥＳ−ＦＥＴをなしている。第２の半導体層は、この
ＭＥＳ−ＦＥＴの半導体層の一部をエツチングし、半絶
縁性半導体基板１０を含む深さに形成した溝に選択的に
形成されたクラッド層１３．吸収層１４及びウィンドウ
層１５を含んでなり、ＰＩＮホトダイオードをなしてい
る。

次に、このような構造の光電子集積回路を製造する実施
例の方法について説明する。平坦なＦｅドープＩｎＰか
らなる半絶縁性半導体基板１０上に、分子線成長法（Ｍ
ＢＥ）または気相成長法により、ノンドープＧａＡｓか
らなるバッファー層１１（厚さ１霞）、ｎ−ＧａＡｓか
らなるチャネル層１２（厚さ０、４４　、　ｎ　＝　Ｉ
　Ｘ　ＩＱ”　ｃｍ−３）を順次ニ成長すセル（第１図
（ａ））。次に通常のホトリソグラフィー技術及びエツ
チング技術により、Ｓｉｎ、をマスクとして、チャネル
層１２．バッファー層１１．半絶縁性半導体基板１０を
、体積化１％の臭素を含む、臭素・メチルアルコール混
合液を用いて、幅５（ｂａｎの垂直または逆メサの斜面
を有する溝部１７を形成する（第１図（ｂ））。

次にこのＳｉｎ、膜をマスク２５として利用し、減圧有
機金属気相成長法を用いてｎ−ＩｎＰからなるクラッド
層１３（厚きｌ、（ｌａｙ＋、キャリア濃度ｎ＝１×ｌ
Ｏ鳳’ｃｒｎ−’）、ｎ−Ｉｎｓ、ａｙＧａｓ、５ｓＡ
Ｓからなる吸収層１４（厚さ２．ＱＰｒｎ、キャリア濃
度ｎ＝５ＸＩＱ１６ｃｍ−’）、ｎ”−ＩｎＰからなる
ウィンドウ層１５（厚さ１．０？ａ。

キャリア濃度ｎ　＝　５　Ｘ　１０”　ｃｍ−’　）を
溝部１７に成長させ、ウェハの平坦化を行なう第１図（
Ｃ））。

次に、通常のホトリソグラフィー技術及び亜鉛拡散法を
用いてウィンドウ層１５の表面から選択的な亜鉛拡散を
行ない、ｐ形反転領域１６を形成する。

次にチャネル層１２を選択的にエツチング除去してＭＥ
Ｓ−ＦＥＴ形成領域を区画するとともに、絶縁膜２４を
形成する。更にｐ電極１８．ｎ電極１９゜ソース電極２
０．ゲート電極２１．ドレイン電極２２゜配線２３を形
成し、光電子集積回路が完成する（第１図（ｄ））。

この様に、本発明においては、平坦な半絶縁性半導体基
板上に電子素子層の結晶を成長し、電子素子層の一部に
形成された溝に光素子層の結晶を成長することにより、
ウェハの平坦化を実現しながら、従来にくらべて製造工
程の細路化が計れ、ひいては信頼性に優れ価格の低い光
電子集積回路が実現できる。

上述の実施例において、寸法例も示したが、結晶成長の
様子は、成長法、成長条件等で大幅に変わるのでそれら
とともに適切な寸法を採用すべきことはいうまでもない
。また、本発明は電極□金属、配線金属の種類に関して
制限されない。また、電子素子に関して、ＧａＡｓ　Ｍ
Ｅ　Ｓ　−Ｆ　ＥＴを用いたが、ＩｎＰ系トランジスタ
、例えばＡＱＧａＡｓ／ＩｎＧａＡｓ　ＭＥ　Ｓ　−Ｆ
　ＥＴ　、接合型ＦＥＴ、ＭＩＳ−ＦＥＴ等を使用して
もよく、ひらに光素子に関して、受光素子の代わりに半
導体レーザ、導波型光スイッチ等を使用してもよいこと
は改めて説明するまでもなく明らかなことである。

（発明の効果）以上に詳述したように、本発明では、平坦な半絶縁性半
導体基板上に、電子素子層の結晶を成長し、この電子素
子層の一部に形成された溝に光素子層の結晶を選択的に
成長することにより、ウェハの平坦化を実現する。この
ような工程によりウェハを平坦化するので、本発明の方
法は従来方法にくらべて製造工程が簡略で、したがって
信頼性に優れ価格の低い光電子集積回路を製造できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す製作工程図である。１０・・・半絶縁性半導体基板、１１・・・バッファー
層、１２・・・チャネル層、１３・・・クラッド層、１
４・・・吸収層、１５・・・ウィンドウ層、１６・・・
ｐ形反転領域、１７・・・溝部、１８・・・ｐ電極、１
９・・・ｎ電極、２０・・・ソース電極、２１・・・ゲ
ートｘ＄ｉ！、、２２・・・ドレイン電極、２３・・・
配線、２４・・・絶縁膜、２５・・・マスク。

Claims

【特許請求の範囲】

　半絶縁性半導体基板上に、光素子と電子素子とがモノ
リシックに集積されてなる光電子集積回路において、平
坦な前記半絶縁性半導体基板上に電子素子層となる第１
の半導体層の結晶を成長する工程と、前記第１の半導体
層の一部に前記半絶縁性半導体基板にいたる溝を形成す
る工程と、前記溝に光素子層となる第２の半導体層の結
晶を成長する工程とを含むことを特徴とする光電子集積
回路の製造方法。