JPH1084168A - 半導体基板上に個別デバイスをハイブリット集積するための方法および光電子デバイス - Google Patents

半導体基板上に個別デバイスをハイブリット集積するための方法および光電子デバイス

Info

Publication number
JPH1084168A
JPH1084168A JP9185588A JP18558897A JPH1084168A JP H1084168 A JPH1084168 A JP H1084168A JP 9185588 A JP9185588 A JP 9185588A JP 18558897 A JP18558897 A JP 18558897A JP H1084168 A JPH1084168 A JP H1084168A
Authority
JP
Japan
Prior art keywords
stop layer
etch stop
layer
etch
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9185588A
Other languages
English (en)
Inventor
Stephen J Kovacic
ジェイ．コバシック ステファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nortel Networks Ltd
Original Assignee
Northern Telecom Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northern Telecom Ltd filed Critical Northern Telecom Ltd
Publication of JPH1084168A publication Critical patent/JPH1084168A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4228—Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12176—Etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12195—Tapering
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4228—Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements
    • G02B6/423—Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements using guiding surfaces for the alignment

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Optical Integrated Circuits (AREA)
  • Semiconductor Lasers (AREA)
  • Light Receiving Elements (AREA)

Abstract

(57)【要約】 【課題】 個別エレメント間で光信号を結合させること
に関連した多くの困難が緩和されるように、一体的およ
びハイブリッド集積個別光学エレメントの両方を結合す
ること。 【解決手段】 個別エレメントを半導体光電子集積回路
上により高い精度で垂直方向に配置するための方法およ
び装置が提供される。この方法は一連の半導体層の下側
に配置されたエッチ・ストップ層４０を用いる。半導体
層は集積あるいは個別エレメント間で光を結合するため
の導波管を含んでいる場合がある。正確な深さを有する
ピットが半導体層内でエッチ・ストップ層４０までエッ
チングされる。個別エレメントと別のエレメントとの間
の正確な位置合わせはエッチ・ストップ層４０からのそ
れぞれの相対的距離を制御することによって可能にな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に個
別デバイスをハイブリット集積するための方法および光
電子デバイスに関するものである。
【０００２】
【従来の技術】光電子回路の部分を形成する構成部品ま
たはエレメントを集積するためのいろいろな方法が存在
している。光電子回路の各部を形成する種々の構成エレ
メントを通じて効率的に光を結合させることは、すべて
のこのような方式における基本的な要件である。
【０００３】光学的および光電子的構成エレメントは一
部の例では、半導体ウェハ上に一体的に集積されている
場合があり、その場合すべての構成エレメントはそのウ
ェハ上で製造される。ＯＥＩＣ（光電子集積回路）の一
部として一体的に集積された構成エレメントを通じて光
を結合させる一つの方法はＯＥＩＣ上の構成エレメント
を接続する導波管を能動的および受動的光学デバイスの
製造と同時並行的に製造することである。
【０００４】一つのタイプのデバイスあるいは導波管に
必要な製造プロセスは別のタイプのデバイスや導波管の
製造プロセスと両立しない場合もあるので、こうした一
体的方法はなかなか実行が困難である。加えて、種々の
導波管およびデバイスをインプリメントするのに必要な
半導体層構造がかなり異なっている場合もある。例え
ば、半導体ダイオード層のために必要な層構造は導波管
のために必要なものとはまったく異なっている。
【０００５】こうした場合、唯一の解決方法は一定の部
分から望ましくない層をエッチングで取り除きエピタキ
シャル的に別の層を沈積あるいは成長させることであ
る。しかしながら、こうした折衷的な方法は効率的な製
造には向いておらず、再成長させた層の品質が低下する
場合がある。
【０００６】別の集積方法では、ＯＥＩＣ上の面放出レ
ーザの配列が自由空間伝送を通じて他のＯＥＩＣと交信
する。光信号はその面放出レーザを有するＯＥＩＣの面
に垂直に放出され、その光ビームがそのレーザの上方に
配置されたＯＥＩＣ上の検出デバイスに衝突する。
【０００７】別の方式では、ビームが上記面放出レーザ
を有する同じＯＥＩＣに向けてミラーから反射された
り、別のＯＥＩＣに向けて反射される。この場合も、反
射されたビームがＯＥＩＣ上の検出エレメント上に衝突
する。いずれの場合も、光信号は導波管を使用しないで
ＯＥＩＣを通じて送られる。この方式に伴う厳しい制約
条件は、その光信号を分割することができないことであ
る。加えて、第１のＯＥＩＣ上にミラー配列を配置する
際、非常に高い精度が求められる。
【０００８】別の方法では、別個に製造された（個別
の）光電子構成エレメントが、種々の構成エレメント間
で光を結合するための導波管を含むＯＥＩＣ上に配置さ
れる。ＯＥＩＣはこれら個別構成エレメントのための配
置位置あるいはピットを有していなければならない。こ
うしたＯＥＩＣは光学的ウェハ−ベンチと呼ばれる場合
があり、その基板はその上に構成エレメントが配置され
る“マザーボード”と考えることができる。
【０００９】ＯＥＩＣはまた光検出デバイス、高速電子
部品などの一定の集積構成エレメントを含んでいる場合
もある。この方式は他の光学的エレメントを含んだウェ
ハ−ベンチ上に個別の光学的エレメントを集積するステ
ップを含んでおり、ハイブリッド集積と呼ばれる。効率
的な光結合を達成するためのポイントはそれら光学的エ
レメントをウェハ−ベンチ上に正確に配置することであ
る。
【００１０】例えば、一つのレーザと一つの集積導波管
との位置揃えのためには高度の垂直方向配置精度が必要
になる。レーザの横方向での配置は横方向での大きな数
値アパチャーを有するテーパー加工された導波管を形成
することができるのでそれほど難しくはない。導波管に
対するレーザの位置はレーザから放出される信号の挿入
ロスに影響を及ぼす。別の例で、モジュレータが集積導
波管の二つのセグメント間に配置される場合もある。こ
の場合も、導波管の位置に対するモジュレータの位置
（入力および出力）は単にカップリングにおいて光がど
の程度失われるかを決定する。この種の集積ステップに
おける垂直方向での位置合わせを実行するための単純で
信頼性の高い方法が存在しないことが、その利用の広が
りに対する一つの制約条件となっている。
【００１１】光学的エレメントの接続に関連したロスは
検出デバイス・エレメントの必要な感度および放出エレ
メントに要求される光出力に影響を及ぼす。光学的エレ
メント内でのロスは適当な部品設計で減らすことはでき
るが、光学的エレメント間の結合に関連したロスにおい
てはこうした方式の適用は難しい。
【００１２】接続ロスは本質的に可変的なものであり、
これはＯＥＩＣ設計者に回路上での最大光信号電力レベ
ルおよび最低光信号電力レベルの両方の影響を考慮に入
れることを余儀なくさせている。能動的な光学エレメン
トおよび受動的な光学エレメントと導波管の結合ロスを
最小限化し、こうしたロスの可変性を最小限化し、ある
いは頑丈さや製造性を改善するためのいかなる新しい方
法であってもコスト効果の高いＯＥＩＣの実現のために
計り知れない価値を持つことになる。
【００１３】従来においては、個別デバイスは一定の形
態の能動的な位置決定プロセスを含む方法によって他の
個別デバイスあるいは集積デバイスと位置揃えされてき
ている。例えば、一部のシステムはデバイスが配置され
た場合の光強度をモニタするフィードバック・コントロ
ール・ループを用いており、その光強度が最適の場合に
そのデバイスが固定される。
【００１４】Ｇｏｄｂｅｙに対する米国特許Ｎｏ．５，
４１３，６７９で、シリコン合金エッチ・ストップ層を
用いてシリコン薄膜をつくる方法が開示されており、Ｇ
ｏｄｂｅｙらに対する米国特許Ｎｏ．５，０１３，６８
１では、この場合もシリコン合金エッチ・ストップ層を
用いて薄いシリコン−オン−絶縁層をつくる方法が開示
されている。
【００１５】
【発明が解決しようとする課題】これら両方のいずれに
おいても、エッチ・ストップ層の目的は薄いシリコン層
を製造するためのバックストップを提供することであ
る。これらの方法において使われる最初の構造はシリコ
ンの薄い層（上に引用した二番目の特許の場合は絶縁層
上に配置されている）、エッチ・ストップ層および該エ
ッチ・ストップ層上のいくつかの他の層を含んでいる。
上記エッチ・ストップ層上の層はエッチングで取り除か
れ、シリコンの薄い層とエッチ・ストップ層が残され
る。その後エッチ・ストップ層が取り除かれ、必要なシ
リコンの薄い層だけが残される。これらの方法では、位
置合わせのためにエッチ・ストップ層は用いられず、最
終的に製造された製品においては存在さえしていない。
【００１６】本発明の目的は、個別エレメント間で光信
号を結合させることに関連した多くの困難が緩和される
ように、上に述べたようなタイプの光学的ウェハ−ベン
チをつくり、それによってレーザなどの複合光学エレメ
ントの垂直方向および横方向の非常に正確な配置を達成
できるようにするために一体的およびハイブリッド集積
個別光学エレメントの両方を結合するように形成された
導波管を有する半導体ヘテロ構造を用いた半導体基板上
に個別デバイスをハイブリット集積するための方法およ
び光電子デバイスを得ることである。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明はＯＥＩＣ上に個別の構成エレメントを垂
直方向で非常に正確に配置させる上での困難さに対応す
る技術を提供するものである。
【００１８】第１の広い側面で見れば、本発明は、基板
上にエッチ・ストップ層を形成するステップと、前記エ
ッチ・ストップ層上に、少なくとも一つの半導体層を形
成するステップにおいて、前記少なくとも一つの半導体
層が前記エッチ・ストップ層上に直接形成される第１の
層を含んでおり、前記エッチ・ストップ層のエッチング
速度が特定のエッチング・プロセスを有する前記エッチ
・ストップ層上の前記第１のエッチング速度より遅いこ
とを特徴とするステップと、ベース面を有する第１のデ
バイス・ピットを形成するために前記エッチ・ストップ
層上の、少なくとも一つの半導体層をエッチ・ストップ
層まで前記特定のエッチング・プロセスで選択的にエッ
チングするステップと、該デバイス・ピット内に第１の
個別デバイスを置いてそれを該ベース面上に安定させる
ステップとで構成され、該個別デバイスの垂直方向での
正確な配置が該エッチ・ストップ層によって形成される
該ピットの深さの正確さの故に達成されることを特徴と
する、半導体基板上に個別デバイスをハイブリッド集積
するための方法を提供するものである。
【００１９】第２の広い側面で見れば、本発明は、基板
上にエッチ・ストップ層を形成するステップと、前記エ
ッチ・ストップ層上に、少なくとも一つの半導体層を形
成するステップにおいて、前記少なくとも一つの半導体
層が前記エッチ・ストップ層上に直接形成された第１の
層を含んでおり、前記エッチ・ストップ層が特定のエッ
チング・プロセスでエッチングされた場合に特徴的な兆
候をつくりだし、十分に遅いので、前記エッチング・プ
ロセス中に前記特徴的な兆候を検出した場合はそのエッ
チング・プロセスを速やかに中止できることができるよ
うなエッチング速度を有していることを特徴とするステ
ップと、ベース面を有する第１のデバイス・ピットを形
成するために前記エッチ・ストップ層上の、少なくとも
一つの半導体層をエッチ・ストップ層まで前記特定のエ
ッチング・プロセスで選択的にエッチングするステップ
と、該デバイス・ピット内に第１の個別デバイスを置い
てそれを該ベース面上に安定させるステップとで構成さ
れ、該個別デバイスの垂直方向での正確な配置が該エッ
チ・ストップ層によって形成される該ピットの深さの正
確さの故に達成されることを特徴とする、半導体基板上
に個別デバイスをハイブリッド集積するための方法を提
供するものである。
【００２０】好ましい実施の形態においては、この技術
は複合ＯＥＩＣを形成するために用いられる。これには
前記エッチ・ストップ層上に導波管を形成し、その導波
管の層をエッチ・ストップ層までエッチングするステッ
プが含まれている。個別デバイス、例えば、レーザとか
モジュレータをそのピット内に配置する場合、それは導
波管のコア層と垂直方向で位置が揃えられる。
【００２１】エッチ・ストップを使用することで可能に
なる垂直方向での正確な位置揃えにより個別エレメント
間で光信号を結合させることに関連した多くの困難が緩
和される。
【００２２】
【発明の実施の形態】以下、この発明に係る半導体基板
上に個別デバイスをハイブリット集積するための方法お
よび光電子デバイスを添付図面を参照して詳細に説明す
る。
【００２３】図１は、ハイブリット集積問題に伴う典型
的な例を示している。レーザ・ダイオード１０などの個
別光学デバイスはレーザ・ダイオードのコア１４がその
ＯＥＩＣの一部を形成している導波管コア１６と垂直方
向で正確に位置が揃えられているようにＯＥＩＣ（光電
子集積回路）１２上に設置されねばならない。コア１
４、１６が位置的に不揃いであると、それら二つのデバ
イス間での結合ロスが増大する。
【００２４】図２は、それからＯＥＩＣがつくられる層
状構造の一例を示している。基板３０はその上にボトム
（・シリコン）・クラッディング層３２、ＳｉＧｅ合金
コア層３４、トップ（・シリコン）・クラッディング層
３６、およびシリコン・ダイオード層３８が配置された
形で示されている。コアが隣接クラッディング層３２、
３６より大きな屈折率を有していることから光は垂直方
向でコア層３４にとじ込められる。
【００２５】Ｇｅの非常に小さな比率（０．０１〜０．
０２）でさえ光を平面状の導波管に垂直方向に光を閉じ
込めてしまうのに十分な合金と純粋なＳｉ間の屈折率の
差をもたらしてしまう。こうした小さな比率が用いられ
る場合、合金の安定性およびｘ＞０．０５としてのＳｉ
1-x Ｇｅx の熱分解に関連した問題の発生が回避され
る。
【００２６】図３は、複合デバイスの垂直方向での正確
な位置合わせを可能にする本発明の一実施の形態による
ヘテロ構造を示している。基板３０はその上にエッチ・
ストップ層４０が戴置される形で示されている。上記エ
ッチ・ストップ層４０上にはオン・チップ光学デバイス
の製造を可能にしてくれる一連の層が配置されている。
図示されている実施の形態においては、この一連の層は
上に述べたように図３の導波管構造、すなわち、ボトム
・クラッディング層３２、導波管コア３４、トップ・ク
ラッディング層３６およびシリコン・ダイオード層３８
で構成されている。
【００２７】エッチ・ストップ層４０はそのエッチング
速度が特定のエッチング・プロセスに対して上記エッチ
・ストップ層上の層３２のそれより遅く、層３２のエッ
チング速度対エッチ・ストップ層４０のエッチング速度
で定義されるエッチング速度比が適している材料ででき
ている。
【００２８】図示されている実施の形態におけるエッチ
・ストップ層のための適切な材料はＳｉＧｅ（シリコン
・ゲルマニウム）合金である。２００オングストローム
の厚みのＳｉＧｅ合金層の一つの適切なゲルマニウム比
率は０．５である。０．５以上、あるいは以下の他の合
金比率でも有効で、排除される必要はないが、合金層の
薄さに応じてこうした比率はずれていても良い場合と、
良くない場合とがある。例えば、純粋なＧｅエッチ・ス
トップ層の場合エッチングでの選択性が優れているが、
ずれを引き起こす可能性がある。ずれのない結晶が必要
な場合、純粋なＧｅエッチ・ストップ層は適切ではな
い。
【００２９】エッチ・ストップ層とそのエッチ・ストッ
プ層上の層との間の違いから、指定された領域で上記エ
ッチ・ストップ層上の層をエッチングで取り除き、エッ
チング・プロセスがエッチ・ストップ層に届いた段階で
エッチング・プロセスを停止することによって正確な深
さまでエッチングすることができる。エッチ・ストップ
層まで行き着くとエッチング速度が緩やかになり、ピッ
トの深さに関してエッチング・プロセスの時間コントロ
ールにそれ程敏感でなくてもよくなるので、ピットの深
さの正確さに対するコントロールがより強化される。
【００３０】ＳＦ6 ／Ｈ2 ＣＦ4 プラズマは純粋なＳｉ
およびＳｉ1-x Ｇｅx 合金間でより大きなエッチング速
度比を持っていることが示されている。実際、Ｇ．Ｓ．
Ｏｅｈｒｌｅｉｎらは“Ｓｅｌｅｃｔｉｖｅ Ｄｒｙ
Ｅｔｃｈｉｎｇ ｏｆ Ｇｅｒｍａｎｉｕｍ ｗｉｔｈ
Ｒｅｓｐｅｃｔ ｔｏ Ｓｉｌｉｃｏｎ ａｎｄＶｉ
ｃｅ Ｖｅｒｓａ”，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓ
ｏｃ．， Ｖｏｌ．１３８， １９９１という出版物
で、ＳＦ6 ／Ｈ2 ／ＣＦ4 プラズマでの５０ワットの基
準電力でＳｉのエッチング速度はＳｉＧｅのそれと比べ
て非常に大きいことを示している。
【００３１】特別な例として、ゲルマニウム比率が０．
５で０．０２μｍの厚みのＳｉＧｅエッチ・ストップ層
３０と、１μｍの厚みのＳｉボトムおよびトップ・クラ
ッディング層３２、３６、およびゲルマニウム比率が
０．０２で１μｍの厚みのＳｉＧｅ導波管コア層３４を
有する、図３に示すヘテロ構造について考えてみる。
【００３２】７５ワット基準電力でエッチャントＳＦ6
／Ｈ2 ／ＣＦ4 の１５ｍｔｏｒｒ放電のステップによる
反応性イオン・エッチング・プロセスは約６ｎｍ／ｍｉ
ｎの速度で導波管層をエッチングするであろうが、Ｓｉ
Ｇｅエッチ・ストップ層の場合は１ｎｍ／ｍｉｎ程度の
速度でしかエッチングは進行しない。三つの導波管層３
２、３４、３６のエッチングにはそれぞれ１６６分程度
かかるであろうから、エッチ・ストップ層の場合はその
厚さの半分程度をエッチングするのに１０分程度、そし
て全体をエッチングするのに２０分程度かかる。
【００３３】この実施の形態でエッチング・プロセスを
どの時点で停止するようにするかを決めるためには、好
ましくはタイマを用いてエッチングがエッチ・ストップ
層に届くまでにかかる最低時間以下にエッチング時間を
抑えるようにする。この例の場合、エッチ・ストップ層
上の層３２、３４、３６のエッチングには約４９８分か
かるので、タイマは４７５分にセットしておく。その
後、ゲルマニウムの存在を示す“検出可能な証拠”があ
るかどうかを調べるために、エッチングで発生するトレ
ース・ガスを分析する。
【００３４】この“エンド・ポイント検出”方法につい
ては後で説明する。トレース・ガス内にゲルマニウムが
存在していれば、エッチングがエッチ・ストップ層まで
到達したことを意味しており、その場合はエッチングを
止める。この例の場合、１０分間ウィンドウが存在して
おり、その中で、ゲルマニウム信号が検出されればエッ
チングの深さにおける誤差を０．０１μｍ以下に抑えて
エッチングが停止される。
【００３５】エッチ・ストップ層を０．０２μｍの厚さ
の純粋なシリコン層に取り替えたとすれば、３分間程度
でこの層全体のエッチングが完了する。上の例では、エ
ッチ・ストップ層はＳｉＧｅで、エッチング・プロセス
はＳＦ6 ／Ｈ2 ／ＣＦ4 で構成されるエッチャントで反
応性イオン・エッチングが行われる。しかしながら、そ
の他のエッチ・ストップ層材料、エッチング・プロセス
およびエッチャントを用いても良い。
【００３６】エッチ・ストップ層は予め決められた正確
な位置に配置されており、その結果、そのエッチ・スト
ップ層の上部とほぼ共通平面であるピットの床部からエ
ッチ・ストップ層上部の層状化構造内部の諸点までの正
確な距離が達成され、エッチ・ストップ層上でのこれら
の層の成長によって決められる。オン・チップ・デバイ
スをつくることが可能で、これらのデバイスの特徴ない
し基準点はそのエッチ・ストップ層から正確な所定距離
に配置される。
【００３７】デバイス・ピット内に配置される個別デバ
イスはエッチ・ストップ層に向けて配置されたベース面
を有している。各個別デバイスは他の個別デバイスある
いはオン・チップ・デバイスと正確に位置が揃っている
ことが必要な場合もあるであろうし、特に、そうした個
別デバイスの特徴あるいは基準点が他のデバイスの特徴
あるいは基準点と位置的に揃っていなければならない場
合もある。これはそれぞれの特徴あるいは基準点がエッ
チ・ストップ層から等しい距離になるようにそれらデバ
イスをつくることによって達成される。
【００３８】例えば、図３および図４で、レーザ・ダイ
オード１０などのようなデバイスがオン・チップ光学導
波管と光学的に結合されるようにインストールされ、そ
のためにはダイオード１０のコア１４がその導波管コア
３４と正確に位置が揃っていることが必要になる。デバ
イス・ピットはエッチ・ストップ層４０によって決めら
れるような正確な深さまでエッチングされており、そし
てレーザ・デバイス１０のベース面４４はエッチ・スト
ップ層に対向するようにピット４２内に配置されてい
る。
【００３９】このピットのボトムはレーザ・ダイオード
との電気的な接触をもたらすように金属化されている場
合もある。ピットの深さはそのピットと交差している導
波管に対するそのレーザ・ダイオードの高さを制御す
る。光学的な結合を達成するためには、例えば、それぞ
れのコアの中心線を揃えるなどの方法で、レーザ・ダイ
オード１０のコア１４とオン・チップ導波管のコア３４
との間を位置的に正確に揃えてもよい。
【００４０】ダイオードをインストールする際、それぞ
れのコアの中心線がエッチ・ストップ層からほぼ同じ距
離となるようにレーザ・ダイオードとオン・チップ導波
管を構成することによって、コアの正確な位置揃えが達
成される。エッチ・ストップ層が存在していない場合、
そうした方法を採用できる程十分に正確な深さまでエッ
チングすることは不可能である。
【００４１】図３に示されているヘテロ構造からチャン
ネル導波管をつくるためには、コア層内部で光を横方向
に閉じ込めることも要求される。これは二酸化シリコン
層のためのＬＯＣＯＳ（シリコンの局所酸化）領域を用
いて達成することができる。こうしたヘテロ構造および
ＬＯＣＯＳ領域の利用に関する詳細は、本明細書に参考
として組み込まれている、１９９６年２月２６日に出願
された“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｐｔｉｃａｌ
ｗａｖｅｇｕｉｄｅ（半導体光学導波管）”という表
題の本出願人による米国特許出願Ｎｏ．０８／６０９９
３０に述べられている。ＬＯＣＯＳ領域は光をＬＯＣＯ
Ｓ領域間で横方向に閉じ込める。また別の方法として、
チャンネル導波管をつくるための別の公知の方法を用い
てもよい。図４に示すようにより厚い二酸化シリコンの
縁を有すること、あるいはストリップ・ローディングに
よってリッジ・チャンネル導波管を形成してもよい。
【００４２】個々のデバイスの横方向での位置揃えは垂
直方向での位置揃えよりずっと問題が少なく、従来の方
法を用いて達成できる。最終的な幅および長さのピット
を定義することによっておおまかな位置揃えは基本的に
行われる。図４で、ピット４２内に配置されるデバイス
はストリップ・ロードされた導波管４５との横方向での
位置合わせが必要で、これはエッチング中にピットを正
確に配置し、寸法を決めることによって簡単に行うこと
ができる。
【００４３】図５で、レーザ・ダイオード５２と結合し
なければならない導波管５０はテーパー加工された部分
５４を有しており、ダイオードの横方向での配置に対す
る感度がさらに低くなっている。また、個々のデバイス
の横方向での配置に対する感度を減らすためにレンズ化
した（ｌｅｎｓｅｄ）導波管を用いてもよい。
【００４４】個々のデバイスの垂直方向での位置揃えを
達成するためにエッチ・ストップを用いるもう一つの例
を図６に示す。モジュレータ７０が二つの導波管の間に
挿入されている。この場合も、モジュレータの入力７２
および出力７４での光信号はそのモジュレータが戴置さ
れるピット４２の深さを制御することで、正確に垂直方
向に簡単に位置合わせされる。
【００４５】光ダイオードなど他の個々のデバイスの垂
直方向で正確に位置合わせするためにエッチ・ストップ
層を用いることもできる。
【００４６】図７にＯＥＩＣの断面図が示されており、
拡散レジスタ８０およびＮＰＮトランジスタ８２で構成
されたデバイスがヘテロ構造の層内につくられており、
デバイス・ピット８４が存在している。層３０、４０、
３２、３４、３６は前に図３との関連で述べたのと同様
である。別のシリコン層８６がエッチ・ストップ層４０
と基板３０との間に配置されて示されている。
【００４７】層８６、４０、３２、３４、３６は境界設
定線８８の左側、デバイス・ピット８４の下側で軽くｐ
−ドープされており、そしてデバイス８０、８２の下
側、境界設定線の右側で軽くｎ−ドープされている。こ
の場合、エッチ・ストップ層の組成がこれらの追加的な
デバイスの作成および作動に悪影響を及ぼすことがあっ
てはならない。そのためにはヘテロ構造全体に基本的に
ずれがないようにしなければならない。
【００４８】上の教示を考慮に入れれば、多数の修正お
よび変更が本発明においては可能である。したがって、
特許請求の範囲内で、ここに具体的に述べられた以外の
形で本発明を実施することは可能である。
【００４９】例えば、本発明はここに選ばれている材料
系に限定されるものではない。いずれの適切な材料系に
対しても多数の性質が求められる。第１に、ヘテロ構造
系は集積されたデバイスあるいはエレメントを形成する
ための層を含んでいなければならない。これらが導波管
を含んでいる場合、そのヘテロ構造は天然の導波管シス
テムでなければならない。この目的のためには、そのヘ
テロ構造はコア層とクラッディング層を含んでいなけれ
ばならず、コア層の屈折率はクラッディング層の屈折率
より大きくなければならない。コア層、クラッディング
層の厚さと組成は導波管設計のパラメータである。
【００５０】第２の重要なファクターは、そのヘテロ構
造が適当な深さでエッチング・プロセスを止めるための
エッチ・ストップ層を含んでいなければならないことで
ある。上の例で、エッチ・ストップ層はそのエッチ・ス
トップ層上の層より遅いエッチング速度を有しており、
エッチ・ストップ層の材料は検出可能な兆候もつくりだ
すものである。エッチング速度比はエッチングに伴う化
学反応に依存している。エッチ・ストップ層の材料は適
切なエッチング速度比および検出可能な兆候の両方を持
っていることが好ましいが、これらの二つの特徴のうち
のいずれか一方だけを有しているエッチ・ストップ層で
も使用に耐えることもできる。
【００５１】エッチ・ストップ層のエッチング速度がそ
のエッチ・ストップ層上の層のエッチング速度に対して
低下する限り、エッチングの時間的制御を緩める上で役
に立つが、エッチ・ストップ層がその上の層よりずっと
遅いエッチング速度を有しているのが好ましい。これら
二つの特徴、つまりエッチング速度比および検出可能な
兆候をエッチングを止めるために単独か、あるいは組み
合わせでどのように用いるかについて以下に述べる。
【００５２】エッチ・ストップ層は一定の深さで成長さ
れる継続平面状の層である。いくつかの事例では、複数
のエッチ・ストップ層を持つ方が好ましい場合もある。
例えば、二つのエッチ・ストップ層が存在している場
合、異なったエッチング材料でできた、少なくとも一方
の層はそれら二つのエッチ・ストップ層間に配置される
ことになり、その異なったエッチング材料はより速いエ
ッチング速度か、異なった特徴的兆候のいずれかを持つ
ものである。仮定として、エッチ・ストップ層がいろい
ろな深さでの一連の領域であるとしてみよう。種々のエ
ッチング速度の性質に基づいて、必要な深さでエッチン
グ・プロセスを止めるいくつかの方式がある。
【００５３】エッチ・ストップ層がエッチングをまった
く受けつけない場合は、エッチング速度比は無限大であ
り、エッチングは完全に止められて、垂直方向での正確
さも無限大の精度をもつことになる。なお、現在の時点
では、Ｓｉ上でエピタキシャルに成長し、Ｓｉに対する
エッチングをまったく受けつけない特殊な材料は知られ
ていない。
【００５４】エッチング・プロセスの深さを制御するた
めに、エッチング・プロセスの時間調節だけが用いられ
る場合もある。この場合、エッチ・ストップ層は、その
エッチ・ストップ層に到達した場合にぐっと速度が落
ち、そのエッチング・プロセスを中止するタイミングに
一定の緩やかさがもたらされるようなエッチング速度を
持っていなければならない。エッチ・ストップ層のエッ
チング速度が遅ければ遅い程、同じピット深さ精度を達
成するために、エッチング・プロセスのタイミングの幅
は広くなる。
【００５５】エッチング・プロセスを時間的に制御する
のではなく、エッチングを停止するためにエンド・ポイ
ント検出法を用いる場合もある。このエンド・ポイント
検出法ではエッチング・プロセスによって生み出される
トレース・ガスをモニタし、そのエッチ・ストップ層に
独特な特徴的兆候を探すために残留ガス分析デバイスな
どのモニター・システムが使用される。ＳｉＧｅの例で
は、このモニター・システムはエッチング・プロセス中
につくりだされるトレース・ガス内のゲルマニウムの存
在を検出する。その兆候が検出された場合、そのエッチ
ング・プロセスが停止される。
【００５６】この方式が用いられる場合、エッチ・スト
ップ層が他の層より遅い速度でエッチングされることは
必ずしも必要ではないが、エンド・ポイントの検出後、
そのエッチング・プロセスはその後妥当な深さ範囲で停
止されるのに十分な程度に遅い速度で進行しなければな
らない。エンド・ポイント検出を好ましいエッチング速
度比と組み合わせて用いるのは正確な垂直方向でのエッ
チング深さを達成する上で好ましい方法である。
【００５７】この組み合わせ方式の場合、エッチングは
エッチ・ストップ層に達するまでにかかる可能性のある
最短時間か、それよりやや短い時間で制御される。その
後、エッチングをぴったりいつ停止すべきかについて正
確に判断するためにエンド−ポイント検出方法が用いら
れる。好ましいエッチング速度比を用いれば、エッチン
グを停止するタイミングはやや緩くでも良い。
【００５８】エッチ・ストップ層は導波管チャンネル層
と同じ合金でつくらねればならない必要性はない。同じ
合金でつくられていてエッチングを停止するタイミング
を制御するために“兆候”方式が用いられる場合、エッ
チング中につくりだされる信号のモニターにおいて、そ
の合金の存在を示す最初の兆候が導波管チャンネル層の
エッチング中に検出され、エッチングがエッチ・ストッ
プ層に到達した場合に第２の同様の兆候が検出される。
【００５９】この第２の兆候が検出された場合、エッチ
ング・プロセスは停止される。同様に、タイミングを制
御したエッチング・プロセスを用いなければならない場
合、導波管チャンネル層を完全にエッチングするために
より多くの時間を割り当てる必要がある。
【００６０】より一般的には、種々の層のエッチング中
に、それら層のエッチング速度が隣接層に対して増大し
たり低下したりする場合もある。エッチ・ストップ層上
の層とエッチ・ストップ層自体との間では常にエッチン
グ速度の低下が起きる。エッチングを制御する場合、こ
れらエッチング速度の増大や低下は、そのエッチングを
時間的に制御したり、あるいはエッチングによってつく
りだされるガスをモニターする場合に考慮に入れる必要
がある。
【００６１】エッチ・ストップ層の利用は正確な深さで
ピットを形成するためだけに限定される訳ではない。適
当なエリアをエッチ・ストップ層までエッチングするこ
とによって正確な垂直方向の寸法を得るために、チャン
ネルおよびメサ(mesas) など他の特徴を定義してもよ
い。
【００６２】エッチ・ストップ層は必ずしも基板のすぐ
上に存在していなければならない訳ではない。他の層は
基板とエッチ・ストップ層の間に存在していてもよい
が、これらの層内に延びるピットを正確な深さで形成す
るのは実際的ではない。
【００６３】ヘテロ構造はヘテロ結合バイポーラ・トラ
ンジスタの形成に適した層がその後に続く、あるいはそ
の層を含んだ一組の導波管層を含んでいるのが好まし
い。こうした方法で、電子的エレメントと導波管エレメ
ントの両方を同じ基層ウェハ上につくることができる。
こうした目的のためには、Ｓｉ／ＳｉＧｅヘテロ構造が
特に適している。
【００６４】この場合、ヘテロ構造は基本的にずれを含
んでいないことが必要である。この場合の導波管コア層
のゲルマニウム比率の好ましい範囲は０．０１〜０．１
で、エッチ・ストップ層の好ましいゲルマニウム比率は
０．５０である。一定のゲルマニウム含有率を有する層
がずれを起こす前に持つことができる最大の厚さはゲル
マニウム含有率と逆比例の関係にある。したがって、導
波管コア層あるいはエッチ・ストップ層のいずれかの高
いゲルマニウム比率を用いれば、これらの層は十分に薄
くなる。
【００６５】ここに述べたタイプの正確な複合化方法を
実現するために、類似した性質を用いることができる他
の材料系も存在している。例えば、ＩｎＧａＡｓＰ／Ｉ
ｎＰあるいはその他のＩＩＩ−Ｖヘテロ構造を用いるこ
とができる。ＩｎＰをエッチングする場合、ＩｎＧａＡ
ｓＰのエッチ・ストップ層は２部分のＨＣｌと３部分の
Ｈ3 ＰＯ4 で構成されるエッチングに有効である。Ｉｎ
ＧａＡｓＰをエッチングする場合、ＩｎＰのエッチ・ス
トップ層は１部分のＨ2 ＳＯ4 、５部分のＨ2Ｏ2 、そ
して５０部分のＨ2 Ｏで構成されたエッチングの場合に
有効である。これらの例では、エッチングはウェット・
エッチングで、反応性イオン・エッチングではない。
【００６６】さらに別の材料系では、エッチ・ストップ
層はＩｎＧａＡｓＰで、エッチ・ストップ層上の層はＩ
ｎＰである。この場合、反応性イオン・エッチング法が
用いられ、エッチングを停止させるためにはエンド・ポ
イント検出方法が用いられる。質量分光計を用いて“Ｇ
ａ”信号が検出された場合、エッチングは止められる。
前と同様、適切なエンド−ポイント信号を検出するため
のウィンドウを決めるために、エッチングを時間的に制
御してもよい。
【００６７】本発明は個別のデバイスと集積デバイス間
の垂直方向での位置合わせの達成だけに限定されない。
二つの個別デバイス間の垂直方向での正確な位置合わせ
を達成したり、ＯＥＩＣ上の個別デバイスの復元可能で
正確な、絶対的垂直方向位置を達成するためにも適用す
ることが可能である。
【００６８】
【発明の効果】以上説明したとおり、本発明に係る半導
体基板上に個別デバイスをハイブリット集積するための
方法および光電子デバイスによれば、個別エレメント間
で光信号を結合させることに関連した多くの困難が緩和
されるように、上に述べたようなタイプの光学的ウェハ
−ベンチをつくり、それによってレーザなどの複合光学
エレメントの垂直方向および横方向の非常に正確な配置
を達成できるようにするために一体的およびハイブリッ
ド集積個別光学エレメントの両方を結合するように形成
された導波管を有する半導体ヘテロ構造を用いた半導体
基板上に個別デバイスをハイブリット集積するための方
法および光電子デバイスを得ることができる。
【図面の簡単な説明】
【図１】ＯＥＩＣに対して位置が合ってないレーザ・ダ
イオードを示す側方断面図である。
【図２】導波管の形成を可能にするヘテロ構造を示す側
方断面図である。
【図３】本発明の一つの側面によって提供される方法で
ＯＥＩＣと正しく位置が揃えられたレーザ・ダイオード
を示す側方断面図である。
【図４】内部にピットがエッチングされた本発明の一側
面によるＯＥＩＣのヘテロ構造を示す斜視図である。
【図５】レーザ・ダイオードと光学的に結合されたＯＥ
ＩＣ上のテーパー加工された導波管を示す平面図であ
る。
【図６】ＯＥＩＣの一部を形成しており、モジュレータ
と光学的に結合されている導波管を示す側方断面図であ
る。
【図７】二つのチップ上で製造された構成エレメントと
一つのデバイス・ピットを有するＯＥＩＣを示す側方断
面図である。
【符号の説明】
１０ レーザ・ダイオード １２ ＯＥＩＣ（光電子集積回路） １４ コア １６ 導波管コア ３０ 基板 ３２ ボトム・クラッディング層 ３４ コア層 ３６ トップ・クラッディング層 ３８ シリコン・ダイオード層 ４０ エッチ・ストップ層 ４２ ピット ４４ ベース面 ４５ ストリップ・ロードされた導波管 ５０ 導波管 ５２ レーザ・ダイオード ７０ モジュレータ ７２ モジュレータの入力 ７４ モジュレータの出力 ８０ 拡散レジスタ ８２ ＮＰＮトランジスタ ８４ デバイス・ピット ８６ シリコン層 ８８ 境界設定線

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 基板上にエッチ・ストップ層を形成する
    ステップと、 少なくとも一つの半導体層が前記エッチ・ストップ層上
    に直接形成される第１の層を含んでおり、前記エッチ・
    ストップ層のエッチング速度が特定のエッチング・プロ
    セスを有する前記エッチ・ストップ層上の前記第１のエ
    ッチング速度より遅い、前記エッチ・ストップ層上に、
    少なくとも一つの半導体層を形成するステップと、 ベース面を有する第１のデバイス・ピットを形成するた
    めに前記エッチ・ストップ層上の、少なくとも一つの半
    導体層をエッチ・ストップ層まで前記特定のエッチング
    ・プロセスで選択的にエッチングするステップと、 前記デバイス・ピット内に第１の個別デバイスを置いて
    それを前記ベース面上に安定させるステップと、 を含み、 前記個別デバイスの垂直方向での正確な配置が前記エッ
    チ・ストップ層によって形成される前記ピットの深さの
    正確さの故に達成されることを特徴とする半導体基板上
    に個別デバイスをハイブリット集積するための方法。
  2. 【請求項２】 基板上にエッチ・ストップ層を形成する
    ステップと、 少なくとも一つの半導体層が前記エッチ・ストップ層上
    に直接形成された第１の層を含んでおり、前記エッチ・
    ストップ層が特定のエッチング・プロセスでエッチング
    された場合に特徴的な兆候をつくりだし、十分に遅いの
    で、前記エッチング・プロセス中に前記特徴的な兆候を
    検出した場合はそのエッチング・プロセスを速やかに中
    止できるようなエッチング速度を有し、前記エッチ・ス
    トップ層上に、少なくとも一つの半導体層を形成するス
    テップと、 ベース面を有する第１のデバイス・ピットを形成するた
    めに前記エッチ・ストップ層上の、少なくとも一つの半
    導体層をエッチ・ストップ層まで前記特定のエッチング
    ・プロセスで選択的にエッチングするステップと、 前記デバイス・ピット内に第１の個別デバイスを置いて
    それを前記ベース面上に安定させるステップと、 を含み、 前記個別デバイスの垂直方向での正確な配置が前記エッ
    チ・ストップ層によって形成される前記ピットの深さの
    正確さの故に達成されることを特徴とする半導体基板上
    に個別デバイスをハイブリット集積するための方法。
  3. 【請求項３】 前記エッチ・ストップ層がそのエッチ・
    ストップ層上の第１の層より遅いエッチング速度を有し
    ていることを特徴とする請求項２に記載の半導体基板上
    に個別デバイスをハイブリット集積するための方法。
  4. 【請求項４】 前記選択的エッチング・ステップ中に形
    成されるピットの正確な深さがエッチングの時間を調節
    することによって達成されることを特徴とする請求項１
    に記載の半導体基板上に個別デバイスをハイブリット集
    積するための方法。
  5. 【請求項５】 前記選択的エッチング・ステップ中に形
    成されるピットの正確な深さがエッチング中につくりだ
    されるトレース・ガスをモニターし、特徴的な兆候が検
    出された場合にエッチングを中止することによって達成
    されることを特徴とする請求項２に記載の半導体基板上
    に個別デバイスをハイブリット集積するための方法。
  6. 【請求項６】 前記選択的エッチング・ステップ中に形
    成されるピットの正確な深さがエッチング中につくりだ
    されるトレース・ガスをモニターし、特徴的な兆候が検
    出された場合にエッチングを中止することによって達成
    されることを特徴とする請求項３に記載の半導体基板上
    に個別デバイスをハイブリット集積するための方法。
  7. 【請求項７】 前記エッチング・プロセスが特徴的な兆
    候を検出するためにトレース・ガスをモニターする前に
    時間調整されることを特徴とする請求項６に記載の半導
    体基板上に個別デバイスをハイブリット集積するための
    方法。
  8. 【請求項８】 さらに、前記少なくとも一つの半導体層
    内に、少なくとも一つのエレメントを一体的につくるス
    テップを含み、前記個別デバイスの正確な位置揃えが前
    記デバイスおよび前記エレメントの前記エッチ・ストッ
    プ層からの正確な相対的距離によって達成されることを
    特徴とする請求項１に記載の半導体基板上に個別デバイ
    スをハイブリット集積するための方法。
  9. 【請求項９】 さらに、第２のデバイス・ピットが前記
    選択的エッチング・ステップ中にもエッチングされ、さ
    らに前記第２のデバイス・ピット内に第２の個別デバイ
    スを配置するステップを含んでおり、 前記第１の個別デバイスと前記第２の個別デバイスの正
    確な位置揃えが前記第１の個別デバイスと前記第２の個
    別デバイスの前記エッチ・ストップ層からの正確な相対
    的距離によって達成されることを特徴とする請求項１に
    記載の半導体基板上に個別デバイスをハイブリット集積
    するための方法。
  10. 【請求項１０】 さらに、前記ピット内に前記個別デバ
    イスを配置する前に前記ピットのベース面を金属化する
    ステップを含んでいることを特徴とする請求項１に記載
    の半導体基板上に個別デバイスをハイブリット集積する
    ための方法。
  11. 【請求項１１】 前記エッチ・ストップ層がシリコン・
    ゲルマニウム合金であることを特徴とする請求項１に記
    載の半導体基板上に個別デバイスをハイブリット集積す
    るための方法。
  12. 【請求項１２】 それぞれの、前記少なくとも一つの半
    導体層がシリコンとゲルマニウム比率が０．０１〜０．
    １０であるシリコン・ゲルマニウム合金の一つである材
    料からできていることを特徴とする請求項１１に記載の
    半導体基板上に個別デバイスをハイブリット集積するた
    めの方法。
  13. 【請求項１３】 前記エッチ・ストップ層が０．５０程
    度のゲルマニウム比率を有していることを特徴とする請
    求項１１に記載の半導体基板上に個別デバイスをハイブ
    リット集積するための方法。
  14. 【請求項１４】 前記エッチ・ストップ層が０．５０程
    度のゲルマニウム比率を有していることを特徴とする請
    求項１２に記載の半導体基板上に個別デバイスをハイブ
    リット集積するための方法。
  15. 【請求項１５】 基板上にエッチ・ストップ層を形成す
    るステップと、 第１のクラッディング層が特定のエッチング・プロセス
    において前記エッチ・ストップ層のエッチング速度より
    遅いエッチング速度を有し、前記エッチ・ストップ層上
    に第１のクラッディング層、導波管コア層および第２の
    クラッディング層の順番で構成されている導波管を形成
    するステップと、 前記エッチ・ストップ層上の層をそのエッチング・プロ
    セスでエッチ・ストップ層までエッチングしてベース面
    を有するデバイス・ピットを定義するために選択的にエ
    ッチングするステップと、 第１の個別デバイスを前記デバイス・ピット内に配置す
    るステップと、 を含み、 前記個別デバイスと前記導波管コアとの間の正確な垂直
    方向での位置合わせが前記エッチ・ストップ層からのそ
    れらの相対的な距離の故に達成されることを特徴とする
    半導体基板上に個別デバイスをハイブリット集積するた
    めの方法。
  16. 【請求項１６】 エッチングを時間的に制御することに
    よって、前記選択的エッチング中に形成されるピットの
    正確な深さが達成されることを特徴とする請求項１５に
    記載の半導体基板上に個別デバイスをハイブリット集積
    するための方法。
  17. 【請求項１７】 前記選択的エッチング中に形成される
    ピットの正確な深さが、そのエッチングを停止するタイ
    ミングを判定するためにそのエッチング中につくられる
    トレース・ガスをモニターすることによって達成される
    ことを特徴とする請求項１５に記載の半導体基板上に個
    別デバイスをハイブリット集積するための方法。
  18. 【請求項１８】 前記エッチ・ストップ層がシリコン・
    ゲルマニウム合金であることを特徴とする請求項１５に
    記載の半導体基板上に個別デバイスをハイブリット集積
    するための方法。
  19. 【請求項１９】 前記クラッディング層がシリコンであ
    り、前記コア層がゲルマニウム比率０．０１〜０．１０
    であるシリコン・ゲルマニウム合金であることを特徴と
    する請求項１７に記載の半導体基板上に個別デバイスを
    ハイブリット集積するための方法。
  20. 【請求項２０】 前記エッチ・ストップ層が約０．５の
    ゲルマニウム比率を有していることを特徴とする請求項
    １９に記載の半導体基板上に個別デバイスをハイブリッ
    ト集積するための方法。
  21. 【請求項２１】 基板上のエッチ・ストップ層と、 第１のクラッディング層、導波管コアおよび第２のクラ
    ッディング層の順序で、前記エッチ・ストップ層上に構
    成された導波管と、 前記導波管内で前記エッチ・ストップ層までエッチング
    されたピットと、 前記ピット内に配置された個別エレメントと、 を備え、 前記個別エレメントおよび前記コアの正確な垂直方向の
    位置合わせが前記エッチ・ストップ層からのそれぞれの
    相対的距離の正確さによって達成されることを特徴とす
    る垂直方向に位置を揃えられた光電子デバイス。
  22. 【請求項２２】 前記個別エレメントがレーザ・ダイオ
    ードであることを特徴とする請求項２１に記載の光電子
    デバイス。
  23. 【請求項２３】 前記個別エレメントがモジュレータで
    あることを特徴とする請求項２１に記載の光電子デバイ
    ス。
  24. 【請求項２４】 前記個別エレメントがフォトダイオー
    ドであることを特徴とする請求項２１に記載の光電子デ
    バイス。
  25. 【請求項２５】 前記エッチ・ストップ層がシリコン・
    ゲルマニウム合金であることを特徴とする請求項２１に
    記載の光電子デバイス。
  26. 【請求項２６】 前記第１および第２のクラッディング
    層がシリコンであり、前記コア層がゲルマニウム比率が
    ０．０１〜０．１０の範囲のシリコン・ゲルマニウム合
    金であることを特徴とする請求項２５に記載の光電子デ
    バイス。
  27. 【請求項２７】 前記エッチ・ストップ層が約０．５の
    ゲルマニウム比率を有していることを特徴とする請求項
    ２６に記載の光電子デバイス。
  28. 【請求項２８】 前記ピットが金属化されたベース面を
    有していることを特徴とする請求項２１に記載の光電子
    デバイス。
JP9185588A 1996-07-10 1997-07-10 半導体基板上に個別デバイスをハイブリット集積するための方法および光電子デバイス Pending JPH1084168A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/677,922 US5793913A (en) 1996-07-10 1996-07-10 Method for the hybrid integration of discrete elements on a semiconductor substrate
US08/677922 1996-07-10

Publications (1)

Publication Number Publication Date
JPH1084168A true JPH1084168A (ja) 1998-03-31

Family

ID=24720648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9185588A Pending JPH1084168A (ja) 1996-07-10 1997-07-10 半導体基板上に個別デバイスをハイブリット集積するための方法および光電子デバイス

Country Status (4)

Country Link
US (3) US5793913A (ja)
EP (1) EP0818696A3 (ja)
JP (1) JPH1084168A (ja)
CA (1) CA2209548C (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008547218A (ja) * 2005-06-27 2008-12-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 量子ドットベースの光電子デバイス及びこれを作製する方法
WO2015190569A1 (ja) * 2014-06-13 2015-12-17 日本碍子株式会社 外部共振器型発光装置
JP2016213246A (ja) * 2015-04-30 2016-12-15 日本電信電話株式会社 ハイブリッド集積化光デバイスとその製造方法

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070122997A1 (en) 1998-02-19 2007-05-31 Silicon Genesis Corporation Controlled process and resulting device
US6146979A (en) 1997-05-12 2000-11-14 Silicon Genesis Corporation Pressurized microbubble thin film separation process using a reusable substrate
KR100253089B1 (ko) 1997-10-29 2000-05-01 윤종용 반도체소자 제조용 화학기상증착장치 및 이의 구동방법, 그 공정챔버 세정공정 레시피 최적화방법
JPH11274637A (ja) 1998-03-20 1999-10-08 Pioneer Electron Corp 横結合分布帰還リッジ型半導体レーザ及びその製造方法
US6445837B1 (en) * 1999-03-31 2002-09-03 Nu-Wave Photonics, Inc. Hybrid opto-electronic circuits and method of making
DK199901580A (da) * 1999-11-03 2001-05-04 Nkt Res As Silicium mesa struktur integreret i en glas på silicium bølgeleder, samt fremgangsmåde til fremstiiling heraf
US6293688B1 (en) * 1999-11-12 2001-09-25 Sparkolor Corporation Tapered optical waveguide coupler
JP3610863B2 (ja) * 2000-02-10 2005-01-19 株式会社村田製作所 誘電体線路の製造方法および誘電体線路
TW458446U (en) 2000-06-16 2001-10-01 Lucent Trans Electronics Co Lt External dialer of mobile phone with illumination function
US6445667B1 (en) 2000-07-11 2002-09-03 Iomega Corporation Optical servo writing
US6736552B2 (en) * 2001-07-03 2004-05-18 Intel Corporation Optically interconnecting integrated circuit chips
JP3804485B2 (ja) * 2001-08-02 2006-08-02 ソニー株式会社 半導体レーザー素子の製造方法
US6895134B2 (en) * 2001-11-10 2005-05-17 Triquint Technology Holding Co. Integrated optoelectronics devices
JP4107855B2 (ja) * 2002-03-11 2008-06-25 シャープ株式会社 受光素子内蔵型半導体装置の製造方法及び受光素子内蔵型半導体装置
KR100456672B1 (ko) * 2002-03-30 2004-11-10 한국전자통신연구원 광도파로 플랫폼 및 그 제조 방법
US6800212B2 (en) * 2002-05-15 2004-10-05 The Regents Of The University Of California Fabrication of optical components using Si, SiGe, SiGeC, and chemical endpoint detection
US7453132B1 (en) * 2002-06-19 2008-11-18 Luxtera Inc. Waveguide photodetector with integrated electronics
US7110629B2 (en) * 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
GB2409340B (en) 2002-10-04 2006-05-10 Silicon Genesis Corp Method for treating semiconductor material
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers
GB2395066A (en) 2002-11-01 2004-05-12 Optitune Plc Flip chip bonding and passive alignment of optical devices
FR2855274B1 (fr) * 2003-05-19 2005-08-19 Teem Photonics Circuit integre photonique equipe de moyens d'interconnexion avec des composants optoelectroniques rapportes
US20060245754A1 (en) * 2003-05-19 2006-11-02 Teem Phonics Photonic integrated circuit equipped with means for interconnecting with added opto-electronic components
WO2004106987A2 (en) * 2003-05-29 2004-12-09 Applied Materials, Inc. Impurity-based waveguide detectors
CN1795408A (zh) * 2003-05-29 2006-06-28 应用材料股份有限公司 光学信号的连续发送
CN1856860A (zh) * 2003-05-29 2006-11-01 应用材料股份有限公司 埋置式波导检测器
JP2005109055A (ja) * 2003-09-29 2005-04-21 Nec Compound Semiconductor Devices Ltd 光半導体装置及びその製造方法
US7205624B2 (en) * 2003-10-07 2007-04-17 Applied Materials, Inc. Self-aligned implanted waveguide detector
US20050214964A1 (en) * 2003-10-07 2005-09-29 Applied Materials, Inc. Patent Counsel, Legal Affairs Dept. Sige super lattice optical detectors
US7183593B2 (en) * 2003-12-05 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructure resistor and method of forming the same
FR2863716B1 (fr) * 2003-12-10 2006-05-26 Commissariat Energie Atomique Micro-systeme optique a butees mecaniques de positionnement de structures optiques
US7390724B2 (en) * 2004-04-12 2008-06-24 Silicon Genesis Corporation Method and system for lattice space engineering
US7094666B2 (en) * 2004-07-29 2006-08-22 Silicon Genesis Corporation Method and system for fabricating strained layers for the manufacture of integrated circuits
KR100637929B1 (ko) * 2004-11-03 2006-10-24 한국전자통신연구원 하이브리드형 광소자
US7206471B2 (en) * 2004-12-23 2007-04-17 Lucent Technologies Inc. Integrated circuit having an optical core
JP2007057972A (ja) * 2005-08-25 2007-03-08 Nec Electronics Corp 光モジュール
WO2007027615A1 (en) * 2005-09-01 2007-03-08 Applied Materials, Inc. Ridge technique for fabricating an optical detector and an optical waveguide
US20070104441A1 (en) * 2005-11-08 2007-05-10 Massachusetts Institute Of Technology Laterally-integrated waveguide photodetector apparatus and related coupling methods
KR100759805B1 (ko) * 2005-12-07 2007-09-20 한국전자통신연구원 광증폭 듀플렉서
JP2007298770A (ja) * 2006-04-28 2007-11-15 Nec Corp 光導波路デバイス及びその製造方法
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8993410B2 (en) 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
FR2907916B1 (fr) * 2006-10-31 2009-01-23 Commissariat Energie Atomique Nouvelle structure de guide a fente
FR2907917B1 (fr) * 2006-10-31 2009-01-23 Commissariat Energie Atomique Nouvelle structure de guide a fente
JP5413810B2 (ja) * 2007-03-14 2014-02-12 日本電気株式会社 光導波路及びその製造方法
US8330126B2 (en) 2008-08-25 2012-12-11 Silicon Genesis Corporation Race track configuration and method for wafering silicon solar substrates
US8831437B2 (en) 2009-09-04 2014-09-09 Luxtera, Inc. Method and system for a photonic interposer
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
US8329557B2 (en) 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
US8592745B2 (en) * 2009-08-19 2013-11-26 Luxtera Inc. Method and system for optoelectronic receivers utilizing waveguide heterojunction phototransistors integrated in a CMOS SOI wafer
FR2977987B1 (fr) * 2011-07-11 2014-02-14 Commissariat Energie Atomique Dispositif laser a cavite en forme de boucle apte a etre fonctinalisee
US9372308B1 (en) * 2012-06-17 2016-06-21 Pacific Biosciences Of California, Inc. Arrays of integrated analytical devices and methods for production
SG11201510033RA (en) 2013-06-12 2016-01-28 Massachusetts Inst Technology Optical modulator from standard fabrication processing
US9323012B1 (en) 2014-10-27 2016-04-26 Laxense Inc. Hybrid integrated optical device with high alignment tolerance
US10852492B1 (en) * 2014-10-29 2020-12-01 Acacia Communications, Inc. Techniques to combine two integrated photonic substrates
US9323011B1 (en) 2015-06-09 2016-04-26 Laxense Inc. Hybrid integrated optical device with passively aligned laser chips having submicrometer alignment accuracy
US11105974B2 (en) 2015-06-30 2021-08-31 Massachusetts Institute Of Technology Waveguide-coupled silicon-germanium photodetectors and fabrication methods for same
WO2017058319A2 (en) * 2015-06-30 2017-04-06 Massachusetts Institute Of Technology Waveguide-coupled silicon-germanium photodetectors and fabrication methods for same
US9513435B1 (en) 2015-10-19 2016-12-06 Laxense Inc. Hybrid integrated optical device enabling high tolerance optical chip bonding and the method to make the same
US10797462B1 (en) 2016-06-28 2020-10-06 Acacia Communications, Inc. ER-doped waveguide integration in silicon photonics
US10242976B2 (en) * 2016-12-31 2019-03-26 Intel Corporation In-package photonics integration and assembly architecture
CN112352177B (zh) * 2018-07-12 2022-06-21 三菱电机株式会社 光发送设备
US10684414B1 (en) * 2019-01-29 2020-06-16 Ciene Corporation Interconnect between different multi-quantum well waveguides in a semiconductor photonic integrated circuit

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729963A (en) * 1986-11-21 1988-03-08 Bell Communications Research, Inc. Fabrication method for modified planar semiconductor structures
US4836887A (en) * 1987-11-23 1989-06-06 International Business Machines Corporation Chlorofluorocarbon additives for enhancing etch rates in fluorinated halocarbon/oxidant plasmas
US5323035A (en) * 1992-10-13 1994-06-21 Glenn Leedy Interconnection structure for integrated circuits and method for making same
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer
JPH03126283A (ja) * 1989-10-11 1991-05-29 Toshiba Corp 窓構造半導体レーザ素子の製造方法
US5393371A (en) * 1989-12-18 1995-02-28 Litton Systems, Inc. Integrated optics chips and laser ablation methods for attachment of optical fibers thereto for LiNbO3 substrates
DE69126149T2 (de) * 1990-01-22 1998-01-02 Sony Corp Trockenätzverfahren
FR2659148B1 (fr) * 1990-03-01 1993-04-16 Commissariat Energie Atomique Procede de connexion entre une fibre optique et un microguide optique.
DE69115808T2 (de) * 1990-09-10 1996-06-20 Sharp Kk Halbleiterlaser mit verteilter Rückkopplung und Verfahren zu seiner Herstellung
US5138625A (en) * 1991-01-08 1992-08-11 Xerox Corporation Quantum wire semiconductor laser
JP3015540B2 (ja) * 1991-09-26 2000-03-06 株式会社東芝 半導体装置の製造方法
US5297158A (en) * 1991-04-22 1994-03-22 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device including a gallium-aluminum arsenic compound
DE69220303T2 (de) * 1991-07-24 1998-01-02 Sharp Kk Verfahren zur Herstellung eines Halbleiterlasers mit verteilter Rückkoppelung
US5323047A (en) * 1992-01-31 1994-06-21 Sgs-Thomson Microelectronics, Inc. Structure formed by a method of patterning a submicron semiconductor layer
US5513200A (en) * 1992-09-22 1996-04-30 Xerox Corporation Monolithic array of independently addressable diode lasers
US5585957A (en) * 1993-03-25 1996-12-17 Nippon Telegraph And Telephone Corporation Method for producing various semiconductor optical devices of differing optical characteristics
US5550088A (en) * 1993-06-02 1996-08-27 Lucent Technologies Inc. Fabrication process for a self-aligned optical subassembly
JP2798583B2 (ja) * 1993-06-08 1998-09-17 日本電気株式会社 光デバイスの製造方法
US5413679A (en) * 1993-06-30 1995-05-09 The United States Of America As Represented By The Secretary Of The Navy Method of producing a silicon membrane using a silicon alloy etch stop layer
JP3117107B2 (ja) * 1993-08-03 2000-12-11 シャープ株式会社 光集積回路素子の組立構造
JPH0750449A (ja) * 1993-08-04 1995-02-21 Furukawa Electric Co Ltd:The 半導体レーザ素子
DE69434105T2 (de) * 1993-08-09 2005-10-20 Nippon Telegraph And Telephone Corp. Optoelektronische Hybridintegrationsplattform, optisches Untermodul, optoelektronische hybridintegrierte Schaltung, und Herstellungsverfahren der Plattform
JP3302458B2 (ja) * 1993-08-31 2002-07-15 富士通株式会社 集積化光装置及び製造方法
US5465860A (en) * 1994-07-01 1995-11-14 Intel Corporation Method of forming an integrated circuit waveguide
US5745631A (en) * 1996-01-26 1998-04-28 Irvine Sensors Corporation Self-aligning optical beam system
GB2307786B (en) * 1996-05-16 1997-10-15 Bookham Technology Ltd Assembly of an optical component and an optical waveguide
US5834330A (en) * 1996-10-07 1998-11-10 Minnesota Mining And Manufacturing Company Selective etch method for II-VI semiconductors
US6071426A (en) * 1997-12-08 2000-06-06 The Regents Of The University Of California Micro benchtop optics by bulk silicon micromachining
US6627096B2 (en) * 2000-05-02 2003-09-30 Shipley Company, L.L.C. Single mask technique for making positive and negative micromachined features on a substrate

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008547218A (ja) * 2005-06-27 2008-12-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 量子ドットベースの光電子デバイス及びこれを作製する方法
WO2015190569A1 (ja) * 2014-06-13 2015-12-17 日本碍子株式会社 外部共振器型発光装置
WO2015190570A1 (ja) * 2014-06-13 2015-12-17 日本碍子株式会社 外部共振器型発光装置
JPWO2015190569A1 (ja) * 2014-06-13 2017-04-20 日本碍子株式会社 外部共振器型発光装置
JPWO2015190570A1 (ja) * 2014-06-13 2017-04-20 日本碍子株式会社 外部共振器型発光装置
US9979157B2 (en) 2014-06-13 2018-05-22 Ngk Insulators, Ltd. External-resonator-type light-emitting device
US10003175B2 (en) 2014-06-13 2018-06-19 Ngk Insulators, Ltd. External-resonator-type light-emitting device
JP2016213246A (ja) * 2015-04-30 2016-12-15 日本電信電話株式会社 ハイブリッド集積化光デバイスとその製造方法

Also Published As

Publication number Publication date
CA2209548C (en) 2003-09-30
US5793913A (en) 1998-08-11
CA2209548A1 (en) 1998-01-10
EP0818696A3 (en) 1998-08-19
EP0818696A2 (en) 1998-01-14
US6391214B1 (en) 2002-05-21
US6158901A (en) 2000-12-12

Similar Documents

Publication Publication Date Title
JPH1084168A (ja) 半導体基板上に個別デバイスをハイブリット集積するための方法および光電子デバイス
US6037189A (en) Integrated waveguide device and method of fabricating the integrated waveguide device
CN109477936A (zh) 集成结构以及其制造方法
US9780530B2 (en) Semiconductor integrated optical device, manufacturing method thereof and optical module
US6162655A (en) Method of fabricating an expanded beam optical waveguide device
JPH09218325A (ja) 半導体レーザモジュール
CN101002369A (zh) 多级集成光子器件
JPH1114842A (ja) 導波路型光集積回路素子及びその製造方法
EP0536829B1 (en) Optoelectronic semiconductor device comprising a waveguide and method of manufacturing such a device
US5763287A (en) Method of fabricating semiconductor optical device
CN111129945A (zh) 整片制作省隔离器边发射激光器芯片的方法
US7368062B2 (en) Method and apparatus for a low parasitic capacitance butt-joined passive waveguide connected to an active structure
JPH1031127A (ja) 整列マークを有する光学装置およびその製造方法
US6064782A (en) Edge receptive photodetector devices
JP2000150925A (ja) 導波路型集積半導体装置の作製方法
JPH11223739A (ja) 集積型光回路素子及びその製造方法
JP2605650B2 (ja) 光アイソレータ
JPH11307867A (ja) 半導体光集積素子の作製方法及び半導体光集積素子
EP0872926A1 (en) Optical semiconductor module
KR100194584B1 (ko) 반도체 격자 도파로 구조 및 그 제조방법
JPH0485503A (ja) 半導体光入出力回路の製造方法
JPH04369269A (ja) 光集積回路の製造方法
KR100472382B1 (ko) 평면도파로형광회로모듈및그제조방법
JPH11295558A (ja) 光接続装置およびその製造方法
JPH10242572A (ja) 半導体光素子の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040225