JP3306802B2 - 光子集積回路およびその製造方法 - Google Patents
光子集積回路およびその製造方法Info
- Publication number
- JP3306802B2 JP3306802B2 JP07988598A JP7988598A JP3306802B2 JP 3306802 B2 JP3306802 B2 JP 3306802B2 JP 07988598 A JP07988598 A JP 07988598A JP 7988598 A JP7988598 A JP 7988598A JP 3306802 B2 JP3306802 B2 JP 3306802B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- active
- waveguide
- integrated circuit
- passive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B6/12004—Combinations of two or more optical elements
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B2006/12083—Constructional arrangements
- G02B2006/12128—Multiple Quantum Well [MQW]
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B2006/12166—Manufacturing methods
- G02B2006/12176—Etching
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B2006/12166—Manufacturing methods
- G02B2006/12178—Epitaxial growth
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Lasers (AREA)
- Optical Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、パッシブおよびア
クティブな光導波路構造を有する光子的集積回路デバイ
スに関する。
クティブな光導波路構造を有する光子的集積回路デバイ
スに関する。
【０００２】
【従来の技術】光波技術は、半導体エレクトロニクスの
発展を多くの方法で反映して、発展しつつある。ディス
クリートデバイスの段階は、光波技術にとってほとんど
終わっており、ハイブリッド集積の光波段階と見なすこ
とができるかもしれない洗練された集積レベルに急速に
進みつつある。光電子的集積回路は、ハイブリッド集積
回路の真の特性を有し、光子的集積回路（ＰＩＣ）の発
展により、モノリシック半導体ＩＣの要素が、現れてき
ている。
発展を多くの方法で反映して、発展しつつある。ディス
クリートデバイスの段階は、光波技術にとってほとんど
終わっており、ハイブリッド集積の光波段階と見なすこ
とができるかもしれない洗練された集積レベルに急速に
進みつつある。光電子的集積回路は、ハイブリッド集積
回路の真の特性を有し、光子的集積回路（ＰＩＣ）の発
展により、モノリシック半導体ＩＣの要素が、現れてき
ている。
【０００３】ＰＩＣは、アクティブ素子を相互接続する
集積された光導波路を有する単一基板（チップ）デバイ
スである。アクティブ素子の中で目立つものは、レーザ
であり、これは、ほとんどのＰＩＣ素子の基本構成要素
である。
集積された光導波路を有する単一基板（チップ）デバイ
スである。アクティブ素子の中で目立つものは、レーザ
であり、これは、ほとんどのＰＩＣ素子の基本構成要素
である。
【０００４】
【発明が解決しようとする課題】ＰＩＣの設計および製
造において直面する問題は、２つのグループに分けるこ
とができる。すなわち、光技術の問題と光電子−電子技
術の問題である。前者の一例は、ドーピングのタイプお
よびレベルについての制約を伴う低損失光導波路の製造
である。別の重要な光的な問題は、様々な導波素子のア
クティブ部分とパッシブ部分との間の低損失の縦方向結
合の設計および製造である。
造において直面する問題は、２つのグループに分けるこ
とができる。すなわち、光技術の問題と光電子−電子技
術の問題である。前者の一例は、ドーピングのタイプお
よびレベルについての制約を伴う低損失光導波路の製造
である。別の重要な光的な問題は、様々な導波素子のア
クティブ部分とパッシブ部分との間の低損失の縦方向結
合の設計および製造である。
【０００５】別の光的問題は、素子のパッシブ部分にお
ける厳密な単一モードガイドである。非線形しきい値素
子であるレーザは、厳密な基本モードガイドを有しない
ものがしばしば製造される。埋込みヘテロ構造ガイドを
厳密な基本モードとする際にもたらされる寸法的な制約
に加えて、ほとんどのレーザに典型的な導波路は、それ
らの敏感な位相特性のために、パッシブカプラまたはア
クティブ導波路スイッチに適していない。
ける厳密な単一モードガイドである。非線形しきい値素
子であるレーザは、厳密な基本モードガイドを有しない
ものがしばしば製造される。埋込みヘテロ構造ガイドを
厳密な基本モードとする際にもたらされる寸法的な制約
に加えて、ほとんどのレーザに典型的な導波路は、それ
らの敏感な位相特性のために、パッシブカプラまたはア
クティブ導波路スイッチに適していない。
【０００６】これは、現在利用可能な技術を使用すると
避けられない製造誤差により、素子特性を大きく変動さ
せる。この理由のために、埋込みリブ導波路は、カプ
ラ、スイッチおよびフィルタのような非しきい値デバイ
ス中にあることが好ましい。そして、異なる導波路タイ
プ、すなわちレーザのための埋込みヘテロ構造とパッシ
ブ導波路のための埋込みリブ導波路との間の自己整合的
かつ低損失の結合手段を考えなければならない。また、
低損失結合のために、結合される導波路は、本質的にコ
プレーナ（同平面型）であることが要求される。
避けられない製造誤差により、素子特性を大きく変動さ
せる。この理由のために、埋込みリブ導波路は、カプ
ラ、スイッチおよびフィルタのような非しきい値デバイ
ス中にあることが好ましい。そして、異なる導波路タイ
プ、すなわちレーザのための埋込みヘテロ構造とパッシ
ブ導波路のための埋込みリブ導波路との間の自己整合的
かつ低損失の結合手段を考えなければならない。また、
低損失結合のために、結合される導波路は、本質的にコ
プレーナ（同平面型）であることが要求される。
【０００７】前述した光電子−電子的範疇における問題
は、レーザにおける電流阻止を要求することである。こ
の要求の結果として、ＰＩＣ技術における典型的なレー
ザデバイスは、メサ構造を有する。このタイプのレーザ
構造の一例は、B.I.Miller,U.KorenおよびR.J.Capikに
よるElectron.Lett.22,947(1986)に示されているような
半絶縁平面埋込みヘテロ構造（ＳＩＰＢＨ）タイプレー
ザである。メサ構造の使用は、一時は、表面の平坦性の
目標と両立しなかった半導体技術における発展の並列段
階を思い出させる。意外なことではないが、現在、導波
路の平坦性の要求、レーザのメサ構造、および表面平坦
性の目標の間にＰＩＣ技術における同様の両立性の問題
がある。
は、レーザにおける電流阻止を要求することである。こ
の要求の結果として、ＰＩＣ技術における典型的なレー
ザデバイスは、メサ構造を有する。このタイプのレーザ
構造の一例は、B.I.Miller,U.KorenおよびR.J.Capikに
よるElectron.Lett.22,947(1986)に示されているような
半絶縁平面埋込みヘテロ構造（ＳＩＰＢＨ）タイプレー
ザである。メサ構造の使用は、一時は、表面の平坦性の
目標と両立しなかった半導体技術における発展の並列段
階を思い出させる。意外なことではないが、現在、導波
路の平坦性の要求、レーザのメサ構造、および表面平坦
性の目標の間にＰＩＣ技術における同様の両立性の問題
がある。
【０００８】この分野におけるこれらの目標に向かって
の最初のアプローチは、アクティブ領域およびパッシブ
領域を別個に形成し、この２つの部分を接合して結合す
ることであった。有効な結合を得ることが困難であった
ので、２つの部分を共通基板上に集積する試みがさらに
なされた。これに沿った１つのアプローチは、回路全体
の領域上にアクティブ層スタックを形成し、パッシブ領
域中のアクティブ層スタックを除去し、アクティブ層に
隣接してパッシブ層を再成長させることであった。しか
し、２つの部分の間の導波路の許容できる結合は、得る
ことが困難であり、製造歩留まりは低かった。
の最初のアプローチは、アクティブ領域およびパッシブ
領域を別個に形成し、この２つの部分を接合して結合す
ることであった。有効な結合を得ることが困難であった
ので、２つの部分を共通基板上に集積する試みがさらに
なされた。これに沿った１つのアプローチは、回路全体
の領域上にアクティブ層スタックを形成し、パッシブ領
域中のアクティブ層スタックを除去し、アクティブ層に
隣接してパッシブ層を再成長させることであった。しか
し、２つの部分の間の導波路の許容できる結合は、得る
ことが困難であり、製造歩留まりは低かった。
【０００９】要するに、上述した２つの平坦性の目的
は、別個に、比較的容易に実現できるが、現在までのと
ころ、信頼性があり、安価であり、かつ真に集積された
平面構造を得るプロセスで２つの目的を達成すること
は、なかなか実現しなかった。平面の光インタフェース
の必要条件は、妥協することができないので、現在のＰ
ＩＣデバイスのメサ（レーザ）構造および埋込みリブ導
波路を形成するために使用される現在のプロセスは、激
しく段差がついた表面を生じる。上述したデバイスの必
要条件を妥協することなしに、平坦なデバイス表面をつ
くるＰＩＣデバイス設計およびプロセスは、ＰＩＣ技術
における大きな進歩となる。
は、別個に、比較的容易に実現できるが、現在までのと
ころ、信頼性があり、安価であり、かつ真に集積された
平面構造を得るプロセスで２つの目的を達成すること
は、なかなか実現しなかった。平面の光インタフェース
の必要条件は、妥協することができないので、現在のＰ
ＩＣデバイスのメサ（レーザ）構造および埋込みリブ導
波路を形成するために使用される現在のプロセスは、激
しく段差がついた表面を生じる。上述したデバイスの必
要条件を妥協することなしに、平坦なデバイス表面をつ
くるＰＩＣデバイス設計およびプロセスは、ＰＩＣ技術
における大きな進歩となる。
【００１０】
【課題を解決するための手段】新たな一般的なＰＩＣデ
バイスが開発され、このデバイスを製造するためのプロ
セスは、関連づけられたパッシブ埋込みリブ導波路と本
質的に同じ平面にあるレーザ導波路構造をつくり、本質
的に平坦な表面トポグラフィをつくる。新たなＰＩＣ設
計において、プロセスを複雑にすることなしに、かつデ
バイス性能を低下させることなしに、レーザデバイスの
ための厳しいメサが取り除かれる。本発明のＰＩＣ設計
は、レーザまたは増幅器のアレイに特に適している。
バイスが開発され、このデバイスを製造するためのプロ
セスは、関連づけられたパッシブ埋込みリブ導波路と本
質的に同じ平面にあるレーザ導波路構造をつくり、本質
的に平坦な表面トポグラフィをつくる。新たなＰＩＣ設
計において、プロセスを複雑にすることなしに、かつデ
バイス性能を低下させることなしに、レーザデバイスの
ための厳しいメサが取り除かれる。本発明のＰＩＣ設計
は、レーザまたは増幅器のアレイに特に適している。
【００１１】
【発明の実施の形態】図１に、従来技術によるＰＩＣデ
バイスの表面の非平坦性が示されている。この技術分野
において知られているように、これらのデバイスは、典
型的に、複雑な層構造を有する。図１の断面は、単に、
本質的なアクティブ要素およびパッシブ要素を並べて示
すために簡略化されている。ｎ型ＩｎＰ基板１１が、一
方の側をパッシブ導波路部分および他方をアクティブデ
バイス部分として示されている。
バイスの表面の非平坦性が示されている。この技術分野
において知られているように、これらのデバイスは、典
型的に、複雑な層構造を有する。図１の断面は、単に、
本質的なアクティブ要素およびパッシブ要素を並べて示
すために簡略化されている。ｎ型ＩｎＰ基板１１が、一
方の側をパッシブ導波路部分および他方をアクティブデ
バイス部分として示されている。
【００１２】アクティブ領域上の導波路層１２およびメ
サ構造は、半絶縁阻止埋込みヘテロ構造多量子井戸レー
ザ導波路である。パッシブ部分の上には、埋込みリブ半
絶縁クラッド導波路１３がある。半絶縁層１４が堆積さ
れており、これは、アクティブ部分上の深くエッチング
された領域を充填し、レーザ導波路１２のための横方向
ブロッキング層として働く。
サ構造は、半絶縁阻止埋込みヘテロ構造多量子井戸レー
ザ導波路である。パッシブ部分の上には、埋込みリブ半
絶縁クラッド導波路１３がある。半絶縁層１４が堆積さ
れており、これは、アクティブ部分上の深くエッチング
された領域を充填し、レーザ導波路１２のための横方向
ブロッキング層として働く。
【００１３】パッシブサイド層１４上に、パッシブ導波
路のための低損失上側クラッドが形成される。また、パ
ッシブサイド層１４は、実質的な段差１５をつくる。レ
ーザ導波路１２のためのｐ型ＩｎＰ上側クラッド層１６
は、パッシブサイド層１４の上に堆積され、段差１５を
複製し、非平坦表面のままとなる。このデバイス技術の
詳細は、Thomas L. Koch および Uziel Korenによる"Se
miconductor PhotonicIntegrated Circuits",IEEE Jour
nal of Quantum Electronics, Vol.27, No.3,March 199
1,pp.641-653 および米国特許第５，２８８，６５９号
（１９９４年２月２２日発行）に示されている。
路のための低損失上側クラッドが形成される。また、パ
ッシブサイド層１４は、実質的な段差１５をつくる。レ
ーザ導波路１２のためのｐ型ＩｎＰ上側クラッド層１６
は、パッシブサイド層１４の上に堆積され、段差１５を
複製し、非平坦表面のままとなる。このデバイス技術の
詳細は、Thomas L. Koch および Uziel Korenによる"Se
miconductor PhotonicIntegrated Circuits",IEEE Jour
nal of Quantum Electronics, Vol.27, No.3,March 199
1,pp.641-653 および米国特許第５，２８８，６５９号
（１９９４年２月２２日発行）に示されている。
【００１４】本発明によるＰＩＣ構造は、図１の構造と
類似しており、対応する構成要素には、同じ参照番号が
付されている。本発明の構造から明らかなように、従来
技術による構造にあった段差１５は、取り除かれてい
る。図２中のパッシブサイド層１４は、上側クラッド層
１６と同様に、局所的な凹部１７を除いて、本質的に平
坦である。アクティブ領域とパッシブ領域との間の遷移
は、デバイス表面の主要部分と同様に、好ましくは、約
２０００オングストロームよりも大きい段差を有しな
い。
類似しており、対応する構成要素には、同じ参照番号が
付されている。本発明の構造から明らかなように、従来
技術による構造にあった段差１５は、取り除かれてい
る。図２中のパッシブサイド層１４は、上側クラッド層
１６と同様に、局所的な凹部１７を除いて、本質的に平
坦である。アクティブ領域とパッシブ領域との間の遷移
は、デバイス表面の主要部分と同様に、好ましくは、約
２０００オングストロームよりも大きい段差を有しな
い。
【００１５】本発明による構造は、図３および４により
詳細に示されている。図３は、ＰＩＣのパッシブ部分を
示し、図４は、アクティブ部分を示す。双方の部分にお
いて同じ特徴が示されている場合、共通の参照番号が使
用されている。当業者は、図３および４中の様々な構成
要素は、必ずしも同じ縮尺で示されていないことを理解
するであろう。当業者が本発明を実施することを可能に
するためにここに示された多くの詳細は、例示であり、
デバイスおよびプロセスの設計者のスキルおよび選択の
範囲内にある多様なオプションを提供する。
詳細に示されている。図３は、ＰＩＣのパッシブ部分を
示し、図４は、アクティブ部分を示す。双方の部分にお
いて同じ特徴が示されている場合、共通の参照番号が使
用されている。当業者は、図３および４中の様々な構成
要素は、必ずしも同じ縮尺で示されていないことを理解
するであろう。当業者が本発明を実施することを可能に
するためにここに示された多くの詳細は、例示であり、
デバイスおよびプロセスの設計者のスキルおよび選択の
範囲内にある多様なオプションを提供する。
【００１６】基板２１は、ｎ型ＩｎＰの比較的多量にド
ープされた半導体基板である。一次導波路スタックが、
３つのエピタキシャル成長のうちの第１の成長におい
て、基板２１上に形成される。一次導波路スタックは、
４つの層２２−２５を含む。これらの層は、この技術分
野において良く知られている手順を使用して、有機金属
ＣＶＤ法（ＭＯＣＶＤ）および分子線エピタキシ方（Ｍ
ＢＥ）により成長されうる。
ープされた半導体基板である。一次導波路スタックが、
３つのエピタキシャル成長のうちの第１の成長におい
て、基板２１上に形成される。一次導波路スタックは、
４つの層２２−２５を含む。これらの層は、この技術分
野において良く知られている手順を使用して、有機金属
ＣＶＤ法（ＭＯＣＶＤ）および分子線エピタキシ方（Ｍ
ＢＥ）により成長されうる。
【００１７】第１の層２２は、λPL＝１．１および１０
００〜３０００オングストロームの厚さのＩｎＧａＡｓ
Ｐのパッシブ導波路層である。 λPL＝１．３および層
２２の厚さと匹敵する厚さのＩｎＧａＡｓＰの第2のパ
ッシブ導波路層２３が、層２２の上に成長させられる。
第３の層２４は、 ＭＱＷ層であり、これは、レーザの
アクティブ層である。第4の層２５は、比較的薄い、す
なわち５００〜１０００オングストロームのｐ型ＩｎＰ
の保護層である。この保護層は、量子井戸接合から離れ
た遠隔的または寄生的な接合形成を防止するため、かつ
その電流注入効率を低下させるために、アクティブな量
子井戸層がｐ型のままであることを保証するように働
く。
００〜３０００オングストロームの厚さのＩｎＧａＡｓ
Ｐのパッシブ導波路層である。 λPL＝１．３および層
２２の厚さと匹敵する厚さのＩｎＧａＡｓＰの第2のパ
ッシブ導波路層２３が、層２２の上に成長させられる。
第３の層２４は、 ＭＱＷ層であり、これは、レーザの
アクティブ層である。第4の層２５は、比較的薄い、す
なわち５００〜１０００オングストロームのｐ型ＩｎＰ
の保護層である。この保護層は、量子井戸接合から離れ
た遠隔的または寄生的な接合形成を防止するため、かつ
その電流注入効率を低下させるために、アクティブな量
子井戸層がｐ型のままであることを保証するように働
く。
【００１８】アクティブなＭＱＷ層は、量子井戸とこれ
に関連付けられた導波路層２２〜２３との間の段差を最
小化するために、２５００オングストロームよりも薄い
ことが望ましい。
に関連付けられた導波路層２２〜２３との間の段差を最
小化するために、２５００オングストロームよりも薄い
ことが望ましい。
【００１９】ＰＩＣのアクティブ領域およびパッシブ領
域は、以下に詳細に説明するように、標準的なＳｉＯ2
またはフォトレジストマスクを使用して、化学的選択エ
ッチングにより形成される。アクティブ領域およびパッ
シブ領域の双方のパターンニングの後に、第２のエピタ
キシャル成長が、ＰＩＣのブロッキング領域をつくるた
めに行われる。
域は、以下に詳細に説明するように、標準的なＳｉＯ2
またはフォトレジストマスクを使用して、化学的選択エ
ッチングにより形成される。アクティブ領域およびパッ
シブ領域の双方のパターンニングの後に、第２のエピタ
キシャル成長が、ＰＩＣのブロッキング領域をつくるた
めに行われる。
【００２０】この実施例におけるブロッキング層は、比
較的厚く、すなわち１〜３μｍであり、ここに示された
特定の実施例において、λPL＝１．１および２００〜３
００オングストロームの厚さのストップエッチ４成分層
２６、厚い（１．２〜１．４μｍ）非ドープＩｎＰ層２
７、ｐ−ＩｎＰ層２８、およびｎ型ＩｎＰ層２９からな
る。非ドープ層は、主要なブロッキング機能を提供す
る。この層は、代替的に、鉄ドーピングによりさらに絶
縁性とすることができる。ｎ型およびｐ型の層は、ブロ
ッキング層を通る電流をさらに禁止する逆バイアス接合
を形成する。これらの層の厚さは、ｐ−ｎ接合を維持す
るために必要とされるものであり、すなわち数百ないし
数千オングストロームである。
較的厚く、すなわち１〜３μｍであり、ここに示された
特定の実施例において、λPL＝１．１および２００〜３
００オングストロームの厚さのストップエッチ４成分層
２６、厚い（１．２〜１．４μｍ）非ドープＩｎＰ層２
７、ｐ−ＩｎＰ層２８、およびｎ型ＩｎＰ層２９からな
る。非ドープ層は、主要なブロッキング機能を提供す
る。この層は、代替的に、鉄ドーピングによりさらに絶
縁性とすることができる。ｎ型およびｐ型の層は、ブロ
ッキング層を通る電流をさらに禁止する逆バイアス接合
を形成する。これらの層の厚さは、ｐ−ｎ接合を維持す
るために必要とされるものであり、すなわち数百ないし
数千オングストロームである。
【００２１】この段階において、アクティブエレメント
のための接点バイアスが、アクティブ領域上のブロッキ
ング層を選択的に除去することにより形成される。そし
て、最上のｐ−ＩｎＰ層３１が、図示のようにわずかに
Ｖ字型の表面を持つ凹部を残して、アクティブ領域上の
凹部を充填する第３の成長工程において成長させられ
る。この層は、アクティブ領域上の溝を充填するため
に、比較的厚く、すなわち１．５〜３．０μｍである。
のための接点バイアスが、アクティブ領域上のブロッキ
ング層を選択的に除去することにより形成される。そし
て、最上のｐ−ＩｎＰ層３１が、図示のようにわずかに
Ｖ字型の表面を持つ凹部を残して、アクティブ領域上の
凹部を充填する第３の成長工程において成長させられ
る。この層は、アクティブ領域上の溝を充填するため
に、比較的厚く、すなわち１．５〜３．０μｍである。
【００２２】接点層３２は、２０００〜４０００オング
ストロームのオーダーの厚さのＩｎＧａＡｓの３成分の
層である。金属化されたＡｕ−Ｚｎ接点パッド３３は、
平坦な金属化パターンを表わし、この構造を完成させ
る。アクティブ領域上にＶ字型凹部があること以外、Ｐ
ＩＣの表面は平坦であり、追加的な金属化パターンおよ
び接点パッドを、ほとんど完全に自由なデザインで加え
ることができる。
ストロームのオーダーの厚さのＩｎＧａＡｓの３成分の
層である。金属化されたＡｕ−Ｚｎ接点パッド３３は、
平坦な金属化パターンを表わし、この構造を完成させ
る。アクティブ領域上にＶ字型凹部があること以外、Ｐ
ＩＣの表面は平坦であり、追加的な金属化パターンおよ
び接点パッドを、ほとんど完全に自由なデザインで加え
ることができる。
【００２３】図４は、ＰＩＣのパッシブ部分を示し、ア
クティブ導波路とパッシブ導波路との間の平坦性および
アクティブ部分およびパッシブ部分において表面層に至
るまで（表面層も含む）の対応する層の本質的な平坦性
を示している。参照符号は、両方の構造に共通の層を示
す。パッシブ導波路は、符号３４で示されている。図３
および４に示されたＰＩＣ構造の形成のための適切なプ
ロセスシーケンスを、図５〜１４との関係で説明する。
クティブ導波路とパッシブ導波路との間の平坦性および
アクティブ部分およびパッシブ部分において表面層に至
るまで（表面層も含む）の対応する層の本質的な平坦性
を示している。参照符号は、両方の構造に共通の層を示
す。パッシブ導波路は、符号３４で示されている。図３
および４に示されたＰＩＣ構造の形成のための適切なプ
ロセスシーケンスを、図５〜１４との関係で説明する。
【００２４】図５において、ＩｎＰ基板５１は、基板上
に堆積された一次導波路スタックの層とともに示されて
いる。層５２は、光ルミネセンス波長λPL＝１．１およ
び１０００〜５０００オングストロームの厚さのＩｎＧ
ａＡｓＰ層である。層５３は、λPL＝１．３および１０
００〜５０００オングストロームの厚さのコア導波路層
である。アクティブ多量子井戸（ＭＱＷ）層５４は、典
型的に３〜１０個の量子井戸を含み、各量子井戸は、３
０〜１００オングストロームのオーダーの厚さである。
に堆積された一次導波路スタックの層とともに示されて
いる。層５２は、光ルミネセンス波長λPL＝１．１およ
び１０００〜５０００オングストロームの厚さのＩｎＧ
ａＡｓＰ層である。層５３は、λPL＝１．３および１０
００〜５０００オングストロームの厚さのコア導波路層
である。アクティブ多量子井戸（ＭＱＷ）層５４は、典
型的に３〜１０個の量子井戸を含み、各量子井戸は、３
０〜１００オングストロームのオーダーの厚さである。
【００２５】これらの量子井戸は、典型的には、１００
〜２００オングストロームの高いバンドギャップ障壁に
より分離されている。図示の構造において、アクティブ
層は、約１０００オングストロームの厚さを有する。ア
クティブ層の材料は、所望の放射波長に依存する。０．
９８ミクロンのシステムについては、ＭＱＷ材料は、Ｇ
ａ0.8Ｉｎ0.2Ａｓであり、障壁層は、ＧａＡｓである。
１．５５μｍのシステムについては、量子井戸は、典型
的は、４成分のＩｎＧａＡｓＰ合成物であり、境界層
は、高いバンドギャップの４成分材料である。
〜２００オングストロームの高いバンドギャップ障壁に
より分離されている。図示の構造において、アクティブ
層は、約１０００オングストロームの厚さを有する。ア
クティブ層の材料は、所望の放射波長に依存する。０．
９８ミクロンのシステムについては、ＭＱＷ材料は、Ｇ
ａ0.8Ｉｎ0.2Ａｓであり、障壁層は、ＧａＡｓである。
１．５５μｍのシステムについては、量子井戸は、典型
的は、４成分のＩｎＧａＡｓＰ合成物であり、境界層
は、高いバンドギャップの４成分材料である。
【００２６】以上においては、たとえば、単一の量子井
戸、超格子、勾配付きバンドギャップ領域のようなこの
種のレーザダイオード構造とともに使用可能な多くの可
能性のある変形を含めるように説明していない。また、
例示の目的のために、単一のアクティブ領域および単一
のパッシブ領域が示されており、そのように図示されて
いるが、この技術分野において良く知られているよう
に、典型的なＰＩＣが、いくつかのまたは多数のアクテ
ィブ領域を有し、変調器および増幅器のような様々に異
なる形の能動デバイスであってもよい。
戸、超格子、勾配付きバンドギャップ領域のようなこの
種のレーザダイオード構造とともに使用可能な多くの可
能性のある変形を含めるように説明していない。また、
例示の目的のために、単一のアクティブ領域および単一
のパッシブ領域が示されており、そのように図示されて
いるが、この技術分野において良く知られているよう
に、典型的なＰＩＣが、いくつかのまたは多数のアクテ
ィブ領域を有し、変調器および増幅器のような様々に異
なる形の能動デバイスであってもよい。
【００２７】また、これらのデバイスおよび導波路に適
した材料も良く知られている。典型的には、これらの材
料は、Ａｌ、ＧａおよびＩｎとＡｓおよびＰとの組み合
わせである。これらの組み合わせは、この技術において
十分に確立されており、層５１〜５５のような層は、光
特性、たとえば、λPLにより特徴づけられ、当業者は、
これらの層をつくるために必要とされる合成物およびプ
ロセスを知っている。
した材料も良く知られている。典型的には、これらの材
料は、Ａｌ、ＧａおよびＩｎとＡｓおよびＰとの組み合
わせである。これらの組み合わせは、この技術において
十分に確立されており、層５１〜５５のような層は、光
特性、たとえば、λPLにより特徴づけられ、当業者は、
これらの層をつくるために必要とされる合成物およびプ
ロセスを知っている。
【００２８】図５において、一次スタックの最終層は、
前述したように、量子井戸層の近傍におけるリモート接
合形成を防止するための約２００〜３０００オングスト
ローム、好ましくは約４００〜８００オングストローム
の厚さのｐ型ＩｎＰの保護層５５である。層５２〜５５
は、この分野においてよく知られた手順を使用して、有
機金属ＣＶＤ（ＭＯＣＶＤ）法または分子線エピタキシ
法により、成長させられる。複数の層の成長は、好まし
くは、単一の成長工程であり、すなわち複数の層は、中
断なしに成長装置中で逐次成長させられる。
前述したように、量子井戸層の近傍におけるリモート接
合形成を防止するための約２００〜３０００オングスト
ローム、好ましくは約４００〜８００オングストローム
の厚さのｐ型ＩｎＰの保護層５５である。層５２〜５５
は、この分野においてよく知られた手順を使用して、有
機金属ＣＶＤ（ＭＯＣＶＤ）法または分子線エピタキシ
法により、成長させられる。複数の層の成長は、好まし
くは、単一の成長工程であり、すなわち複数の層は、中
断なしに成長装置中で逐次成長させられる。
【００２９】アクティブ層は、ここでは、多量子井戸層
として示されているが、ＰＩＣデバイス中のアクティブ
領域は、他の構造および他の機能を有し得る。バルク層
は、バルクレーザ、変調器または増幅器のために使用さ
れ得る。典型的には、バルク層は、３００〜２０００オ
ングストロームの厚さの４成分層である。したがって、
アクティブ層または領域という用語は、そのようなバル
ク層構造を含むことを意図している。アクティブ層また
は領域の主要な特徴は、これを活性化するために電気的
にアクセス可能ということである。
として示されているが、ＰＩＣデバイス中のアクティブ
領域は、他の構造および他の機能を有し得る。バルク層
は、バルクレーザ、変調器または増幅器のために使用さ
れ得る。典型的には、バルク層は、３００〜２０００オ
ングストロームの厚さの４成分層である。したがって、
アクティブ層または領域という用語は、そのようなバル
ク層構造を含むことを意図している。アクティブ層また
は領域の主要な特徴は、これを活性化するために電気的
にアクセス可能ということである。
【００３０】そして、一次導波路スタックは、アクティ
ブ領域およびその関連する導波路、およびパッシブ導波
路領域を形成するためにパターン化される。プロセスシ
ーケンスの図示を単純化するために、パッシブ導波路部
分は、図５および８ないし１４において、アクティブ部
分と並べて示されている。しかし、実際には、パッシブ
部分は、典型的に、（光の伝播方向に関して）縦方向
に、ＰＩＣのアクティブ領域を相互接続する。
ブ領域およびその関連する導波路、およびパッシブ導波
路領域を形成するためにパターン化される。プロセスシ
ーケンスの図示を単純化するために、パッシブ導波路部
分は、図５および８ないし１４において、アクティブ部
分と並べて示されている。しかし、実際には、パッシブ
部分は、典型的に、（光の伝播方向に関して）縦方向
に、ＰＩＣのアクティブ領域を相互接続する。
【００３１】これを図示するために、かつアクティブ領
域とアクティブおよびパッシブ導波路とを形成するため
に使用される方法をより明瞭に示すために、ＰＩＣの平
面図が有用である。図６および７は、ｘ軸に沿う幅寸法
およびｙ軸に沿う縦方向寸法をもつ典型的なＰＩＣ８１
の一区分の平面図である。図6は、アクティブ領域を形
成するための第１のステップ、すなわち保護層５５およ
びアクティブＭＱＷ層５４の不所望部分の除去である。
域とアクティブおよびパッシブ導波路とを形成するため
に使用される方法をより明瞭に示すために、ＰＩＣの平
面図が有用である。図６および７は、ｘ軸に沿う幅寸法
およびｙ軸に沿う縦方向寸法をもつ典型的なＰＩＣ８１
の一区分の平面図である。図6は、アクティブ領域を形
成するための第１のステップ、すなわち保護層５５およ
びアクティブＭＱＷ層５４の不所望部分の除去である。
【００３２】この回路のアクティブ部分は、図６におい
て符号８１で示されており、層５５で覆われている。エ
ッチマスク５６は、維持されるべきアクティブ領域を覆
っている。このエッチングステップにおいて、アクティ
ブ領域の縦方向（ｙ軸）の境界のみが決定される。さら
なる明瞭さのために、概略の側断面が、破線８２により
平面図と接続されて示されている。
て符号８１で示されており、層５５で覆われている。エ
ッチマスク５６は、維持されるべきアクティブ領域を覆
っている。このエッチングステップにおいて、アクティ
ブ領域の縦方向（ｙ軸）の境界のみが決定される。さら
なる明瞭さのために、概略の側断面が、破線８２により
平面図と接続されて示されている。
【００３３】この側面図は、基板に対するエッチマスク
５６の位置を示し、このプロセスのためのエッチング戦
略を示す。複数の層は、単純化のために省略されてい
る。層５５および５４は、エッチマスク５６を使用し
て、エッチング境界を決定するためにエッチングにより
除去され、デバイス断面の幅（ｘ軸）に渡って、アクテ
ィブ材料のストライプが残る。
５６の位置を示し、このプロセスのためのエッチング戦
略を示す。複数の層は、単純化のために省略されてい
る。層５５および５４は、エッチマスク５６を使用し
て、エッチング境界を決定するためにエッチングにより
除去され、デバイス断面の幅（ｘ軸）に渡って、アクテ
ィブ材料のストライプが残る。
【００３４】この技術分野において知られている多様な
エッチング手順が、ここに示された様々な層をエッチン
グするために使用され得る。ドライエッチまたはプラズ
マエッチが、この技術において、しばしば使用される。
ここの示された実施形態を実施するためには、ウエット
エッチが使用された。なお、選択的エッチおよび非選択
的エッチの両方が使用された。非選択的エッチャント
は、１：１：１０ Ｈ2Ｏ2，ＨＢｒ，Ｈ2Ｏであった。
ＩｎＰ層の選択的エッチャントは、２：１ ＨＣｌ，Ｈ
3ＰＯ4であり、４成分層の選択的エッチャントは、１：
１：３ Ｈ2Ｏ2，Ｈ2Ｏ，Ｈ2ＳＯ4であった。
エッチング手順が、ここに示された様々な層をエッチン
グするために使用され得る。ドライエッチまたはプラズ
マエッチが、この技術において、しばしば使用される。
ここの示された実施形態を実施するためには、ウエット
エッチが使用された。なお、選択的エッチおよび非選択
的エッチの両方が使用された。非選択的エッチャント
は、１：１：１０ Ｈ2Ｏ2，ＨＢｒ，Ｈ2Ｏであった。
ＩｎＰ層の選択的エッチャントは、２：１ ＨＣｌ，Ｈ
3ＰＯ4であり、４成分層の選択的エッチャントは、１：
１：３ Ｈ2Ｏ2，Ｈ2Ｏ，Ｈ2ＳＯ4であった。
【００３５】横方向のアクティブ領域ストライプの形成
の後、アクティブおよびパッシブ層の双方に対する縦方
向（ｙ軸）導波路が形成される。図７は、図６に示され
たものと同じＰＩＣ区分およびこの回路中の全ての導波
路に対する導波路境界を覆うエッチマスク５８の平面図
を示す。マスクされた基板８１の前面図は、さらなる明
瞭さのために、破線８２により、平面図に接続されて示
されている。
の後、アクティブおよびパッシブ層の双方に対する縦方
向（ｙ軸）導波路が形成される。図７は、図６に示され
たものと同じＰＩＣ区分およびこの回路中の全ての導波
路に対する導波路境界を覆うエッチマスク５８の平面図
を示す。マスクされた基板８１の前面図は、さらなる明
瞭さのために、破線８２により、平面図に接続されて示
されている。
【００３６】この図は、エッチング戦略および例えば図
示しない複数の層のような詳細を示す。しかし、図７の
マスクされていない部分中の最上層は、図６との関係で
示されたエッチステップにおいて、これらの領域から除
去された層５３、層５５および層５４である。したがっ
て、マスク５８は、アクティブ領域およびパッシブ導波
路の両方を覆う。図７中のアクティブ領域は、領域８３
により示されている。
示しない複数の層のような詳細を示す。しかし、図７の
マスクされていない部分中の最上層は、図６との関係で
示されたエッチステップにおいて、これらの領域から除
去された層５３、層５５および層５４である。したがっ
て、マスク５８は、アクティブ領域およびパッシブ導波
路の両方を覆う。図７中のアクティブ領域は、領域８３
により示されている。
【００３７】図６および７に示されたエッチング戦略
は、図８および９中のデバイス断面において具現化され
る。図８は、図６との関係で説明したエッチ後の多層構
造を示し、図９は、図７に対応するが、適切な場所に別
個にエッチマスク５８を備えたアクティブ領域とパッシ
ブ領域を示す。
は、図８および９中のデバイス断面において具現化され
る。図８は、図６との関係で説明したエッチ後の多層構
造を示し、図９は、図７に対応するが、適切な場所に別
個にエッチマスク５８を備えたアクティブ領域とパッシ
ブ領域を示す。
【００３８】エッチマスク５８を使用するエッチングお
よびエッチマスクの除去後に、ＰＩＣ区分が、図１０に
おいて現れる。エッチングは、図示のように導波路層５
３を部分的に除去した後に停止される。結果として得ら
れる層は、層５２，５３よりも実質的に厚い、すなわち
３００〜１０００オングストロームの導波路部分５９を
有する。層５２，５３に対応する厚い部分が、アクティ
ブ領域の下に形成される。層５２，５３の対応する厚い
部分は、ガイド領域として働く。導波路ストライプの幅
は、典型的には、１．５〜３．０ミクロンの範囲にあ
る。この目的は、ＰＩＣのパッシブ領域における単一モ
ードガイドを維持することである。
よびエッチマスクの除去後に、ＰＩＣ区分が、図１０に
おいて現れる。エッチングは、図示のように導波路層５
３を部分的に除去した後に停止される。結果として得ら
れる層は、層５２，５３よりも実質的に厚い、すなわち
３００〜１０００オングストロームの導波路部分５９を
有する。層５２，５３に対応する厚い部分が、アクティ
ブ領域の下に形成される。層５２，５３の対応する厚い
部分は、ガイド領域として働く。導波路ストライプの幅
は、典型的には、１．５〜３．０ミクロンの範囲にあ
る。この目的は、ＰＩＣのパッシブ領域における単一モ
ードガイドを維持することである。
【００３９】薄い導波路層は、比較的広い幅に対して単
一モードであるが、厚い導波路領域は、単一モードガイ
ド特性を維持するために、狭くなければならない。アク
ティブ層の厚さは、領域５９の側面境界を決定するため
に使用されるエッチングステップの深さよりも厚い。追
加的なエッチングステップは、アクティブ領域を完全に
絶縁することが望ましい。
一モードであるが、厚い導波路領域は、単一モードガイ
ド特性を維持するために、狭くなければならない。アク
ティブ層の厚さは、領域５９の側面境界を決定するため
に使用されるエッチングステップの深さよりも厚い。追
加的なエッチングステップは、アクティブ領域を完全に
絶縁することが望ましい。
【００４０】好ましい状況は、アクティブ領域のマスク
されていない厚さをエッチングする導波路幅を決定する
エッチングステップを有することである。この条件は、
アクティブ層の厚さが、導波路を形成するために使用さ
れるエッチングの深さ、すなわち領域５９の厚さと層５
３の厚さとの差よりも薄いことを示唆している。
されていない厚さをエッチングする導波路幅を決定する
エッチングステップを有することである。この条件は、
アクティブ層の厚さが、導波路を形成するために使用さ
れるエッチングの深さ、すなわち領域５９の厚さと層５
３の厚さとの差よりも薄いことを示唆している。
【００４１】次の一連のステップは、第２の成長工程に
おいて、ブロッキング層を形成する。図１１に示されて
いるように、ブロッキング層は、ここで説明されている
特定の実施形態において、第１のエッチ停止層６８を含
み、これは、約２００〜３００オングストロームの厚さ
かつλPL＝１．１の４成分ＩｎＧａＡｓＰ層である。主
ブロッキング層６０１は、非ドープのＩｎＰ層であり、
１．２〜１．４μｍの厚さを有する。電流ブロッキング
をさらに保証するために、ｐｎｐ構造が、双方ともに約
２０００オングストロームの厚さのｐ型ＩｎＰ層６２お
よびｎ型ＩｎＰ層６３によりつくられる。これら４つの
層は、好ましくは、単一の中断の無い成長工程において
成長させられる。
おいて、ブロッキング層を形成する。図１１に示されて
いるように、ブロッキング層は、ここで説明されている
特定の実施形態において、第１のエッチ停止層６８を含
み、これは、約２００〜３００オングストロームの厚さ
かつλPL＝１．１の４成分ＩｎＧａＡｓＰ層である。主
ブロッキング層６０１は、非ドープのＩｎＰ層であり、
１．２〜１．４μｍの厚さを有する。電流ブロッキング
をさらに保証するために、ｐｎｐ構造が、双方ともに約
２０００オングストロームの厚さのｐ型ＩｎＰ層６２お
よびｎ型ＩｎＰ層６３によりつくられる。これら４つの
層は、好ましくは、単一の中断の無い成長工程において
成長させられる。
【００４２】次に、図１２に示されているように、フォ
トマスク６４が、アクティブ領域の電気的接続のための
開口６５を形成するために、複数のブロッキング層の上
に加えられる。ＩｎＰ選択的エッチングが使用され、こ
れは、エッチ停止層６８において停止する。エッチマス
ク６４の除去後に、第３の成長工程が、図１３に示され
ているように、厚いｐ型クラッド層６６を形成するため
に行われる。この層は、１〜３μｍの厚さであり、デバ
イスの表面にわずかな凹部６７を残して、溝６５（図１
２）を充填する。
トマスク６４が、アクティブ領域の電気的接続のための
開口６５を形成するために、複数のブロッキング層の上
に加えられる。ＩｎＰ選択的エッチングが使用され、こ
れは、エッチ停止層６８において停止する。エッチマス
ク６４の除去後に、第３の成長工程が、図１３に示され
ているように、厚いｐ型クラッド層６６を形成するため
に行われる。この層は、１〜３μｍの厚さであり、デバ
イスの表面にわずかな凹部６７を残して、溝６５（図１
２）を充填する。
【００４３】図１４に示されているキャップ層７１は、
この段階において成長させられ、約３０００オングスト
ロームのＩｎＧａＡｓ層からなる。接点層７２は、通常
の技術を使用して、スパッタまたは蒸着され、かつ合金
化されうるＡｕ−Ｚｎの合金化層である。この層は、オ
ーミック接点パッドを表わす。金属化パターンにおける
追加的なランナが使用でき、多様な材料から選択された
合成物、たとえばＴｉＰｔＡｕを有しうる。この第２の
金属化パターンは、一般に、ボンディングパッドとして
使用される。
この段階において成長させられ、約３０００オングスト
ロームのＩｎＧａＡｓ層からなる。接点層７２は、通常
の技術を使用して、スパッタまたは蒸着され、かつ合金
化されうるＡｕ−Ｚｎの合金化層である。この層は、オ
ーミック接点パッドを表わす。金属化パターンにおける
追加的なランナが使用でき、多様な材料から選択された
合成物、たとえばＴｉＰｔＡｕを有しうる。この第２の
金属化パターンは、一般に、ボンディングパッドとして
使用される。
【００４４】図示されていないが、ＰＩＣデバイスは、
典型的には、１つまたは２つ以上の光ファイバを含み得
る入出力アッセンブリに結合されている。ここに示され
た平坦な構造は、特に、光増幅器、スイッチおよび／ま
たは変調器のアレイに適しており、これらのデバイスア
レイは、一般に、多くの光ファイバ入出力を含む。
典型的には、１つまたは２つ以上の光ファイバを含み得
る入出力アッセンブリに結合されている。ここに示され
た平坦な構造は、特に、光増幅器、スイッチおよび／ま
たは変調器のアレイに適しており、これらのデバイスア
レイは、一般に、多くの光ファイバ入出力を含む。
【００４５】
【発明の効果】以上述べたように、本発明によれば、プ
ロセスを複雑にすることなしに、かつデバイス性能を低
下させることなしに、パッシブ埋込みリブ導波路とレー
ザ導波路構造が質的に同じ平面にある光子集積回路を提
供することができる。
ロセスを複雑にすることなしに、かつデバイス性能を低
下させることなしに、パッシブ埋込みリブ導波路とレー
ザ導波路構造が質的に同じ平面にある光子集積回路を提
供することができる。
【図１】従来技術の製法による表面が平坦でないＰＩＣ
デバイスを示す概略図。
デバイスを示す概略図。
【図２】図１のデバイスと比較するための本発明の一実
施形態によるＰＩＣデバイスの設計を示す概略図。
施形態によるＰＩＣデバイスの設計を示す概略図。
【図３】本発明の一実施形態によるデバイス構造を示す
図。
図。
【図４】本発明の一実施形態によるデバイス構造を示す
図。
図。
【図５】図２〜４のデバイスを形成するために使用され
るプロセスステップを示す図。
るプロセスステップを示す図。
【図６】図２〜４のデバイスを形成するために使用され
るプロセスステップを示す図。
るプロセスステップを示す図。
【図７】図２〜４のデバイスを形成するために使用され
るプロセスステップを示す図。
るプロセスステップを示す図。
【図８】図２〜４のデバイスを形成するために使用され
るプロセスステップを示す図。
るプロセスステップを示す図。
【図９】図２〜４のデバイスを形成するために使用され
るプロセスステップを示す図。
るプロセスステップを示す図。
【図１０】図２〜４のデバイスを形成するために使用さ
れるプロセスステップを示す図。
れるプロセスステップを示す図。
【図１１】図２〜４のデバイスを形成するために使用さ
れるプロセスステップを示す図。
れるプロセスステップを示す図。
【図１２】図２〜４のデバイスを形成するために使用さ
れるプロセスステップを示す図。
れるプロセスステップを示す図。
【図１３】図２〜４のデバイスを形成するために使用さ
れるプロセスステップを示す図。
れるプロセスステップを示す図。
【図１４】図２〜４のデバイスを形成するために使用さ
れるプロセスステップを示す図。
れるプロセスステップを示す図。
１１ 基板 １２ 導波路層 １３ 埋め込みリブ半絶縁クラッド導波路 １４ 半絶縁層 １６ 上側クラッド層 １７ 凹部 ２１ 基板 ２２−２５ 導波路スタック ２６ ストップエッチ層 ２７ 非ドープＩｎＰ層 ２８ ｐ−ＩｎＰ層 ２９ ｎ型ＩｎＰ層 ３１ 最上ｐ−ＩｎＰ層 ３２ 接点層 ３３ 接点パッド ３４ パッシブ導波路
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭61−94011（ＪＰ，Ａ) 特開 平６−67043（ＪＰ，Ａ) 特開 平８−234148（ＪＰ，Ａ) 特開 平８−248248（ＪＰ，Ａ) 米国特許4884119（ＵＳ，Ａ) 米国特許5288659（ＵＳ，Ａ) Ｉｎｄｉｕｍ Ｐｈｏｓｐｈｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉ ａｌｓ，1996．ＩＰＲＭ ’96．，Ｅｉ ｇｈｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ 1996, 121−124 (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 G02B 6/13 H01L 21/20
Claims (19)
- 【請求項１】 共通基板（２１）上に形成された少なく
とも１つのアクティブデバイスおよび少なくとも１つの
パッシブ導波路を含む光子集積回路の製造方法におい
て、 （ａ）導波路層およびアクティブ層を含む導波路スタッ
ク（２２−２５）を前記基板上で成長させるステップ
と、 （ｂ）少なくとも１つのアクティブ領域が残るように、
前記アクティブ層の選択された部分をエッチングにより
除去するステップと、 （ｃ）少なくとも１つのパッシブ導波路（３４）を形成
するために、前記導波路層の厚さまで少なくとも部分的
に前記導波路層の選択された部分をエッチングするステ
ップと、 （ｄ）前記アクティブ領域および前記パッシブ導波路の
上に、本質的に平坦なブロッキング層（２７）を成長さ
せるステップと、 （ｅ）前記アクティブ領域の上に溝を形成するために、
前記アクティブ領域の上にある前記ブロッキング層の一
部をエッチングにより除去するステップと、 （ｆ）本質的に平坦な表面層を得るために、少なくとも
前記アクティブ領域上の前記溝を充填するために十分な
厚さを有するクラッド層（３１）を、前記ステップ
（ｅ）から得られる構造の上に成長させるステップと、 （ｇ）前記クラッド層の一部の上に電気的接点（３３）
を形成するステップとを有することを特徴とする方法。 - 【請求項２】 前記アクティブ領域が、レーザであるこ
とを特徴とする請求項１の方法。 - 【請求項３】 導波路スタックを成長させるステップ
が、多量子井戸レーザの成長を含むことを特徴とする請
求項２の方法。 - 【請求項４】 前記基板が、ＩｎＰであることを特徴と
する請求項１の方法。 - 【請求項５】 前記アクティブ層が、ＩｎＧａＡｓＰで
あることを特徴とする請求項４の方法。 - 【請求項６】 前記ブロッキング層が、１〜３ミクロン
の厚さを有し、ドープされていないＩｎＰを含むことを
特徴とする請求項５の方法。 - 【請求項７】 前記ブロッキング層が、全体にわたって
本質的に平坦であることを特徴とする請求項１の方法。 - 【請求項８】 前記ステップ（ａ）、（ｄ）および
（ｆ）が、有機金属化学気相成長法および分子線エピタ
キシ法からなるグループから選択されたエピタキシャル
成長プロセスであることを特徴とする請求項１の方法。 - 【請求項９】 接点層からアクティブ領域への電流を制
限するために、前記ブロッキング層の表面にｐ−ｎ接合
を形成するステップをさらに含むことを特徴とする請求
項１の方法。 - 【請求項１０】 共通基板上に形成された少なくとも１
つのアクティブ領域および少なくとも１つのパッシブ導
波路を含む光子集積回路の製造方法において、 前記基板は、ｙ軸に沿う長さとｘ軸に沿う幅とを有し、 （ａ）導波路層およびアクティブ層を含む導波路スタッ
クを前記基板上で成長させるステップと、 （ｂ）前記アクティブ領域のｙ軸方向寸法を決定するた
めに、前記アクティブ層の選択された部分をマスキング
するステップと、 （ｃ）アクティブ層の部分が残るように、前記アクティ
ブ層の露光された部分をエッチングにより除去するステ
ップと、 （ｄ）前記アクティブ領域および前記パッシブ導波路の
両方のｘ軸方向寸法を決定するために、前記の残ったア
クティブ層の部分および前記パッシブ導波路層の部分を
マスキングするステップと、 （ｅ）少なくとも１つのパッシブ導波路を形成するため
に、前記導波路層の厚さまで少なくとも部分的に前記導
波路層の前記露光された部分をエッチングするステップ
と、 （ｆ）前記アクティブ領域を形成するために、前記アク
ティブ層の露光された部分を同時にエッチングするステ
ップと、 （ｇ）前記アクティブ領域および前記パッシブ導波路の
上に、本質的に平坦なブロッキング層を成長させるステ
ップと、 （ｈ）前記アクティブ領域の上に溝を形成するために、
前記アクティブ領域の上にある前記ブロッキング層の一
部をエッチングにより除去するステップと、 （ｉ）本質的に平坦な表面層を得るように、少なくとも
前記アクティブ領域上の前記溝を充填するために十分な
厚さを有するクラッド層を、前記ステップ（ｅ）から得
られる構造の上に成長させるステップと、 （ｊ）前記クラッド層の一部の上に電気的接点を形成す
るステップとを有することを特徴とする方法。 - 【請求項１１】 前記ステップ（ｅ）において、前記導
波路層は、前記アクティブ層の厚さを超える厚さまでエ
ッチングされることを特徴とする請求項１０の方法。 - 【請求項１２】 （ａ）半導体基板と、 （ｂ）前記基板の上にある平坦な導波路層と、 （ｃ）前記平坦な導波路層の一部の上にある少なくとも
１つのアクティブ領域と、 （ｄ）前記平坦な導波路層中に形成された少なくとも１
つのパッシブ導波路と、 （ｅ）前記平坦な導波路層の上にあり、かつ前記アクテ
ィブ領域および前記パッシブ導波路の両方を覆う本質的
に平坦なブロッキング層と、 （ｆ）前記アクティブ領域の上に、前記ブロッキング層
まで形成された溝と、 （ｇ）前記ブロッキング層の上に形成されかつ前記溝を
充填するクラッド層と、 （ｈ）前記アクティブ領域の上にある前記クラッド層の
一部の上にある接点層とを有することを特徴とする光子
集積回路。 - 【請求項１３】 前記アクティブ領域が、レーザである
ことを特徴とする請求項１２の光子集積回路。 - 【請求項１４】 前記レーザが、多量子井戸レーザであ
ることを特徴とする請求項１３の光子集積回路。 - 【請求項１５】 前記アクティブ領域が、３００〜２０
００オングストロームの範囲の厚さを有する４成分半導
体のバルク層であることを特徴とする請求項１２の光子
集積回路。 - 【請求項１６】 アクティブ領域のアレイを含むことを
特徴とする請求項１２の光子集積回路。 - 【請求項１７】 前記アレイ中のアクティブ領域が、レ
ーザ、変調器、スイッチおよび増幅器からなるグループ
から選択されることを特徴とする請求項１６の光子集積
回路。 - 【請求項１８】 前記パッシブ導波路は、光ファイバに
結合されていることを特徴とする請求項１２の光子集積
回路。 - 【請求項１９】 前記平坦なブロッキング層に、約２０
００オングストロームよりも大きい段差がないことを特
徴とする請求項１２の光子集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/827,598 US5863809A (en) | 1997-03-28 | 1997-03-28 | Manufacture of planar photonic integrated circuits |
| US08/827598 | 1997-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284807A JPH10284807A (ja) | 1998-10-23 |
| JP3306802B2 true JP3306802B2 (ja) | 2002-07-24 |
Family
ID=25249636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07988598A Expired - Lifetime JP3306802B2 (ja) | 1997-03-28 | 1998-03-26 | 光子集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5863809A (ja) |
| EP (1) | EP0867984A3 (ja) |
| JP (1) | JP3306802B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4117854B2 (ja) * | 1997-06-20 | 2008-07-16 | シャープ株式会社 | 導波路型光集積回路素子及びその製造方法 |
| FR2781577B1 (fr) * | 1998-07-06 | 2000-09-08 | Alsthom Cge Alcatel | Procede de fabrication d'un circuit optique integre |
| US6288821B1 (en) | 1999-10-01 | 2001-09-11 | Lucent Technologies, Inc. | Hybrid electro-optic device with combined mirror arrays |
| JP2001274528A (ja) | 2000-01-21 | 2001-10-05 | Fujitsu Ltd | 薄膜デバイスの基板間転写方法 |
| US7072557B2 (en) * | 2001-12-21 | 2006-07-04 | Infinera Corporation | InP-based photonic integrated circuits with Al-containing waveguide cores and InP-based array waveguide gratings (AWGs) and avalanche photodiodes (APDs) and other optical components containing an InAlGaAs waveguide core |
| KR100427581B1 (ko) | 2002-02-21 | 2004-04-28 | 한국전자통신연구원 | 반도체 광소자의 제조방법 |
| US6771869B2 (en) * | 2002-04-18 | 2004-08-03 | Triquint Technology Holding Co. | Optoelectronic device having a barrier layer associated therewith and a method of manufacture thereof |
| US7412121B2 (en) * | 2002-10-24 | 2008-08-12 | Applied Research And Photonics, Inc. | Nanophotonic integrated circuit and fabrication thereof |
| US9239424B2 (en) * | 2014-01-28 | 2016-01-19 | International Business Machines Corporation | Semiconductor device and method for fabricating the same |
| KR102349774B1 (ko) | 2015-03-11 | 2022-01-10 | 삼성전자주식회사 | 광전 회로 |
| KR20190033282A (ko) * | 2017-09-21 | 2019-03-29 | 삼성전자주식회사 | 증폭 도파 장치 및 이를 포함한 빔 스티어링 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4884119A (en) * | 1988-04-22 | 1989-11-28 | American Telephone & Telegraph Company | Integrated multiple quantum well photonic and electronic devices |
| US5147825A (en) * | 1988-08-26 | 1992-09-15 | Bell Telephone Laboratories, Inc. | Photonic-integrated-circuit fabrication process |
| JP2746326B2 (ja) * | 1989-01-10 | 1998-05-06 | 株式会社日立製作所 | 半導体光素子 |
| US5134671A (en) * | 1990-08-03 | 1992-07-28 | At&T Bell Laboratories | Monolithic integrated optical amplifier and photodetector |
| DE4235920C1 (de) * | 1992-10-23 | 1993-11-25 | Siemens Ag | Monolithisch integrierte Laserdiode-Koppler-Kombination |
| JPH0750445A (ja) * | 1993-06-02 | 1995-02-21 | Rohm Co Ltd | 半導体レーザの製法 |
-
1997
- 1997-03-28 US US08/827,598 patent/US5863809A/en not_active Expired - Lifetime
-
1998
- 1998-03-17 EP EP98301969A patent/EP0867984A3/en not_active Withdrawn
- 1998-03-26 JP JP07988598A patent/JP3306802B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｉｎｄｉｕｍ Ｐｈｏｓｐｈｉｄｅ ａｎｄ Ｒｅｌａｔｅｄ Ｍａｔｅｒｉａｌｓ，１９９６．ＩＰＲＭ ’９６．，Ｅｉｇｈｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ １９９６，１２１−１２４ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0867984A2 (en) | 1998-09-30 |
| JPH10284807A (ja) | 1998-10-23 |
| EP0867984A3 (en) | 2004-01-14 |
| US5863809A (en) | 1999-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3306802B2 (ja) | 光子集積回路およびその製造方法 | |
| EP1719003B1 (en) | Buried heterostructure device fabricated by single step mocvd | |
| US6025207A (en) | Method for manufacture of a buried structure laser device for integrated photonic circuit | |
| JP4158383B2 (ja) | 半導体光集積素子 | |
| KR20000070895A (ko) | 동일 기판 상에서의 헤테로바이폴러 트랜지스터 및 레이저 다이오드의 제조 | |
| US5398255A (en) | Semiconductor laser having buried structure on p-InP substrate | |
| US5763287A (en) | Method of fabricating semiconductor optical device | |
| EP0394167B1 (en) | Formation of laser mirror facets and integration of optoelectronics | |
| EP1225670B1 (en) | Semiconductor device with current confinement structure | |
| JP2008166371A (ja) | 光半導体素子及びその製造方法 | |
| US6309904B1 (en) | Method of fabricating an optical integrated circuit | |
| US6204078B1 (en) | Method of fabricating photonic semiconductor device using selective MOVPE | |
| US5661077A (en) | Method for fabricating an optical integrated circuit | |
| JPH09237940A (ja) | 半導体装置，及びその製造方法 | |
| KR100246872B1 (ko) | 반도체 레이저와 그 제조방법 | |
| US5084410A (en) | Method of manufacturing semiconductor devices | |
| JP2002217446A (ja) | 光半導体集積素子及びその製造方法 | |
| JP3186645B2 (ja) | 半導体レーザ及びその製造方法 | |
| JP4164248B2 (ja) | 半導体素子及びその製造方法、及び半導体光装置 | |
| US5360763A (en) | Method for fabricating an optical semiconductor device | |
| KR100681294B1 (ko) | 반도체 레이저 소자 및 그 제조 방법 | |
| JPH07111361A (ja) | 埋込型半導体レーザ素子及びその製造方法 | |
| JPH08330665A (ja) | 光半導体レーザの製造方法 | |
| JPH07297497A (ja) | 半導体レ−ザ装置及びその製造方法 | |
| US6385224B1 (en) | Regrown notch laser |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090517 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100517 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110517 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120517 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130517 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130517 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |