JPH09237940A - 半導体装置，及びその製造方法 - Google Patents

半導体装置，及びその製造方法

Info

Publication number
JPH09237940A
JPH09237940A JP8062413A JP6241396A JPH09237940A JP H09237940 A JPH09237940 A JP H09237940A JP 8062413 A JP8062413 A JP 8062413A JP 6241396 A JP6241396 A JP 6241396A JP H09237940 A JPH09237940 A JP H09237940A
Authority
JP
Japan
Prior art keywords
layer
type inp
plane
buried
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8062413A
Other languages
English (en)
Inventor
Masayoshi Takemi
政義 竹見
Tatsuya Kimura
達也 木村
Daisuke Suzuki
大輔 鈴木
Tetsuo Shiba
哲夫 芝
Kimitaka Shibata
公隆 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8062413A priority Critical patent/JPH09237940A/ja
Priority to US08/747,050 priority patent/US5805629A/en
Priority to DE19650802A priority patent/DE19650802B4/de
Priority to FR9616133A priority patent/FR2743197B1/fr
Publication of JPH09237940A publication Critical patent/JPH09237940A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/2054—Methods of obtaining the confinement
    • H01S5/2081—Methods of obtaining the confinement using special etching techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2201—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure in a specific crystallographic orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H01S5/2206—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers based on III-V materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer
    • H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/3235—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers
    • H01S5/32391—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers based on In(Ga)(As)P

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 ｐ型ＩｎＰ基板上にドライエッチングにより
形成されたメサ構造とこれを埋め込む良好な埋込成長層
とを有する半導体装置，及びその製造方法を得る。 【解決手段】 ドライエッチングによって形成されたメ
サを、厚さＤp のｐ型ＩｎＰ埋込層６，及びｎ型ＩｎＰ
埋込層（電流ブロック層）７を順次選択成長させて埋め
込む際に、ｐ型ＩｎＰ埋込層６表面の（１１１）Ｂ面上
にｎ型ＩｎＰ層７が成長しないように、（００１）面上
に形成されたこのｎ型ＩｎＰ層７の層厚Ｄを、Ｄ≦Ｄn
とする。ここで、Ｄn はｎ型ＩｎＰ埋込層表面の（００
１）面と（１１１）Ｂ面とが（１／１０）面を挟まずに
連続するときの層厚Ｄである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置，及び
その製造方法に関し、特に化合物半導体結晶成長層に対
するドライエッチングプロセスによって形成されたメサ
への埋込構造を有する半導体レーザ，及びその製造方法
に関するものである。
【０００２】
【従来の技術】近年、光通信システムの普及により大容
量の高速伝送が行われている。今後さらに大容量の光伝
送が要求されることが予想され、この場合これまでのよ
うに信号伝送経路において光→電気、電気→光といった
信号変換を行うと、伝送容量が大幅に制限されてしま
う。この問題を解決するためには、光デバイスチップを
装着したボード間あるいはボード内を電気配線するので
はなく、光を直接変調して信号処理を行い、ボード間あ
るいはボード内を光ファイバーや光導波路によって接続
することにより、モジュールサイズの縮小とともに大容
量高速伝送を可能とする必要がある。
【０００３】このような光導波路を作製する手段とし
て、半導体基板上に形成されたマスクを利用してエッチ
ングプロセスによってメサ構造を形成し、それを別の半
導体層で埋め込む手法が用いられる。この半導体層で埋
め込む手法として、ＭＯＣＶＤ(Metalorganic Chemical
Vapor Deposition)法がある。この手法は、例えばＩｎ
ＧａＡｓＰ系材料では、III 族元素であるＩｎとＧａの
原料としてそれぞれＴＭＩ(Trimethylindium) 、ＴＥＧ
(Triethylgallium) を用い、Ｖ族元素であるＡｓとＰの
原料としてそれぞれＡｓＨ3 、ＰＨ3 を用い、これらを
熱分解させ基板上に結晶を成長させる手法である。Ｉｎ
ＧａＡｓＰ系材料では、光の伝搬する能動層（ＩｎＧａ
ＡｓＰ層）を含むメサ構造を能動層よりもエネルギー禁
制帯幅（バンドギャップ）の広いＩｎＰ層を用いて埋め
込む。
【０００４】これまで、このメサ構造を形成する手段と
して一般的には液体のエッチャントを用いたウェットエ
ッチングが用いられてきた。この場合、Ohkura et al.,
Electronics Letters,28(1992)p.1844-1845.に示されて
いるように、メサ側面のサイドエッチのためにマスクひ
さしが形成され、このためにうまくメサを埋め込むこと
ができ、またメサ側面が連続的な面となるため、埋込層
の結晶成長が容易である。
【０００５】このような、ウェットエッチングにより形
成されたメサを有する、ｐ型ＩｎＰ基板上に形成された
従来の半導体レーザの製造方法について説明する。図１
４はこのレーザの製造方法を示す断面図である。まず、
図１４(a) に示すように、表面が（００１）面であるｐ
型ＩｎＰ基板１上に、ｐ型ＩｎＰバッファ層２(1×1018
cm-3, 1.8 μｍ) 、 1.3μｍ帯ＩｎＧａＡｓＰ活性層３
( アンドープ, 0.1 μｍ) 、ｎ型ＩｎＰ第１クラッド層
４(1×1018cm-3, 0.7 μｍ) を順次ＭＯＣＶＤ法などに
より成長させダブルヘテロ構造を有する成長層を形成す
る。ただし()内は各層のキャリア濃度，及び層厚であ
る。次に、図１４(b) に示すように、［１１０］方向
（図の断面に垂直な方向）に幅 1.5μｍのＳｉＯ2 膜
（選択成長マスク）５を形成し、これをマスクとしてＨ
Ｂｒ等のエッチング液を用いたウェットエッチングによ
り上記成長層をエッチングし、［１１０］方向に伸びた
メサ構造２０を形成する。この際のメサ高さ（すなわち
エッチング深さ）は2.5 μｍ程度である。
【０００６】次に、図１４(c) に示すように、ＳｉＯ2
膜５をマスクとして、ｐ型ＩｎＰ埋込層６(8×1017cm-3
0.7 μｍ) 、ｎ型ＩｎＰ電流ブロック層７(7×1018c
m-3, 0.8 μｍ) 、ｐ型ＩｎＰ電流ブロック８(8×1017c
m-3, 1.0 μｍ) を順次選択成長する。この際、メサ２
０の上端とＳｉＯ2 膜５の境界部分に隣接して、ｐ型Ｉ
ｎＰ埋込層６の（１１１）Ｂ面が現れるが、この面は成
長停止面であるため、ｎ型ＩｎＰ電流ブロック層７がこ
の（１１１）Ｂ面上に成長することはなく、従ってｎ型
ＩｎＰ電流ブロック層７とｎ型ＩｎＰ第１クラッド層４
との接触は生じない。さらに、図１４(d) に示すよう
に、ＳｉＯ2 膜５を除去した後、ｎ型ＩｎＰ第２クラッ
ド層９(1×1018cm-3, 1.5 μｍ) 、ｎ型ＩｎＰコンタク
ト層１０(7×1018cm-3, 0.5 μｍ) を順次成長する。そ
の後、表面電極１１，及び裏面電極１２の形成，劈開，
前端面及び後端面反射膜のコーティングを行うことによ
り半導体レーザが作製できる。
【０００７】ｐ型ＩｎＰ基板上に形成された半導体レー
ザにおけるレーザ特性の劣化には、埋込層の品質が深く
関与しているが、特に、 1) 活性層３とｎ型ＩｎＰ電流ブロック層７間の距離
（リークパス幅） 2) ｎ型ＩｎＰ電流ブロック層７の先端部とｎ型ＩｎＰ
第１クラッド層４との接触（ｎつながり）の有無 の２点がこの特性劣化に大きく影響している。この内、
図１５に示すリークパス幅については、活性層３以外を
流れる無効電流を極力抑制する意味から、できるだけ狭
い方が良いが、狭すぎるとトンネル効果のためｎ型Ｉｎ
Ｐ電流ブロック層７とｎ型ＩｎＰ第１クラッド層４の間
に電流が流れてしまうことが考えられる。このため、こ
のリークパス幅は 0.1〜0.2 μｍ程度が最適であると考
えられている。一方、ｎつながり、すなわちｎ型ＩｎＰ
クラッド４とｎ型ＩｎＰ電流ブロック層７との接触が発
生すると、活性層３に電流が狭窄されずｎ型ＩｎＰコン
タクト層１０からｎ型ＩｎＰクラッド層９，４，ｎ型Ｉ
ｎＰ電流ブロック層７を介して電流が流れてしまう。前
述のように、メサ２０上端とＳｉＯ2 膜５の境界部分に
隣接してｐ型ＩｎＰ埋込層６の（１１１）Ｂ面が現れ、
通常この面上にはｎ型ＩｎＰ電流ブロック層７は成長し
ないが、電流ブロック層７の成長が進み、この（１１
１）Ｂ面に隣接して電流ブロック層７の低次の面、例え
ば（００１）面が連続的に形成されると、この（１１
１）Ｂ面上にも電流ブロック層７が成長するようにな
り、これにより上記のｎつながりが発生する。従って、
ｐ型ＩｎＰ埋込層６の（１１１）Ｂ面に隣接して（００
１）面等の低次の面が連続的に形成されないように電流
ブロック層７を成長させる必要がある。
【０００８】
【発明が解決しようとする課題】従来、メサ構造を半導
体層で埋め込んでなる半導体レーザにおけるメサは、上
記のようにウェットエッチングによって形成されてい
た。しかしながら、ウェットエッチングは制御性が悪
く、メサの高さやマスクひさしの長さがばらつき、これ
によって埋込層の成長形態，成長レートがばらつくた
め、活性層３の側方のｐ型ＩｎＰ埋込層６の層厚，すな
わちリークパス幅を精密に制御することは困難であり、
またサイドエッチが存在するため細いメサ構造を形成す
ることも困難であった。またエッチング形状が結晶の面
方位に大きく依存するため基板上において任意の方向に
光導波路を形成することも非常に困難であった。
【０００９】このような問題を避けるため、メサ構造を
ドライエッチングによって形成する方法が研究されてい
る。このようにドライエッチングを用いた場合には、メ
サ構造のウェハ面内での均一性が、ウェットエッチング
を用いた場合と比較して格段に向上し、さらに結晶の面
方位には無関係に任意の方向へメサストライプが形成で
きるため、光導波路の形成には有利である。しかし、こ
のようにドライエッチングによってメサを形成した場
合、メサ側面のサイドエッチがほとんどないためマスク
ひさしが形成されず、またメサ側面の形状は基板面に対
してほとんど垂直になるため、埋込層の表面がメサ側面
に平行な面とメサの側方の基板面に平行な面とが交わる
部分で非連続的となる。このような、マスクひさしがな
く、成長面が非連続的な面である場合における埋込層の
結晶成長形態は十分に解明されていなかった。従って、
光集積デバイスの実現のためにはドライエッチングによ
って形成したメサ構造周囲での結晶成長の形態を十分解
明し、デバイス作製に適する埋込成長層構造を得る必要
がある。
【００１０】現在のところドライエッチングにより形成
したメサを有するデバイスの作製に適した埋込成長構造
が得られているのは、ｎ型ＩｎＰ基板上に形成したデバ
イス（近藤 他，第56回応用物理学会学術講演会講演予
稿集，27p-ZA-5，p.930.）のみであり、ｐ型基板上のも
のについては報告されていない。これは、電流ブロック
層の構造が、ｎ型ＩｎＰ基板上に形成された半導体レー
ザの場合は、ｐ型ＩｎＰ／ｎ型ＩｎＰの２層構造とする
ことができるのに対し、ｐ型ＩｎＰ基板上に形成された
場合には、ｐ型ＩｎＰ／ｎ型ＩｎＰ／ｐ型ＩｎＰの３層
構造とする必要があり、しかも２層目のｎ型ＩｎＰが上
クラッド層のｎ型ＩｎＰと接触してはいけないという成
長上の制限が多いためと考えられる。
【００１１】しかし、複数の半導体レーザからなるレー
ザアレイを高速動作させる場合には、ｐ型基板を用いた
半導体レーザアレイの方が、ｎ型基板を用いた半導体レ
ーザアレイより有利である。このようなレーザアレイを
駆動させるための駆動回路としては、通常図１６に示す
ような回路が用いられている。ここで、図１６(a) は、
ｐ型基板を用いた半導体レーザ３０からなるレーザアレ
イ３４を駆動するための回路であり、この回路に用いら
れているトランジスタはnpn トランジスタ３２である。
また図１６(b) は、ｎ型基板を用いた半導体レーザ３１
からなるレーザアレイ３５を駆動するための回路であ
り、この回路に用いられているトランジスタはpnp トラ
ンジスタ３３である。npn トランジスタは、pnp トラン
ジスタより動作速度が速いため、半導体レーザを高速で
駆動するためには、ｐ型基板を用いた半導体レーザアレ
イの方が、ｎ型基板を用いた半導体レーザアレイより有
利であり、実用上メリットが大きい。
【００１２】この発明は上記の問題に鑑みなされたもの
であり、ｐ型ＩｎＰ基板上にドライエッチングにより形
成されたメサ構造とこれを埋め込む良好な埋込成長層と
を有する半導体装置，及びその製造方法を提供すること
を目的とするものである。
【００１３】
【課題を解決するための手段】発明者らは、ドライエッ
チングにより形成された側面がほぼ垂直なメサを埋め込
む成長層の成長形態を実験的に調べた。これを図１(a)-
(e) を用いて説明する。ただし、これらの図は実験に用
いた試料の断面図であり、この断面は［１１０］方向に
垂直な面である。まず、ｐ型ＩｎＰ基板１上に、ｐ型Ｉ
ｎＰバッファ層２，ＩｎＧａＡｓＰ活性層３，ｎ型Ｉｎ
Ｐ第１クラッド層４を順次エピタキシャル成長させた
後、第１クラッド層４表面の［１１０］方向に伸びるス
トライプ状の領域にＳｉＯ2 膜５を形成し、さらに図１
(a) に示すように、このＳｉＯ2 膜５をマスクとしてド
ライエッチングを行い、その側面が基板面（（００１）
面）に対してほぼ垂直なメサ２１を形成した。この後、
上記ＳｉＯ2 膜５をマスクとして、ｐ型ＩｎＰ層６，ｎ
型ＩｎＰ層７を順次選択成長させてメサ２１を埋め込ん
だ。この際の埋め込み成長層の成長形態について調べた
結果、次のような事実が明らかになった。 1) ｐ型ＩｎＰ層６は、図１(b) に示すように、メサ２
１の側面（（１／１０）面）及びメサ２１の側方に残さ
れたバッファ層２の上面（（００１）面）の形状をほぼ
保った形で成長する。 2) ｎ型ＩｎＰ層７は、図１(b) に示すように、メサの
側方に残されたｐ型ＩｎＰバッファ層２の上面（（００
１）面）とメサ側面（（１／１０）面）とで成長レート
が異なる。ｎ型ＩｎＰ層７のキャリア濃度が高いほどメ
サ側面（（１／１０）面）での成長レートが遅くなり、
メサ側方のバッファ層２の上面（（００１）面）からの
成長面とメサ側面（（１／１０）面）からの成長面が交
わるライン（図１(b) に示す破線）とメサ側面のなす角
θが小さくなる。この具体的な例を図１(c)-(e) に示
す。この図からわかるように、ｎ型ＩｎＰ層７のキャリ
ア濃度ｎ≒７×１０18ｃｍ-3，４×１０18ｃｍ-3，１×
１０18ｃｍ-3に対して、上記の角θはそれぞれ１０°，
２０°，４０°となっている。ただし、これらの図は、
ｎ型ＩｎＰ層７表面の（００１）面が、（１１１）Ｂ面
と連続するまで（すなわち（１／１０）面が現れなくな
るまで）成長が進んだ状態における断面形状を示したも
のである。図２に上記の角θとｎ型ＩｎＰ埋込層（電流
ブロック層）７のキャリア濃度の関係を示す。
【００１４】なお、上記の結晶面を示す（１／１０）と
は、
【００１５】
【数５】
【００１６】を表したものであり、本明細書中で、括弧
“（ ）”内に記載した“／”はバーを示すものとす
る。
【００１７】（００１）面上に成長したｎ型ＩｎＰ層７
の層厚をＤとし、このｎ型ＩｎＰ層７表面の（００１）
面と（１１１）Ｂ面とが連続した状態におけるＤをＤn
とすると、ＤがＤn より小さい場合と、Ｄn より大きい
場合とでは、ｎ型ＩｎＰ層７の成長形態が大きく異な
る。キャリア濃度が一定という条件のもとで、このｎ型
ＩｎＰ層７の成長形態がその層厚Ｄに依存して変化する
様子を示したのが図３(a)-(c) であり、Ｄ＜Ｄn の場合
は、図３(a) に示すように、メサの側面には（１１１）
Ｂ面と（１／１０）面が現れており、メサ側方の結晶面
上に現れている（００１）面は（１１１）Ｂ面とは連続
していないが、層厚Ｄが厚くなり、Ｄ＝Ｄn となると、
図３(b) に示すように、（１／１０）面が消滅し、（０
０１）面は（１１１）Ｂ面と連続する面となる。さら
に、Ｄ＞Ｄn となるまで成長を続けると、図３(c) に示
すように、ｐ型ＩｎＰ埋込層６表面の（１１１）Ｂ面上
にもｎ型ＩｎＰ層７が成長する。半導体レーザを作製す
るためには、電流ブロック層として機能するｎ型ＩｎＰ
層７上にｐ型の電流ブロック層を埋め込み成長させ、さ
らに上記ＳｉＯ2 膜５を除去した後、全面に第２クラッ
ド層及びコンタクト層を成長させるが、この際上記のよ
うにｐ型ＩｎＰ埋込層６の（１１１）Ｂ面上にｎ型Ｉｎ
Ｐ層７が成長していると、ｎ型ＩｎＰ層７とｎ型ＩｎＰ
第１クラッド層４との接触、いわゆるｎつながりが発生
し、これによりレーザ特性が著しく劣化する。
【００１８】この発明は以上述べた知見に基づいてなさ
れたものであり、図４に示すように、ドライエッチング
によって形成された高さＨm を有するメサ２１を、厚さ
Ｄpであるｐ型ＩｎＰ埋込層６，及びｎ型ＩｎＰ埋込層
（電流ブロック層）７を順次成長させて埋め込む際に、
ｐ型ＩｎＰ埋込層６表面の（１１１）Ｂ面上にｎ型Ｉｎ
Ｐ層７が成長しないように、このｎ型ＩｎＰ層７の（０
０１）面上の厚さＤを、Ｄ≦Ｄn としたものである。
ここで、（１／１０）面上，及び（００１）面上でのｎ
型ＩｎＰ層７の成長レートをそれぞれＲg （１／１
０），及びＲg （００１）とすると、上記の角度θは t
anθ＝Ｒg （１／１０）／Ｒg （００１）と表すことが
でき、さらに（１１１）Ｂ面と（００１）面とのなす角
をθ111 とすると、上記のｐ型ＩｎＰ埋込層６の（１１
１）Ｂ面上にｎ型ＩｎＰ層７が成長しないためのｎ型Ｉ
ｎＰ層７の（００１）面上の臨界層厚Ｄn は
【００１９】
【数６】
【００２０】と表される。ただし、 tanθ111 ＝√２で
ある。
【００２１】すなわち、この発明（請求項１）に係る半
導体装置は、その表面が（００１）面であるｐ型ＩｎＰ
基板と、このｐ型ＩｎＰ基板表面上にエピタキシャル成
長させた半導体成長層の，［１１０］方向に伸びるスト
ライプ状の領域を残すようそれ以外の領域をドライエッ
チングして形成された、その側面が（１／１０）面であ
る，高さＨm を有するメサと、このメサの上記（１／１
０）面からなる側面，及びこのメサの側方に残された上
記半導体成長層の（００１）面からなる上面上にエピタ
キシャル成長させた層厚がＤp であるｐ型ＩｎＰ埋込
層，及びこのｐ型ＩｎＰ埋込層の側面，及び上面上にエ
ピタキシャル成長させたｎ型ＩｎＰ埋込層を含む埋込成
長層とを備えた半導体装置において、（１１１）Ｂ面と
（００１）面とのなす角をθ111 、（１／１０）面，及
び（００１）面上での上記ｎ型ＩｎＰ埋込層の成長レー
トをそれぞれＲg （１／１０），及びＲg （００１）と
し、角度θを tanθ＝Ｒg （１／１０）／Ｒg （００
１） で決まる角度とし、Ｄnを
【００２２】
【数７】
【００２３】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄを Ｄ≦Ｄn としたものである。
【００２４】また、この発明（請求項２）に係る半導体
装置は、上記の半導体装置（請求項１）において、上記
半導体成長層を、レーザ光を放射する活性層及びこの活
性層上に成長させたｎ型の第１クラッド層を含むものと
し、上記埋込成長層における上記ｎ型ＩｎＰ埋込層を、
ｎ型ＩｎＰ電流ブロック層とし、このｎ型ＩｎＰ電流ブ
ロック層上にエピタキシャル成長させたｐ型ＩｎＰ電流
ブロック層を備えた半導体レーザである。
【００２５】また、この発明（請求項３）に係る半導体
装置は、上記の半導体装置（請求項２）において、上記
埋込成長層を、上記ｐ型ＩｎＰ電流ブロック層上に成長
させたｎ型ＩｎＰ被覆層を含むものとし、上記メサの最
上層である上記第１クラッド層，及び上記埋込成長層の
最上層である上記ｎ型ＩｎＰ被覆層の表面の全面に順次
エピタキシャル成長させたｎ型ＩｎＰ第２クラッド層，
及びｎ型ＩｎＰコンタクト層を備えた半導体レーザであ
る。
【００２６】また、この発明（請求項４）に係る半導体
装置の製造方法は、ｐ型ＩｎＰ基板の（００１）面であ
る表面に半導体成長層をエピタキシャル成長する工程
と、この半導体成長層表面の［１１０］方向に伸びるス
トライプ状の領域に絶縁膜を形成し、この絶縁膜をマス
クとして上記半導体成長層をドライエッチングして［１
１０］方向に伸び、その側面が（１／１０）面である、
高さＨm を有するメサを形成する工程と、このメサの上
記（１／１０）面からなる側面，及びこのメサの側方に
残された上記半導体成長層の（００１）面からなる上面
上に、上記絶縁膜をマスクとして、層厚がＤp であるｐ
型ＩｎＰ埋込層，及びｎ型ＩｎＰ埋込層を順次選択エピ
タキシャル成長して埋込成長層を形成する工程とを含
み、（１１１）Ｂ面と（００１）面とのなす角を
θ111 、（１／１０）面，及び（００１）面上での上記
ｎ型ＩｎＰ埋込層の成長レートをそれぞれＲg （１／１
０），及びＲg （００１）とし、角度θを tanθ＝Ｒg
（１／１０）／Ｒg （００１） で決まる角度とし、Ｄ
n を
【００２７】
【数８】
【００２８】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすものである。
【００２９】また、この発明（請求項５）に係る半導体
装置の製造方法は、上記の半導体装置の製造方法（請求
項４）において、上記半導体成長層をエピタキシャル成
長する工程を、ｐ型ＩｎＰ基板の（００１）面である表
面に、ｐ型ＩｎＰバッファ層，レーザ光を放射する活性
層，及びｎ型ＩｎＰ第１クラッド層を順次エピタキシャ
ル成長するものとし、上記ｎ型ＩｎＰ埋込層を、ｎ型Ｉ
ｎＰ電流ブロック層とし、上記埋込成長層を形成する工
程を、上記ｐ型ＩｎＰ埋込層，及び上記ｎ型ＩｎＰ電流
ブロック層のエピタキシャル成長に続けてｐ型ＩｎＰ電
流ブロック層をエピタキシャル成長するものとし、半導
体レーザを製造するものである。
【００３０】また、この発明（請求項６）に係る半導体
装置の製造方法は、上記の半導体装置の製造方法（請求
項５）において、上記埋込成長層を形成する工程を、上
記ｐ型ＩｎＰ埋込層，上記ｎ型ＩｎＰ電流ブロック層，
及び上記ｐ型ＩｎＰ電流ブロック層のエピタキシャル成
長に続けてｎ型ＩｎＰ被覆層をエピタキシャル成長する
ものとし、上記埋込成長層を形成する工程の後に、上記
メサの最上層である上記ｎ型ＩｎＰ第１クラッド層，及
び上記埋込成長層の最上層である上記ｎ型ＩｎＰ被覆層
の表面の全面にｎ型ＩｎＰ第２クラッド層，及びｎ型Ｉ
ｎＰコンタクト層を順次エピタキシャル成長する工程を
含むものである。
【００３１】また、この発明（請求項７）に係る半導体
装置は、半導体基板表面上にエピタキシャル成長させた
レーザ光を放射する活性層を含む半導体成長層のストラ
イプ状の領域以外の領域をドライエッチングして形成さ
れたメサと、このメサの側面，及びこのメサの側方に残
された上記半導体成長層の上面上にエピタキシャル成長
させた埋込層とを備えた半導体レーザである半導体装置
において、上記ストライプ状のメサのメサ幅のゆらぎ幅
Ｗが、Ｗ≦４０ｎｍであるものである。
【００３２】また、この発明（請求項８）に係る半導体
装置は、上記の半導体装置（請求項７）において、上記
半導体基板を、その表面が（００１）面であるｐ型Ｉｎ
Ｐ基板とし、上記メサを、上記ｐ型ＩｎＰ基板表面上に
エピタキシャル成長させた上記半導体成長層の，［１１
０］方向に伸びるストライプ状の領域を残すようそれ以
外の領域をドライエッチングして形成された、その側面
が（１／１０）面である、高さＨm を有するメサとし、
上記埋込層を、上記メサの上記（１／１０）面からなる
側面，及びこのメサの側方に残された上記半導体成長層
の（００１）面からなる上面上にエピタキシャル成長さ
せた層厚がＤp であるｐ型ＩｎＰ埋込層，及びこのｐ型
ＩｎＰ埋込層の側面，及び上面上にエピタキシャル成長
させたｎ型ＩｎＰ埋込層を含む埋込成長層であって、
（１１１）Ｂ面と（００１）面とのなす角をθ111 、
（１／１０）面，及び（００１）面上での上記ｎ型Ｉｎ
Ｐ埋込層の成長レートをそれぞれＲg （１／１０），及
びＲg （００１）とし、角度θを tanθ＝Ｒg （１／１
０）／Ｒg （００１） で決まる角度とし、Ｄn を
【００３３】
【数９】
【００３４】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすものとしたものである。
【００３５】また、この発明（請求項９）に係る半導体
装置は、上記の半導体装置（請求項８）において、上記
半導体成長層を、上記活性層及びこの活性層上に成長さ
せたｎ型の第１クラッド層を含むものとし、上記埋込成
長層における上記ｎ型ＩｎＰ埋込層を、ｎ型ＩｎＰ電流
ブロック層とし、このｎ型ＩｎＰ電流ブロック層上にエ
ピタキシャル成長させたｐ型ＩｎＰ電流ブロック層を備
えたものである。
【００３６】また、この発明（請求項１０）に係る半導
体装置は、上記の半導体装置（請求項９）において、上
記埋込成長層を、上記ｐ型ＩｎＰ電流ブロック層上に成
長させたｎ型ＩｎＰ被覆層を含むものとし、上記メサの
最上層である上記第１クラッド層，及び上記埋込成長層
の最上層である上記ｎ型ＩｎＰ被覆層の表面の全面に順
次エピタキシャル成長させたｎ型ＩｎＰ第２クラッド
層，及びｎ型ＩｎＰコンタクト層を備えたものである。
【００３７】また、この発明（請求項１１）に係る半導
体装置の製造方法は、半導体基板表面上にレーザ光を放
射する活性層を含む半導体成長層をエピタキシャル成長
する工程と、この半導体成長層のストライプ状の領域以
外の領域をドライエッチングして、そのメサ幅のゆらぎ
幅Ｗが、 Ｗ≦４０ｎｍ であるメサを形成する工程と、このメサの側面，及びこ
のメサの側方に残された上記半導体成長層の上面上に埋
込層をエピタキシャル成長する工程とを含み、半導体レ
ーザを作製するものである。
【００３８】また、この発明（請求項１２）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１１）において、上記半導体成長層を成長する工程
を、ｐ型ＩｎＰ基板の（００１）面である表面に上記半
導体成長層をエピタキシャル成長するものとし、上記メ
サを形成する工程を、この半導体成長層表面の［１１
０］方向に伸びるストライプ状の領域に絶縁膜を形成
し、この絶縁膜をマスクとして上記半導体成長層をドラ
イエッチングして［１１０］方向に伸び、その側面が
（１／１０）面である、高さＨm を有するメサを形成す
るものとし、上記埋込層を成長する工程を、上記メサの
上記（１／１０）面からなる側面，及びこのメサの側方
に残された上記半導体成長層の（００１）面からなる上
面上に、上記絶縁膜をマスクとして、層厚がＤp である
ｐ型ＩｎＰ埋込層，及びｎ型ＩｎＰ埋込層を順次選択エ
ピタキシャル成長するものであって、（１１１）Ｂ面と
（００１）面とのなす角をθ111 、（１／１０）面，及
び（００１）面上での上記ｎ型ＩｎＰ埋込層の成長レー
トをそれぞれＲg （１／１０），及びＲg （００１）と
し、角度θを tanθ＝Ｒg （１／１０）／Ｒg （００
１） で決まる角度とし、Ｄn を
【００３９】
【数１０】
【００４０】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすものとしたものである。
【００４１】また、この発明（請求項１３）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１２）において、上記半導体成長層をエピタキシャ
ル成長する工程を、ｐ型ＩｎＰ基板の（００１）面であ
る表面に、ｐ型ＩｎＰバッファ層，活性層，及びｎ型Ｉ
ｎＰ第１クラッド層を順次エピタキシャル成長するもの
とし、上記ｎ型ＩｎＰ埋込層を、ｎ型ＩｎＰ電流ブロッ
ク層とし、上記埋込成長層を形成する工程を、上記ｐ型
ＩｎＰ埋込層，及び上記ｎ型ＩｎＰ電流ブロック層のエ
ピタキシャル成長に続けてｐ型ＩｎＰ電流ブロック層を
エピタキシャル成長するものとしたものである。
【００４２】また、この発明（請求項１４）に係る半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１３）において、上記埋込成長層を形成する工程
を、上記ｐ型ＩｎＰ埋込層，上記ｎ型ＩｎＰ電流ブロッ
ク層，及び上記ｐ型ＩｎＰ電流ブロック層のエピタキシ
ャル成長に続けてｎ型ＩｎＰ被覆層をエピタキシャル成
長するものとし、上記埋込成長層を形成する工程の後
に、上記メサの最上層である上記ｎ型ＩｎＰ第１クラッ
ド層，及び上記埋込成長層の最上層である上記ｎ型Ｉｎ
Ｐ被覆層の表面の全面にｎ型ＩｎＰ第２クラッド層，及
びｎ型ＩｎＰコンタクト層を順次エピタキシャル成長す
る工程を含むものである。
【００４３】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１における半導体
装置（請求項１）は、図４及び図５(c) に示すように、
その表面が（００１）面であるｐ型ＩｎＰ基板１と、こ
のｐ型ＩｎＰ基板１上にエピタキシャル成長させた半導
体成長層２，３，４の［１１０］方向に伸びるストライ
プ状の領域を残すようそれ以外の領域をドライエッチン
グして形成された、その側面が（１／１０）面である，
高さＨm を有するメサと、このメサの上記（１／１０）
面からなる側面，及びこのメサの側方に残された上記半
導体成長層２の（００１）面からなる上面上にエピタキ
シャル成長させた層厚がＤp であるｐ型ＩｎＰ埋込層
６，及びこのｐ型ＩｎＰ埋込層６の側面，及び上面上に
エピタキシャル成長させたｎ型ＩｎＰ埋込層７を含む埋
込成長層とを備えた半導体装置において、（１１１）Ｂ
面と（００１）面とのなす角をθ111、（１／１０）
面，及び（００１）面上での上記ｎ型ＩｎＰ埋込層７の
成長レートをそれぞれＲg （１／１０），及びＲg （０
０１）とし、角度θを tanθ＝Ｒg （１／１０）／Ｒg
（００１） で決まる角度とし、Ｄn を
【００４４】
【数１１】
【００４５】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層７の層厚Ｄを Ｄ≦Ｄn としたものである。これにより、上記ｐ型ＩｎＰ埋込層
６の厚さを制御することによって、前述のリークパス幅
を狭くすることができるとともに、このｐ型ＩｎＰ埋込
層６の（１１１）Ｂ面上に、上記ｎ型ＩｎＰ埋込層７が
成長することを防止することができ、ｎ型ＩｎＰ埋込層
７と上記半導体成長層の最上層部分との接触の発生を防
止することができる。このため、リーク電流の低減され
た、良好なデバイス特性を有する半導体装置を得ること
ができる。
【００４６】また、この発明の実施の形態１における半
導体装置（請求項２）は、図５(c)に示すように、上記
の半導体装置（請求項１）において、上記半導体成長層
を、レーザ光を放射する活性層３及びこの活性層上に成
長させたｎ型の第１クラッド層４を含むものとし、上記
埋込成長層における上記ｎ型ＩｎＰ埋込層を、ｎ型Ｉｎ
Ｐ電流ブロック層７とし、このｎ型ＩｎＰ電流ブロック
層７上にエピタキシャル成長させたｐ型ＩｎＰ電流ブロ
ック層８を備えるようにした半導体レーザである。これ
により、前述のリークパス幅を狭くすることができると
ともに、ｎ型ＩｎＰ電流ブロック層７と上記半導体成長
層の最上層であるｎ型の第１クラッド層４とのｎつなが
りの発生を防止することができ、リーク電流の低減され
た、良好なレーザ特性を有する半導体レーザを得ること
ができる。
【００４７】また、この発明の実施の形態１における半
導体装置の製造方法（請求項４）は、図４及び図５(a)-
(c) に示すように、ｐ型ＩｎＰ基板１の（００１）面で
ある表面に半導体成長層２，３，４をエピタキシャル成
長する工程と、この半導体成長層表面の［１１０］方向
に伸びるストライプ状の領域に絶縁膜５を形成し、この
絶縁膜５をマスクとして上記半導体成長層２，３，４を
ドライエッチングして［１１０］方向に伸び、その側面
が（１／１０）面である、高さＨm を有するメサ２１を
形成する工程（図５(a) ）と、このメサの上記（１／１
０）面からなる側面，及びこのメサの側方に残された上
記半導体成長層２の（００１）面からなる上面上に、上
記絶縁膜５をマスクとして、層厚がＤp であるｐ型Ｉｎ
Ｐ埋込層６，及びｎ型ＩｎＰ埋込層７を順次選択エピタ
キシャル成長して埋込成長層を形成する工程（図４，図
５(b) ）とを含み、（１１１）Ｂ面と（００１）面との
なす角をθ111 、（１／１０）面，及び（００１）面上
での上記ｎ型ＩｎＰ埋込層７の成長レートをそれぞれＲ
g （１／１０），及びＲg （００１）とし、角度θを t
anθ＝Ｒg （１／１０）／Ｒg （００１） で決まる角
度とし、Ｄn を
【００４８】
【数１２】
【００４９】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層７の層厚Ｄが、 Ｄ≦Ｄn を満たすものである。これにより、上記ｐ型ＩｎＰ埋込
層６の厚さを制御することによって、前述のリークパス
幅を狭くすることができるとともに、このｐ型ＩｎＰ埋
込層６の（１１１）Ｂ面上に、上記ｎ型ＩｎＰ埋込層７
が成長することを防止することができ、ｎ型ＩｎＰ埋込
層７と上記半導体成長層の最上層部分との接触の発生を
防止することができる。このため、リーク電流の低減さ
れた、良好なデバイス特性を有する半導体装置を得るこ
とができる。さらに、メサ２１の形成にはドライエッチ
ングを用いているため、微細なメサを制御性よく形成す
ることが可能となり、またメサのストライプの伸張方向
を任意の方向とすることができ、このメサからなる光導
波路を任意の方向に形成することが可能となる。このた
め、良好な特性を有する光集積デバイスを制御性良く製
造することが可能となる。
【００５０】また、この発明の実施の形態１における半
導体装置の製造方法（請求項５）は、図５(a)-(c) に示
すように、上記の半導体装置の製造方法（請求項４）に
おいて、上記半導体成長層をエピタキシャル成長する工
程を、ｐ型ＩｎＰ基板１の（００１）面である表面に、
ｐ型ＩｎＰバッファ層２，レーザ光を放射する活性層
３，及びｎ型ＩｎＰクラッド層４を順次エピタキシャル
成長するものとし、上記ｎ型ＩｎＰ埋込層を、ｎ型Ｉｎ
Ｐ電流ブロック層７とし、上記埋込成長層を形成する工
程を、上記ｐ型ＩｎＰ埋込層６，及び上記ｎ型ＩｎＰ電
流ブロック層７のエピタキシャル成長に続けてｐ型Ｉｎ
Ｐ電流ブロック層８をエピタキシャル成長するものと
し、半導体レーザを製造するものである。このため、前
述のリークパス幅を狭くすることができるとともに、ｎ
型ＩｎＰ埋込層７と上記半導体成長層の最上層であるｎ
型ＩｎＰクラッド層４とのｎつながりの発生を防止する
ことができ、リーク電流の低減された、良好なレーザ特
性を有する半導体レーザを得ることができる。さらに、
メサ２１の形成にはドライエッチングを用いているた
め、微細なメサを制御性よく形成することが可能とな
り、またこのメサからなる光導波路を任意の方向に形成
することが可能となる。このため、良好な特性を有する
光集積デバイスを制御性良く製造することが可能とな
る。
【００５１】以下、この発明の実施の形態１における半
導体装置の製造方法，及びそれにより製造される半導体
装置について詳しく説明する。図４，及び図５(a)-(c)
は、本実施の形態１におけるｐ型ＩｎＰ基板上の成長層
をドライエッチングしてメサを形成する半導体レーザの
製造方法，及びそれにより作製された半導体レーザを示
す断面図である。
【００５２】まず、表面が（００１）面であるｐ型Ｉｎ
Ｐウエハ１上に、ｐ型ＩｎＰバッファ層２(1×1018c
m-3, 1.8 μｍ) ，1.3 μｍ帯ＩｎＧａＡｓＰ活性層３
( アンドープ, 0.1 μｍ) ，ｎ型ＩｎＰ第１クラッド層
４(1×1018cm-3, 0.7 μｍ) をＭＯＣＶＤ（有機金属気
相成長）法またはガスソースＭＢＥ法などにより順次成
長させ、ダブルヘテロ構造を有する半導体成長層を形成
する。ただし、()内は各層のキャリア濃度，層厚であ
る。以下も同様の表記を用いる。なお、活性層３はＩｎ
ＧａＡｓＰ単層でなく、多重量子井戸構造を有する層で
あってもよい。次に、第１クラッド層４表面の［１１
０］方向に伸びる幅 1.5μｍのストライプ状の領域に、
スパッタ法，ＣＶＤ法等を用いて、ＳｉＯ2 膜５（選択
成長マスク）を形成する。この後、図５(a) に示すよう
に、このＳｉＯ2 膜５をマスクとして、上記半導体成長
層に対して、Ｃ2 Ｈ6 ＋Ｈ2 系などのガスを用いたＲＩ
Ｅ（反応性イオンエッチング）等のドライエッチングを
行い、［１１０］方向に伸びるメサ構造を形成する。こ
の際、メサ高さＨm （すなわちエッチング深さ）は例え
ば 2.0μｍに設定する。このエッチングによりメサの側
方に残されたｐ型ＩｎＰバッファ層２の上面は（００
１）面となり、またメサ側面はほぼ（１／１０）面とな
る。なお、上記のドライエッチングに用いるガスは、Ｃ
Ｈ4 ＋Ｈ2 ，またはＣＨ4 ＋Ｈ2 ＋Ｏ2 でもよい。
【００５３】次に、図５(b) に示すように、上記のＳｉ
Ｏ2 膜５をマスクとして、ｐ型ＩｎＰ埋込層６(8×1017
cm-3, 0.2 μｍ) ，ｎ型ＩｎＰ電流ブロック層７(7×10
18cm-3, (001) 面上の層厚1.2 μｍ) ，ｐ型ＩｎＰ電流
ブロック８(8×1017cm-3, 0.6 μｍ) をＭＯＣＶＤ法に
より順次選択成長させて埋込成長層を形成する。この
際、ｐ型ＩｎＰ埋込層６の成長完了後の表面には、（０
０１）面と（１／１０）面が現れ、これらの面上に図１
(b) に示したように上記ｎ型ＩｎＰ電流ブロック層７が
成長する。このｎ型ＩｎＰ電流ブロック層７の成長面に
おける（００１）面と（１／１０）面とが交わる線と、
ｐ型ＩｎＰ埋込層６の表面における（００１）面と（１
／１０）面とが交わる線とを含む平面が（１／１０）面
となす角度θは、ｎ型ＩｎＰ電流ブロック層７のキャリ
ア濃度が7 ×1018cm-3であるから、図２よりθ＝10°で
あることがわかる。この角度θは（１／１０）面，及び
（００１）面上での上記ｎ型ＩｎＰ埋込層７の成長レー
トをそれぞれＲg （１／１０），及びＲg （００１）と
したとき、tan θ＝Ｒg （１／１０）／Ｒg （００１）
と表すことができる。これにより、前述のｐ型ＩｎＰ
埋込層６の（１１１）Ｂ面上にｎ型ＩｎＰ電流ブロック
層７が成長しないための（００１）面上の電流ブロック
層７の臨界層厚Ｄn は、前述の式
【００５４】
【数１３】
【００５５】から、Ｄn ＝ 1.214μｍ となる。ただ
し、Ｄp はｐ型ＩｎＰ埋込層６の層厚、θ111 は（１１
１）Ｂ面と（００１）面とのなす角であり、tan θ111
＝√２である。すなわち、（００１）面上に成長したｎ
型ＩｎＰ電流ブロック層７の層厚Ｄ＝1.2 μｍ は、Ｄ
≦Ｄn を満たしている。
【００５６】さらに、ＳｉＯ2 選択成長マスク５をＨＦ
系のエッチング液を用いて除去した後、図５(c) に示す
ように、全面にｎ型ＩｎＰ第２クラッド層９(1×1018cm
-3,1.5 μｍ) ，ｎ型ＩｎＰコンタクト層１０(7×1018c
m-3, 0.5 μｍ) をＭＯＣＶＤ（有機金属気相成長）法
またはガスソースＭＢＥ法等を用いて順次成長させる。
その後、ｎ型ＩｎＰコンタクト層１０の表面に厚さ２０
０ｎｍのＣｒ／Ａｕからなる表面電極１１をスパッタ法
等を用いて形成し、ｐ型ＩｎＰ基板１の裏面に厚さ１０
０ｎｍのＡｕＺｎからなる裏面電極１２をＥＢ蒸着法等
を用いて形成する。次に、ウェハを劈開して共振器長が
300 〜600 μｍの半導体レーザチップに分離し、各チッ
プの前端面にはＡｌ2 Ｏ3 膜（厚さ400 ｎｍ程度）から
なる前端面反射膜（反射率３０％）を、後端面にはＳｉ
Ｏ2 ／Ｓｉ／ＳｉＯ2 ／Ａｌ2 Ｏ3 積層膜（厚さ220/10
0/220/400 ｎｍ程度）からなる後端面反射膜（反射率６
０％）をＥＢ蒸着法等を用いてコーティングすることに
より、図５(c) に示す半導体レーザが作製できる。
【００５７】本実施の形態１においては、ｎ型ＩｎＰ電
流ブロック層７のキャリア濃度は上記のように 7×1018
cm-3 であるから、ｎ型ＩｎＰ電流ブロック層７の（０
０１）面上に成長した層の層厚Ｄは Ｄ＝1.2 μｍ ≦
Ｄn となり、ｐ型ＩｎＰ埋込層６表面の（１１１）Ｂ
面上には、ｎ型ＩｎＰ電流ブロック層７が成長すること
はなく、このためｎ型ＩｎＰ電流ブロック層７とｎ型Ｉ
ｎＰ第１クラッド層４との間でのｎつながりの発生を防
止することができる。図６に示すように、メサの側面に
形成されたｐ型ＩｎＰ埋込層６は、レーザ光の発振に寄
与しない無効電流の経路となるが、この無効電流経路の
幅、すなわち図に示されたリークパス幅は、メサの側面
のｐ型ＩｎＰ埋込層６の厚さで決まる。上記のようにメ
サはドライエッチングにより形成されているため、その
側面を再現性よく基板面にほぼ垂直な面とすることがで
き、このためこのメサ側面に成長するｐ型ＩｎＰ埋込層
６の厚さの制御も容易となる。これにより、リークパス
幅を制御性よく狭くすることができ、さらにｎつながり
の発生も上記のように防止できるため、リーク電流の低
減された、良好なレーザ特性を有する半導体レーザを作
製することができる。また、上記ではメサストライプの
伸張方向を［１１０］方向としたが、メサ形成にはドラ
イエッチングを用いているため、このストライプの伸張
方向は、［１１０］以外の任意の方向とすることが可能
であり、このためメサからなる光導波路を任意の方向に
形成することが可能となる。また、メサ形成にはドライ
エッチングを用いているため、これにウェットエッチン
グを用いた場合と比較して、微細なメサを形成すること
が可能である。このため、良好な特性を有する光集積デ
バイスを制御性良く製造することが可能となる。
【００５８】なお、ｎ型ＩｎＰ電流ブロック層７のキャ
リア濃度を、上記の 7×1018cm-3でなく、例えば 4×10
18cm-3 とした場合は、（００１）面上に成長したこの
電流ブロック層７の層厚ＤをＤ＝1.0 μｍとすればよ
い。このとき、θ＝20°となり、上記の式よりＤn ＝1.
002 μｍ であるから、Ｄ≦Ｄn となり、ｎ型ＩｎＰ
電流ブロック層７とｎ型ＩｎＰ第１クラッド層４との間
でのｎつながりの発生を防止することができる。
【００５９】また、ｎ型ＩｎＰ電流ブロック層７のキャ
リア濃度を、例えば 1×1018cm-3とした場合は、（００
１）面上に成長したこの電流ブロック層７の層厚ＤをＤ
＝0.6 μｍとすればよい。このとき、θ＝40°となり、
上記の式よりＤn ＝0.694μｍ であるから、Ｄ≦Ｄn
となり、ｎ型ＩｎＰ電流ブロック層７とｎ型ＩｎＰ第
１クラッド層４との間でのｎつながりの発生を防止する
ことができる。
【００６０】実施の形態２．この発明の実施の形態２に
おける半導体装置（請求項３）は、図７に示すように、
その表面が（００１）面であるｐ型ＩｎＰ基板１と、こ
のｐ型ＩｎＰ基板１上にエピタキシャル成長させたレー
ザ光を放射する活性層３及びこの活性層上に成長させた
ｎ型の第１クラッド層４を含む半導体成長層２，３，４
の［１１０］方向に伸びるストライプ状の領域を残すよ
うそれ以外の領域をドライエッチングして形成された、
その側面が（１／１０）面である，高さＨm を有するメ
サと、このメサの上記（１／１０）面からなる側面，及
びこのメサの側方に残された上記半導体成長層２の（０
０１）面からなる上面上にエピタキシャル成長させた層
厚がＤp であるｐ型ＩｎＰ埋込層６，このｐ型ＩｎＰ埋
込層６の側面，及び上面上にエピタキシャル成長させた
ｎ型ＩｎＰ電流ブロック層７，このｎ型ＩｎＰ電流ブロ
ック層７上に順にエピタキシャル成長させたｐ型ＩｎＰ
電流ブロック層８，及びｎ型ＩｎＰ被覆層１９を含む埋
込成長層と、上記メサの最上層である上記第１クラッド
層４，及び上記埋込成長層の最上層である上記ｎ型Ｉｎ
Ｐ被覆層１９の表面の全面に順次エピタキシャル成長さ
せたｎ型ＩｎＰ第２クラッド層９，及びｎ型ＩｎＰコン
タクト層１０を備えた半導体装置において、（１１１）
Ｂ面と（００１）面とのなす角をθ111 、（１／１０）
面，及び（００１）面上での上記ｎ型ＩｎＰ電流ブロッ
ク層７の成長レートをそれぞれＲg （１／１０），及び
Ｒg （００１）とし、角度θを tanθ＝Ｒg （１／１
０）／Ｒg （００１）で決まる角度とし、Ｄn を
【００６１】
【数１４】
【００６２】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ電流ブロック層７の層厚Ｄを Ｄ≦Ｄn としたものである。これにより、前述のリークパス幅を
狭くすることができるとともに、ｎ型ＩｎＰ電流ブロッ
ク層７と上記半導体成長層の最上層であるｎ型の第１ク
ラッド層４とのｎつながりの発生を防止することがで
き、リーク電流の低減された、良好なレーザ特性を有す
る半導体レーザを得ることができる。さらに、ｎ型Ｉｎ
Ｐ第２クラッド層９はｎ型ＩｎＰ被覆層１９の表面上に
再成長することとなり、この再成長界面がp-n 接合面と
ならないため、この界面がp-n 接合面である場合に生じ
る界面劣化によるリーク電流の増加という問題を回避す
ることができ、ｐ型ＩｎＰ電流ブロック層８表面上にｎ
型第２クラッド層９を再成長させた場合と比較して、信
頼性を向上させることができる。
【００６３】また、この発明の実施の形態２における半
導体装置の製造方法（請求項６）は、図７に示すよう
に、ｐ型ＩｎＰ基板１の（００１）面である表面にｐ型
ＩｎＰバッファ層２，レーザ光を放射する活性層３，及
びｎ型ＩｎＰ第１クラッド層４を順次エピタキシャル成
長してなる半導体成長層２，３，４を形成する工程と、
この半導体成長層表面の［１１０］方向に伸びるストラ
イプ状の領域に絶縁膜５を形成し、この絶縁膜５をマス
クとして上記半導体成長層２，３，４をドライエッチン
グして［１１０］方向に伸び、その側面が（１／１０）
面である、高さＨm を有するメサ２１を形成する工程
と、このメサの上記（１／１０）面からなる側面，及び
このメサの側方に残された上記ｐ型ＩｎＰバッファ層２
の（００１）面からなる上面上に、上記絶縁膜５をマス
クとして、層厚がＤp であるｐ型ＩｎＰ埋込層６，ｎ型
ＩｎＰ電流ブロック層７，ｐ型ＩｎＰ電流ブロック層
８，及びｎ型ＩｎＰ被覆層１９を順次選択エピタキシャ
ル成長して埋込成長層を形成する工程（図７(a) ）と、
上記メサの最上層である上記ｎ型ＩｎＰ第１クラッド層
４，及び上記埋込成長層の最上層である上記ｎ型ＩｎＰ
被覆層１９の表面の全面にｎ型ＩｎＰ第２クラッド層
９，及びｎ型ＩｎＰコンタクト層１０を順次エピタキシ
ャル成長する工程（図７(b) ）とを含む半導体レーザの
製造方法において、（１１１）Ｂ面と（００１）面との
なす角をθ111 、（１／１０）面，及び（００１）面上
での上記ｎ型ＩｎＰ電流ブロック層７の成長レートをそ
れぞれＲg （１／１０），及びＲg （００１）とし、角
度θを tanθ＝Ｒg （１／１０）／Ｒg（００１） で
決まる角度とし、Ｄn を
【００６４】
【数１５】
【００６５】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ電流ブロック層７の層厚Ｄが、 Ｄ≦Ｄn を満たすものである。これにより、前述のリークパス幅
を狭くすることができるとともに、ｎ型ＩｎＰ電流ブロ
ック層７と上記半導体成長層の最上層であるｎ型ＩｎＰ
クラッド層４とのｎつながりの発生を防止することがで
き、リーク電流の低減された、良好なレーザ特性を有す
る半導体レーザを得ることができる。さらに、メサ２１
の形成にはドライエッチングを用いているため、微細な
メサを制御性よく形成することが可能となり、またこの
メサからなる光導波路を任意の方向に形成することが可
能となる。このため、良好な特性を有する光集積デバイ
スを制御性良く製造することが可能となる。さらに、ｎ
型ＩｎＰ第２クラッド層９はｎ型ＩｎＰ被覆層１９の表
面上に再成長することとなり、この再成長界面がp-n接
合面とならないため、この界面がp-n 接合面である場合
に生じる界面劣化によるリーク電流の増加という問題を
回避することができ、ｐ型ＩｎＰ電流ブロック層８表面
上にｎ型ＩｎＰ第２クラッド層９を再成長させた場合と
比較して、半導体レーザの信頼性を向上させることがで
きる。
【００６６】以下この発明の実施の形態２における半導
体レーザの製造方法，及びそれにより製造される半導体
レーザについて詳しく説明する。図７(a),(b) は、この
半導体レーザの製造方法及びそれにより作製された半導
体レーザを示す断面図である。ただし、図５と同一部分
には同一符号を付し、その詳しい説明は省略する。本実
施の形態２における半導体レーザの製造方法は、メサ形
成工程までは、上記実施の形態１で説明した、図５(a)
に示した工程までと全く同じである。
【００６７】このメサ形成の後、図７(a) に示すよう
に、ＳｉＯ2 膜５をマスクとして、ｐ型ＩｎＰ埋込層６
(8×1017cm-3, 0.2 μｍ) ，ｎ型ＩｎＰ電流ブロック層
７(1×1018cm-3, (001) 面上の層厚0.6 μｍ) ，ｐ型Ｉ
ｎＰ電流ブロック８(8×1017cm-3, 0.6 μｍ) ，ｎ型Ｉ
ｎＰ被覆層１９(1×1018cm-3, 0.4 μｍ) をＭＯＣＶＤ
法により順次選択成長させて埋込成長層を形成する。こ
の際、ｎ型ＩｎＰ電流ブロック層７のキャリア濃度が1
×1018cm-3であるから、θ＝40°となり（図２）、前述
のｐ型ＩｎＰ埋込層６の（１１１）Ｂ面上にｎ型ＩｎＰ
電流ブロック層７が成長しないための電流ブロック層７
の臨界層厚Ｄn は 0.694μｍ となる。すなわち、（０
０１）面上のｎ型ＩｎＰ電流ブロック層７の層厚 Ｄ＝
0.6 μｍは、上記の図５に示した半導体レーザと同様に
Ｄ≦Ｄn を満たしている。この埋込層の形成におい
て、上記の図５に示した半導体レーザと異なっているの
は、ｐ型ＩｎＰ電流ブロック８上にｎ型ＩｎＰ被覆層１
９を成長させている点である。
【００６８】次に、上記の実施の形態１に示した半導体
レーザの製造方法と同様に、ＳｉＯ2 膜５を除去した
後、ｎ型ＩｎＰ第２クラッド層９，ｎ型ＩｎＰコンタク
ト層１０，表面電極１１，裏面電極１２の形成を行い、
さらに劈開の後、前端面反射膜，及び後端面反射膜の形
成を行って、図７(b) に示した半導体レーザが作製され
る。
【００６９】この実施の形態２においては、上記のよう
に、（００１）面上のｎ型ＩｎＰ電流ブロック層７の層
厚Ｄが Ｄ＝0.6 μｍ ≦Ｄn であるため、ｎ型Ｉｎ
Ｐ電流ブロック層７とｎ型ＩｎＰ第１クラッド層４との
間でのｎつながりの発生を防止することができ、リーク
電流の低減された、良好なレーザ特性を有する半導体レ
ーザを再現性良く製造することができる。さらに、Ｓｉ
Ｏ2 膜５除去後、ｎ型ＩｎＰ第２クラッド層９は、ｎ型
ＩｎＰ被覆層１９の表面上に再成長することとなり、こ
の再成長界面はｎ型層の間の界面となり、p-n 接合面と
ならない。このため、この界面がp-n 接合面である場合
に生じる界面劣化によるリーク電流の増加という問題を
回避することができ、図５に示したｐ型ＩｎＰ電流ブロ
ック層８表面上にｎ型ＩｎＰ第２クラッド層９を再成長
させた半導体レーザと比較して、信頼性を向上させるこ
とができる。
【００７０】実施の形態３．ドライエッチングにより形
成されたメサの側方に埋込層を成長して作製された半導
体レーザにおいては、優れたレーザ特性が得られること
が期待されたが、実際にはメサがウェットエッチングに
より形成された半導体レーザと同等のレーザ特性は得ら
れていなかった。B.-T.Lee et al.,アイトリプルイーフ
ォトニクステクノロジーレターズ（IEEE PHOTONICS TEC
HNOLOGY LETTERS ）,vol.5 ,No.3,March 1993,pp.279-2
80、及び電子情報通信学会エレクトロニクスソサイエテ
ィ大会論文集,C-292,pp.292 によれば、ドライエッチン
グによるメサ側面の物理的なダメージが、ドライエッチ
メサ埋込半導体レーザのレーザ特性がウェットエッチ埋
込半導体レーザのレーザ特性に劣る原因であって、ドラ
イエッチングにより形成されたメサ側面を０．１μｍ程
度あるいはそれ以上追加してウェットエッチングするこ
とにより、レーザ特性がウェットエッチメサ埋込レーザ
と同等になると報告されている。しかし、このようにド
ライエッチングの後にウェットエッチングを追加して行
うと、ドライエッチングにより均一性良く形成したメサ
ストライプ構造を変形させてしまうことになる。
【００７１】発明者らは、鋭意研究を重ねた結果、上記
のドライエッチングにより形成されたメサの側方に埋込
層を成長させて作製された半導体レーザにおいて、良好
なレーザ特性が得られない原因は、ドライエッチングに
よるメサ側面の物理的なダメージではなく、メサ形成時
に生じるメサ側面のゆらぎ（Striation ）、すなわちメ
サ幅のゆらぎであることを明かにした。これについて、
以下で詳細に説明する。
【００７２】図８は、メサ形成のためのエッチングマス
クを形成する一般的な工程を示す断面図（図８(a)-(d)
），及び斜視図（図８(e) ）である。まず、図８(a)
に示すように、ｐ型ＩｎＰ基板１上にｐ型ＩｎＰバッフ
ァ層２，アンドープＩｎＧａＡｓＰ活性層３，ｎ型Ｉｎ
Ｐ第１クラッド層４を順次成長させ半導体成長層を形成
した後、第１クラッド層４表面上の全面にＳｉＯ2 膜５
を被着させる。次に、図８(b) に示すように、ＳｉＯ2
膜５上の全面にフォトレジスト１０１を塗布する。この
後、図８(c) に示すように、フォトレジスト１０１の表
面にフォトマスク１０５を密着させ、この上方から露光
光１０７を照射する。さらに、フォトマスク１０５をレ
ジストから分離した後、現像を行い、図８(d) に示すよ
うに、ストライプ状のレジストパターン１０１を形成す
る。次に、このレジストパターン１０１をマスクとして
上記ＳｉＯ2 膜５をプラズマエッチングし、さらにレジ
ストパターン１０１を除去することにより、メサ形成の
エッチングマスク，及び埋込層の選択成長マスクとなる
ストライプ形状のＳｉＯ2 膜５が形成される。このよう
に、レジストパターン１０１の形成にコンタクト露光を
用いた場合、幅２μｍのストライプ形状のレジストパタ
ーンを形成しようとすると、フォトマスク１０５のパタ
ーン幅もこれと同じ２μｍとしなくてはならず、オーバ
ー露光やアンダー露光を避けるためには、レジスト１０
１の膜厚を０．１μｍ程度に薄くする必要がある。レジ
スト１０１の厚さがこのように薄いと、このレジストを
マスクとしてＳｉＯ2 膜５をエッチングする際に、反応
性イオンエッチング（ＲＩＥ）を用いることができず、
このエッチングはプラズマエッチングを用いて行われ
る。このように、プラズマエッチングを用いた場合は、
ストライプ形状のＳｉＯ2 膜５の側面は、レジストパタ
ーン１０１の形状を素直に反映した形状とはならず、ラ
ンダムなゆらぎを伴った形状となる。
【００７３】この後、図９(a) に示すように、上記スト
ライプ形状のＳｉＯ2 膜５をマスクとして、半導体成長
層をウェットエッチングしてメサ２０を形成した場合
は、図９(b) （上面図）に示すように、ＳｉＯ2 膜５の
側面のゆらぎの幅ａに対して、メサ側面のゆらぎ、すな
わちメサ幅のゆらぎｂは、ｂ＜ａとなる。これは、ウェ
ットエッチングが化学的なエッチングであり、エッチン
グされにくい面が残るようにエッチングされてメサ側面
が形成され、これによりマスクパターンの側面にゆらぎ
が存在しても、メサ側面の凹凸はこれより緩やかになる
ためである。しかし、このようにウェットエッチングに
よりメサを形成した場合には、前述のように、リークパ
ス幅を精密に制御することは困難であり、また細いメサ
構造を形成することも困難である。
【００７４】一方、ストライプ形状のＳｉＯ2 膜５を形
成した後、図１０(a) に示すように、ＲＩＥによりメサ
２１を形成した場合には、メサ２１の側面は、エッチン
グマスクであるＳｉＯ2 膜５の側面の形状をそのまま反
映したものとなる。これは、ＲＩＥが、エッチング面を
はぎ取るような物理的なエッチングであり、エッチング
面に特定の結晶面が現れるようなことがないためであ
る。従って、図１０(b)（上面図）に示すように、メサ
２１側面のゆらぎの幅Ｗは、ストライプ形状のＳｉＯ2
膜５側面のゆらぎ幅と同程度となる。
【００７５】このＲＩＥにより形成されたメサ側面のゆ
らぎ幅、すなわちメサ幅のゆらぎ幅Ｗとレーザの特性温
度Ｔ0 との関係を調べた結果を図１１に示す。一般に、
レーザのしきい値電流密度Ｊthの温度依存性は、 Ｊth＝Ｊth0 ｅｘｐ（Ｔ／Ｔ0 ） と表される。ここで、Ｊth0 は比例定数であり、Ｔ0 は
レーザの特性温度である。すなわち、特性温度Ｔ0 はレ
ーザがどのくらいの高温まで室温動作と同等の特性を維
持することができるかということの指標になるものであ
り、Ｔ0 が大きいほど高温でのレーザ特性が良好である
ということになる。図中の破線は、ウェットエッチング
により形成されたメサを有するレーザのＴ0 の典型値で
ある。図からわかるように、メサ側面のゆらぎＷが４０
ｎｍ以下では、Ｔ0 はウェットエッチングにより形成さ
れたメサを有するレーザと同程度であるが、Ｗが４０ｎ
ｍより大きくなると、Ｗの増加とともにＴ0 が低下して
いる。すなわち、Ｗが４０ｎｍより大きくなると高温時
のレーザ特性が劣化する。
【００７６】半導体レーザにおいて、高温時にレーザ特
性が劣化するのは、活性層以外を流れる電流すなわち無
効電流が増加するためである。メサ側面が（１／１０）
面となる方向にメサエッチングマスク（ＳｉＯ2 膜）５
を形成したとしても、メサ側面のゆらぎが大きいと、こ
のメサの側方に埋め込まれるｐ型ＩｎＰ埋込層の初期成
長時に（１／１０）面からわずかに傾いた方位への成長
が生じ、この成長部分でのキャリア濃度が設計値と異な
ったり、あるいは成長膜厚が設計値と異なったりする。
このように、メサ側面のゆらぎ幅Ｗが大きいと、活性層
側方の無効電流経路となる埋込層を構成する結晶が、期
待されたものと異なるものとなり、この結晶の質も劣悪
なものとなるため、無効電流（リーク電流）が流れ易く
なり、しきい値電流密度が大きくなる。これが、図１１
に示した、メサ側面でのゆらぎＷの増大に伴って特性温
度Ｔ0 が低下する原因である。
【００７７】従って、高温でのレーザ特性の劣化を防止
するためには、メサ側面でのゆらぎ幅を低減する必要が
あるが、上記のように、メサ形成にＲＩＥを用いた場合
は、メサ側面の形状はエッチングマスクであるＳｉＯ2
膜５の側面形状を反映したものとなるため、ストライプ
形状のＳｉＯ2 膜５の側面のゆらぎ幅を低減する必要が
ある。しかしながら、ＳｉＯ2 膜５のエッチングのマス
クとなるフォトレジスト１０１の露光には、コンタクト
露光を用いているため、このレジスト１０１の膜厚は
０．１μｍ程度と薄くしなくてはならず、このためこの
ＳｉＯ2 膜５のエッチングにはプラズマエッチングを用
いなくてはならないが、この場合、前述のようにプラズ
マエッチングによりストライプ形状のＳｉＯ2 膜５の側
面にはランダムなゆらぎが生じ、このため、メサ側面の
ゆらぎ幅Ｗを４０ｎｍ以下にすることはできず、レーザ
の特性温度Ｔ0 もメサをウェットエッチングで形成した
半導体レーザより小さいものしか得られていなかった。
【００７８】本実施の形態３は、メサ幅のゆらぎ幅を低
減することによって、上記の問題を解決しようとするも
のであり、これにより、ドライプロセスによるメサ構造
を良好に埋め込み、良好なデバイス特性を得ることがで
き、光集積デバイス実現のための非常に有効な手段を提
供することができるものである。
【００７９】すなわち、この発明の実施の形態３におけ
る半導体装置（請求項７）は、図１２に示すように、半
導体基板１表面上にエピタキシャル成長させたレーザ光
を放射する活性層３を含む半導体成長層のストライプ状
の領域以外の領域をドライエッチングして形成されたメ
サ２１と、このメサ２１の側面，及びこのメサ２１の側
方に残された上記半導体成長層の上面上にエピタキシャ
ル成長させた埋込層６，７，８，１９とを備えた半導体
レーザである半導体装置において、上記ストライプ状の
メサのメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ であるものである。これにより、室温での無効電流（リ
ーク電流）を抑制でき、しきい値電流を低減することが
できるとともに、高温でのリーク電流の増加を抑制する
ことができるため、高温時のレーザ特性の劣化を防止す
ることができ、温度特性の良好なレーザを得ることがで
きる。
【００８０】また、この発明の実施の形態３における半
導体装置（請求項８）は、図１２に示すように、上記の
半導体装置（請求項７）において、上記半導体基板１
を、その表面が（００１）面であるｐ型ＩｎＰ基板１と
し、上記メサ２１を、上記ｐ型ＩｎＰ基板１表面上にエ
ピタキシャル成長させた上記半導体成長層の，［１１
０］方向に伸びるストライプ状の領域を残すようそれ以
外の領域をドライエッチングして形成された、その側面
が（１／１０）面である、高さＨm を有するメサ２１と
し、上記埋込層６，７，８，１９を、上記メサ２１の上
記（１／１０）面からなる側面，及びこのメサ２１の側
方に残された上記半導体成長層の（００１）面からなる
上面上にエピタキシャル成長させた層厚がＤp であるｐ
型ＩｎＰ埋込層６，及びこのｐ型ＩｎＰ埋込層６の側
面，及び上面上にエピタキシャル成長させたｎ型ＩｎＰ
埋込層７を含む埋込成長層であって、（１１１）Ｂ面と
（００１）面とのなす角をθ111 、（１／１０）面，及
び（００１）面上での上記ｎ型ＩｎＰ埋込層７の成長レ
ートをそれぞれＲg （１／１０），及びＲg （００１）
とし、角度θを tanθ＝Ｒg （１／１０）／Ｒg （００
１） で決まる角度とし、Ｄn を
【００８１】
【数１６】
【００８２】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層７の層厚Ｄが、 Ｄ≦Ｄn を満たすものとしたものである。これにより、室温での
無効電流（リーク電流）を抑制でき、しきい値電流を低
減することができるとともに、高温でのリーク電流の増
加を抑制することができるため、高温時のレーザ特性の
劣化を防止することができ、温度特性の良好なレーザを
得ることができる。さらに、上記ｐ型ＩｎＰ埋込層６の
厚さを制御することによって、前述のリークパス幅を狭
くすることができるとともに、このｐ型ＩｎＰ埋込層６
の（１１１）Ｂ面上に、上記ｎ型ＩｎＰ埋込層７が成長
することを防止することができ、ｎ型ＩｎＰ埋込層７と
上記半導体成長層の最上層部分との接触の発生を防止す
ることができる。このため、リーク電流の低減された、
良好なデバイス特性を有するレーザを得ることができ
る。
【００８３】また、この発明の実施の形態３における半
導体装置（請求項９）は、図１２に示すように、上記の
半導体装置（請求項８）において、上記半導体成長層
を、上記活性層３及びこの活性層３上に成長させたｎ型
の第１クラッド層４を含むものとし、上記埋込成長層に
おける上記ｎ型ＩｎＰ埋込層７を、ｎ型ＩｎＰ電流ブロ
ック層７とし、このｎ型ＩｎＰ電流ブロック層７上にエ
ピタキシャル成長させたｐ型ＩｎＰ電流ブロック層８を
備えたものである。これにより、室温での無効電流（リ
ーク電流）を抑制でき、しきい値電流を低減することが
できるとともに、高温でのリーク電流の増加を抑制する
ことができるため、高温時のレーザ特性の劣化を防止す
ることができ、温度特性の良好なレーザを得ることがで
きる。さらに、前述のリークパス幅を狭くすることがで
きるとともに、ｎ型ＩｎＰ電流ブロック層７と上記半導
体成長層の最上層であるｎ型の第１クラッド層４とのｎ
つながりの発生を防止することができ、リーク電流の低
減された、良好なレーザ特性を有する半導体レーザを得
ることができる。
【００８４】また、この発明の実施の形態３における半
導体装置の製造方法（請求項１１）は、図１２に示すよ
うに、半導体基板１表面上にレーザ光を放射する活性層
３を含む半導体成長層をエピタキシャル成長する工程
と、この半導体成長層のストライプ状の領域以外の領域
をドライエッチングして、そのメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ であるメサ２１を形成する工程と、このメサ２１の側
面，及びこのメサ２１の側方に残された上記半導体成長
層の上面上に埋込層６，７，８，１９をエピタキシャル
成長する工程とを含み、半導体レーザを作製するもので
ある。これにより、室温での無効電流（リーク電流）を
抑制でき、しきい値電流を低減することができるととも
に、高温でのリーク電流の増加を抑制することができる
ため、高温時のレーザ特性の劣化を防止することがで
き、温度特性の良好なレーザを製造することができる。
【００８５】また、この発明の実施の形態３における半
導体装置の製造方法（請求項１２）は、図１２に示すよ
うに、上記の半導体装置の製造方法（請求項１１）にお
いて、上記半導体成長層を成長する工程を、ｐ型ＩｎＰ
基板１の（００１）面である表面に半導体成長層をエピ
タキシャル成長するものとし、上記メサ２１を形成する
工程を、この半導体成長層表面の［１１０］方向に伸び
るストライプ状の領域に絶縁膜５を形成し、この絶縁膜
５をマスクとして上記半導体成長層をドライエッチング
して［１１０］方向に伸び、その側面が（１／１０）面
である、高さＨm を有するメサ２１を形成するものと
し、上記埋込層６，７，８，１９を成長する工程を、上
記メサ２１の上記（１／１０）面からなる側面，及びこ
のメサ２１の側方に残された上記半導体成長層の（００
１）面からなる上面上に、上記絶縁膜５をマスクとし
て、層厚がＤp であるｐ型ＩｎＰ埋込層６，及びｎ型Ｉ
ｎＰ埋込層７を順次選択エピタキシャル成長するもので
あって、（１１１）Ｂ面と（００１）面とのなす角をθ
111 、（１／１０）面，及び（００１）面上での上記ｎ
型ＩｎＰ埋込層の成長レートをそれぞれＲg （１／１
０），及びＲg （００１）とし、角度θを tanθ＝Ｒg
（１／１０）／Ｒg （００１） で決まる角度とし、Ｄ
n を
【００８６】
【数１７】
【００８７】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層７の層厚Ｄが、 Ｄ≦Ｄn を満たすものとしたものである。これにより、室温での
無効電流（リーク電流）を抑制でき、しきい値電流を低
減することができるとともに、高温でのリーク電流の増
加を抑制することができるため、高温時のレーザ特性の
劣化を防止することができ、温度特性の良好なレーザを
製造することができる。さらに、上記ｐ型ＩｎＰ埋込層
の層厚を制御することにより、前述のリークパス幅を狭
くすることができ、リーク電流の低減された、良好なデ
バイス特性を有する半導体装置を得ることができるとと
もに、メサ２１の形成にはドライエッチングを用いてい
るため、微細なメサを制御性よく形成することが可能と
なり、またメサのストライプの伸張方向を任意の方向と
することができ、このメサからなる光導波路を任意の方
向に形成することが可能となる。このため、良好な特性
を有する光集積デバイスを制御性良く製造することが可
能となる。
【００８８】また、この発明の実施の形態３における半
導体装置の製造方法（請求項１３）は、図１２に示すよ
うに、上記の半導体装置の製造方法（請求項１２）にお
いて、上記半導体成長層をエピタキシャル成長する工程
を、ｐ型ＩｎＰ基板１の（００１）面である表面に、ｐ
型ＩｎＰバッファ層２，活性層３，及びｎ型ＩｎＰ第１
クラッド層４を順次エピタキシャル成長するものとし、
上記ｎ型ＩｎＰ埋込層７を、ｎ型ＩｎＰ電流ブロック層
とし、上記埋込成長層を形成する工程を、上記ｐ型Ｉｎ
Ｐ埋込層６，及び上記ｎ型ＩｎＰ電流ブロック層７のエ
ピタキシャル成長に続けてｐ型ＩｎＰ電流ブロック層８
をエピタキシャル成長するものとしたものである。これ
により、室温での無効電流（リーク電流）を抑制でき、
しきい値電流を低減することができるとともに、高温で
のリーク電流の増加を抑制することができるため、高温
時のレーザ特性の劣化を防止することができ、温度特性
の良好なレーザを製造することができる。さらに、前述
のリークパス幅を狭くすることができるとともに、ｎ型
ＩｎＰ埋込層７と上記半導体成長層の最上層であるｎ型
ＩｎＰクラッド層４とのｎつながりの発生を防止するこ
とができ、リーク電流の低減された、良好なレーザ特性
を有する半導体レーザを得ることができる。さらに、メ
サ２１の形成にはドライエッチングを用いているため、
微細なメサを制御性よく形成することが可能となり、ま
たこのメサからなる光導波路を任意の方向に形成するこ
とが可能となる。このため、良好な特性を有する光集積
デバイスを制御性良く製造することが可能となる。
【００８９】以下、本実施の形態３における半導体レー
ザの製造方法，及びこれにより作製される半導体レーザ
について詳しく説明する。この半導体レーザの製造方
法，及びこれにより作製される半導体レーザを図１２に
示す。ただし、図１２(a)-(c)は、断面図であり、図１
２(d)-(f) は斜視図である。
【００９０】まず、上記実施の形態１と同様に、表面が
（００１）面であるｐ型ＩｎＰウエハ１上に、ｐ型Ｉｎ
Ｐバッファ層２(1×1018cm-3, 1.8 μｍ) ，1.3 μｍ帯
ＩｎＧａＡｓＰ活性層３( アンドープ, 0.1 μｍ) ，ｎ
型ＩｎＰ第１クラッド層４(1×1018cm-3, 0.7 μｍ) を
ＭＯＣＶＤ（有機金属気相成長）法またはガスソースＭ
ＢＥ法などにより順次成長させ、ダブルヘテロ構造を有
する半導体成長層を形成する。なお、活性層３はＩｎＧ
ａＡｓＰ単層でなく、多重量子井戸構造を有する層であ
ってもよい。さらに、ｎ型ＩｎＰ第１クラッド層４上の
全面に、スパッタ法，ＣＶＤ法等を用いて、厚さ２００
ｎｍのＳｉＯ2 膜５を被着させる。
【００９１】次に、図１２(a) に示すように、ＳｉＯ2
膜５上の全面にフォトレジスト１０２を塗布する。後述
するように、露光は縮小投影露光法を用いて行われるた
め、このフォトレジスト１０２の膜厚は、前述のコンタ
クト露光法を用いる場合のレジスト厚０．１μｍより厚
い０．５μｍ程度とすることができる。
【００９２】この後、図１２(b) に示すように、フォト
マスク（レチクル）１０６を用いて縮小投影露光を行
う。図中の１０８はこの露光に用いる光である。この露
光の縮小比が５：１の場合は、形成しようとしているス
トライプ状のレジストパターンの幅を１．５μｍとする
と、フォトマスク１０６上のパターンの幅は７．５μｍ
とすればよい。このため、前述のコンタクト露光のよう
にフォトマスク上のパターン幅をレジストパターンの幅
と同じ幅にしなくてはいけない場合とは異なり、上記の
ようにフォトレジストの厚さを０．５μｍ程度と厚くし
ても、容易に最適な露光を行うことができる。次に、現
像を行い、図１２(c) に示すように、［１１０］方向に
伸びるストライプ形状のレジストパターン１０２を形成
する。
【００９３】この後、このレジストパターン１０２をマ
スクに、ＲＩＥによりＳｉＯ2 膜５をエッチングし、さ
らにレジスト１０２を除去して、図１２(d) に示すよう
なストライプ形状のＳｉＯ2 膜５を形成する。このレジ
スト１０２は、膜厚が上記のように０．５μｍと厚いた
め、ＲＩＥのマスクとして用いることが可能である。こ
の場合は、前述のコンタクト露光により形成したレジス
トパターンをマスクとして、プラズマエッチングにより
ＳｉＯ2 膜をエッチングする場合と比較して、ストライ
プ形状のＳｉＯ2 膜５の側面のゆらぎを小さくすること
ができる。
【００９４】次に、このＳｉＯ2 膜５をマスクとして、
ＩｎＰ基板１上に成長した半導体成長層に対して、Ｃ2
Ｈ6 ＋Ｈ2 系などのガスを用いたＲＩＥ（反応性イオン
エッチング）を行い、図１２(e) に示す、［１１０］方
向に伸びるメサ構造２１を形成する。この際、メサ高さ
Ｈm （すなわちエッチング深さ）は例えば 2.0μｍに設
定する。このエッチングによりメサの側方に残されたｐ
型ＩｎＰバッファ層２の上面は（００１）面となり、ま
たメサ側面はほぼ（１／１０）面となる。このメサ形成
のためのエッチングは、プラズマエッチングではなくＲ
ＩＥであるため、メサ２１側面のゆらぎは、エッチング
マスクとして用いているストライプ形状のＳｉＯ2 膜５
の側面のゆらぎを反映したものとなるが、上記のように
このＳｉＯ2 膜５側面のゆらぎは小さいため、メサ２１
の側面のゆらぎ幅を４０ｎｍ以下に抑制することができ
る。なお、上記のＲＩＥに用いるガスは、ＣＨ4 ＋
Ｈ2 ，またはＣＨ4 ＋Ｈ2 ＋Ｏ2 でもよい。
【００９５】これ以降の工程は、上記実施の形態１にお
いて示した、埋込層形成工程以降の工程と同じである。
すなわち、まず図５(b) に示すように、上記のＳｉＯ2
膜５をマスクとして、ｐ型ＩｎＰ埋込層６(8×1017c
m-3, 0.2 μｍ) ，ｎ型ＩｎＰ電流ブロック層７(7×10
18cm-3, (001) 面上の層厚1.2 μｍ) ，ｐ型ＩｎＰ電流
ブロック８(8×1017cm-3, 0.6 μｍ) をＭＯＣＶＤ法に
より順次選択成長させて埋込成長層を形成する。この
際、ｐ型ＩｎＰ埋込層６の成長完了後の表面には、（０
０１）面と（１／１０）面が現れ、これらの面上に図１
(b) に示したように上記ｎ型ＩｎＰ電流ブロック層７が
成長する。このｎ型ＩｎＰ電流ブロック層７の成長面に
おける（００１）面と（１／１０）面とが交わる線と、
ｐ型ＩｎＰ埋込層６の表面における（００１）面と（１
／１０）面とが交わる線とを含む平面が（１／１０）面
となす角度θは、ｎ型ＩｎＰ電流ブロック層７のキャリ
ア濃度が7 ×1018cm-3であるから、図２よりθ＝10°で
あることがわかる。この角度θは（１／１０）面，及び
（００１）面上での上記ｎ型ＩｎＰ埋込層７の成長レー
トをそれぞれＲg （１／１０），及びＲg （００１）と
したとき、tan θ＝Ｒg （１／１０）／Ｒg （００１）
と表すことができる。これにより、前述のｐ型ＩｎＰ
埋込層６の（１１１）Ｂ面上にｎ型ＩｎＰ電流ブロック
層７が成長しないための（００１）面上の電流ブロック
層７の臨界層厚Ｄn は、前述の式
【００９６】
【数１８】
【００９７】から、Ｄn ＝ 1.214μｍ となる。ただ
し、Ｄp はｐ型ＩｎＰ埋込層６の層厚、θ111 は（１１
１）Ｂ面と（００１）面とのなす角であり、tan θ111
＝√２である。すなわち、（００１）面上に成長したｎ
型ＩｎＰ電流ブロック層７の層厚Ｄ＝1.2 μｍ は、Ｄ
≦Ｄn を満たしている。
【００９８】さらに、ＳｉＯ2 選択成長マスク５をＨＦ
系のエッチング液を用いて除去した後、図５(c) に示す
ように、全面にｎ型ＩｎＰ第２クラッド層９(1×1018cm
-3,1.5 μｍ) ，ｎ型ＩｎＰコンタクト層１０(7×1018c
m-3, 0.5 μｍ) をＭＯＣＶＤ（有機金属気相成長）法
またはガスソースＭＢＥ法等を用いて順次成長させる。
その後、ｎ型ＩｎＰコンタクト層１０の表面に厚さ２０
０ｎｍのＣｒ／Ａｕからなる表面電極１１をスパッタ法
等を用いて形成し、ｐ型ＩｎＰ基板１の裏面に厚さ１０
０ｎｍのＡｕＺｎからなる裏面電極１２をＥＢ蒸着法等
を用いて形成する。次に、ウェハを劈開して共振器長が
300 μｍ程度（100 〜1000μｍ）の半導体レーザチップ
に分離し、各チップの前端面にはＡｌ2 Ｏ3 膜（厚さ40
0 ｎｍ程度）からなる前端面反射膜（反射率３０％）
を、後端面にはＳｉＯ2 ／Ｓｉ／ＳｉＯ2 ／Ａｌ2 Ｏ3
積層膜（厚さ220/100/220/400 ｎｍ程度）からなる後端
面反射膜（反射率６０％）をＥＢ蒸着法等を用いてコー
ティングすることにより、図１２(f) に示す半導体レー
ザが作製できる。
【００９９】本実施の形態３においては、上記ストライ
プ状のメサ２１のメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ であり、このようにメサ側面のゆらぎが小さいため、こ
のメサの側方に埋め込まれるｐ型ＩｎＰ埋込層６は、ほ
ぼ（１／１０）面に成長することとなり、この埋込層で
のキャリア濃度、及び成長膜厚を設計値と近い値とする
ことができ、さらにこの埋込層の結晶の品質を良好なも
のにできる。このため、活性層３側方の無効電流経路と
なる埋込層を設計どうりのものとすることができ、この
埋込層を流れる無効電流を抑制することができる。これ
により、室温でのしきい値電流密度を小さくすることが
できるとともに、高温での無効電流（リーク電流）の増
加を抑制することができ、高温時のレーザ特性の劣化を
防止することができ、温度特性の良好なレーザを得るこ
とができる。
【０１００】また、本実施の形態３においては、上記実
施の形態１と同様に、ｎ型ＩｎＰ電流ブロック層７のキ
ャリア濃度は上記のように 7×1018cm-3 であるから、
ｎ型ＩｎＰ電流ブロック層７の（００１）面上に成長し
た層の層厚Ｄは Ｄ＝1.2 μｍ ≦Ｄn となり、ｐ型
ＩｎＰ埋込層６表面の（１１１）Ｂ面上には、ｎ型Ｉｎ
Ｐ電流ブロック層７が成長することはなく、このためｎ
型ＩｎＰ電流ブロック層７とｎ型ＩｎＰ第１クラッド層
４との間でのｎつながりの発生を防止することができ
る。また、上記のようにメサ２１はＲＩＥにより形成さ
れているため、その側面を再現性よく基板面にほぼ垂直
な面とすることができ、このためこのメサ側面に成長す
るｐ型ＩｎＰ埋込層６の厚さの制御も容易となる。これ
により、リークパス幅を制御性よく狭くすることがで
き、さらにｎつながりの発生も上記のように防止できる
ため、リーク電流の低減された、良好なレーザ特性を有
する半導体レーザを作製することができる。また、上記
ではメサストライプの伸張方向を［１１０］方向とした
が、メサ形成にはドライエッチングを用いているため、
このストライプの伸張方向は、［１１０］以外の任意の
方向とすることが可能であり、このためメサからなる光
導波路を任意の方向に形成することが可能となる。ま
た、メサ形成にはドライエッチングを用いているため、
これにウェットエッチングを用いた場合と比較して、微
細なメサを形成することが可能である。このため、良好
な特性を有する光集積デバイスを制御性良く製造するこ
とが可能となる。
【０１０１】なお、ｎ型ＩｎＰ電流ブロック層７のキャ
リア濃度を、上記の 7×1018cm-3でなく、例えば 4×10
18cm-3 とした場合は、（００１）面上に成長したこの
電流ブロック層７の層厚ＤをＤ＝1.0 μｍとすればよ
い。このとき、θ＝20°となり、上記の式よりＤn ＝1.
002 μｍ であるから、Ｄ≦Ｄn となり、ｎ型ＩｎＰ
電流ブロック層７とｎ型ＩｎＰ第１クラッド層４との間
でのｎつながりの発生を防止することができる。
【０１０２】また、ｎ型ＩｎＰ電流ブロック層７のキャ
リア濃度を、例えば 1×1018cm-3とした場合は、（００
１）面上に成長したこの電流ブロック層７の層厚ＤをＤ
＝0.6 μｍとすればよい。このとき、θ＝40°となり、
上記の式よりＤn ＝0.694μｍであるから、Ｄ≦Ｄn
となり、ｎ型ＩｎＰ電流ブロック層７とｎ型ＩｎＰ第１
クラッド層４との間でのｎつながりの発生を防止するこ
とができる。
【０１０３】実施の形態４．この発明の実施の形態４に
おける半導体装置（請求項１０）は、図１３に示すよう
に、その表面が（００１）面であるｐ型ＩｎＰ基板１
と、このｐ型ＩｎＰ基板１上にエピタキシャル成長させ
たレーザ光を放射する活性層３及びこの活性層上に成長
させたｎ型の第１クラッド層４を含む半導体成長層２，
３，４の［１１０］方向に伸びるストライプ状の領域を
残すようそれ以外の領域をドライエッチングして形成さ
れた、その側面が（１／１０）面である，高さＨm を有
するメサと、このメサの上記（１／１０）面からなる側
面，及びこのメサの側方に残された上記半導体成長層２
の（００１）面からなる上面上にエピタキシャル成長さ
せた層厚がＤp であるｐ型ＩｎＰ埋込層６，このｐ型Ｉ
ｎＰ埋込層６の側面，及び上面上にエピタキシャル成長
させたｎ型ＩｎＰ電流ブロック層７，このｎ型ＩｎＰ電
流ブロック層７上に順にエピタキシャル成長させたｐ型
ＩｎＰ電流ブロック層８，及びｎ型ＩｎＰ被覆層１９を
含む埋込成長層と、上記メサの最上層である上記第１ク
ラッド層４，及び上記埋込成長層の最上層である上記ｎ
型ＩｎＰ被覆層１９の表面の全面に順次エピタキシャル
成長させたｎ型ＩｎＰ第２クラッド層９，及びｎ型Ｉｎ
Ｐコンタクト層１０を備えた半導体レーザにおいて、上
記ストライプ状のメサのメサ幅のゆらぎ幅Ｗを、 Ｗ≦４０ｎｍ とし、（１１１）Ｂ面と（００１）面とのなす角をθ
111 、（１／１０）面，及び（００１）面上での上記ｎ
型ＩｎＰ電流ブロック層７の成長レートをそれぞれＲg
（１／１０），及びＲg （００１）とし、角度θを tan
θ＝Ｒg （１／１０）／Ｒg （００１） で決まる角度
とし、Ｄn を
【０１０４】
【数１９】
【０１０５】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ電流ブロック層７の層厚Ｄを Ｄ≦Ｄn としたものである。これにより、室温での無効電流（リ
ーク電流）を抑制でき、しきい値電流を低減することが
できるとともに、高温でのリーク電流の増加を抑制する
ことができるため、高温時のレーザ特性の劣化を防止す
ることができ、温度特性の良好なレーザを得ることがで
きる。さらに、前述のリークパス幅を狭くすることがで
きるとともに、ｎ型ＩｎＰ電流ブロック層７と上記半導
体成長層の最上層であるｎ型の第１クラッド層４とのｎ
つながりの発生を防止することができ、リーク電流の低
減された、良好なレーザ特性を有する半導体レーザを得
ることができる。また、ｎ型ＩｎＰ第２クラッド層９は
ｎ型ＩｎＰ被覆層１９の表面上に再成長することとな
り、この再成長界面がp-n 接合面とならないため、この
界面がp-n 接合面である場合に生じる界面劣化によるリ
ーク電流の増加という問題を回避することができ、ｐ型
ＩｎＰ電流ブロック層８表面上にｎ型第２クラッド層９
を再成長させた場合と比較して、信頼性を向上させるこ
とができる。
【０１０６】また、この発明の実施の形態４における半
導体装置の製造方法（請求項１４）は、図１３に示すよ
うに、ｐ型ＩｎＰ基板１の（００１）面である表面にｐ
型ＩｎＰバッファ層２，レーザ光を放射する活性層３，
及びｎ型ＩｎＰ第１クラッド層４を順次エピタキシャル
成長してなる半導体成長層２，３，４を形成する工程
と、この半導体成長層表面の［１１０］方向に伸びるス
トライプ状の領域に絶縁膜５を形成し、この絶縁膜５を
マスクとして上記半導体成長層２，３，４をドライエッ
チングして［１１０］方向に伸び、その側面が（１／１
０）面である、高さＨm を有するメサ２１を形成する工
程と、このメサの上記（１／１０）面からなる側面，及
びこのメサの側方に残された上記ｐ型ＩｎＰバッファ層
２の（００１）面からなる上面上に、上記絶縁膜５をマ
スクとして、層厚がＤp であるｐ型ＩｎＰ埋込層６，ｎ
型ＩｎＰ電流ブロック層７，ｐ型ＩｎＰ電流ブロック層
８，及びｎ型ＩｎＰ被覆層１９を順次選択エピタキシャ
ル成長して埋込成長層を形成する工程と、上記メサの最
上層である上記ｎ型ＩｎＰ第１クラッド層４，及び上記
埋込成長層の最上層である上記ｎ型ＩｎＰ被覆層１９の
表面の全面にｎ型ＩｎＰ第２クラッド層９，及びｎ型Ｉ
ｎＰコンタクト層１０を順次エピタキシャル成長する工
程とを含む半導体レーザの製造方法において、上記メサ
２１をそのメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ となるように形成し、（１１１）Ｂ面と（００１）面と
のなす角をθ111 、（１／１０）面，及び（００１）面
上での上記ｎ型ＩｎＰ電流ブロック層７の成長レートを
それぞれＲg （１／１０），及びＲg （００１）とし、
角度θを tanθ＝Ｒg （１／１０）／Ｒg （００１）
で決まる角度とし、Ｄn を
【０１０７】
【数２０】
【０１０８】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ電流ブロック層７の層厚Ｄが、 Ｄ≦Ｄn を満たすものである。これにより、室温での無効電流
（リーク電流）を抑制でき、しきい値電流を低減するこ
とができるとともに、高温でのリーク電流の増加を抑制
することができるため、高温時のレーザ特性の劣化を防
止することができ、温度特性の良好なレーザを製造する
ことができる。さらに、前述のリークパス幅を狭くする
ことができるとともに、ｎ型ＩｎＰ電流ブロック層７と
上記半導体成長層の最上層であるｎ型ＩｎＰクラッド層
４とのｎつながりの発生を防止することができ、リーク
電流の低減された、良好なレーザ特性を有する半導体レ
ーザを得ることができる。さらに、メサ２１の形成には
ドライエッチングを用いているため、微細なメサを制御
性よく形成することが可能となり、またこのメサからな
る光導波路を任意の方向に形成することが可能となる。
このため、良好な特性を有する光集積デバイスを制御性
良く製造することが可能となる。また、ｎ型ＩｎＰ第２
クラッド層９はｎ型ＩｎＰ被覆層１９の表面上に再成長
することとなり、この再成長界面がp-n 接合面とならな
いため、この界面がp-n 接合面である場合に生じる界面
劣化によるリーク電流の増加という問題を回避すること
ができ、ｐ型ＩｎＰ電流ブロック層８表面上にｎ型Ｉｎ
Ｐ第２クラッド層９を再成長させた場合と比較して、半
導体レーザの信頼性を向上させることができる。
【０１０９】以下、この実施の形態４における半導体レ
ーザの製造方法，及びそれにより製造される半導体レー
ザについて詳しく説明する。この半導体レーザの製造方
法は、メサ形成工程までは、上記実施の形態３で説明し
た図１２(a)-(e) に示した工程と同じであり、埋込層形
成工程以降は上記実施の形態２において説明した、図７
(a),(b) に示した工程と同様のものである。
【０１１０】すなわち、まず図１２(a)-(e) に示した工
程によりメサ２１を形成する。このこのメサ２１の側面
のゆらぎ幅は４０ｎｍ以下となっている。この後、図７
(a)に示すように、ＳｉＯ2 膜５をマスクとして、ｐ型
ＩｎＰ埋込層６(8×1017cm-3, 0.2 μｍ) ，ｎ型ＩｎＰ
電流ブロック層７(1×1018cm-3, (001) 面上の層厚0.6
μｍ) ，ｐ型ＩｎＰ電流ブロック８(8×1017cm-3, 0.6
μｍ) ，ｎ型ＩｎＰ被覆層１９(1×1018cm-3, 0.4 μ
ｍ) をＭＯＣＶＤ法により順次選択成長させて埋込成長
層を形成する。この際、ｎ型ＩｎＰ電流ブロック層７の
キャリア濃度が1×1018cm-3であるから、θ＝40°とな
り（図２）、前述のｐ型ＩｎＰ埋込層６の（１１１）Ｂ
面上にｎ型ＩｎＰ電流ブロック層７が成長しないための
電流ブロック層７の臨界層厚Ｄn は 0.694μｍ とな
る。すなわち、（００１）面上のｎ型ＩｎＰ電流ブロッ
ク層７の層厚 Ｄ＝0.6 μｍ は、実施の形態１と同様
に Ｄ≦Ｄn を満たしている。この埋込層の形成にお
いて、上記の図１２(f) に示した半導体レーザと異なっ
ているのは、ｐ型ＩｎＰ電流ブロック８上にｎ型ＩｎＰ
被覆層１９を成長させている点である。
【０１１１】次に、上記実施の形態１と同様に、ＳｉＯ
2 膜５を除去した後、ｎ型ＩｎＰ第２クラッド層９，ｎ
型ＩｎＰコンタクト層１０，表面電極１１，裏面電極１
２の形成を行い、さらに劈開の後、前端面反射膜，及び
後端面反射膜の形成を行って、図１３に示した半導体レ
ーザが作製される。
【０１１２】本実施の形態４においては、メサ２１の側
面のゆらぎ幅が、４０ｎｍ以下であるため、活性層３側
方の無効電流経路となる埋込層を設計どうりのものとす
ることができ、これにより、室温でのリーク電流を抑制
でき、しきい値電流を低減できるとともに、高温での無
効電流（リーク電流）の増加を抑制することができ、温
度特性の良好なレーザを得ることができる。さらに、上
記のように、（００１）面上のｎ型ＩｎＰ電流ブロック
層７の層厚Ｄが Ｄ＝0.6 μｍ ≦Ｄn であるため、
ｎ型ＩｎＰ電流ブロック層７とｎ型ＩｎＰ第１クラッド
層４との間でのｎつながりの発生を防止することがで
き、リーク電流の低減された、良好なレーザ特性を有す
る半導体レーザを再現性良く製造することができる。さ
らに、ＳｉＯ2 膜５除去後、ｎ型ＩｎＰ第２クラッド層
９は、ｎ型ＩｎＰ被覆層１９の表面上に再成長すること
となり、この再成長界面はｎ型層の間の界面となり、p-
n 接合面とならない。このため、この界面がp-n 接合面
である場合に生じる界面劣化によるリーク電流の増加と
いう問題を回避することができ、上記のｐ型ＩｎＰ電流
ブロック層８表面上にｎ型ＩｎＰ第２クラッド層９を再
成長させた半導体レーザと比較して、信頼性を向上させ
ることができる。
【０１１３】
【発明の効果】以上のようにこの発明（請求項１）に係
る半導体装置によれば、その表面が（００１）面である
ｐ型ＩｎＰ基板と、このｐ型ＩｎＰ基板上にエピタキシ
ャル成長させた半導体成長層の［１１０］方向に伸びる
ストライプ状の領域を残すようそれ以外の領域をドライ
エッチングして形成された、その側面が（１／１０）面
である，高さＨm を有するメサと、このメサの上記（１
／１０）面からなる側面，及びこのメサの側方に残され
た上記半導体成長層の（００１）面からなる上面上にエ
ピタキシャル成長させた層厚がＤp であるｐ型ＩｎＰ埋
込層，及びこのｐ型ＩｎＰ埋込層の側面，及び上面上に
エピタキシャル成長させたｎ型ＩｎＰ埋込層を含む埋込
成長層とを備えた半導体装置において、（１１１）Ｂ面
と（００１）面とのなす角をθ111 、（１／１０）面，
及び（００１）面上での上記ｎ型ＩｎＰ埋込層７の成長
レートをそれぞれＲg （１／１０），及びＲg （００
１）とし、角度θを tanθ＝Ｒg （１／１０）／Ｒ
g （００１） で決まる角度とし、Ｄn を
【０１１４】
【数２１】
【０１１５】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄを Ｄ≦Ｄn としたので、前述のリークパス幅を狭くすることができ
るとともに、ｎ型ＩｎＰ埋込層と上記半導体成長層の最
上層部分との接触の発生を防止することができる。この
ため、リーク電流の低減された、良好なデバイス特性を
有する半導体装置を得ることができる。
【０１１６】また、この発明（請求項２）に係る半導体
装置によれば、上記の半導体装置（請求項１）におい
て、上記半導体成長層を、レーザ光を放射する活性層及
びこの活性層上に成長させたｎ型の第１クラッド層を含
むものとし、上記埋込成長層における上記ｎ型ＩｎＰ埋
込層を、ｎ型ＩｎＰ電流ブロック層とし、このｎ型Ｉｎ
Ｐ電流ブロック層上にエピタキシャル成長させたｐ型Ｉ
ｎＰ電流ブロック層を備えるようにしたので、前述のリ
ークパス幅を狭くすることができるとともに、ｎ型Ｉｎ
Ｐ電流ブロック層と上記半導体成長層の最上層であるｎ
型の第１クラッド層とのｎつながりの発生を防止するこ
とができ、リーク電流の低減された、良好なレーザ特性
を有する半導体レーザを得ることができる。
【０１１７】また、この発明（請求項３）に係る半導体
装置によれば、上記の半導体装置（請求項２）におい
て、上記埋込成長層を、上記ｐ型ＩｎＰ電流ブロック層
上に成長させたｎ型ＩｎＰ被覆層を含むものとし、上記
メサの最上層である上記第１クラッド層，及び上記埋込
成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面の全
面に順次エピタキシャル成長させたｎ型ＩｎＰ第２クラ
ッド層，及びｎ型ＩｎＰコンタクト層を備えるようにし
たので、ｎ型ＩｎＰ第２クラッド層はｎ型ＩｎＰ被覆層
の表面上に再成長することとなり、この再成長界面がp-
n 接合面とならないため、この界面がp-n 接合面である
場合に生じる界面劣化によるリーク電流の増加という問
題を回避することができ、ｐ型ＩｎＰ電流ブロック層表
面上にｎ型第２クラッド層を再成長させた場合と比較し
て、信頼性を向上させることができる。
【０１１８】また、この発明（請求項４）に係る半導体
装置の製造方法によれば、ｐ型ＩｎＰ基板の（００１）
面である表面に半導体成長層をエピタキシャル成長する
工程と、この半導体成長層表面の［１１０］方向に伸び
るストライプ状の領域に絶縁膜を形成し、この絶縁膜を
マスクとして上記半導体成長層をドライエッチングして
［１１０］方向に伸び、その側面が（１／１０）面であ
る、高さＨm を有するメサを形成する工程と、このメサ
の上記（１／１０）面からなる側面，及びこのメサの側
方に残された上記半導体成長層の（００１）面からなる
上面上に、上記絶縁膜をマスクとして、層厚がＤp であ
るｐ型ＩｎＰ埋込層，及びｎ型ＩｎＰ埋込層を順次選択
エピタキシャル成長して埋込成長層を形成する工程とを
含み、（１１１）Ｂ面と（００１）面とのなす角をθ
111 、（１／１０）面，及び（００１）面上での上記ｎ
型ＩｎＰ埋込層の成長レートをそれぞれＲg （１／１
０），及びＲg （００１）とし、角度θを tanθ＝Ｒg
（１／１０）／Ｒg （００１）で決まる角度とし、Ｄn
を
【０１１９】
【数２２】
【０１２０】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層７の層厚Ｄが、 Ｄ≦Ｄn を満たすようにしたので、前述のリークパス幅を狭くす
ることができるとともに、ｎ型ＩｎＰ埋込層と上記半導
体成長層の最上層部分との接触の発生を防止することが
できる。このため、リーク電流の低減された、良好なデ
バイス特性を有する半導体装置を得ることができる。さ
らに、メサの形成にはドライエッチングを用いているた
め、微細なメサを制御性よく形成することが可能とな
り、またメサのストライプの伸張方向を任意の方向とす
ることができ、このメサからなる光導波路を任意の方向
に形成することが可能となる。このため、良好な特性を
有する光集積デバイスを制御性良く製造することが可能
となる。
【０１２１】また、この発明（請求項５）に係る半導体
装置の製造方法によれば、上記の半導体装置の製造方法
（請求項４）において、上記半導体成長層をエピタキシ
ャル成長する工程を、ｐ型ＩｎＰ基板１の（００１）面
である表面に、ｐ型ＩｎＰバッファ層，レーザ光を放射
する活性層，及びｎ型ＩｎＰクラッド層を順次エピタキ
シャル成長するものとし、上記ｎ型ＩｎＰ埋込層を、ｎ
型ＩｎＰ電流ブロック層とし、上記埋込成長層を形成す
る工程を、上記ｐ型ＩｎＰ埋込層，及び上記ｎ型ＩｎＰ
電流ブロック層のエピタキシャル成長に続けてｐ型Ｉｎ
Ｐ電流ブロック層をエピタキシャル成長するものとし、
半導体レーザを製造するものである。このため、前述の
リークパス幅を狭くすることができるとともに、ｎ型Ｉ
ｎＰ埋込層と上記半導体成長層の最上層であるｎ型Ｉｎ
Ｐクラッド層とのｎつながりの発生を防止することがで
き、リーク電流の低減された、良好なレーザ特性を有す
る半導体レーザを得ることができる。さらに、メサの形
成にはドライエッチングを用いているため、微細なメサ
を制御性よく形成することが可能となり、またこのメサ
からなる光導波路を任意の方向に形成することが可能と
なる。このため、良好な特性を有する光集積デバイスを
制御性良く製造することが可能となる。
【０１２２】また、この発明（請求項６）に係る半導体
装置の製造方法によれば、上記の半導体装置の製造方法
（請求項５）において、上記埋込成長層を形成する工程
を、上記ｐ型ＩｎＰ埋込層，上記ｎ型ＩｎＰ電流ブロッ
ク層，及び上記ｐ型ＩｎＰ電流ブロック層のエピタキシ
ャル成長に続けてｎ型ＩｎＰ被覆層をエピタキシャル成
長するものとし、上記埋込成長層を形成する工程の後
に、上記メサの最上層である上記ｎ型ＩｎＰ第１クラッ
ド層，及び上記埋込成長層の最上層である上記ｎ型Ｉｎ
Ｐ被覆層の表面の全面にｎ型ＩｎＰ第２クラッド層，及
びｎ型ＩｎＰコンタクト層を順次エピタキシャル成長す
る工程を含むようにしたので、ｎ型ＩｎＰ第２クラッド
層はｎ型ＩｎＰ被覆層の表面上に再成長することとな
り、この再成長界面がp-n 接合面とならないため、この
界面がp-n 接合面である場合に生じる界面劣化によるリ
ーク電流の増加という問題を回避することができ、ｐ型
ＩｎＰ電流ブロック層表面上にｎ型ＩｎＰ第２クラッド
層を再成長させた場合と比較して、半導体レーザの信頼
性を向上させることができる。
【０１２３】また、この発明（請求項７）に係る半導体
装置によれば、半導体基板表面上にエピタキシャル成長
させたレーザ光を放射する活性層を含む半導体成長層の
ストライプ状の領域以外の領域をドライエッチングして
形成されたメサと、このメサの側面，及びこのメサの側
方に残された上記半導体成長層の上面上にエピタキシャ
ル成長させた埋込層とを備えた半導体レーザである半導
体装置において、上記ストライプ状のメサのメサ幅のゆ
らぎ幅Ｗを、 Ｗ≦４０ｎｍ としたので、室温でのしきい値電流を低減することがで
きるとともに、高温での無効電流（リーク電流）の増加
を抑制することができるため、高温時のレーザ特性の劣
化を防止することができ、温度特性の良好なレーザを得
ることができる。
【０１２４】また、この発明（請求項８）に係る半導体
装置によれば、上記の半導体装置（請求項７）におい
て、上記半導体基板を、その表面が（００１）面である
ｐ型ＩｎＰ基板とし、上記メサを、上記ｐ型ＩｎＰ基板
１表面上にエピタキシャル成長させた上記半導体成長層
の，［１１０］方向に伸びるストライプ状の領域を残す
ようそれ以外の領域をドライエッチングして形成され
た、その側面が（１／１０）面である、高さＨm を有す
るメサとし、上記埋込層を、上記メサの上記（１／１
０）面からなる側面，及びこのメサの側方に残された上
記半導体成長層の（００１）面からなる上面上にエピタ
キシャル成長させた層厚がＤp であるｐ型ＩｎＰ埋込
層，及びこのｐ型ＩｎＰ埋込層の側面，及び上面上にエ
ピタキシャル成長させたｎ型ＩｎＰ埋込層を含む埋込成
長層であって、（１１１）Ｂ面と（００１）面とのなす
角をθ111 、（１／１０）面，及び（００１）面上での
上記ｎ型ＩｎＰ埋込層の成長レートをそれぞれＲg （１
／１０），及びＲg （００１）とし、角度θを tanθ＝
Ｒg （１／１０）／Ｒg （００１） で決まる角度と
し、Ｄn を
【０１２５】
【数２３】
【０１２６】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすようにしたので、室温でのしきい値電流を低減
することができるとともに、高温でのリーク電流の増加
を抑制することができるため、温度特性の良好なレーザ
を得ることができる。さらに、前述のリークパス幅を狭
くすることができるとともに、ｎ型ＩｎＰ埋込層と上記
半導体成長層の最上層部分との接触の発生を防止するこ
とができる。このため、リーク電流の低減された、良好
なデバイス特性を有するレーザを得ることができる。
【０１２７】また、この発明（請求項９）に係る半導体
装置によれば、上記の半導体装置（請求項８）におい
て、上記半導体成長層を、上記活性層及びこの活性層上
に成長させたｎ型の第１クラッド層を含むものとし、上
記埋込成長層における上記ｎ型ＩｎＰ埋込層を、ｎ型Ｉ
ｎＰ電流ブロック層とし、このｎ型ＩｎＰ電流ブロック
層上にエピタキシャル成長させたｐ型ＩｎＰ電流ブロッ
ク層を備えるようにしたので、室温でのしきい値電流を
低減することができるとともに、高温でのリーク電流の
増加を抑制することができ、温度特性の良好なレーザを
得ることができる。さらに、前述のリークパス幅を狭く
することができるとともに、ｎ型ＩｎＰ電流ブロック層
７と上記半導体成長層の最上層であるｎ型の第１クラッ
ド層４とのｎつながりの発生を防止することができ、リ
ーク電流の低減された、良好なレーザ特性を有する半導
体レーザを得ることができる。
【０１２８】また、この発明（請求項１０）に係る半導
体装置によれば、上記の半導体装置（請求項９）におい
て、上記埋込成長層を、上記ｐ型ＩｎＰ電流ブロック層
上に成長させたｎ型ＩｎＰ被覆層を含むものとし、上記
メサの最上層である上記第１クラッド層，及び上記埋込
成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面の全
面に順次エピタキシャル成長させたｎ型ＩｎＰ第２クラ
ッド層，及びｎ型ＩｎＰコンタクト層を備えるようにし
たので、室温でのしきい値電流を低減することができる
とともに、高温でのリーク電流の増加を抑制することが
できるため、高温時のレーザ特性の劣化を防止すること
ができ、温度特性の良好なレーザを得ることができる。
さらに、ｎ型ＩｎＰ第２クラッド層はｎ型ＩｎＰ被覆層
の表面上に再成長することとなり、この再成長界面がp-
n 接合面とならないため、この界面がp-n 接合面である
場合に生じる界面劣化によるリーク電流の増加という問
題を回避することができ、ｐ型ＩｎＰ電流ブロック層表
面上にｎ型第２クラッド層９を再成長させた場合と比較
して、信頼性を向上させることができる。
【０１２９】また、この発明（請求項１１）に係る半導
体装置の製造方法によれば、半導体基板表面上にレーザ
光を放射する活性層を含む半導体成長層をエピタキシャ
ル成長し、この半導体成長層のストライプ状の領域以外
の領域をドライエッチングして、そのメサ幅のゆらぎ幅
Ｗが、 Ｗ≦４０ｎｍ であるメサを形成し、さらにこのメサの側面，及びこの
メサの側方に残された上記半導体成長層の上面上に埋込
層をエピタキシャル成長して半導体レーザを作製してい
るので、室温でのしきい値電流を低減することができる
とともに、高温でのリーク電流の増加を抑制することが
でき、温度特性の良好なレーザを製造することができ
る。
【０１３０】また、この発明（請求項１２）に係る半導
体装置の製造方法によれば、上記の半導体装置の製造方
法（請求項１１）において、上記半導体成長層を成長す
る工程を、ｐ型ＩｎＰ基板の（００１）面である表面に
半導体成長層をエピタキシャル成長するものとし、上記
メサを形成する工程を、この半導体成長層表面の［１１
０］方向に伸びるストライプ状の領域に絶縁膜を形成
し、この絶縁膜をマスクとして上記半導体成長層をドラ
イエッチングして［１１０］方向に伸び、その側面が
（１／１０）面である、高さＨm を有するメサを形成す
るものとし、上記埋込層を成長する工程を、上記メサの
上記（１／１０）面からなる側面，及びこのメサの側方
に残された上記半導体成長層の（００１）面からなる上
面上に、上記絶縁膜をマスクとして、層厚がＤp である
ｐ型ＩｎＰ埋込層，及びｎ型ＩｎＰ埋込層を順次選択エ
ピタキシャル成長するものであって、（１１１）Ｂ面と
（００１）面とのなす角をθ111 、（１／１０）面，及
び（００１）面上での上記ｎ型ＩｎＰ埋込層の成長レー
トをそれぞれＲg （１／１０），及びＲg （００１）と
し、角度θを tanθ＝Ｒg （１／１０）／Ｒg （００
１） で決まる角度とし、Ｄn を
【０１３１】
【数２４】
【０１３２】と定義したとき、上記（００１）面上に成
長した上記ｎ型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすようにしたので、室温でのしきい値電流を低減
することができるとともに、高温でのリーク電流の増加
を抑制することができ、温度特性の良好なレーザを製造
することができる。さらに、前述のリークパス幅を狭く
することができ、リーク電流の低減された、良好なデバ
イス特性を有する半導体装置を得ることができるととも
に、メサの形成にはドライエッチングを用いているた
め、微細なメサを制御性よく形成することが可能とな
り、またメサのストライプの伸張方向を任意の方向とす
ることができ、このメサからなる光導波路を任意の方向
に形成することが可能となる。このため、良好な特性を
有する光集積デバイスを制御性良く製造することが可能
となる。
【０１３３】また、この発明（請求項１３）に係る半導
体装置の製造方法によれば、上記の半導体装置の製造方
法（請求項１２）において、上記半導体成長層をエピタ
キシャル成長する工程を、ｐ型ＩｎＰ基板の（００１）
面である表面に、ｐ型ＩｎＰバッファ層，活性層，及び
ｎ型ＩｎＰ第１クラッド層を順次エピタキシャル成長す
るものとし、上記ｎ型ＩｎＰ埋込層を、ｎ型ＩｎＰ電流
ブロック層とし、上記埋込成長層を形成する工程を、上
記ｐ型ＩｎＰ埋込層，及び上記ｎ型ＩｎＰ電流ブロック
層のエピタキシャル成長に続けてｐ型ＩｎＰ電流ブロッ
ク層をエピタキシャル成長するものとしたので、室温で
のしきい値電流を低減することができるとともに、高温
でのリーク電流の増加を抑制することができ、温度特性
の良好なレーザを製造することができる。さらに、前述
のリークパス幅を狭くすることができるとともに、ｎ型
ＩｎＰ埋込層と上記半導体成長層の最上層であるｎ型Ｉ
ｎＰクラッド層とのｎつながりの発生を防止することが
でき、リーク電流の低減された、良好なレーザ特性を有
する半導体レーザを得ることができる。さらに、メサの
形成にはドライエッチングを用いているため、微細なメ
サを制御性よく形成することが可能となり、またこのメ
サからなる光導波路を任意の方向に形成することが可能
となる。このため、良好な特性を有する光集積デバイス
を制御性良く製造することが可能となる。
【０１３４】また、この発明（請求項１４）に係る半導
体装置の製造方法によれば、上記の半導体装置の製造方
法（請求項１３）において、上記埋込成長層を形成する
工程を、上記ｐ型ＩｎＰ埋込層，上記ｎ型ＩｎＰ電流ブ
ロック層，及び上記ｐ型ＩｎＰ電流ブロック層のエピタ
キシャル成長に続けてｎ型ＩｎＰ被覆層をエピタキシャ
ル成長するものとし、上記埋込成長層を形成する工程の
後に、上記メサの最上層である上記ｎ型ＩｎＰ第１クラ
ッド層，及び上記埋込成長層の最上層である上記ｎ型Ｉ
ｎＰ被覆層の表面の全面にｎ型ＩｎＰ第２クラッド層，
及びｎ型ＩｎＰコンタクト層を順次エピタキシャル成長
する工程を含むようにしたので、室温でのしきい値電流
を低減することができるとともに、高温でのリーク電流
の増加を抑制することができ、温度特性の良好なレーザ
を製造することができる。さらに、ｎ型ＩｎＰ第２クラ
ッド層はｎ型ＩｎＰ被覆層の表面上に再成長することと
なり、この再成長界面がp-n 接合面とならないため、こ
の界面がp-n 接合面である場合に生じる界面劣化による
リーク電流の増加という問題を回避することができ、ｐ
型ＩｎＰ電流ブロック層８表面上にｎ型ＩｎＰ第２クラ
ッド層９を再成長させた場合と比較して、半導体レーザ
の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】 ドライエッチングにより形成されたメサを埋
め込むｎ型ＩｎＰ埋込層の成長形態のキャリア濃度依存
性を示す断面図である。
【図２】 角度θのｎ型ＩｎＰ埋込層キャリア濃度依存
性を示す図である。
【図３】 ドライエッチングにより形成されたメサを埋
め込むｎ型ＩｎＰ埋込層の成長形態の層厚依存性を示す
断面図である。
【図４】 この発明に係る半導体レーザの製造方法にお
けるメサ埋込層成長工程を説明する断面図である。
【図５】 この発明の実施の形態１における半導体レー
ザの製造方法，及びそれにより製造される半導体レーザ
を示す断面図である。
【図６】 この発明の実施の形態１における半導体レー
ザのリークパス幅の説明図である。
【図７】 この発明の実施の形態２における半導体レー
ザの製造方法，及びそれにより製造される半導体レーザ
を示す断面図である。
【図８】 コンタクト露光を用いたメサ形成用エッチン
グマスクＳｉＯ2 膜の形成方法を示す断面図(a)-(d) ，
及び斜視図(e) である。
【図９】 ウェットエッチングにより形成したメサを示
す斜視図(a) ，及び上面図(b) である。
【図１０】 ドライエッチング，特にＲＩＥにより形成
したメサを示す斜視図(a) ，及び上面図(b) である。
【図１１】 レーザの特性温度Ｔ0 とメサ側面のゆらぎ
幅Ｗとの関係を示す図である。
【図１２】 この発明の実施の形態３における半導体レ
ーザの製造方法，及びそれにより作製される半導体レー
ザを示す断面図(a)-(c) ，及び斜視図(e),(f) である。
【図１３】 この発明の実施の形態４における半導体レ
ーザを示す斜視図である。
【図１４】 従来の半導体レーザの製造方法を示す断面
図である。
【図１５】 従来の半導体レーザにおけるリークパス幅
の説明図である。
【図１６】 レーザアレイの駆動回路を示す回路図であ
る。
【符号の説明】
１ ｐ型ＩｎＰ基板、２ ｐ型ＩｎＰバッファ層、３
ＩｎＧａＡｓＰ活性層、４ ｎ型ＩｎＰ第１クラッド
層、５ ＳｉＯ2 膜、６ ｐ型ＩｎＰ埋込層、７ｎ型Ｉ
ｎＰ埋込層（電流ブロック層）、８ ｐ型ＩｎＰ電流ブ
ロック層、９ｎ型ＩｎＰ第２クラッド層、１０ ｎ型Ｉ
ｎＰコンタクト層、１１ 表面電極、１２ 裏面電極、
１９ ｎ型ＩｎＰ被覆層、２０ ウェットエッチングに
より形成したメサ、２１ ドライエッチングにより形成
したメサ、３０ 半導体レーザ（ｐ型基板）、３１ 半
導体レーザ（ｎ型基板）、３２ ｎｐｎトランジスタ、
３３ ｐｎｐトランジスタ、３４ レーザアレイ（ｐ型
基板）、３５ レーザアレイ（ｎ型基板）、１０１，１
０２ フォトレジスト、１０５，１０６ フォトマス
ク、１０７，１０８ 露光光。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芝 哲夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 柴田 公隆 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 その表面が（００１）面であるｐ型Ｉｎ
    Ｐ基板と、 該ｐ型ＩｎＰ基板表面上にエピタキシャル成長させた半
    導体成長層の，［１１０］方向に伸びるストライプ状の
    領域を残すようそれ以外の領域をドライエッチングして
    形成された、その側面が（１／１０）面である，高さＨ
    m を有するメサと、 該メサの上記（１／１０）面からなる側面，及び該メサ
    の側方に残された上記半導体成長層の（００１）面から
    なる上面上にエピタキシャル成長させた層厚がＤp であ
    るｐ型ＩｎＰ埋込層，及び該ｐ型ＩｎＰ埋込層の側面，
    及び上面上にエピタキシャル成長させたｎ型ＩｎＰ埋込
    層を含む埋込成長層とを備えた半導体装置において、 （１１１）Ｂ面と（００１）面とのなす角をθ111 、
    （１／１０）面，及び（００１）面上での上記ｎ型Ｉｎ
    Ｐ埋込層の成長レートをそれぞれＲg （１／１０），及
    びＲg （００１）とし、角度θを tanθ＝Ｒg （１／１
    ０）／Ｒg （００１） で決まる角度とし、Ｄn を 【数１】 と定義したとき、上記（００１）面上に成長した上記ｎ
    型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記半導体成長層は、レーザ光を放射する活性層及び該
    活性層上に成長させたｎ型の第１クラッド層を含むもの
    であり、 上記埋込成長層における上記ｎ型ＩｎＰ埋込層は、ｎ型
    ＩｎＰ電流ブロック層であり、 該ｎ型ＩｎＰ電流ブロック層上にエピタキシャル成長さ
    せたｐ型ＩｎＰ電流ブロック層を備えた半導体レーザで
    あることを特徴とする半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 上記埋込成長層は、上記ｐ型ＩｎＰ電流ブロック層上に
    成長させたｎ型ＩｎＰ被覆層を含むものであり、 上記メサの最上層である上記第１クラッド層，及び上記
    埋込成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面
    の全面に順次エピタキシャル成長させたｎ型ＩｎＰ第２
    クラッド層，及びｎ型ＩｎＰコンタクト層を備えたこと
    を特徴とする半導体装置。
  4. 【請求項４】 ｐ型ＩｎＰ基板の（００１）面である表
    面に半導体成長層をエピタキシャル成長する工程と、 該半導体成長層表面の［１１０］方向に伸びるストライ
    プ状の領域に絶縁膜を形成し、該絶縁膜をマスクとして
    上記半導体成長層をドライエッチングして［１１０］方
    向に伸び、その側面が（１／１０）面である、高さＨm
    を有するメサを形成する工程と、 該メサの上記（１／１０）面からなる側面，及び該メサ
    の側方に残された上記半導体成長層の（００１）面から
    なる上面上に、上記絶縁膜をマスクとして、層厚がＤp
    であるｐ型ＩｎＰ埋込層，及びｎ型ＩｎＰ埋込層を順次
    選択エピタキシャル成長して埋込成長層を形成する工程
    とを含み、 （１１１）Ｂ面と（００１）面とのなす角をθ111 、
    （１／１０）面，及び（００１）面上での上記ｎ型Ｉｎ
    Ｐ埋込層の成長レートをそれぞれＲg （１／１０），及
    びＲg （００１）とし、角度θを tanθ＝Ｒg （１／１
    ０）／Ｒg （００１） で決まる角度とし、Ｄn を 【数２】 と定義したとき、上記（００１）面上に成長した上記ｎ
    型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄｎ を満たすことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    において、 上記半導体成長層をエピタキシャル成長する工程は、ｐ
    型ＩｎＰ基板の（００１）面である表面に、ｐ型ＩｎＰ
    バッファ層，レーザ光を放射する活性層，及びｎ型Ｉｎ
    Ｐ第１クラッド層を順次エピタキシャル成長するもので
    あり、 上記ｎ型ＩｎＰ埋込層は、ｎ型ＩｎＰ電流ブロック層で
    あり、 上記埋込成長層を形成する工程は、上記ｐ型ＩｎＰ埋込
    層，及び上記ｎ型ＩｎＰ電流ブロック層のエピタキシャ
    ル成長に続けてｐ型ＩｎＰ電流ブロック層をエピタキシ
    ャル成長するものであり、 半導体レーザを製造することを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、 上記埋込成長層を形成する工程は、上記ｐ型ＩｎＰ埋込
    層，上記ｎ型ＩｎＰ電流ブロック層，及び上記ｐ型Ｉｎ
    Ｐ電流ブロック層のエピタキシャル成長に続けてｎ型Ｉ
    ｎＰ被覆層をエピタキシャル成長するものであり、 上記埋込成長層を形成する工程の後に、上記メサの最上
    層である上記ｎ型ＩｎＰ第１クラッド層，及び上記埋込
    成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面の全
    面にｎ型ＩｎＰ第２クラッド層，及びｎ型ＩｎＰコンタ
    クト層を順次エピタキシャル成長する工程を含むことを
    特徴とする半導体装置の製造方法。
  7. 【請求項７】 半導体基板表面上にエピタキシャル成長
    させたレーザ光を放射する活性層を含む半導体成長層の
    ストライプ状の領域以外の領域をドライエッチングして
    形成されたメサと、 該メサの側面，及び該メサの側方に残された上記半導体
    成長層の上面上にエピタキシャル成長させた埋込層とを
    備えた半導体レーザである半導体装置において、 上記ストライプ状のメサのメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ であることを特徴とする半導体装置。
  8. 【請求項８】 請求項７に記載の半導体装置において、 上記半導体基板は、その表面が（００１）面であるｐ型
    ＩｎＰ基板であり、 上記メサは、上記ｐ型ＩｎＰ基板表面上にエピタキシャ
    ル成長させた上記半導体成長層の，［１１０］方向に伸
    びるストライプ状の領域を残すようそれ以外の領域をド
    ライエッチングして形成された、その側面が（１／１
    ０）面である、高さＨm を有するメサであり、 上記埋込層は、上記メサの上記（１／１０）面からなる
    側面，及び該メサの側方に残された上記半導体成長層の
    （００１）面からなる上面上にエピタキシャル成長させ
    た層厚がＤp であるｐ型ＩｎＰ埋込層，及び該ｐ型Ｉｎ
    Ｐ埋込層の側面，及び上面上にエピタキシャル成長させ
    たｎ型ＩｎＰ埋込層を含む埋込成長層であって、（１１
    １）Ｂ面と（００１）面とのなす角をθ111 、（１／１
    ０）面，及び（００１）面上での上記ｎ型ＩｎＰ埋込層
    の成長レートをそれぞれＲg （１／１０），及びＲ
    g （００１）とし、角度θを tanθ＝Ｒg （１／１０）
    ／Ｒg（００１） で決まる角度とし、Ｄn を 【数３】 と定義したとき、上記（００１）面上に成長した上記ｎ
    型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすものであることを特徴とする半導体装置。
  9. 【請求項９】 請求項８に記載の半導体装置において、 上記半導体成長層は、上記活性層及び該活性層上に成長
    させたｎ型の第１クラッド層を含むものであり、 上記埋込成長層における上記ｎ型ＩｎＰ埋込層は、ｎ型
    ＩｎＰ電流ブロック層であり、 該ｎ型ＩｎＰ電流ブロック層上にエピタキシャル成長さ
    せたｐ型ＩｎＰ電流ブロック層を備えたことを特徴とす
    る半導体装置。
  10. 【請求項１０】 請求項９に記載の半導体装置におい
    て、 上記埋込成長層は、上記ｐ型ＩｎＰ電流ブロック層上に
    成長させたｎ型ＩｎＰ被覆層を含むものであり、 上記メサの最上層である上記第１クラッド層，及び上記
    埋込成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面
    の全面に順次エピタキシャル成長させたｎ型ＩｎＰ第２
    クラッド層，及びｎ型ＩｎＰコンタクト層を備えたこと
    を特徴とする半導体装置。
  11. 【請求項１１】 半導体基板表面上にレーザ光を放射す
    る活性層を含む半導体成長層をエピタキシャル成長する
    工程と、 該半導体成長層のストライプ状の領域以外の領域をドラ
    イエッチングして、そのメサ幅のゆらぎ幅Ｗが、 Ｗ≦４０ｎｍ であるメサを形成する工程と、 該メサの側面，及び該メサの側方に残された上記半導体
    成長層の上面上に埋込層をエピタキシャル成長する工程
    とを含み、 半導体レーザを作製することを特徴とする半導体装置の
    製造方法。
  12. 【請求項１２】 請求項１１に記載の半導体装置の製造
    方法において、 上記半導体成長層を成長する工程は、ｐ型ＩｎＰ基板の
    （００１）面である表面に上記半導体成長層をエピタキ
    シャル成長するものであり、 上記メサを形成する工程は、該半導体成長層表面の［１
    １０］方向に伸びるストライプ状の領域に絶縁膜を形成
    し、該絶縁膜をマスクとして上記半導体成長層をドライ
    エッチングして［１１０］方向に伸び、その側面が（１
    ／１０）面である、高さＨm を有するメサを形成するも
    のであり、 上記埋込層を成長する工程は、上記メサの上記（１／１
    ０）面からなる側面，及び該メサの側方に残された上記
    半導体成長層の（００１）面からなる上面上に、上記絶
    縁膜をマスクとして、層厚がＤp であるｐ型ＩｎＰ埋込
    層，及びｎ型ＩｎＰ埋込層を順次選択エピタキシャル成
    長するものであって、（１１１）Ｂ面と（００１）面と
    のなす角をθ111 、（１／１０）面，及び（００１）面
    上での上記ｎ型ＩｎＰ埋込層の成長レートをそれぞれＲ
    g （１／１０），及びＲg （００１）とし、角度θを t
    anθ＝Ｒg （１／１０）／Ｒg （００１） で決まる角
    度とし、Ｄn を 【数４】 と定義したとき、上記（００１）面上に成長した上記ｎ
    型ＩｎＰ埋込層の層厚Ｄが、 Ｄ≦Ｄn を満たすものであることを特徴とする半導体装置の製造
    方法。
  13. 【請求項１３】 請求項１２に記載の半導体装置の製造
    方法において、 上記半導体成長層をエピタキシャル成長する工程は、ｐ
    型ＩｎＰ基板の（００１）面である表面に、ｐ型ＩｎＰ
    バッファ層，活性層，及びｎ型ＩｎＰ第１クラッド層を
    順次エピタキシャル成長するものであり、 上記ｎ型ＩｎＰ埋込層は、ｎ型ＩｎＰ電流ブロック層で
    あり、 上記埋込成長層を形成する工程は、上記ｐ型ＩｎＰ埋込
    層，及び上記ｎ型ＩｎＰ電流ブロック層のエピタキシャ
    ル成長に続けてｐ型ＩｎＰ電流ブロック層をエピタキシ
    ャル成長するものであることを特徴とする半導体装置の
    製造方法。
  14. 【請求項１４】 請求項１３に記載の半導体装置の製造
    方法において、 上記埋込成長層を形成する工程は、上記ｐ型ＩｎＰ埋込
    層，上記ｎ型ＩｎＰ電流ブロック層，及び上記ｐ型Ｉｎ
    Ｐ電流ブロック層のエピタキシャル成長に続けてｎ型Ｉ
    ｎＰ被覆層をエピタキシャル成長するものであり、 上記埋込成長層を形成する工程の後に、上記メサの最上
    層である上記ｎ型ＩｎＰ第１クラッド層，及び上記埋込
    成長層の最上層である上記ｎ型ＩｎＰ被覆層の表面の全
    面にｎ型ＩｎＰ第２クラッド層，及びｎ型ＩｎＰコンタ
    クト層を順次エピタキシャル成長する工程を含むことを
    特徴とする半導体装置の製造方法。
JP8062413A 1995-12-28 1996-03-19 半導体装置，及びその製造方法 Pending JPH09237940A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8062413A JPH09237940A (ja) 1995-12-28 1996-03-19 半導体装置，及びその製造方法
US08/747,050 US5805629A (en) 1995-12-28 1996-11-12 Semiconductor laser
DE19650802A DE19650802B4 (de) 1995-12-28 1996-12-06 Verfahren zur Herstellung einer Halbleitervorrichtung
FR9616133A FR2743197B1 (fr) 1995-12-28 1996-12-27 Dispositif a semi-conducteur a structure mesa et procede de fabrication d'un tel dispositif

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7-343248 1995-12-28
JP34324895 1995-12-28
JP8062413A JPH09237940A (ja) 1995-12-28 1996-03-19 半導体装置，及びその製造方法

Publications (1)

Publication Number Publication Date
JPH09237940A true JPH09237940A (ja) 1997-09-09

Family

ID=26403461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8062413A Pending JPH09237940A (ja) 1995-12-28 1996-03-19 半導体装置，及びその製造方法

Country Status (4)

Country Link
US (1) US5805629A (ja)
JP (1) JPH09237940A (ja)
DE (1) DE19650802B4 (ja)
FR (1) FR2743197B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032508A (ja) * 2004-07-14 2006-02-02 Mitsubishi Electric Corp 半導体レーザ素子およびその製造方法
JP2007035789A (ja) * 2005-07-25 2007-02-08 Mitsubishi Electric Corp 半導体光素子及びその製造方法
JP2010192888A (ja) * 2009-01-26 2010-09-02 Sumitomo Electric Ind Ltd 半導体レーザの製造方法
JP2016092080A (ja) * 2014-10-30 2016-05-23 浜松ホトニクス株式会社 量子カスケードレーザ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3907854B2 (ja) * 1998-12-07 2007-04-18 富士通株式会社 半導体レーザ及びその製造方法
US7008805B2 (en) * 2002-12-10 2006-03-07 Triquint Technology Holding Co. Optical device and method of manufacture thereof
JP4552549B2 (ja) * 2004-07-16 2010-09-29 住友電気工業株式会社 半導体光素子
CN102013631B (zh) * 2005-08-25 2012-07-04 宾奥普迪克斯股份有限公司 形成在单个薄片上的半导体激光器谐振腔

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4481631A (en) * 1981-06-12 1984-11-06 At&T Bell Laboratories Loss stabilized buried heterostructure laser
JPS61218191A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 半導体レ−ザ素子およびその製造方法
JPH07120836B2 (ja) * 1988-03-23 1995-12-20 日本電気株式会社 半導体レーザ
JPH01281785A (ja) * 1988-05-07 1989-11-13 Mitsubishi Electric Corp 半導体レーザおよびその製造方法
JPH0831659B2 (ja) * 1988-05-27 1996-03-27 富士通株式会社 半導体発光素子の製造方法
JP2503263B2 (ja) * 1988-11-21 1996-06-05 富士通株式会社 半導体発光装置の製造方法
JP2993167B2 (ja) * 1991-04-09 1999-12-20 セイコーエプソン株式会社 面発光半導体レーザの製造方法
JPH05267793A (ja) * 1992-03-23 1993-10-15 Nec Corp 化合物半導体の結晶成長方法
JP2823476B2 (ja) * 1992-05-14 1998-11-11 三菱電機株式会社 半導体レーザおよびその製造方法
EP0590870B1 (en) * 1992-09-30 1997-07-23 AT&T Corp. Method of making a buried heterostructure laser
JPH07321406A (ja) * 1994-05-30 1995-12-08 Furukawa Electric Co Ltd:The 半導体レーザ装置
JPH0851250A (ja) * 1994-08-09 1996-02-20 Mitsubishi Electric Corp 半導体レーザ
JP3421140B2 (ja) * 1994-08-23 2003-06-30 三菱電機株式会社 半導体レーザ装置の製造方法，および半導体レーザ装置
JPH08213691A (ja) * 1995-01-31 1996-08-20 Nec Corp 半導体レーザ

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032508A (ja) * 2004-07-14 2006-02-02 Mitsubishi Electric Corp 半導体レーザ素子およびその製造方法
JP2007035789A (ja) * 2005-07-25 2007-02-08 Mitsubishi Electric Corp 半導体光素子及びその製造方法
JP2010192888A (ja) * 2009-01-26 2010-09-02 Sumitomo Electric Ind Ltd 半導体レーザの製造方法
JP2016092080A (ja) * 2014-10-30 2016-05-23 浜松ホトニクス株式会社 量子カスケードレーザ

Also Published As

Publication number Publication date
US5805629A (en) 1998-09-08
DE19650802A1 (de) 1997-07-03
DE19650802B4 (de) 2006-12-21
FR2743197A1 (fr) 1997-07-04
FR2743197B1 (fr) 2003-08-08

Similar Documents

Publication Publication Date Title
US7941024B2 (en) Buried heterostructure device having integrated waveguide grating fabricated by single step MOCVD
JPH1075009A (ja) 光半導体装置とその製造方法
JPH07235732A (ja) 半導体レーザ
EP1719003B1 (en) Buried heterostructure device fabricated by single step mocvd
US5847415A (en) Light emitting device having current blocking structure
JP5314435B2 (ja) 集積光デバイス及びその製造方法
JPH09237940A (ja) 半導体装置，及びその製造方法
US6498889B2 (en) Waveguide optical device and method of fabricating the same
JPH10284807A (ja) 光子集積回路およびその製造方法
US5805628A (en) Semiconductor laser
US5360763A (en) Method for fabricating an optical semiconductor device
JP2003526931A (ja) 埋め込み型メサ半導体デバイス
JP2002217446A (ja) 光半導体集積素子及びその製造方法
JP4164248B2 (ja) 半導体素子及びその製造方法、及び半導体光装置
JPH077232A (ja) 光半導体装置
JPH09266349A (ja) 光半導体装置
JPH0437598B2 (ja)
JP3022351B2 (ja) 光半導体装置及びその製造方法
JPH09186391A (ja) 化合物半導体装置及びその製造方法
KR100248430B1 (ko) 광도파로 집적 반도체 레이저 구조 및 그 제조방법
JP2024518703A (ja) 発光半導体チップを製造する方法および発光半導体チップ
JPH0740623B2 (ja) 半導体レーザの製造方法
JPH10253846A (ja) 光源素子の埋没ヘテロ構造製造用マスク及びこれを利用した光源素子の製造方法
JP2001044565A (ja) 半導体レーザ素子、その製造方法及び光学部品
JPH1012972A (ja) 光半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041109

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050107

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050614