JP2003526931A

JP2003526931A - 埋め込み型メサ半導体デバイス

Info

Publication number: JP2003526931A
Application number: JP2001566236A
Authority: JP
Inventors: ベリー，グラハム，マイケル; エイモス，シーン，デイビッド; バート，ジェローム，チャンドラー
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2000-03-06
Filing date: 2001-03-01
Publication date: 2003-09-09
Also published as: US20020158314A1; WO2001067570A3; EP1134858A1; WO2001067570A2

Abstract

(57)【要約】本発明は、ヘテロ接合を通るリーク電流を低減したレーザーダイオード等の埋め込み型メサ半導体デバイス及びこのようなデバイスの製造方法に関する。方法は、基板(2)及び活性層(6)を含む複数の層を有する半導体ウエハ(1)を成長させるステップと、ウエハ(1)上に１つ以上のメサ領域(51)を画定するマスク(52)を堆積させるステップと、ウエハをエッチングすることにより半導体層を除去して基板(2)上にメサ構造(51)を形成するステップであって、各々のメサ領域が基板(2)から上方に伸びるメサ側壁(53、54)と、これらメサ側壁(53、54)間のメサ上面(63、64、65)とを有する、ステップと、メサ側壁(53、54)を覆うように１層以上の電流閉じこめ半導体層(56A、59A)を成長させるステップと、メサ上面の、メサ側壁(53、54)に接する部分(64、65)に沿ってマスク(52)を部分的に除去するステップと、リーク電流閉じ込め半導体層(68A)が、前記メサ側壁(53、54)に隣接するメサ上面(64、65)に部分的に重なって伸びるように、電流閉じ込め層(59A)上に前記リーク電流閉じ込め半導体層(68A)を成長させるステップと、及び残されたマスク(62)を除去し、メサ上面(63、64、65)上に前記メサ(51)及び基板(2)を通じて閉じ込め電流を印加するための１層以上の電気接触半導体層(75)を成長させるステップとを含む。

Description

【発明の詳細な説明】

【０００１】本発明は、埋め込み型メサ半導体デバイス及びそのようなデバイスを形成する
方法に関し、とりわけ半導体レーザーに関する。

【０００２】レーザーダイオードの製造と使用は、埋め込み型へテロ構造で何年も前に達成
された。光ファイバ通信用送信装置の分野においては、１．５５μｍでの動作が
必要とされており、従ってオプトエレクトロニクス送信装置は通常、ｎ^-−Ｉｎ
Ｐ基板から成長されたウエハから製造され、そのｎ^-−ＩｎＰ基板上には、上部
Ｐ⁺−ＩｎＰクラッド層と下部ｎ^-−ＩｎＰクラッド層との間に挟まれたドーピン
グされていないＩｎＧａＡｓＰ活性層を含む複数の層が成長している。上部クラ
ッド層にマスクを施し、その周囲の層をエッチング除去することによりメサ構造
が残される。次に、メサの側部領域を覆うように電流遮断層が成長され、マスク
除去後、三元のｐ⁺⁺−ＩｎＧａＡｓ層、即ちキャップ層まで更なる層が成長され
る。キャップ層は相対的に抵抗が小さく、そのため電気接触を行うことができる
コンタクト層としての役割を果たす。

【０００３】ｐｎｐｎ（または同様にｎｐｎｐ）電流遮断構造を有するレーザーダイオード
等、このような埋め込み型ヘテロ構造のデバイスの性能、とりわけリーク電流、
スロープ効率、及び最大変調速度は、活性領域の側部の周りにある電流リーク経
路の大きさに依存することが明らかになっている。

【０００４】これまでにも、この問題を解決するための方策は幾つか提案されている。例え
ば、ホソダ等による論文（IEEE Proceedings of the 10th International Conf
erence on Indium Phosphide and Related Materials，11-15 May 1998、pp280-
283）及び米国特許第５，７４８，６５９号を参照されたい。

【０００５】ホソダの論文では、制御されたリーク電流経路を有する埋込み型へテロ構造レ
ーザーを製造することが出来る方法が提案されおり、この方法では、自己整合（
セルフアライメント）的なメサマスクのパターン形成工程に結合された、メサ構
造の選択的な領域の成長を用いて、狭い、制御されたリーク経路を有するレーザ
ーが製作される。この手法の主な欠点は、量子井戸から成る活性領域を含むメサ
構造の、保護マスク層によって覆われていなければならない平坦なウエハの領域
上への選択的な領域の成長に関する複雑な状態を伴うことである。このプロセス
に伴う更なる複雑化は、次の工程において、成長させたメサ構造の頂部に正確に
位置合わせするように保護マスク層を適用しなければならないことである。必用
とされる高い精度により、複雑なセルフアライメント工程の使用を要する。

【０００６】米国特許第５，７４８，６５９号においては、リーク領域の周りに制御された
リーク経路の形状と共にｎｐｎｐ遮断構造を有する埋込み型へテロ構造レーザー
を得るために、オーバーグロース（overgrowth）の特性を正確に制御するため、
ＭＯＣＶＤオーバーグロース条件の厳密な制御を用いることが出来る方法が提案
されている。具体的には、この文献は、オーバーグロースを通じて元のメサ形状
の変形を最小限に抑えるために、オーバーグロースの間にＩｎＰの質量輸送（ma
ss transport）、即ちリフローを抑制することが重要であると提案している。こ
れは、遮断構造の形状を正確に制御しつつメサのオーバーグロースの可能性につ
ながり、従って、活性領域の周りに制御可能なリーク経路を有する埋込み型へテ
ロ構造レーザーを実現し得る。質量輸送の抑制は、ＩｎＰベースの材料をＭＯＣ
ＶＤで成長させる場合に一般的に使用される温度よりも大幅に低い温度において
最初のオーバーグロースを成長させ、オーバーグロースが進むにつれて成長温度
を上げて行くことにより達成される。この文献は、活性領域下の緩衝材料へＩｎ
ＧａＡｓＰ層を導入することにより質量輸送の更なる抑制が実現され得ることを
示唆する。この材料はメサ構造の一部を構成し、その存在によりＩｎ原子のメサ
の側面上へのＩｎＧａＡｓＰ層を超えたマイグレーションを抑制し、このため質
量輸送プロセスの一部を抑制し、その結果、元のメサ構造の変形が更に阻止され
ることが提案されている。

【０００７】この方法に伴う主な欠点は、オーバーグロース自体の制御が困難な点にある。
オーバーグロースが進むにつれて、この特許に必要とされる程度までオーバーグ
ロースの温度を制御することは、製造環境において実現することが困難である。
更に、平坦で高品質のＩｎＰを低温度で成長させること自体も難しい作業である
。更なる困難は、デバイス構造中へ質量輸送を抑制するＩｎＧａＡｓＰ層を導入
することにより、デバイス基板のコンタクトからメサを通って活性領域へと電流
を運ぶために電荷キャリアを注入しなければならない余分なヘテロ界面が増える
ことである。このことは、デバイス性能において潜在的な妥協につながり、具体
的にはデバイスの所要動作電圧がより高くなるということになる。これらのヘテ
ロ障壁を超えて移動度の高い電子を容易に注入することが出来るｎ型基板上に製
作されたレーザーにおいては、その影響は小さいかもしれないが、移動度のより
小さい正孔をこれらのヘテロ障壁を介して注入しなければならないｐ型基板上に
製作されたレーザーの場合には、その影響は大きくなる可能性がある。

【０００８】本発明の目的は、これらの問題に対処する、埋め込み型メサ半導体デバイス及
びそのようなデバイスを形成する方法を提供することである。

【０００９】従って、本発明は、埋め込み型メサ半導体デバイスを提供し、その埋め込み型
メサ半導体デバイスは、半導体基板と、基板上に形成された半導体メサであって
、活性層と、基板から上方に伸びるメサ側壁と、メサ側壁に隣接してそれらの間
に位置するメサ上面とを有する半導体メサと、基板から上に向かって成長された
複数の半導体層とからなる埋め込み型メサ半導体デバイスにおいて、メサの側面
を覆う１層以上の電流閉じ込め層、及びメサと基板を通じて閉じ込め電流を印加
することが出来るようにメサ上面の上の電気接触半導体層を含み、電流閉じ込め
層上から伸びて前記メサ側面に隣接するメサ上面に部分的に重なるリーク電流閉
じ込め層が、前記電流閉じ込め層に隣接することを特徴とする。

【００１０】活性層は光学的に活性となることができ、例えばレーザーダイオードデバイス
、電気光学変調器、又は分布帰還型回折格子または光導波路といった受動型光学
構造体に存在する。

【００１１】更に本発明によれば、埋め込み型メサ半導体デバイスを形成する方法も提供さ
れ、その方法は、ａ）基板及び活性層を含む複数の層を有する半導体ウエハを成長させるステップ
と、ｂ）ウエハ上に１つ以上のメサ領域を画定するマスクを堆積するステップと、ｃ）ウエハをエッチングして半導体層を除去し、メサ構造を基板上に形成するス
テップであって、各々のメサ領域が基板から上方に伸びたメサ側面と、メサ側面
間のメサ上面とを有する、ステップと、ｄ）メサ側面を覆うように１層以上の電流閉じ込め半導体層を成長させるステッ
プと、ｅ）マスクを除去し、メサ上面上に、メサ及び基板を通じて閉じ込め電流を印加
することが出来る１層以上の電気接触半導体層を成長させるステップとを含み、
ステップｅ）の前に、ｆ）メサ側面に隣接するメサ上面の一部に沿ってマスクの一部を除去するステッ
プと、及びｇ）リーク電流閉じ込め半導体層が前記メサ側面に隣接するメサ上面に部分的に
重なって伸びるように、先に設けた電流閉じ込め層上に前記リーク電流閉じ込め
半導体層を成長させるステップとを含むことを特徴とする。

【００１２】マスクは、二酸化シリコン又は窒化シリコンといった従来の無機マスクとする
ことができる。

【００１３】ステップｃ）において、半導体材料は、従来のウエットエッチング技術又はド
ライエッチング技術により除去されることが出来る。好適には、材料は、マスク
のアンダーカットが小さいウエットエッチング法で除去される。次いで、そうす
ることにより、メサの側面上に突き出した除去されるべきマスク材料が少なくな
るということから、マスクをメサ上面のエッジに沿って部分的に除去することが
一層容易になる。

【００１４】ステップｆ）において、マスクは、ドライエッチング法ではなくウエットエッ
チング法で部分的に除去されることが好ましい。ウエットエッチングは、全ての
露出面からマスクを侵食し、そのためメサ上面の中心部においてマスクの減少し
た厚みを残しながら、マスクはメサ上面のエッジから薄くなる。この工程におい
てウエットエッチングを使用する利点は、薄くなったマスクのエッジがほぼ垂直
となる点にあり、これにより、後にステップｇ）においてメサ上面の露出したエ
ッジ上に半導体材料を成長させる時にマスクのオーバーグロースの防止又は低減
が助けられる。

【００１５】本発明の好適な実施形態において、デバイスは二段階で成長されたリーク電流
閉じ込め層を有し、成長の第一段階はステップｆ）の前に行われ、成長の第二段
階はステップｇ）において行われる。これにより、リーク電流閉じ込め層を、メ
サ上面上よりも他の電流閉じ込め層上において厚くすることが出来る。

【００１６】リーク電流閉じ込め層がメサ上面のエッジに堆積された後、マスクの残りの部
分がウエットエッチング法で完全に除去されることが出来る。

【００１７】本発明は、添付図面を参照しつつ一例として説明される。

【００１８】図１は、埋め込み型へテロ構造デバイスの製造において出発点として用いられ
る従来技術の半導体ウエハ１を、一定の縮尺に従わずに示す。ウエハは３２ｍｍ
四方で、約１０¹⁹ｃｍ^-3までドーピングされたｎ^--−ＩｎＰ基板２を有し、この
上にレーザーダイオードのプレーナ活性層を製作するための既知の技術に従って
、有機金属気相成長法（ＭＯＣＶＤ法）を用いて複数の層が成長されている。基
板上に成長した第一の層は、約１０¹⁸ｃｍ^-3にドーピングされた２μｍ厚のｎ^-
−ＩｎＰ「下部緩衝」層４である。レーザーダイオードの活性層は、バルク領域
、又はひずみ多重量子井戸構造（ＳＭＱＷ）にすることができる。ＳＭＱＷデバ
イスの一例が、W.S.Ring等による論文（Optical Fiber Conference，Vol.2，199
6 Technical Digest Series，Optical Society of America）に記載されている
。採用される活性層のタイプは、本発明において重要ではない。本実施形態にお
いて、活性層は、１００ｎｍ〜３００ｎｍ程度の厚さを有する四基のＩｎ_xＧａ₁ _-x Ａｓ_1-yＰ_y活性層６である。活性層６は、別の緩衝層８により覆われ、これは
本実施形態においてｐ⁺−ＩｎＰから形成された「上部クラッド」層である。

【００１９】このレーザーダイオードに他の能動光学要素を含めることも可能であり、例え
ば分布帰還型（ＤＦＢ）回折格子をｎ^-−ＩｎＰ下部緩衝層４又はｐ⁺−ＩｎＰ上
部緩衝層８中に含ませることが出来る。電気光学変調器を含めることもでき、そ
の場合、レーザーの活性領域及び変調器は通常、ＳＭＱＷ構造からなる。

【００２０】更にレーザーダイオードは通常、ファセットを介した良好な透過のために反射
防止コーティングされた出力ファセット（図示せず）を含み、レーザーダイオー
ドの背面ファセット（図示せず）は、反射コーティングされても、されないまま
でもよい。

【００２１】上部緩衝層８は、約４００ｎｍ〜１μｍの厚さになるまで成長させる。

【００２２】その後、例えばフォトレジスト層を回転塗布して露光、現像し、次いで反応性
イオンドライエッチング等によりエッチングするといったような周知の製造技術
を使って、ウエハ１は、パターン形成されてエッチングされる。次に図２Ａ及び
図３Ａにおいて参照符号２０及び３０で全体を示した埋め込み型へテロ接合が、
既知の２つの技術のいずれかにより形成されることが出来る。いずれの場合にお
いても、ＳｉＯ₂マスク層２２、３２が、プラズマ促進化学蒸着（ＰＥＣＶＤ）
法により約０．５〜１μｍの厚さに堆積される。しかしながら、窒化シリコンが
ＳｉＯ₂に対して適切な代替の選択肢となることは言うまでもない。このマスク
層２２、３２はフォトリソグラフィーによりパターン形成され、そしてパターン
形成されたマスクストライプ２２、３２により画定される３μｍ幅のメサ部分、
即ちリッジストライプ２１、３１を残して上部緩衝層８、活性層６、及び１μｍ
の下部緩衝層がエッチング除去される。従って、リッジストライプ２１、３１は
、周囲の表面１２から約２μｍ隆起する。

【００２３】図２Ａにおいて、パターン形成されたマスクストライプ２２によって覆われて
いない半導体層は、化学ウエットエッチング法により除去される。この処理によ
り、パターン形成されたマスクストライプ２２は薄くなり、そのマスクストライ
プのエッジが丸められると同時に、そのパターン形成されたマスクストライプ２
２の著しいアンダーカットが生じることになる。この結果として生じるメサ２１
の側壁２３、２４は、活性層６の近辺においてほぼ垂直であり、最も低い位置に
あるエッチングされた表面１２へと曲線を描いている。

【００２４】図３Ａにおいて、パターン形成されたマスクストライプ３３によって覆われて
いない半導体層は、反応性イオンが垂直方向にウエハにボンバードする減圧ドラ
イエッチング法によって除去される。この結果として生じるメサ３１の側壁３３
、３４は、最も低い位置にあるエッチングされた表面１２までほぼ垂直に伸びて
おり、パターン形成されたマスクストライプ３２のアンダーカットはごくわずか
しか、或いは全く生じていない。しかしながら、ドライエッチング法では、メサ
の側壁３３、３４が若干の物理的損傷を受ける可能性があり、従って、メサの側
壁３３、３４の表面を磨き戻す効果を有する最小限のウエットエッチング処理で
エッチング処理を完了するのが、慣例である。この結果、パターン形成されたマ
スクストライプ３２はわずかに張り出した状態となる。

【００２５】次いで、複数の電流閉じ込め層が、エッチングされたウエハ上にMOＣＶＤ法の
工程により成長される。第一のこのような層２６、３６は、約１０¹⁸ｃｍ^-3にド
ーピングされたｐ⁺−ＩｎＰ層である。基板２から上に向かって移動する電子に
対するトラップの働きをするＦｅをドーピングすることにより絶縁特性を改善す
ることが出来る。このプロセスの間、パターン形成されたマスク層２２、３２と
メサ側壁２３、２４；３３、３４との間の接合部２７、２８；３７、３８が、第
一のｐ型電流閉じ込め層２６、３６の成長の停止点（pinning point）として働
くため、この層はメサの側壁２３、２４；３３、３４を完全に覆うように伸びる
ことになる。

【００２６】次に、第二の電流閉じ込め層２９、３９を第一の電流閉じ込め層２６、３６上
に成長させる。この層２９、３９は、約１０¹⁸ｃｍ^-3にドーピングされたｎ^-−
ＩｎＰ層である。メサ２１、３１に向かって下に移動する正孔に対してトラップ
の働きをするＳをドーピングすることにより絶縁特性を改善することが出来る。
このプロセスの間、パターン形成されたマスク層２２、３２とメサの側壁２３、
２４；３３、３４との間の接合部２７、２８；３７、３８、即ち第一のｐ型電流
閉じ込め層２６、３６がマスク層と接触する点が、第二のｎ型電流閉じ込め層２
９、３９の成長の停止点として働くため、この層は、その下にある第一の電流閉
じ込め層２６、３６を完全に覆うように伸びることになる。第一及び第二の電流
閉じ込め層２６、２９；３６、３９は、共にメサの側壁２３、２４；３３、３４
を覆う。

【００２７】その後、いずれの場合においても、ＰＥＣＶＤ法による酸化物層２２、３２が
、１０：１のバッファードフッ酸によりリッジストライプ２１、３１から除去さ
れ、上部緩衝層８が再度露出する。

【００２８】次に、キャップ層とも呼ばれる電気接触半導体層２５、３５が、メサ２１、３
１の上部緩衝層８の上面及びリーク電流閉じ込め層２６、２９；３６、３９上に
約１μｍの厚さまで成長される。キャップ層１６は、例えば埋め込み型へテロ接
合レーザーダイオードの電気接続用に低抵抗の良好なオーミックコンタクトを提
供するように、約１０¹⁹ｃｍ^-3までＺｎを高濃度にドーピングしたｐ⁺⁺−ＩｎＧ
ａＡｓから形成される。三元のキャップ層の代替として、四基のＩｎＧａＡｓＰ
キャップ層を用いることが出来る。

【００２９】レーザーダイオードデバイスの場合、埋め込み型リッジストライプ２０、３０
は、メサ２１、３１中の活性領域６に沿って光学モードをガイドするという効果
を有する。

【００３０】周知の技術を用いてメタルコンタクト１０が設けられるが、これは最初にＥビ
ームによりＴｉＰｔ層を堆積し、次にＴｉＡｕ層をスパッタリングにより堆積す
ることにより設けられる。この後、フォトリソグラフィー技術により画定された
メサ２１、３１上部の領域においてＡｕのウエットエッチング（例えば５０：２
９：５６のＨ₂Ｏ：Ｉ：ＫＩ）及びＴｉのウエットエッチング（ＨＦ）を実施す
ることも出来る。

【００３１】各種の層の形成後、従来技術のデバイスは、従来のプロセスにおいてスクライ
ビングされへき開される。レーザーダイオードの場合、デバイスの長さは約７０
０μｍ（例えばリッジ２１、３１の方向において）、幅は約３００μｍである。

【００３２】図示されていないが、基板２は、コンタクトパッドへとワイヤボンディングを
行う前に、ヒートシンク上に従来の方法によりはんだ付けされる。

【００３３】成長停止点２７、２８；２７、２８により第二のｎ型電流閉じ込め層２９、３
９の厚さが制限されるので、リーク電流４０、４１は電気接触層２５、３５から
活性層６の下にあるメサ２１、３１の下部バッファ層４へと通過することが出来
る。ウエットエッチングされたメサ２１の場合、リーク電流４０は主に横方向の
ギャップ４２を通って流れる。ドライエッチングされたメサ３１の場合、リーク
電流４１は主にｎ型電流閉じ込め層と上部クラッド層８の間のごく薄い接合部の
縦方向のギャップを通って流れる。この電流は、ｎ型電流閉じ込め層３９と活性
層６との間の距離４３に強く依存する。

【００３４】リーク電流４０、４１は、レーザーダイオードの性能に悪影響を与えるものと
して知られており、例えば、最高変調速度を下げたり、動作電力の増大に伴って
電流を光出力へ変換する際のデバイスの効率を低下させたりする。

【００３５】本発明の発明者は、半絶縁性のＦｅ添加ｐ⁺−Ｉｎｐ電流閉じ込め層を有する
埋め込み型へテロ構造レーザーの性能が、これらのリーク電流の存在により経時
劣化することも発見した。電流接触層２５、３５からのＺｎがＦｅ添加電流閉じ
込め層２６、３６へと拡散することにより、リーク経路のサイズがしだいに大き
くなる。ＩｎＰ中のＺｎ及びＦｅドーパントの相互拡散は、Ｓ添加ｎ^-−ＩｎＰ
電流閉じ込め層２９、３９により効果的に抑制されることは知られているが、本
発明者は、Ｓ添加層２９、３９が埋め込み型へテロ接合レーザーダイオードの活
性層６に非常に接近して設けられた場合、これがレーザー性能に有害な影響をも
たらし始めることを発見した。従って、半絶縁性の電流閉じ込め層を有するレー
ザーデバイスにおいては、Ｚｎ−Ｆｅ相互拡散とリーク電流を抑制するための最
適なギャップ幅が存在し、この幅４２、４３は、最適性能を有するレーザーを得
るために厳密に制御されなければならない。

【００３６】しかしながら、図２Ｂ及び図３Ｂからわかるように、これらのギャップ寸法４
１、４２は、メサ２１、３１付近の第一の電流閉じ込め層２６、３６の厚さに強
く依存する。第一の電流閉じ込め層２６、３６の、メサから離れた厚さ４５、４
７は、真空蒸着プロセスが製造のために設定される校正された厚さに対応する。
しかしながら、メサ付近における厚さ４４、４６は、これよりも厚く、メサの正
確な断面及びオーバーグロース条件に強く依存することがわかっている。更に、
ｎ型電流閉じ込め層は、メサ２１、３１に向かって必然的に薄くなり、製造プロ
セスにおいて、この薄くなる形状を正確に制御することは困難である。従って、
ｎ型電流閉じ込め層の薄いエッジを通るリーク電流は、大幅に変動する可能性が
ある。よって、有効な結果としてのリーク経路、即ちギャップサイズ４２、４３
の制御を実現することは未だに困難である。

【００３７】図４Ａ〜図４Ｆは、本発明の第一の実施形態の２つの例に関する埋め込み型へ
テロ構造デバイスの製造における処理工程を示す。図４Ａは、ＳｉＯ₂のエッチ
ングされたマスクストライプ５２と共に、図３Ａと同様のエッチングされたメサ
５１を示す。マスクは約１．５μｍ厚、及び３μｍ幅である。

【００３８】その後、図４Ｂに示されるように、第一の電流閉じ込め層が、エッチングされ
たウエハ表面１２及びメサの側壁面５３、５４上にＭＯＣＶＤ法により成長され
る。この第一の層はＦｅを約１０¹⁸ｃｍ^-3までドーピングしたｐ⁺−ＩｎＰ層５
６Ａ又は５６Ｂである。図４Ｂ〜図４Ｆのそれぞれは、図面のそれぞれにおいて
、縦の点線により分けられた２つの異なる例を示す。各図の左側において、ｐ⁺
−ＩｎＰ層５６Ａは、図の右側のｐ⁺−ＩｎＰ層５６Ｂよりも厚く成長している
。いずれの場合においても、第一の電流閉じ込め層の厚さは、マスク５２の下の
対応する成長停止点５７、５８から離れるに従って減じている。

【００３９】図４Ｃは、第二の電流閉じ込め層５９Ａ、５９Ｂを第一の電流閉じ込め層５６
Ａ、５６Ｂ上に成長させた後の構造を示す。この層５９Ａ、５９ＢはＳを約１０ ¹⁸ ｃｍ^-3までドーピングしたｎ^-−ＩｎＰ層である。ここでも、パターン形成さ
れたマスク層５２とメサの側壁５３、５４との間の接合部５７、５８、即ち第一
のｐ型電流閉じ込め層５６Ａ、５６Ｂがマスク層とぶつかる点が、第二のｎ型電
流閉じ込め層５９Ａ、５９Ｂの成長の停止点として働くため、この層はその下に
ある第一の電流閉じ込め層５６Ａ、５６Ｂを完全に覆うように伸びる。そして第
一及び第二の電流閉じ込め層５６Ａ、５９Ａ；５６Ｂ、５９Ｂは、共にメサの側
壁５３、５４を覆う。

【００４０】図４Ｃの左側と右側の双方において、第二の電流閉じ込め層５９Ａ、５９Ｂは
同じ厚さに成長されている。図の左側において、第一の電流閉じ込め層５６Ａの
方が厚いので、第二の電流閉じ込め層５９Ａはその対応する成長停止点５７より
も隆起している。図の右側において、第二の電流閉じ込め層５９Ｂは、その対応
する成長停止点５８とほぼ同じ高さである。

【００４１】従来技術の埋め込み型へテロ接合デバイスにおいては、デバイス間のこのよう
な変動により、リーク電流の許容できない変動が生じた。図４Ｄ、図４Ｅ及び図
４Ｆは、この問題が本発明によりどのように対処されるかを示す。

【００４２】まず始めに、図４Ｄに示すように、１０：１のバッファードフッ酸を用いてマ
スクストライプ５２がメサストライプ５１から部分的に除去され、メサの上面６
３の２つのエッジ上面６４、６５をいずれも露出して、その上面６３の中央部分
を覆うマスクストライプ６２を残す。各露出された領域の幅７０、７１は４００
ｎｍであるが、約３μｍ幅のメサの場合、２００ｎｍ〜５００ｎｍ程度の範囲と
することができる。

【００４３】このウエットエッチングによりマスクのエッジ６６、６７は後退し、露出した
メサのエッジ上面６４、６５からほぼ垂直に隆起した状態となる。

【００４４】図４Ｅに示されるように、次の処理工程は、第三のｎ^-−ＩｎＰ電流閉じこめ
層６８Ａ、６８ＢのＭＯＣＶＤによる堆積であり、この第三の電流閉じ込め層６
８Ａ、６８Ｂは、第二の電流閉じ込め層５９Ａ、５９Ｂと組成において類似して
いるが、これよりも薄く、具体的には２００ｎｍの厚さである。これらの層５９
Ａ、６８Ａ；５９Ｂ、６８Ｂの類似性のため、リーク電流閉じ込め層６８Ａは、
類似したその下にある電流閉じ込め層５９Ａと組み合わせられるものとみなすこ
とができ、そのためリーク電流閉じ込め層とその下にある電流閉じ込め層との合
計の厚さは、メサ上面６３、６４、６５上の厚さに比べて他の電流閉じ込め層５
６Ａ上のほうがより厚い。

【００４５】この第三の電流閉じ込め層６８Ａ、６８Ｂの成長においては、メサの上面エッ
ジと残されたマスク６２との間の接合部７７、７８が成長停止点として働く。最
初のマスクストライプ５２のウエットエッチング中、真空処理装置からこの構造
体を取り出さなければならないので、第二の電流閉じ込め層５６Ａ、５６Ｂの堆
積終了時にはごく薄いｐ型表面層（図示せず）が成長している。これにより、ｎ
型である第三の電流閉じ込め層６８Ａ、６８Ｂの真空における再成長の設定が助
けられる。

【００４６】その後、上述したように、残りのマスク６２が、バッファードフッ酸を用いて
ウエットエッチング法により完全に除去される。

【００４７】図４Ｆに示したように、Ｚｎ添加の１μｍ厚のｐ⁺⁺−ＩｎＧａＡｓ電気接触層
７５及びＴｉＰｔ／ＴｉＡｕ電気コンタクト１０が、先に説明した同様の態様で
堆積される。

【００４８】残されたマスクストライプ６２は、メサの上面エッジ６４、６５を覆っていな
いので、第三の電流閉じ込め層６８Ａ、６８Ｂは、第二の電流閉じ込め層５９Ａ
、５９Ｂを超えて伸び、メサ５１に隣接する第二の電流閉じ込め層５９Ａ、５９
Ｂの最も薄い部分を覆うと同時に、メサの上面エッジ６４、６５に約４００ｎｍ
程重なる。第三の電流閉じ込め層６８Ａ、６８Ｂの厚さが２００ｎｍあれば、メ
サ５１に隣接する第二の電流閉じ込め層５９Ａ、５９Ｂの最も薄い部分やメサの
エッジ領域６４、６５を通って第一の電流閉じ込め層５６Ａ、５６Ｂへと入るリ
ーク電流を効果的に抑制することが出来る。それでも尚、ある程度のリーク電流
は残ることになるが、残った電流リーク経路は、元の上部緩衝層８の厚さにより
、及びメサストライプ５２の部分的な横方向のエッチバックの程度により決定さ
れる。従って、一対の細長い、よって高抵抗の残留電流リーク経路を有する埋め
込み型へテロ構造デバイスを製造することが可能となる。

【００４９】図４Ｆの左側と右側の比較から明らかなように、成長停止点５７、５８の効果
により、電流閉じ込め層５６Ａ、５９Ａ、６８Ａ；５６Ｂ、５９Ｂ、６８Ｂの全
体的な厚さにかなりの差異があったとしても、ｎ^-−ＩｎＰ電流閉じ込め層５９
Ａ、６８Ａ；５９Ｂ、６８Ｂと活性層６との間の最適な縦のギャップ７２に影響
が及んだり、或いは第三の電流閉じ込め層６８Ａ、６８Ｂがメサ５１を通過する
あらゆる電流リークギャップを常に遮断することを妨げることは無い。

【００５０】第三の電流閉じ込め層６８Ａ、６８Ｂの存在は更に、第一の電流閉じ込め層５
６Ａ、５６ＢからのＦｅ及び電気接触層７５からのＺｎの相互拡散を効果的に排
除する。これは、Ｆｅ添加ＩｎＰの抵抗を高く保つことに役立ち、デバイス寿命
を延ばすという実用的な効果を有する。

【００５１】図５Ａ、図５Ｂ、図６Ａ及び図６Ｂは、本発明の第二の実施形態に従って埋め
込み型メサ半導体デバイスを形成する方法を示す。やはり、それぞれの図面は、
第一のｐ⁺−ＩｎＰ層７６Ａ、７６Ｂ；８６Ａ、８６Ｂが２つの異なる厚さに成
長した２つの例を示す。ここでも本発明は、第一の電流閉じ込め層７６Ａ、７６
Ｂ；８６Ａ、８６Ｂの厚さ及び断面のかなりの変動に対処する。第二の実施形態
と、先に説明した第一の実施形態との間の違いは、付加されたｎ^-−ＩｎＰ層７
８Ａ、７８Ｂ；８８Ａ、８８Ｂが、マスクストライプ５２の横方向のエッチバッ
ク後に堆積される１層のみであるという点である。このｎ型層７８Ａ、７８Ｂ；
８８Ａ、８８Ｂは、第一の電流閉じ込め層上に伸び、メサ５１の露出した上面エ
ッジ６４、６５を覆っている。その下にｎ型層は無いので、電流閉じ込め層７６
Ａ、７６Ｂ；８６Ａ、８６Ｂは厚くなっており、４００ｎｍ〜１μｍの厚さであ
る。

【００５２】残されたマスク６３は先に説明したようにバッファードフッ酸を用いてウエッ
トエッチング法により完全に除去される。

【００５３】その後、図５Ｂ及び図６Ｂに示したように、Ｚｎ添加の１μｍ厚のｐ⁺⁺−Ｉｎ
ＧａＡｓ電気接触層８５、９５及びＴｉＰｔ／ＴｉＡｕ電気コンタクト１０が、
先に説明した同様の態様で堆積される。

【００５４】図示はしていないが、図４Ｆ、図５Ｂ及び図６Ｂに示した構造の製作後、個々
のデバイスがへき開され、コンタクトパッドにワイヤをボンディングする前に基
板２が従来の態様でヒートシンクへとはんだ付けされる。

【００５５】本発明の埋め込み型へトロ構造の種々の実施形態により、基礎をなす電流閉じ
込め層の堆積における処理条件が緩和されると同時に、初期のウエハの製作にお
いて、層の厚さの制御を通じて残りのリーク電流を正確に抑制することが出来る
。更に本発明によれば、リーク電流ギャップを介したドーパントの相互拡散を低
減することが可能であり、それによりデバイス動作の経時安定性を向上させるこ
とが出来る。

【００５６】特に好都合なのは、残されるマスクと露出したメサのサイドエッジを作るため
に独立したマスクアライメント工程を必要としない点である。

【００５７】本発明は、ｎ^--−ＩｎＰ基板を有するＩｎ−Ｐウエハに関して説明してきたが
、本発明はｐ型半導体基板をベースとしたデバイスにも適用可能である。この場
合、各層のドーピングは上述したものと逆転させる。

【図面の簡単な説明】

【図１】埋め込み型へテロ構造レーザーデバイスを形成するための処理工程前の、従来
のＩｎＰウエハの断面図である。

【図２Ａ】埋め込み型へテロ構造レーザーデバイスを形成するための一従来技術の方法に
おける工程の断面図である。

【図２Ｂ】埋め込み型へテロ構造レーザーデバイスを形成するための一従来技術の方法に
おける工程の断面図である。

【図３Ａ】埋め込み型へテロ構造レーザーデバイスを形成するための他の従来技術の方法
における工程の断面図である。

【図３Ｂ】埋め込み型へテロ構造レーザーデバイスを形成するための他の従来技術の方法
における工程の断面図である。

【図４Ａ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図４Ｂ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図４Ｃ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図４Ｄ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図４Ｅ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図４Ｆ】本発明の第一の実施形態に従って埋め込み型メサ半導体デバイス、ここではレ
ーザーデバイスを形成する方法を示す。

【図５Ａ】本発明の第二の実施形態に従って埋め込み型メサ半導体デバイスを形成する方
法を示す。

【図５Ｂ】本発明の第二の実施形態に従って埋め込み型メサ半導体デバイスを形成する方
法を示す。

【図６Ａ】本発明の第二の実施形態に従って埋め込み型メサ半導体デバイスを形成する方
法を示す。

【図６Ｂ】本発明の第二の実施形態に従って埋め込み型メサ半導体デバイスを形成する方
法を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者エイモス，シーン，デイビッドイギリス国サフォーク・アイピー６・８エイチビー，ニードハム・マーケット，パインクロフト・ウェイ，40 (72)発明者バート，ジェローム，チャンドラーアメリカ合衆国カリフォルニア州94131，サンフランシスコ，ワレン・ドライブ・ナンバー301・470 Ｆターム(参考） 5F073 AA22 AA74 AA89 BA02 CA12 CB11 CB19 CB22 DA05 DA21 DA23 DA24 DA35 EA14 EA28 EA29 【要約の続き】サ上面(63、64、65)上に前記メサ(51)及び基板(2)を通じて閉じ込め電流を印加するための１層以上の電気接触半導体層(75)を成長させるステップとを含む。

Claims

【特許請求の範囲】

【請求項１】半導体基板（２）と、前記基板（２）上に形成された半導体メ
サ（51）であって、活性層（６）と、前記基板（２）から上方に伸びるメサ側壁
（53、54）と、前記メサ側壁（53、54）に隣接してそれらの間に位置するメサ上
面（63、64、65）とを有する半導体メサ（51）と、前記基板（２）から上方に成
長された複数の半導体層（４、６、８）とからなる埋め込み型メサ半導体デバイ
スにおいて、前記メサ（51）の側壁（53、54）を覆う１層以上の電流閉じ込め層
（56A、59A）と、前記メサ（51）及び前記基板（２）を通じて閉じ込め電流を印
加するために、メサ上面（63、64、65）の上部に電気接触半導体層（75）とを含
み、前記電流閉じ込め層（56A、59A）上から伸び、前記メサ側壁（53、54）に隣
接する前記メサ上面（51）に部分的（64、65）に重なるリーク電流閉じ込め層（
68A）が前記電流閉じ込め層（56A、59A）に隣接することを特徴とする、埋め込
み型メサ半導体デバイス。
【請求項２】前記活性層（６）が光学活性層である、請求項１に記載の埋め
込み型メサ半導体デバイス。
【請求項３】前記デバイスが、レーザーダイオードデバイスである、請求項
２に記載の埋め込み型メサ半導体デバイス。
【請求項４】前記リーク電流閉じ込め層（68A）が、その下に位置する類似
した電流閉じ込め層（59A）と組み合わせられ、前記リーク電流閉じ込め層（68A
）とその下に位置する電流閉じ込め層（59A）との合計の厚さが、前記メサ上部
（63、64、65）上においてよりも他の電流閉じ込め層（56A）上においての方が
厚い、先行請求項いずれかに記載の埋め込み型メサ半導体デバイス。
【請求項５】埋め込み型メサ半導体デバイスの形成方法であって、ａ）基板（２）及び活性層（６）を含む複数の層を有する半導体ウエハ（１）
を成長させるステップと、ｂ）前記ウエハ（１）上に１つ以上のメサ領域（51）を画定するマスク（52）
を堆積させるステップと、ｃ）前記ウエハ（１）をエッチングして半導体層を除去し、メサ構造（51）を
前記基板（２）上に形成するステップであって、各々のメサ領域（51）が前記基
板（２）から上方に伸びるメサ側壁（53、54）と前記メサ側壁（53、54）間のメ
サ上面（63、64、65）とを有する、ステップと、ｄ）前記メサ側壁（53、54）を覆うように１層以上の電流閉じ込め半導体層（
56A、59A）を成長させるステップと、ｅ）前記マスク（52）を除去し、前記メサ上面（63、64、65）の上部に前記メ
サ（51）及び基板（２）を通じて閉じ込め電流を印加するための１層以上の電気
接触半導体層（75）を成長させるステップとを含む方法において、前記ステップｅ）の前に、ｆ）メサ上面の前記メサ側壁（53、54）に隣接する部分（64、65）に沿って前
記マスク（52）を部分的に除去するステップと、及びｇ）リーク電流閉じ込め半導体層（68A）が、前記メサ側壁（53、54）に隣接
するメサ上面（64、65）に部分的に重なって伸びるように、リーク電流閉じ込め
半導体層（68A）を先に設けた前記電流閉じ込め層（59A）上に成長させるステッ
プとを含むことを特徴とする、形成方法。
【請求項６】前記ステップｃ）の前記半導体材料が、ドライエッチング法で
除去される、請求項５に記載の方法。
【請求項７】前記デバイスが二段階で成長したリーク電流閉じ込め層（56A
、59A）を有し、その第一段階の成長が前記ステップｆ）の前に行われ、第二段
階の成長が前記ステップｇ）において行われる、請求項５又は６に記載の埋め込
み型メサ半導体デバイスの形成方法。
【請求項８】前記ステップｅ）において、前記マスク（62）がウエットエッ
チング法により除去される、請求項５乃至７のいずれかに記載の埋め込み型メサ
半導体デバイスの製造方法。
【請求項９】前記ステップｆ）において、前記マスク（52）がウエットエッ
チング法により除去される、請求項５乃至８のいずれかに記載の埋め込み型メサ
半導体デバイスの製造方法。
【請求項１０】前記半導体デバイスがＩＩＩ−Ｖ元素をベースにしたもので
ある、請求項５乃至９のいずれかに記載の方法。