JPH07297497A - 半導体レ−ザ装置及びその製造方法 - Google Patents
半導体レ−ザ装置及びその製造方法Info
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- JPH07297497A JPH07297497A JP10767494A JP10767494A JPH07297497A JP H07297497 A JPH07297497 A JP H07297497A JP 10767494 A JP10767494 A JP 10767494A JP 10767494 A JP10767494 A JP 10767494A JP H07297497 A JPH07297497 A JP H07297497A
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Abstract
(57)【要約】
【目的】 ストライプ構造を持つ半導体レ−ザ装置にお
いて、中央部には狭い活性層とこれを挟むｐ型層、ｎ型
層がある。活性層の両側には電流と光を制限する埋め込
み層がある。さらにこれらの上に広いクラッド層、コン
タクト層、電極が儲けられる。活性層から埋め込み層、
クラッド層を通じて漏れ電流が流れるので発光効率が低
い。さらに静電容量が大きくて高速応答性に欠ける。電
流の利用効率が高く、高速応答性に優れた半導体レ−ザ
装置を提供することが目的である。 【構成】 活性層の幅程度の狭いクラッド層、コンタク
ト層を設ける。クラッド層と埋め込み層の接合面積が狭
くなるので、漏れ電流が減る。静電容量も減少する。電
流の利用効率が上がり、高出力、高効率高速応答の半導
体レ−ザ装置になる。
いて、中央部には狭い活性層とこれを挟むｐ型層、ｎ型
層がある。活性層の両側には電流と光を制限する埋め込
み層がある。さらにこれらの上に広いクラッド層、コン
タクト層、電極が儲けられる。活性層から埋め込み層、
クラッド層を通じて漏れ電流が流れるので発光効率が低
い。さらに静電容量が大きくて高速応答性に欠ける。電
流の利用効率が高く、高速応答性に優れた半導体レ−ザ
装置を提供することが目的である。 【構成】 活性層の幅程度の狭いクラッド層、コンタク
ト層を設ける。クラッド層と埋め込み層の接合面積が狭
くなるので、漏れ電流が減る。静電容量も減少する。電
流の利用効率が上がり、高出力、高効率高速応答の半導
体レ−ザ装置になる。
Description
【０００１】
【産業上の利用分野】本発明は高効率で、線形性に優れ
た半導体レ−ザ装置に関する。より具体的には、電流の
利用効率が高く、高速応答性に優れた半導体レ−ザ装置
に関する。半導体レ−ザ装置は、基板がＧａＡｓで、Ｇ
ａＡｓを活性層とし、ＡｌＧａＡｓのエピタキシャル層
によりクラッド層、バッファ層、コンタクト層、埋め込
み層を形成したものがある。また、ＡｌＧａＡｓの活性
層もある。あるいは基板がＩｎＰで、ＩｎＧａＡｓＰを
活性層とし、ＩｎＰによりクラッド層、バッファ層、コ
ンタクト層、埋め込み層を形成したものがある。ＧａＰ
を基板として半導体レ−ザ装置としたものもある。本発
明はいずれの材料の半導体レ−ザ装置にも適用できる
が、ここではＩｎＰ基板の上に、ＩｎＰのバッファ層、
埋め込み層、クラッド層、ＩｎＧａＡｓＰの活性層を設
けたものについて説明する。
た半導体レ−ザ装置に関する。より具体的には、電流の
利用効率が高く、高速応答性に優れた半導体レ−ザ装置
に関する。半導体レ−ザ装置は、基板がＧａＡｓで、Ｇ
ａＡｓを活性層とし、ＡｌＧａＡｓのエピタキシャル層
によりクラッド層、バッファ層、コンタクト層、埋め込
み層を形成したものがある。また、ＡｌＧａＡｓの活性
層もある。あるいは基板がＩｎＰで、ＩｎＧａＡｓＰを
活性層とし、ＩｎＰによりクラッド層、バッファ層、コ
ンタクト層、埋め込み層を形成したものがある。ＧａＰ
を基板として半導体レ−ザ装置としたものもある。本発
明はいずれの材料の半導体レ−ザ装置にも適用できる
が、ここではＩｎＰ基板の上に、ＩｎＰのバッファ層、
埋め込み層、クラッド層、ＩｎＧａＡｓＰの活性層を設
けたものについて説明する。
【０００２】
【従来の技術】従来の半導体レ−ザ装置の構造および製
造方法は、例えばA.TAKEMOTO, Y.SAKAKIBARA, Y.NAKAJI
MA, M.FUJIWARA, S.KAKIMOTO, H.NAMIZAKI& W.SUSAKI,"
1.3 μm InGaAsP/InP DISTRIBUTED-FEEDBACK P-SUBSTRA
TE PARTIALLY-INVERTED BURIED-HETEROSTRUCTURE LASER
DIODE",Electronics Letters VOL.23 No.11, (1987) p
546などに記載がある。この構造を図４に示す。下から
順に、正電極３１、ｐ型ＩｎＰ基板２１、Ｐ型ＩｎＰバ
ッファ層２２、ＩｎＧａＡｓＰ活性層２３、第１ｎ型Ｉ
ｎＰクラッド層２４、第２ｎ型ＩｎＰクラッド層２８、
ｎ型ＩｎＧａＡｓＰコンタクト層２９、負電極３０より
なる。これは中央部に電流を流し、光を出すための部分
の構造である。両側の埋め込み層は、ｐ型ＩｎＰ層２
５、ｎ型ＩｎＰブロック層２６、ｐ型ＩｎＰ埋め込み層
２７よりなる。
造方法は、例えばA.TAKEMOTO, Y.SAKAKIBARA, Y.NAKAJI
MA, M.FUJIWARA, S.KAKIMOTO, H.NAMIZAKI& W.SUSAKI,"
1.3 μm InGaAsP/InP DISTRIBUTED-FEEDBACK P-SUBSTRA
TE PARTIALLY-INVERTED BURIED-HETEROSTRUCTURE LASER
DIODE",Electronics Letters VOL.23 No.11, (1987) p
546などに記載がある。この構造を図４に示す。下から
順に、正電極３１、ｐ型ＩｎＰ基板２１、Ｐ型ＩｎＰバ
ッファ層２２、ＩｎＧａＡｓＰ活性層２３、第１ｎ型Ｉ
ｎＰクラッド層２４、第２ｎ型ＩｎＰクラッド層２８、
ｎ型ＩｎＧａＡｓＰコンタクト層２９、負電極３０より
なる。これは中央部に電流を流し、光を出すための部分
の構造である。両側の埋め込み層は、ｐ型ＩｎＰ層２
５、ｎ型ＩｎＰブロック層２６、ｐ型ＩｎＰ埋め込み層
２７よりなる。
【０００３】このような素子は次のような工程によって
製造する（図２〜図４）。 ｐ型ＩｎＰ基板２１の上に、ｐ型ＩｎＰバッファ層２
２、ＩｎＧａＡｓＰ活性層２３、第１ｎ型ＩｎＰクラッ
ド層２４を順次エピタキシャル成長させる。 その上にフォトレジスト３２を塗布する。 フォトマスク３３を合わせて光照射する（図２）。 レジストの露光部を除去し、残ったレジストをマスク
として、例えばＢｒ2 メタノ−ルなどのエッチング液
で、各素子のエピタキシャル層の両側の部分をを選択的
に除去する（図３）。
製造する（図２〜図４）。 ｐ型ＩｎＰ基板２１の上に、ｐ型ＩｎＰバッファ層２
２、ＩｎＧａＡｓＰ活性層２３、第１ｎ型ＩｎＰクラッ
ド層２４を順次エピタキシャル成長させる。 その上にフォトレジスト３２を塗布する。 フォトマスク３３を合わせて光照射する（図２）。 レジストの露光部を除去し、残ったレジストをマスク
として、例えばＢｒ2 メタノ−ルなどのエッチング液
で、各素子のエピタキシャル層の両側の部分をを選択的
に除去する（図３）。
【０００４】レジストを除く。除去された部分に液相
エピタキシャル成長法により埋め込み層を形成する。順
にｐ型ＩｎＰ埋め込み層２５、ｎ型ＩｎＰブロック層２
６、ｐ型ＩｎＰ埋め込み層２７を成長させる。さらに全
体に第２ｎ型ＩｎＰクラッド層２８、ｎ型ＩｎＧａＡｓ
Ｐコンタクト層２９を成長させる。 ｐ型ＩｎＰ基板２１の下面に正電極３１、コンタクト
層２９の上面に負電極３０を形成する（図４）。
エピタキシャル成長法により埋め込み層を形成する。順
にｐ型ＩｎＰ埋め込み層２５、ｎ型ＩｎＰブロック層２
６、ｐ型ＩｎＰ埋め込み層２７を成長させる。さらに全
体に第２ｎ型ＩｎＰクラッド層２８、ｎ型ＩｎＧａＡｓ
Ｐコンタクト層２９を成長させる。 ｐ型ＩｎＰ基板２１の下面に正電極３１、コンタクト
層２９の上面に負電極３０を形成する（図４）。
【０００５】こうして半導体レ−ザ装置ができる。これ
はウエハプロセスによる工程である。この後、ウエハを
縦横に素子毎に切り出す。チップとしたものをパッケ−
ジに取り付け、ワイヤボンデイングして蓋を付ける。こ
うして単独の半導体レ−ザ装置ができる。特開平５−７
５２０９号はｎ型基板上に形成された半導体レ−ザ装置
において漏れ電流を減らすことのできる構造の半導体レ
−ザ装置を提案している。ｐ型基板ではないので、本発
明と伝導型が反対になる。であるから本発明でｐ型の部
分はｎ型に、ｎ型の部分はｐ型に読み替えて比較する必
要がある。
はウエハプロセスによる工程である。この後、ウエハを
縦横に素子毎に切り出す。チップとしたものをパッケ−
ジに取り付け、ワイヤボンデイングして蓋を付ける。こ
うして単独の半導体レ−ザ装置ができる。特開平５−７
５２０９号はｎ型基板上に形成された半導体レ−ザ装置
において漏れ電流を減らすことのできる構造の半導体レ
−ザ装置を提案している。ｐ型基板ではないので、本発
明と伝導型が反対になる。であるから本発明でｐ型の部
分はｎ型に、ｎ型の部分はｐ型に読み替えて比較する必
要がある。
【０００６】後に述べるように、埋め込み層を３層（ｐ
−ｎ−ｐ：ｐ型基板、ｎ−ｐ−ｎ：ｎ型基板）にするも
のは、注入電流の一部が活性層を通らず埋め込み層と活
性層の間の流路を通るので、効率が悪い。そこでこれ
は、埋め込み層を２層構造に簡単化し、その第１層であ
るべきｎ−埋め込み層を省略し、第２層のｐ型ブロック
層を中央まで延ばし、活性層直上のｐ−第１クラッド層
に接触するようにしている。つまりここでｐ型層が面全
体に連続して存在するようになる。ｐ型層により、埋め
込み層を通る経路がブロック層の拡大によって遮断され
る。このため漏れ電流が少なくなるというのである。埋
め込みの第３層はその上の第２クラッド層に接触してい
る。この境界は逆バイアス時に電流を遮断する。
−ｎ−ｐ：ｐ型基板、ｎ−ｐ−ｎ：ｎ型基板）にするも
のは、注入電流の一部が活性層を通らず埋め込み層と活
性層の間の流路を通るので、効率が悪い。そこでこれ
は、埋め込み層を２層構造に簡単化し、その第１層であ
るべきｎ−埋め込み層を省略し、第２層のｐ型ブロック
層を中央まで延ばし、活性層直上のｐ−第１クラッド層
に接触するようにしている。つまりここでｐ型層が面全
体に連続して存在するようになる。ｐ型層により、埋め
込み層を通る経路がブロック層の拡大によって遮断され
る。このため漏れ電流が少なくなるというのである。埋
め込みの第３層はその上の第２クラッド層に接触してい
る。この境界は逆バイアス時に電流を遮断する。
【０００７】
【発明が解決しようとする課題】レ−ザへ電流が注入さ
れて活性層で電子と正孔が発生しこれが結合するので光
が発生する。面と平行なストライプが形成され端面が反
射率の高い劈開面となっている。活性層で発生した光は
ストライプに平行な導波路に沿って進み、端面で反射さ
れて誘導増幅が起こる。埋め込み層は電流を制限し、光
を制限する作用がある。図において基板側から上向きに
電流が流れる。
れて活性層で電子と正孔が発生しこれが結合するので光
が発生する。面と平行なストライプが形成され端面が反
射率の高い劈開面となっている。活性層で発生した光は
ストライプに平行な導波路に沿って進み、端面で反射さ
れて誘導増幅が起こる。埋め込み層は電流を制限し、光
を制限する作用がある。図において基板側から上向きに
電流が流れる。
【０００８】このために素子の中央部では下から、ｐ
層、ｎ層の順で積層される。埋め込み層では順逆方向の
電流を遮断する必要がある。このためｐ型ＩｎＰ埋め込
み層２５、ｎ型ＩｎＰブロック層２６、ｐ型ＩｎＰ埋め
込み層２７の順で積層される。順方向電流は、ｎ型ブロ
ック層２６とｐ型埋め込み層２７のｎｐ接合により遮断
される。逆方向電流は、ｎ型ブロック層２６とｐ型埋め
込み層２５のｎｐ接合と、第２ｎ型ＩｎＰクラッド層２
８とｐ型埋め込み層２７のｎｐ接合により遮断される。
いずれの方向にもｎｐ接合があるから電流が埋め込み層
に流れない。
層、ｎ層の順で積層される。埋め込み層では順逆方向の
電流を遮断する必要がある。このためｐ型ＩｎＰ埋め込
み層２５、ｎ型ＩｎＰブロック層２６、ｐ型ＩｎＰ埋め
込み層２７の順で積層される。順方向電流は、ｎ型ブロ
ック層２６とｐ型埋め込み層２７のｎｐ接合により遮断
される。逆方向電流は、ｎ型ブロック層２６とｐ型埋め
込み層２５のｎｐ接合と、第２ｎ型ＩｎＰクラッド層２
８とｐ型埋め込み層２７のｎｐ接合により遮断される。
いずれの方向にもｎｐ接合があるから電流が埋め込み層
に流れない。
【０００９】電流は中央のｐ型ＩｎＰバッファ層２２、
ＩｎＧａＡｓＰ活性層２３、第１ｎ型クラッド層２４を
通って流れてゆく。しかしこの構造は完全でない。埋め
込み層をある程度の電流が流れる。これをリ−ク電流と
呼ぶ。ｎ型ＩｎＰブロック層２６がこれらの中央部の層
から離れているので、漏れ電流が発生する。つまり活性
層２３とブロック層２６の間の狭い経路を伝う漏れ電流
がある。埋め込み層２５からブロック層２６を迂回し
て、埋め込み層２７、第２ｎ型ＩｎＰクラッド層２８へ
電流が流れる。この電流は光の生成に寄与しないので無
駄である。注入電流のいくらかの部分が損失になる。こ
れは発光効率を低下させる。
ＩｎＧａＡｓＰ活性層２３、第１ｎ型クラッド層２４を
通って流れてゆく。しかしこの構造は完全でない。埋め
込み層をある程度の電流が流れる。これをリ−ク電流と
呼ぶ。ｎ型ＩｎＰブロック層２６がこれらの中央部の層
から離れているので、漏れ電流が発生する。つまり活性
層２３とブロック層２６の間の狭い経路を伝う漏れ電流
がある。埋め込み層２５からブロック層２６を迂回し
て、埋め込み層２７、第２ｎ型ＩｎＰクラッド層２８へ
電流が流れる。この電流は光の生成に寄与しないので無
駄である。注入電流のいくらかの部分が損失になる。こ
れは発光効率を低下させる。
【００１０】また第２ｎ型ＩｎＰクラッド層２８が広い
ので容量Ｃが大きく高速応答性に劣るという欠点もあっ
た。特開平５−７５２０９号はｐ型基板の上にエピタキ
シャル成長させた半導体レ−ザ装置であり、漏れ電流の
低減を目的にしている。これは漏れ電流の問題を解決で
きているかもしれないが、接合部面積が大きく静電容量
が大きいという別の問題は解決できない。しかも埋め込
み層を１層省略しているので、逆バイアス時の電流遮断
が不完全ではないかと思われる。
ので容量Ｃが大きく高速応答性に劣るという欠点もあっ
た。特開平５−７５２０９号はｐ型基板の上にエピタキ
シャル成長させた半導体レ−ザ装置であり、漏れ電流の
低減を目的にしている。これは漏れ電流の問題を解決で
きているかもしれないが、接合部面積が大きく静電容量
が大きいという別の問題は解決できない。しかも埋め込
み層を１層省略しているので、逆バイアス時の電流遮断
が不完全ではないかと思われる。
【００１１】本発明はｎ型基板の上に半導体レ−ザ装置
を形成したものであるが、伝導性が、ｎ型とｐ型におい
て完全に対称ではない。一般にｎ型より、ｐ型の方が抵
抗が大きいので、ｐ型によって電流を遮断する場合は層
が薄くても有効である。だから特開平５−７５２０９号
はｐ型層を連続させることで漏れ電流を防ぐことができ
るのかもしれない。ｎ型基板素子の場合これで良いのか
もしれない。しかしｐ型基板素子で、ｎ型層で全体連続
面を形成してもそれで良いとは言えない。本発明はこれ
とは異なる手段を取る。本発明は半導体レ−ザ装置の、
漏れ電流を押さえ、容量を減らすことを目的とする。
を形成したものであるが、伝導性が、ｎ型とｐ型におい
て完全に対称ではない。一般にｎ型より、ｐ型の方が抵
抗が大きいので、ｐ型によって電流を遮断する場合は層
が薄くても有効である。だから特開平５−７５２０９号
はｐ型層を連続させることで漏れ電流を防ぐことができ
るのかもしれない。ｎ型基板素子の場合これで良いのか
もしれない。しかしｐ型基板素子で、ｎ型層で全体連続
面を形成してもそれで良いとは言えない。本発明はこれ
とは異なる手段を取る。本発明は半導体レ−ザ装置の、
漏れ電流を押さえ、容量を減らすことを目的とする。
【００１２】
【課題を解決するための手段】本発明は、漏れ電流と、
容量Ｃを減らすために、第２ｎ型ＩｎＰクラッド層とコ
ンタクト層の幅を減らす。第２ｎ型ＩｎＰクラッド層の
面積を減らすことにより、順方向の漏れ電流が減少す
る。ｐ型埋め込み層から第２ｎ型ＩｎＰクラッド層、コ
ンタクト層に通じる電流経路が狭くなり、漏れ電流が減
る。さらに、第２クラッド層とｐ型埋め込み層の接合面
積が減るので静電容量Ｃも減少する。
容量Ｃを減らすために、第２ｎ型ＩｎＰクラッド層とコ
ンタクト層の幅を減らす。第２ｎ型ＩｎＰクラッド層の
面積を減らすことにより、順方向の漏れ電流が減少す
る。ｐ型埋め込み層から第２ｎ型ＩｎＰクラッド層、コ
ンタクト層に通じる電流経路が狭くなり、漏れ電流が減
る。さらに、第２クラッド層とｐ型埋め込み層の接合面
積が減るので静電容量Ｃも減少する。
【００１３】第２クラッド層とコンタクト層を狭くする
には二つの方法がある。一つは、埋め込み層などを形成
したエピタキシャル層の上に、この部分をエピタキシャ
ル成長させ、両側を選択エッチングによって除去し、中
央部だけを残すという方法である。エッチングにより露
呈した側面を絶縁膜によって覆うようにする。もう一つ
の方法は、埋め込み層まで形成した後、埋め込み層の上
をマスクで覆い、中央部の活性層、クラッド層の上のみ
を露呈しておき、この上に選択的に第２クラッド層とコ
ンタクト層を成長させる方法である。この場合も第２ク
ラッド層とコンタクト層の側面は絶縁膜によって覆う。
簡単に言えば、選択エッチング法と選択成長法というふ
うに区別できよう。
には二つの方法がある。一つは、埋め込み層などを形成
したエピタキシャル層の上に、この部分をエピタキシャ
ル成長させ、両側を選択エッチングによって除去し、中
央部だけを残すという方法である。エッチングにより露
呈した側面を絶縁膜によって覆うようにする。もう一つ
の方法は、埋め込み層まで形成した後、埋め込み層の上
をマスクで覆い、中央部の活性層、クラッド層の上のみ
を露呈しておき、この上に選択的に第２クラッド層とコ
ンタクト層を成長させる方法である。この場合も第２ク
ラッド層とコンタクト層の側面は絶縁膜によって覆う。
簡単に言えば、選択エッチング法と選択成長法というふ
うに区別できよう。
【００１４】［選択エッチング法］ 本発明の素子は次
のように製造される。先程説明した従来例の素子と、ｎ
型ＩｎＧａＡｓＰコンタクト層までエピタキシャル成長
させる点は同じである。この後第２クラッド層、コンタ
クト層の中央部を残し両側を除去する。
のように製造される。先程説明した従来例の素子と、ｎ
型ＩｎＧａＡｓＰコンタクト層までエピタキシャル成長
させる点は同じである。この後第２クラッド層、コンタ
クト層の中央部を残し両側を除去する。
【００１５】このために例えば次のようにする、コンタ
クト層の上にＳｉ3 Ｎ4 膜を形成する。さらにこの上に
レジストを塗布し、フォトマスクを通して光照射する。
レジストを現像し露光部を除去する。露呈したＳｉ3 Ｎ
4 膜も除去する。残っているＳｉ3 Ｎ4 膜をマスクとし
て、例えばＢｒ2 メタノ−ルにより、第２ｎ型クラッド
層、ｎ型ＩｎＧａＡｓＰコンタクト層の両側の部分をエ
ッチング除去する。それからマスクのＳｉ3 Ｎ4 膜を除
去する。メサ状に、第２ｎ型クラッド層とｎ型ＩｎＧａ
ＡｓＰコンタクト層が残る。
クト層の上にＳｉ3 Ｎ4 膜を形成する。さらにこの上に
レジストを塗布し、フォトマスクを通して光照射する。
レジストを現像し露光部を除去する。露呈したＳｉ3 Ｎ
4 膜も除去する。残っているＳｉ3 Ｎ4 膜をマスクとし
て、例えばＢｒ2 メタノ−ルにより、第２ｎ型クラッド
層、ｎ型ＩｎＧａＡｓＰコンタクト層の両側の部分をエ
ッチング除去する。それからマスクのＳｉ3 Ｎ4 膜を除
去する。メサ状に、第２ｎ型クラッド層とｎ型ＩｎＧａ
ＡｓＰコンタクト層が残る。
【００１６】露出したｐ型埋め込み層と、第２ｎ型クラ
ッド層、ｎ型ＩｎＧａＡｓＰコンタクト層の上に、Ｓｉ
Ｏ2 膜を付ける。そして、ｎ型コンタクト層の上面の部
分だけを例えば弗酸によって除く。この上に負電極を付
ける。基板側には正電極を付ける。できた素子は、中央
部が隆起したメサ型になる。
ッド層、ｎ型ＩｎＧａＡｓＰコンタクト層の上に、Ｓｉ
Ｏ2 膜を付ける。そして、ｎ型コンタクト層の上面の部
分だけを例えば弗酸によって除く。この上に負電極を付
ける。基板側には正電極を付ける。できた素子は、中央
部が隆起したメサ型になる。
【００１７】［選択成長法］ 選択成長法により本発明
の素子は次のように製造される。先程説明した従来例の
素子と、埋め込み層の成長工程までは同一である。この
後、素子の中央部のみに、第２クラッド層、コンタクト
層をエピタキシャル成長させる。成長層の側面は絶縁層
によって被覆する。
の素子は次のように製造される。先程説明した従来例の
素子と、埋め込み層の成長工程までは同一である。この
後、素子の中央部のみに、第２クラッド層、コンタクト
層をエピタキシャル成長させる。成長層の側面は絶縁層
によって被覆する。
【００１８】このために例えば次のようにする、中央部
に第１ｎ型クラッド層、両側に埋め込み層がある状態
で、Ｓｉ3 Ｎ4 膜を形成する。さらにこの上にレジスト
を塗布する。素子の中央部に透明部を、両側部に遮光部
を有するフォトマスクを合わせて素子の中央部にのみ光
を当てる。レジストを現像し露光部を除去する。露呈し
たＳｉ3 Ｎ4 膜も除去する。残っているＳｉ3 Ｎ4 膜を
マスクとして、素子の中央部（活性層の上方）にのみ、
第２ｎ型ＩｎＰクラッド層とｎ型ＩｎＧａＡｓＰコンタ
クト層を成長させる。そしてマスクのＳｉ3 Ｎ4 膜を除
去する。メサ状に、第２ｎ型クラッド層とｎ型ＩｎＧａ
ＡｓＰコンタクト層が形成される。
に第１ｎ型クラッド層、両側に埋め込み層がある状態
で、Ｓｉ3 Ｎ4 膜を形成する。さらにこの上にレジスト
を塗布する。素子の中央部に透明部を、両側部に遮光部
を有するフォトマスクを合わせて素子の中央部にのみ光
を当てる。レジストを現像し露光部を除去する。露呈し
たＳｉ3 Ｎ4 膜も除去する。残っているＳｉ3 Ｎ4 膜を
マスクとして、素子の中央部（活性層の上方）にのみ、
第２ｎ型ＩｎＰクラッド層とｎ型ＩｎＧａＡｓＰコンタ
クト層を成長させる。そしてマスクのＳｉ3 Ｎ4 膜を除
去する。メサ状に、第２ｎ型クラッド層とｎ型ＩｎＧａ
ＡｓＰコンタクト層が形成される。
【００１９】露出したｐ型埋め込み層と、第２ｎ型クラ
ッド層、ｎ型ＩｎＧａＡｓＰコンタクト層の上面全体
に、ＳｉＯ2 膜を付ける。そして、ｎ型コンタクト層の
上面の部分だけを例えば弗酸によって除く。この上に負
電極を付ける。基板側には正電極を付ける。できた素子
は、中央部が隆起したメサ型になる。
ッド層、ｎ型ＩｎＧａＡｓＰコンタクト層の上面全体
に、ＳｉＯ2 膜を付ける。そして、ｎ型コンタクト層の
上面の部分だけを例えば弗酸によって除く。この上に負
電極を付ける。基板側には正電極を付ける。できた素子
は、中央部が隆起したメサ型になる。
【００２０】
【作用】第２ｎ型クラッド層、コンタクト層の両側を除
去し、クラッド層の面積を狭くしたので、ｐ型埋め込み
層から、第２ｎ型クラッド層へ流れる漏れ電流を減少さ
せることができる。電流を中央の活性層に集中させるこ
とができる。これにより高効率、高出力の半導体レ−ザ
装置が得られる。また接合面積を減らすことにより静電
容量を小さくできるので、高速応答性に優れたものにな
る。
去し、クラッド層の面積を狭くしたので、ｐ型埋め込み
層から、第２ｎ型クラッド層へ流れる漏れ電流を減少さ
せることができる。電流を中央の活性層に集中させるこ
とができる。これにより高効率、高出力の半導体レ−ザ
装置が得られる。また接合面積を減らすことにより静電
容量を小さくできるので、高速応答性に優れたものにな
る。
【００２１】
［実施例１：選択エッチング法］ 実施例によって本発
明を説明する。図１は本発明の実施例に係る半導体レ−
ザ装置の断面図である。ｐ型ＩｎＰ基板１の上に、エピ
タキシャル成長により、ｐ型ＩｎＰバッファ層２、Ｉｎ
ＧａＡｓＰ活性層３、第１ｎ型ＩｎＰクラッド層４を成
長させる。選択エッチングにより両側を除いた後埋め込
み層５、６、７を液相エピタキシャル成長させる。この
後、第２ｎ型ＩｎＰクラッド層８、ｎ型ＩｎＧａＡｓＰ
コンタクト層９を成長させ、メサ型にし、絶縁膜（酸化
膜）でメサの部分を被覆している。そして基板下面には
正電極１２を形成する。ｎ型コンタクト層の上には負電
極１１を形成してある。素子の断面図形状を予め説明し
た。工程〜を示す図５〜図９によって製造方法を説
明する。
明を説明する。図１は本発明の実施例に係る半導体レ−
ザ装置の断面図である。ｐ型ＩｎＰ基板１の上に、エピ
タキシャル成長により、ｐ型ＩｎＰバッファ層２、Ｉｎ
ＧａＡｓＰ活性層３、第１ｎ型ＩｎＰクラッド層４を成
長させる。選択エッチングにより両側を除いた後埋め込
み層５、６、７を液相エピタキシャル成長させる。この
後、第２ｎ型ＩｎＰクラッド層８、ｎ型ＩｎＧａＡｓＰ
コンタクト層９を成長させ、メサ型にし、絶縁膜（酸化
膜）でメサの部分を被覆している。そして基板下面には
正電極１２を形成する。ｎ型コンタクト層の上には負電
極１１を形成してある。素子の断面図形状を予め説明し
た。工程〜を示す図５〜図９によって製造方法を説
明する。
【００２２】工程 ｐ型ＩｎＰ基板１の上に、ｐ型Ｉ
ｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３、第１ｎ型
ＩｎＰクラッド層４、Ｓｉ3 Ｎ4 （窒化膜）１３を形成
する。さらにそれらの上にフォトレジスト１４を塗布す
る。フォトマスク１５を合わせて、光照射する。これが
図５に示すものである。ここでは１チップ分しか書いて
ないが、実際にはウエハの上に多数の同等の素子を形成
しているのである。マスクも同等のパタ−ンが縦横に多
数形成されている。
ｎＰバッファ層２、ＩｎＧａＡｓＰ活性層３、第１ｎ型
ＩｎＰクラッド層４、Ｓｉ3 Ｎ4 （窒化膜）１３を形成
する。さらにそれらの上にフォトレジスト１４を塗布す
る。フォトマスク１５を合わせて、光照射する。これが
図５に示すものである。ここでは１チップ分しか書いて
ないが、実際にはウエハの上に多数の同等の素子を形成
しているのである。マスクも同等のパタ−ンが縦横に多
数形成されている。
【００２３】工程 露光部のフォトレジストを除去す
る（ポジ型のレジスト）。残ったＳｉ3 Ｎ4 膜１３をマ
スクとして用いて、例えばＢｒ2 メタノ−ルのようなエ
ッチング液により、エピタキシャル層を選択的に除去す
る。これにより第１ｎ型ＩｎＰクラッド層４、ＩｎＧａ
ＡｓＰ活性層３、ｐ型ＩｎＰバッファ層２の中央部をメ
サ形状に残す。図６にこの状態を示す。両側には半円状
の凹みができる。凹溝の中に、液相エピタキシャル成長
法により、ｐ型ＩｎＰ埋め込み層５を成長させる。さら
にｎ型ＩｎＰブロック層６を成長させる。続いてｐ型Ｉ
ｎＰ埋め込み層７を成長させる。
る（ポジ型のレジスト）。残ったＳｉ3 Ｎ4 膜１３をマ
スクとして用いて、例えばＢｒ2 メタノ−ルのようなエ
ッチング液により、エピタキシャル層を選択的に除去す
る。これにより第１ｎ型ＩｎＰクラッド層４、ＩｎＧａ
ＡｓＰ活性層３、ｐ型ＩｎＰバッファ層２の中央部をメ
サ形状に残す。図６にこの状態を示す。両側には半円状
の凹みができる。凹溝の中に、液相エピタキシャル成長
法により、ｐ型ＩｎＰ埋め込み層５を成長させる。さら
にｎ型ＩｎＰブロック層６を成長させる。続いてｐ型Ｉ
ｎＰ埋め込み層７を成長させる。
【００２４】工程 窒化膜（Ｓｉ3 Ｎ4 ）を除去す
る。第１ｎ型ＩｎＰクラッド層４と、ｐ型ＩｎＰ埋め込
み層７の上に、第２ｎ型ＩｎＰクラッド層８と、ｎ型Ｉ
ｎＧａＡｓＰコンタクト層９をエピタキシャル成長させ
る。ここまでは従来のものと同じである。この上に窒化
膜（Ｓｉ3 Ｎ4 ）１３を形成し、レジストを塗布する。
フォトマスク１５をウエハに合わせて光照射しレジスト
を露光する。これが図７に示す状態である。
る。第１ｎ型ＩｎＰクラッド層４と、ｐ型ＩｎＰ埋め込
み層７の上に、第２ｎ型ＩｎＰクラッド層８と、ｎ型Ｉ
ｎＧａＡｓＰコンタクト層９をエピタキシャル成長させ
る。ここまでは従来のものと同じである。この上に窒化
膜（Ｓｉ3 Ｎ4 ）１３を形成し、レジストを塗布する。
フォトマスク１５をウエハに合わせて光照射しレジスト
を露光する。これが図７に示す状態である。
【００２５】工程 現像して露光部のフォトレジスト
１４を除去する。露呈した部分のＳｉ3 Ｎ4 １３を除去
する。これをマスクにして、例えばＢｒ2 メタノ−ルの
ようなエッチング液により、ｎ型ＩｎＧａＡｓＰコンタ
クト層９と第２ｎ型ＩｎＰクラッド層８の一部を凹溝状
に除去する。中央部がメサ状に残る。これが図８の状態
である。図８の層８、層９の横幅をメサ幅ということに
する。メサ幅は漏れ電流、容量を小さくするためにはで
きるだけ小さい方が良い。しかし余りに細いメサ幅とす
ると、マスク合わせが難しくなり歩留まりも悪くなる。
そこでメサ幅Ｍは、活性層幅Ｋに７μｍを加えた値より
も細いものとするのが良い。Ｍ≦Ｋ＋７μｍ。
１４を除去する。露呈した部分のＳｉ3 Ｎ4 １３を除去
する。これをマスクにして、例えばＢｒ2 メタノ−ルの
ようなエッチング液により、ｎ型ＩｎＧａＡｓＰコンタ
クト層９と第２ｎ型ＩｎＰクラッド層８の一部を凹溝状
に除去する。中央部がメサ状に残る。これが図８の状態
である。図８の層８、層９の横幅をメサ幅ということに
する。メサ幅は漏れ電流、容量を小さくするためにはで
きるだけ小さい方が良い。しかし余りに細いメサ幅とす
ると、マスク合わせが難しくなり歩留まりも悪くなる。
そこでメサ幅Ｍは、活性層幅Ｋに７μｍを加えた値より
も細いものとするのが良い。Ｍ≦Ｋ＋７μｍ。
【００２６】第２ｎ型ＩｎＰクラッド層８は、下方の第
１ｎ型ＩｎＰクラッド層４と共に屈折率の差を利用し
て、光を活性層に閉じ込めるものである。第２ｎ型クラ
ッド層８の厚みは、光閉じ込めのため０．２μｍ以上必
要である。しかし反面、ｎ型ＩｎＧａＡｓＰコンタクト
層９、第２ｎ型クラッド層８を除去した後の段差状のパ
タ−ン抜け不良を防ぐために、第２ｎ型クラッド層をあ
まり厚くできない。１μｍ以下が望ましい。光の閉じ込
めと、段差パタ−ンのために第２ｎ型クラッド層の厚み
は、０．２μｍ〜１μｍとする。これが図８の状態であ
るが、側方が露呈しているので化学的に不安定である。
１ｎ型ＩｎＰクラッド層４と共に屈折率の差を利用し
て、光を活性層に閉じ込めるものである。第２ｎ型クラ
ッド層８の厚みは、光閉じ込めのため０．２μｍ以上必
要である。しかし反面、ｎ型ＩｎＧａＡｓＰコンタクト
層９、第２ｎ型クラッド層８を除去した後の段差状のパ
タ−ン抜け不良を防ぐために、第２ｎ型クラッド層をあ
まり厚くできない。１μｍ以下が望ましい。光の閉じ込
めと、段差パタ−ンのために第２ｎ型クラッド層の厚み
は、０．２μｍ〜１μｍとする。これが図８の状態であ
るが、側方が露呈しているので化学的に不安定である。
【００２７】工程 そこで、Ｓｉ3 Ｎ4 １３を除き、
露呈している上面の全体に酸化膜（ＳｉＯ2 ）１０をス
パッタリングなどの方法で被覆する。これによりメサの
部分の全体が絶縁膜で覆われる。さらに、弗酸などによ
りｎ型ＩｎＧａＡｓＰコンタクト層９上面の酸化膜１０
のみを除去する。さらにこの上に金属を蒸着する。金属
は電極１１を構成する。これはコンタクト層のみなら
ず、絶縁膜１０の一部も被覆する。また基板の裏面にも
金属を蒸着し平坦な広い電極１２とする。ｐ型部が正極
にｎ型部が負極に当たる。図９に示すものが最終的なチ
ップの形状を示す。ウエハを切り出しチップにしたもの
を、パッケ−ジにダイボンドしてワイヤボンデイングし
シ−ルすると素子として完成する。
露呈している上面の全体に酸化膜（ＳｉＯ2 ）１０をス
パッタリングなどの方法で被覆する。これによりメサの
部分の全体が絶縁膜で覆われる。さらに、弗酸などによ
りｎ型ＩｎＧａＡｓＰコンタクト層９上面の酸化膜１０
のみを除去する。さらにこの上に金属を蒸着する。金属
は電極１１を構成する。これはコンタクト層のみなら
ず、絶縁膜１０の一部も被覆する。また基板の裏面にも
金属を蒸着し平坦な広い電極１２とする。ｐ型部が正極
にｎ型部が負極に当たる。図９に示すものが最終的なチ
ップの形状を示す。ウエハを切り出しチップにしたもの
を、パッケ−ジにダイボンドしてワイヤボンデイングし
シ−ルすると素子として完成する。
【００２８】［実施例２：選択成長法］ 他の実施例を
説明する。図１２は本発明の他の実施例に係る半導体レ
−ザ装置の断面図である。ｐ型ＩｎＰ基板１の上に、エ
ピタキシャル成長により、ｐ型ＩｎＰバッファ層２、Ｉ
ｎＧａＡｓＰ活性層３、第１ｎ型ＩｎＰクラッド層４を
成長させてある。選択エッチングにより両側を除いた後
埋め込み層５、６、７を液相エピタキシャル成長させ
る。この後、素子の両側の部分をマスクで覆い、素子中
央部に第２ｎ型ＩｎＰクラッド層８、ｎ型ＩｎＧａＡｓ
Ｐコンタクト層を成長させる。成長部分はメサ型にな
る。絶縁膜（酸化膜）でメサの部分を被覆する。そして
基板下面には正電極１２を形成する。ｎ型コンタクト層
の上には負電極１１を形成してある。
説明する。図１２は本発明の他の実施例に係る半導体レ
−ザ装置の断面図である。ｐ型ＩｎＰ基板１の上に、エ
ピタキシャル成長により、ｐ型ＩｎＰバッファ層２、Ｉ
ｎＧａＡｓＰ活性層３、第１ｎ型ＩｎＰクラッド層４を
成長させてある。選択エッチングにより両側を除いた後
埋め込み層５、６、７を液相エピタキシャル成長させ
る。この後、素子の両側の部分をマスクで覆い、素子中
央部に第２ｎ型ＩｎＰクラッド層８、ｎ型ＩｎＧａＡｓ
Ｐコンタクト層を成長させる。成長部分はメサ型にな
る。絶縁膜（酸化膜）でメサの部分を被覆する。そして
基板下面には正電極１２を形成する。ｎ型コンタクト層
の上には負電極１１を形成してある。
【００２９】図５、６及び図１０〜１２によって製造方
法を説明する。製造工程〜のうち、は実施例１
と同じである。これらは図５、図６に示してある。この
後の工程が異なるので、異なるところから説明する。図
６の状態から、左右両側の埋め込み層を液相エピタキシ
ャル成長により成長させる。つまりｐ型ＩｎＰ埋め込み
層５、ｎ型ＩｎＰブロック層６、ｐ型ＩｎＰ埋め込み層
７を順に形成する。この後すぐにクラッド層、コンタク
ト層を成長させるのではない。中央部の第１ｎ型ＩｎＰ
クラッド層４、左右のｐ型埋め込み層７の上に窒化膜１
３（Ｓｉ3 Ｎ4 ）を形成する。この上にレジスト１４を
塗布する。
法を説明する。製造工程〜のうち、は実施例１
と同じである。これらは図５、図６に示してある。この
後の工程が異なるので、異なるところから説明する。図
６の状態から、左右両側の埋め込み層を液相エピタキシ
ャル成長により成長させる。つまりｐ型ＩｎＰ埋め込み
層５、ｎ型ＩｎＰブロック層６、ｐ型ＩｎＰ埋め込み層
７を順に形成する。この後すぐにクラッド層、コンタク
ト層を成長させるのではない。中央部の第１ｎ型ＩｎＰ
クラッド層４、左右のｐ型埋め込み層７の上に窒化膜１
３（Ｓｉ3 Ｎ4 ）を形成する。この上にレジスト１４を
塗布する。
【００３０】工程 素子の中央部に遮光部を持つフォ
トマスク１５をウエハに合わせて光照射し、レジストを
露光する。これが図１０に示す状態である。現像して露
光部のフォトレジスト１４（ポジ型）を除去する。露呈
した部分のＳｉ3 Ｎ4 １３を除去する。これをマスクに
して、第２ｎ型ＩｎＰクラッド層８と、ｎ型ＩｎＧａＡ
ｓＰコンタクト層９を選択成長させる。これらのエピタ
キシャル層はマスクによって覆われていない部分にのみ
成長する。工程 つまり素子の中央部がメサ状に隆起
した形状になる。これらの層がストライプになって形成
される。これが図１１の状態である。図８のものに比較
して断面形状が矩形に近い。
トマスク１５をウエハに合わせて光照射し、レジストを
露光する。これが図１０に示す状態である。現像して露
光部のフォトレジスト１４（ポジ型）を除去する。露呈
した部分のＳｉ3 Ｎ4 １３を除去する。これをマスクに
して、第２ｎ型ＩｎＰクラッド層８と、ｎ型ＩｎＧａＡ
ｓＰコンタクト層９を選択成長させる。これらのエピタ
キシャル層はマスクによって覆われていない部分にのみ
成長する。工程 つまり素子の中央部がメサ状に隆起
した形状になる。これらの層がストライプになって形成
される。これが図１１の状態である。図８のものに比較
して断面形状が矩形に近い。
【００３１】図８のものと同様に、図１１の層８、層９
の横幅をメサ幅ということにする。メサ幅は漏れ電流、
容量を小さくするためにはできるだけ小さい方が良い。
しかし余りに細いメサ幅とすると、マスク合わせが難し
くなり歩留まりも悪くなる。そこでメサ幅Ｍは、活性層
幅Ｋに７μｍを加えた値よりも細いものとするのが良
い。Ｍ≦Ｋ＋７μｍとするのが望ましい。
の横幅をメサ幅ということにする。メサ幅は漏れ電流、
容量を小さくするためにはできるだけ小さい方が良い。
しかし余りに細いメサ幅とすると、マスク合わせが難し
くなり歩留まりも悪くなる。そこでメサ幅Ｍは、活性層
幅Ｋに７μｍを加えた値よりも細いものとするのが良
い。Ｍ≦Ｋ＋７μｍとするのが望ましい。
【００３２】第２ｎ型ＩｎＰクラッド層８は、下方の第
１ｎ型ＩｎＰクラッド層４と共に屈折率の差を利用し
て、光を活性層に閉じ込めるものである。第２ｎ型クラ
ッド層８の厚みは、光閉じ込めのため０．２μｍ以上必
要である。しかし反面、ｎ型ＩｎＧａＡｓＰコンタクト
層９、第２ｎ型クラッド層８を選択成長する場合、選択
成長層上のパタ−ン抜け不良を防ぐために、あまり厚い
膜を成長させるのは望ましくない。それ故、好ましい第
２ｎ型クラッド層の厚みは、０．２μｍ〜１μｍであ
る。これが図１１の状態であるが、側方が露呈している
ので化学的に不安定である。
１ｎ型ＩｎＰクラッド層４と共に屈折率の差を利用し
て、光を活性層に閉じ込めるものである。第２ｎ型クラ
ッド層８の厚みは、光閉じ込めのため０．２μｍ以上必
要である。しかし反面、ｎ型ＩｎＧａＡｓＰコンタクト
層９、第２ｎ型クラッド層８を選択成長する場合、選択
成長層上のパタ−ン抜け不良を防ぐために、あまり厚い
膜を成長させるのは望ましくない。それ故、好ましい第
２ｎ型クラッド層の厚みは、０．２μｍ〜１μｍであ
る。これが図１１の状態であるが、側方が露呈している
ので化学的に不安定である。
【００３３】工程 そこで、マスクであったＳｉ3 Ｎ
4 １３を除き、露呈している上面の全体に酸化膜（Ｓｉ
Ｏ2 ）１０をスパッタリングなどの方法で被覆する。こ
れによりメサの部分の全体が絶縁膜で覆われる。さら
に、弗酸などによりｎ型ＩｎＧａＡｓＰコンタクト層９
上面の酸化膜１０のみを除去する。さらにこの上に金属
を蒸着する。金属は電極１１を構成する。これはコンタ
クト層のみならず、絶縁膜１０の一部も被覆する。また
基板の裏面にも金属を蒸着し平坦な広い電極１２とす
る。ｐ型部が正極にｎ型部が負極に当たる。図１２に示
すものが最終的なチップの形状を示す。ウエハを切り出
しチップにしたものを、パッケ−ジにダイボンドしてワ
イヤボンデイングしシ−ルすると素子として完成する。
4 １３を除き、露呈している上面の全体に酸化膜（Ｓｉ
Ｏ2 ）１０をスパッタリングなどの方法で被覆する。こ
れによりメサの部分の全体が絶縁膜で覆われる。さら
に、弗酸などによりｎ型ＩｎＧａＡｓＰコンタクト層９
上面の酸化膜１０のみを除去する。さらにこの上に金属
を蒸着する。金属は電極１１を構成する。これはコンタ
クト層のみならず、絶縁膜１０の一部も被覆する。また
基板の裏面にも金属を蒸着し平坦な広い電極１２とす
る。ｐ型部が正極にｎ型部が負極に当たる。図１２に示
すものが最終的なチップの形状を示す。ウエハを切り出
しチップにしたものを、パッケ−ジにダイボンドしてワ
イヤボンデイングしシ−ルすると素子として完成する。
【００３４】
【発明の効果】本発明の半導体レ−ザ装置は、第２ｎ型
ＩｎＰクラッド層、ｎ型ＩｎＧａＡｓＰコンタクト層、
負電極が狭くなっており、活性層の幅程度になってい
る。第２ｎ型クラッド層と、ｐ型埋め込み層との接合面
がきわめて狭くなっている。このためにｐ型ＩｎＰ埋め
込み層からｎ型クラッド層に流れる漏れ電流が減少す
る。また逆バイアス時の静電容量も減少する。このため
に高効率、高出力、高速応答可能な半導体レ−ザ装置を
提供することができる。
ＩｎＰクラッド層、ｎ型ＩｎＧａＡｓＰコンタクト層、
負電極が狭くなっており、活性層の幅程度になってい
る。第２ｎ型クラッド層と、ｐ型埋め込み層との接合面
がきわめて狭くなっている。このためにｐ型ＩｎＰ埋め
込み層からｎ型クラッド層に流れる漏れ電流が減少す
る。また逆バイアス時の静電容量も減少する。このため
に高効率、高出力、高速応答可能な半導体レ−ザ装置を
提供することができる。
【図１】本発明の実施例に係る半導体レ−ザ装置の断面
図。
図。
【図２】従来例に係る半導体レ−ザ装置の製造工程を示
す断面図。エピタキシャル成長膜の上にレジストを塗布
し、マスクを合わせて光照射し、レジストのパタ−ンを
転写する工程を示す。
す断面図。エピタキシャル成長膜の上にレジストを塗布
し、マスクを合わせて光照射し、レジストのパタ−ンを
転写する工程を示す。
【図３】従来例に係る半導体レ−ザ装置の製造工程を示
す断面図。エピタキシャル成長膜の一部をレジストで覆
い、レジストで覆われていない部分をエッチングした状
態を示す。
す断面図。エピタキシャル成長膜の一部をレジストで覆
い、レジストで覆われていない部分をエッチングした状
態を示す。
【図４】従来例に係る半導体レ−ザ装置の製造工程を示
す断面図。埋め込み層を成長させた後、クラッド層、コ
ンタクト層、電極を形成した状態を示す。
す断面図。埋め込み層を成長させた後、クラッド層、コ
ンタクト層、電極を形成した状態を示す。
【図５】本発明の実施例に係る半導体レ−ザ装置の製造
工程を示す断面図。エピタキシャル成長層の上に窒化
膜を形成しさらにフォトレジストを塗布して、マスクを
合わせて光照射したレジストにマスクパタ−ンを転写す
る工程を示す。
工程を示す断面図。エピタキシャル成長層の上に窒化
膜を形成しさらにフォトレジストを塗布して、マスクを
合わせて光照射したレジストにマスクパタ−ンを転写す
る工程を示す。
【図６】本発明の実施例に係る半導体レ−ザ装置の製造
工程を示す断面図。レジストで覆われていない部分を
エッチング除去した状態を示す。
工程を示す断面図。レジストで覆われていない部分を
エッチング除去した状態を示す。
【図７】本発明の実施例に係る半導体レ−ザ装置の製造
工程を示す断面図。埋め込み層を液相エピタキシャル
成長によって形成しその上にクラッド層、コンタクト
層、絶縁膜を形成し、レジストによって覆い、マスク合
わせして、光照射しレジストの一部を硬化させる工程を
示す。
工程を示す断面図。埋め込み層を液相エピタキシャル
成長によって形成しその上にクラッド層、コンタクト
層、絶縁膜を形成し、レジストによって覆い、マスク合
わせして、光照射しレジストの一部を硬化させる工程を
示す。
【図８】本発明の実施例に係る半導体レ−ザ装置の製造
工程を示す断面図。レジストによって覆われない部分
を除くことにより、クラッド層、コンタクト層をメサ型
に形成した状態を示す。
工程を示す断面図。レジストによって覆われない部分
を除くことにより、クラッド層、コンタクト層をメサ型
に形成した状態を示す。
【図９】本発明の実施例に係る半導体レ−ザ装置の製造
工程を示す断面図。メサ型に形成されたクラッド層、
コンタクト層を絶縁膜で覆い、上部の一部に電極を設け
た状態を示す断面図。
工程を示す断面図。メサ型に形成されたクラッド層、
コンタクト層を絶縁膜で覆い、上部の一部に電極を設け
た状態を示す断面図。
【図１０】本発明の他の実施例に係る半導体レ−ザ装置
の製造工程を示す断面図。埋め込み層を液相エピタキ
シャル法によって形成し、さらにその上に絶縁膜（Ｓｉ
3Ｎ4 ）を形成し、マスク合わせして光照射し、埋め込
み層上部の部分のレジストを硬化させる工程を示す。
の製造工程を示す断面図。埋め込み層を液相エピタキ
シャル法によって形成し、さらにその上に絶縁膜（Ｓｉ
3Ｎ4 ）を形成し、マスク合わせして光照射し、埋め込
み層上部の部分のレジストを硬化させる工程を示す。
【図１１】本発明の他の実施例に係る半導体レ−ザ装置
の製造工程を示す断面図。絶縁膜（Ｓｉ3 Ｎ4 ）が存
在しない中央部に、クラッド層、コンタクト層を形成し
た状態を示す。
の製造工程を示す断面図。絶縁膜（Ｓｉ3 Ｎ4 ）が存
在しない中央部に、クラッド層、コンタクト層を形成し
た状態を示す。
【図１２】本発明の他の実施例に係る半導体レ−ザ装置
の製造工程を示す断面図。Ｓｉ 3 Ｎ4 を除き、酸化物
によって表面を被覆し、コンタクト層の上部の酸化物層
を除いて電極を付け、基板の底部にも電極を形成した状
態を示す。
の製造工程を示す断面図。Ｓｉ 3 Ｎ4 を除き、酸化物
によって表面を被覆し、コンタクト層の上部の酸化物層
を除いて電極を付け、基板の底部にも電極を形成した状
態を示す。
１ ｐ型ＩｎＰ基板 ２ ｐ型ＩｎＰバッファ層 ３ ＩｎＧａＡｓＰ活性層 ４ 第１ｎ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰ埋め込み層 ６ ｎ型ＩｎＰブロック層 ７ ｐ型ＩｎＰ埋め込み層 ８ 第２ｎ型ＩｎＰクラッド層 ９ ｎ型ＩｎＧａＡｓＰコンタクト層 １０ 酸化膜（ＳｉＯ2 ） １１ 負電極 １２ 正電極 １３ 窒化膜（Ｓｉ3 Ｎ4 ） １４ フォトレジスト １５ フォトマスク ２１ ｐ型ＩｎＰ基板 ２２ ｐ型ＩｎＰバッファ層 ２３ ＩｎＧａＡｓＰ活性層 ２４ 第１ｎ型ＩｎＰクラッド層 ２５ ｐ型ＩｎＰ埋め込み層 ２６ ｎ型ＩｎＰブロック層 ２７ ｐ型ＩｎＰ埋め込み層 ２８ 第２ｎ型ＩｎＰクラッド層 ２９ ｎ型ＩｎＧａＡｓＰコンタクト層 ３０ 負電極 ３１ 正電極 ３２ フォトレジスト ３３ フォトマスク
Claims (5)
- 【請求項１】 ｐ型基板上にｐ型バッファ層、活性層、
および第１ｎ型クラッド層からなるダブルヘテロ構造を
積層し、バッファ層、活性層、第１ｎ型クラッド層の両
側の部分をエッチングして中央部をメサ型に残し、エッ
チング除去した部分に、ｐ型埋め込み層、ｎ型ブロック
層、ｐ型埋め込み層をエピタキシャル成長させ、第１ｎ
型クラッド層とｐ型埋め込み層の上に第２ｎ型クラッド
層とｎ型コンタクト層をエピタキシャル成長させ、選択
エッチングにより、第２ｎ型クラッド層とｎ型コンタク
ト層の中央部のみをメサ型に残し両側を除去し、残留し
た中央部のｎ型コンタクト層の上面、これとｎ型クラッ
ド層の側面と最上の埋め込み層であるｐ型埋め込み層を
絶縁膜で覆い、ｎ型コンタクト層の上面の絶縁膜を除き
ｎ型コンタクト層の上に接触するように負電極を形成
し、ｐ型基板の裏面には正電極を形成したことを特徴と
する半導体レ−ザ装置の製造方法。 - 【請求項２】 ｐ型基板上にｐ型バッファ層、活性層、
および第１ｎ型クラッド層からなるダブルヘテロ構造を
積層し、バッファ層、活性層、第１ｎ型クラッド層の両
側の部分をエッチングして中央部をメサ型に残し、エッ
チング除去した部分に、ｐ型埋め込み層、ｎ型ブロック
層、ｐ型埋め込み層をエピタキシャル成長させ、全体を
マスク材料によって覆い、マスク材料の中央部を除去
し、除去して露呈した中央の第１ｎ型クラッド層の上
に、第２ｎ型クラッド層とｎ型コンタクト層を選択的に
エピタキシャル成長させ、素子中央部に隆起したｎ型コ
ンタクト層の上面、これとｎ型クラッド層の側面と最上
の埋め込み層であるｐ型埋め込み層を絶縁膜で覆い、ｎ
型コンタクト層の上面の絶縁膜を除きｎ型コンタクト層
の上に接触するように負電極を形成し、ｐ型基板の裏面
には正電極を形成したことを特徴とする半導体レ−ザ装
置の製造方法。 - 【請求項３】 ｐ型基板と、ｐ型基板の上にエピタキシ
ャル成長されたｐ型バッファ層と、ｐ型バッファ層の上
にエピタキシャル成長された活性層と、活性層の上にエ
ピタキシャル成長された第１ｎ型クラッド層と、ｐ型バ
ッファ層、活性層、第１ｎ型クラッド層の両側に形成さ
れた、ｐ型埋め込み層、ｎ型ブロック層、ｐ型埋め込み
層よりなる３層の埋め込み層と、素子の中央部の第１ク
ラッド層の上部に形成されている第２ｎ型クラッド層
と、第２ｎ型クラッド層の上に形成されるｎ型コンタク
ト層と、ｎ型コンタクト層、第２ｎ型クラッド層の側面
と上面及びｐ型埋め込み層の上面を覆う絶縁膜と、ｎ型
コンタクト層の上に形成される負電極と、基板裏面に形
成された正電極とよりなることを特徴とする半導体レ−
ザ装置。 - 【請求項４】 中央部にのみ形成されている第２ｎ型ク
ラッド層とコンタクト層の幅Ｍが、活性層の幅Ｋに７μ
ｍを加えた（Ｋ＋７μｍ）よりも小さいことを特徴とす
る請求項３に記載の半導体レ−ザ装置。 - 【請求項５】 第２ｎ型クラッド層の厚みが０．２μｍ
〜１μｍであることを特徴とする請求項３または請求項
４に記載の半導体レ−ザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767494A JPH07297497A (ja) | 1994-04-21 | 1994-04-21 | 半導体レ−ザ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767494A JPH07297497A (ja) | 1994-04-21 | 1994-04-21 | 半導体レ−ザ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297497A true JPH07297497A (ja) | 1995-11-10 |
Family
ID=14465123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767494A Pending JPH07297497A (ja) | 1994-04-21 | 1994-04-21 | 半導体レ−ザ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109510062A (zh) * | 2018-12-28 | 2019-03-22 | 全磊光电股份有限公司 | 掩埋dfb激光器及其制备方法 |
| WO2021200583A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| WO2021200549A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
-
1994
- 1994-04-21 JP JP10767494A patent/JPH07297497A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109510062A (zh) * | 2018-12-28 | 2019-03-22 | 全磊光电股份有限公司 | 掩埋dfb激光器及其制备方法 |
| WO2021200583A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| WO2021200549A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| JP2021163925A (ja) * | 2020-04-02 | 2021-10-11 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| JP2021163924A (ja) * | 2020-04-02 | 2021-10-11 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
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