WO2021200549A1 - 量子カスケードレーザ素子及び量子カスケードレーザ装置 - Google Patents

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WO2021200549A1
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quantum cascade
cascade laser
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semiconductor substrate
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厚志 杉山
金子　祐士
和真 谷村
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浜松ホトニクス株式会社
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    • H01S5/2224—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers having special electric properties semi-insulating semiconductors
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    • H01S5/227—Buried mesa structure ; Striped active layer
    • H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching

Definitions

  • One aspect of the present disclosure relates to a quantum cascade laser device and a quantum cascade laser device.
  • a quantum cascade laser element As a quantum cascade laser element, a semiconductor substrate, a semiconductor mesa formed on the semiconductor substrate, an embedded layer formed on both sides of the semiconductor mesa, a clad layer formed over the semiconductor mesa and the embedded layer, and a clad layer.
  • a metal layer formed on the surface of the metal layer is known (see, for example, Patent Document 1).
  • the quantum cascade laser device as described above is required to have improved heat dissipation. Further, in order to stably output the light of the basic mode having the intensity peak in the central part of the semiconductor mesa in the width direction, the oscillation of the light of the higher order mode having the intensity peaks on both sides of the central part should be suppressed. Is required.
  • Such improvement of heat dissipation and suppression of oscillation in higher-order mode are quantum cascades so as to continuously oscillate laser light having a relatively short wavelength (for example, a center wavelength of about 4 ⁇ m to 6 ⁇ m) in the mid-infrared region. It is required when driving a laser element.
  • One aspect of the present disclosure is to provide a quantum cascade laser device and a quantum cascade laser device capable of improving heat dissipation and suppressing oscillation in a higher-order mode.
  • the quantum cascade laser element includes a semiconductor substrate, an active layer having a quantum cascade structure, a semiconductor mesa formed on the semiconductor substrate so as to extend along the optical waveguide direction, and a semiconductor.
  • the clad layer includes an embedded layer formed so as to sandwich the mesa along the width direction of the semiconductor substrate, at least a clad layer formed on the semiconductor mesa, and at least a metal layer formed on the clad layer.
  • the thickness is determined in the second region located outside the first region in the width direction of the semiconductor substrate as compared with the first region in which at least a part overlaps the semiconductor mesa when viewed from the thickness direction of the semiconductor substrate. It is thinned and the metal layer extends over the first and second regions.
  • This quantum cascade laser device includes an embedded layer formed so as to sandwich the semiconductor mesa along the width direction of the semiconductor substrate. As a result, the heat generated in the active layer can be effectively dissipated. On the other hand, when such an embedded layer is provided, the effect of confining light by the embedded layer is weak, so that light in the higher-order mode is likely to oscillate.
  • the thickness of the clad layer is higher in the width direction of the semiconductor substrate than in the first region where at least a part of the clad layer overlaps with the semiconductor mesa when viewed from the thickness direction of the semiconductor substrate. In the second region located outside the first region, it is thinned and the metal layer extends over the first and second regions.
  • the light in the higher-order mode can be absorbed by the metal layer formed so as to reach the second region, and the oscillation in the higher-order mode can be suppressed. Therefore, according to this quantum cascade laser element, it is possible to improve heat dissipation and suppress oscillation in a higher-order mode.
  • the width of the clad layer in the first region may be greater than or equal to the width of the semiconductor mesa. In this case, it is possible to suppress the oscillation of the higher-order mode while suppressing the loss of the basic mode.
  • the width of the clad layer in the first region may be four times or less the width of the semiconductor mesa. In this case, oscillation in the higher-order mode can be effectively suppressed.
  • the quantum cascade laser device further includes a dielectric layer arranged between the clad layer and the metal layer, and the dielectric layer exposes the clad layer in the first region from the dielectric layer.
  • the opening is formed so that the metal layer may be in contact with the clad layer in the first region.
  • the dielectric layer can improve the bond strength between the clad layer and the metal layer. As a result, peeling or deterioration of the metal layer can be suppressed, and stability as a laser element can be improved.
  • the opening is formed so as to expose a part of the clad layer in the second region from the dielectric layer, and the metal layer may be in contact with the clad layer in the second region through the opening.
  • the metal layer since the metal layer contacts not only the clad layer in the first region but also the clad layer in the second region through the opening, the heat dissipation can be further improved.
  • the width of the opening in the width direction of the semiconductor substrate may be twice or more the width of the semiconductor mesa. In this case, the region where the metal layer contacts the clad layer can be widened, and heat dissipation can be further improved.
  • the width of the opening in the width direction of the semiconductor substrate may be 10 times or more the thickness of the clad layer in the first region.
  • the region where the metal layer contacts the clad layer can be further widened, and the heat dissipation can be further improved.
  • the quantum cascade laser element further includes a metal wire electrically connected to the metal layer, and the connection position between the metal layer and the wire is when viewed from the thickness direction of the semiconductor substrate. In addition, it may overlap with the dielectric layer. In this case, it is possible to prevent the metal layer from peeling or the like due to the tensile stress acting on the metal layer from the wire.
  • the thickness of the clad layer in the second region may be less than half the thickness of the clad layer in the first region. In this case, the oscillation in the higher order mode can be suppressed more effectively.
  • the thickness of the clad layer in the second region is 0, and the metal layer may be formed over the clad layer and the embedded layer. Even in this case, it is possible to improve the heat dissipation and suppress the oscillation in the higher-order mode.
  • the surface of the clad layer opposite to the semiconductor substrate includes an inclined surface formed at the boundary between the first region and the second region, and the inclined surface is viewed from the optical waveguide direction. It may be inclined outward as it approaches the semiconductor substrate.
  • the inclined surface may be curved so as to be convex toward the active layer when viewed from the optical waveguide direction. In these cases, the uniformity of the metal layer formed on the inclined surface can be enhanced, and it is possible to suppress the variation in the oscillation suppression characteristics of the higher-order mode due to the non-uniformity of the metal layer. Can be done.
  • the clad layer is formed over the semiconductor mesa and the embedded layer, and a pair of grooves extending along the optical waveguide direction are formed on the surface of the clad layer opposite to the semiconductor substrate, and a pair of grooves are formed.
  • the grooves are arranged in the two outer regions when the clad layer is equally divided into four regions in the width direction of the semiconductor substrate, and the metal layer may enter each groove. In this case, since the metal layer penetrates into each groove, the bonding strength between the metal layer and the clad layer can be improved. As a result, peeling of the metal layer and the like can be suppressed, and the stability of the laser element can be improved.
  • the pair of grooves may reach the embedded layer. In this case, peeling of the metal layer and the like can be suppressed more effectively.
  • the quantum cascade laser device further includes a plating layer formed on a metal layer, and a recess may be formed on the surface of the plating layer opposite to the semiconductor substrate.
  • the recess can function as a relief portion of the bonding material, and the bonding material is suppressed from creeping up on the side surface of the quantum cascade laser element. can do.
  • a pair of recesses are provided, and each of the pair of recesses may overlap with the pair of grooves when viewed from the thickness direction of the semiconductor substrate.
  • the quantum cascade laser apparatus includes the quantum cascade laser element and a drive unit for driving the quantum cascade laser element.
  • this quantum cascade laser apparatus it is possible to improve heat dissipation and suppress oscillation in a higher-order mode.
  • the quantum cascade laser apparatus further includes a support member having an electrode pad and supporting the quantum cascade laser element, and a bonding material for joining the support member and the quantum cascade laser element.
  • the cascade laser element includes a plating layer formed on a metal layer, and a recess is formed on the surface of the plating layer on the opposite side of the semiconductor substrate.
  • the electrode pad and the plating layer may be joined in a state where the bonding material is inserted into the recess and is located on the support member side. In this case, since the recess functions as a relief portion of the bonding material, it is suppressed that the bonding material crawls up to the side surface of the quantum cascade laser element.
  • the drive unit may drive the quantum cascade laser element so as to continuously oscillate the laser beam. In this case, a lot of heat is generated in the active layer. In this respect, in this quantum cascade laser apparatus, since the heat dissipation property is improved as described above, the heat generated in the active layer can be satisfactorily dissipated.
  • a quantum cascade laser element and a quantum cascade laser device capable of improving heat dissipation and suppressing oscillation in a higher-order mode.
  • the quantum cascade laser element 1 includes a semiconductor substrate 2, a lower clad layer 3, a semiconductor mesa 4, an embedded layer 5, an upper clad layer 6, and a dielectric layer 7. ,
  • the first electrode 8 and the second electrode 9 are provided.
  • the semiconductor substrate 2 is, for example, a rectangular plate-shaped S-doped InP single crystal substrate.
  • the length of the semiconductor substrate 2 is about 2 mm
  • the width of the semiconductor substrate 2 is about 500 ⁇ m
  • the thickness of the semiconductor substrate 2 is about a hundred and several tens of ⁇ m.
  • the width direction of the semiconductor substrate 2 is referred to as the X-axis direction
  • the length direction of the semiconductor substrate 2 is referred to as the Y-axis direction
  • the thickness direction of the semiconductor substrate 2 is referred to as the Z-axis direction.
  • the side where the semiconductor mesa 4 is located with respect to the semiconductor substrate 2 in the Z-axis direction is referred to as the first side S1
  • the side where the semiconductor substrate 2 is located with respect to the semiconductor mesa 4 in the Z-axis direction is referred to as the second side S2. .
  • the quantum cascade laser element 1 is configured to be line-symmetrical with respect to a center line that passes through the center of the quantum cascade laser element 1 and is parallel to the Z-axis direction when viewed from the Y-axis direction.
  • the lower clad layer 3 is formed on the surface 2a of the first side S1 of the semiconductor substrate 2.
  • the lower clad layer 3 has a main body portion 31 and a protruding portion 32 protruding from the main body portion 31 to the first side S1.
  • the semiconductor mesa 4 includes an active layer 41 having a quantum cascade structure and extends along the Y-axis direction.
  • the semiconductor mesa 4 is formed on the surface 2a of the semiconductor substrate 2 via the lower clad layer 3. In this example, the semiconductor mesa 4 is formed on the protruding portion 32 of the lower clad layer 3.
  • the semiconductor mesa 4 has a top surface 4a and a pair of side surfaces 4b.
  • the top surface 4a is the surface of the first side S1 of the semiconductor mesa 4.
  • the pair of side surfaces 4b are the surfaces on both sides of the semiconductor mesa 4 in the X-axis direction.
  • each of the top surface 4a and the side surface 4b is a flat surface.
  • the pair of side surfaces 4b are inclined so as to approach each other as they move away from the semiconductor substrate 2 (toward the first side S1) when viewed from the Y-axis direction.
  • the embedded layer 5 is formed on the surface 31a of the first side S1 of the main body 31 of the lower clad layer 3, and sandwiches the protruding portion 32 of the lower clad layer 3 and the semiconductor mesa 4 along the X-axis direction. I'm out. That is, the embedded layer 5 is provided on both sides of the protruding portion 32 and the semiconductor mesa 4 in the X-axis direction, and embeds the protruding portion 32 and the semiconductor mesa 4.
  • the embedded layer 5 is in contact with each side surface of the protrusion 32 and the entire surface of each side surface 4b of the semiconductor mesa 4.
  • the surface 5a of the first side S1 of the embedded layer 5 is located on the same plane as the top surface 4a of the semiconductor mesa 4 (is flush with each other).
  • the thickness of the embedded layer 5 is, for example, about 2 ⁇ m.
  • the upper clad layer 6 is formed over the top surface 4a of the semiconductor mesa 4 and the surface 5a of the embedded layer 5.
  • a lower guide layer is arranged between the lower clad layer 3 and the active layer 41, and an upper guide layer is arranged between the upper clad layer 6 and the active layer 41.
  • the upper guide layer has a diffraction grating structure that functions as a distributed feedback (DFB) structure.
  • DFB distributed feedback
  • the semiconductor mesa 4 is composed of a lower guide layer, an active layer 41, and an upper guide layer.
  • the width of the semiconductor mesa 4 in the X-axis direction is narrower than the width of the semiconductor substrate 2 in the X-axis direction.
  • the length of the semiconductor mesa 4 in the Y-axis direction is equal to the length of the semiconductor substrate 2 in the Y-axis direction.
  • the length of the semiconductor mesa 4 is about 2 mm
  • the width of the semiconductor mesa 4 is about 5 to 6 ⁇ m
  • the thickness of the semiconductor mesa 4 is about 2 ⁇ m.
  • the semiconductor mesa 4 is located in the center of the semiconductor substrate 2 in the X-axis direction.
  • the active layer 41 has, for example, an InGaAs / InAlAs multiple quantum well structure.
  • the active layer 41 is configured to oscillate a laser beam having a predetermined center wavelength.
  • the center wavelength is, for example, any value of 4 ⁇ m to 11 ⁇ m, and may be any value of 4 ⁇ m to 6 ⁇ m.
  • Each of the lower clad layer 3 and the upper clad layer 6 is, for example, a Si-doped InP layer.
  • Each of the lower guide layer and the upper guide layer is, for example, a Si-doped InGaAs layer.
  • the embedded layer 5 is, for example, a semiconductor layer made of an Fe-doped InP layer.
  • the semiconductor mesa 4 has a first end surface 4c and a second end surface 4d, which are both end faces in the optical waveguide direction A (FIG. 2).
  • the optical waveguide direction A is a direction parallel to the Y-axis direction, which is the extending direction of the semiconductor mesa 4.
  • the first end face 4c and the second end face 4d function as light emitting end faces.
  • the first end surface 4c and the second end surface 4d are respectively located on the same plane as both end faces of the semiconductor substrate 2 in the Y-axis direction.
  • the upper clad layer 6 has a first portion 61 located in the first region (inner region) R1 and a pair of second portions 62 located in the second region (outer region) R2. When viewed from the Z-axis direction, a part of the central side in the first region R1 overlaps with the semiconductor mesa 4. Each second region R2 is located outside the first region R1 (outer edge side of the semiconductor substrate 2) in the X-axis direction. Each second region R2 is continuous with the first region R1.
  • the first portion 61 is the upper clad layer 6 in the first region R1, and the second portion 62 is the upper clad layer 6 in the second region R2.
  • the first portion 61 and the second portion 62 are integrally formed with each other. In the X-axis direction, the second portion 62 (upper clad layer 6) reaches the end face of the quantum cascade laser element 1.
  • the thickness T2 of the second portion 62 is thinner than the thickness T1 of the first portion 61. That is, the thickness of the upper clad layer 6 is thinner in the second region R2 than in the first region R1. In this example, the thickness T2 is less than half the thickness T1.
  • the first portion 61 is a thick portion thicker than the second portion 62
  • the second portion 62 is a thin portion thinner than the first portion 61.
  • the thickness T1 of the first portion 61 is the maximum thickness of the first portion 61 in the Z-axis direction
  • the thickness T2 of the second portion 62 is the maximum thickness of the second portion 62 in the Z-axis direction. be.
  • the thickness T1 of the first portion 61 is the maximum thickness in the portion other than the connecting portion 63, and the thickness T1 of the second portion 62.
  • the thickness T2 is the maximum thickness in a portion other than the connecting portion 63.
  • the thickness T1 of the first portion 61 is about 3.5 ⁇ m
  • the thickness T2 of the second portion 62 is 1.0 ⁇ m or less.
  • Each second portion 62 has a connecting portion 63 formed at a boundary with the first portion 61.
  • the thickness of the connecting portion 63 in the Z-axis direction increases as it approaches the first portion 61.
  • the surface of the first side S1 of the connecting portion 63 becomes an inclined surface 63a.
  • the inclined surface 63a is inclined outward as it approaches the semiconductor substrate 2 (toward the second side S2) when viewed from the Y-axis direction.
  • the inclined surface 63a is curved so as to be convex toward the active layer 41 when viewed from the Y-axis direction.
  • the width W1 of the first portion 61 is equal to or greater than the width W2 of the semiconductor mesa 4, and is four times or less the width W2 of the semiconductor mesa 4.
  • the width W1 of the first portion 61 is the width of the first portion 61 in the X-axis direction, and is the width at the end portion of the first side S1 (the top surface 61a of the first portion 61).
  • the width W2 of the semiconductor mesa 4 is the width of the semiconductor mesa 4 in the X-axis direction, and is the width at the end of the first side S1 (the top surface 4a of the semiconductor mesa 4).
  • the width W1 of the first portion 61 is about 12 ⁇ m
  • the width W2 of the semiconductor mesa 4 is about 5 ⁇ m.
  • a pair of grooves 68 extending along the Y-axis direction are formed on the surface 6a of the first side S1 of the upper clad layer 6. More specifically, each groove 68 is formed in the second portion 62 of the upper clad layer 6.
  • the pair of groove portions 68 are arranged in two outer regions P2 when the upper clad layer 6 is equally divided into four regions P1 and P2 in the X-axis direction.
  • the two regions P1 are the inner regions and the two regions P2 are the outer regions.
  • the width of the region P1 in the X-axis direction is equal to the width of the region P2 in the X-axis direction.
  • the pair of groove portions 68 pass through the center point of the region between the side surface 4b of the semiconductor mesa 4 and the outer edge of the quantum cascade laser element 1 (outer edge of the semiconductor substrate 2) in the X-axis direction when viewed from the Y-axis direction. Moreover, they are formed on the outer side of the straight line Q parallel to the Z-axis direction.
  • Each groove portion 68 reaches the embedded layer 5 from the surface 62a of the first side S1 in the second portion 62 in the Z-axis direction. That is, each groove portion 68 penetrates the upper clad layer 6. Each groove portion 68 extends linearly in the Y-axis direction and reaches both outer edges of the upper clad layer 6. The width of each groove 68 in the X-axis direction becomes narrower as it approaches the bottom of the groove 68. The maximum width of each groove 68 in the X-axis direction (width at the end of the first side S1) is, for example, about 10 ⁇ m to 20 ⁇ m.
  • the upper clad layer 6 is separated into a plurality of portions by the groove portion 68, but the upper clad layer 6 includes the plurality of portions thereof.
  • the plurality of parts thereof are formed of the same material to have substantially the same thickness as each other.
  • the dielectric layer 7 is, for example, a dielectric layer (insulating layer) made of a SiN film or a SiO 2 film.
  • the dielectric layer 7 is provided so that a part of the surface 6a of the upper clad layer 6 (the top surface 61a of the first portion 61 and the surface 64a of the inner portion 64 of the second portion 62) is exposed from the dielectric layer 7. It is formed on the surface 65a of the outer portion 65 of the second portion 62.
  • the inner portion 64 is a portion of the second portion 62 that is continuous with the first portion 61 and includes a connecting portion 63.
  • the outer portion 65 is a portion of the second portion 62 located outside the inner portion 64 in the X-axis direction.
  • the surface 64a is the surface of the first side S1 in the inner portion 64
  • the surface 65a is the surface of the first side S1 in the outer portion 65.
  • the surface 64a of the inner portion 64 includes an inclined surface 63a of the connecting portion 63.
  • the dielectric layer 7 is formed on the surface 65a of the outer portion 65, not on the surface 64a of the inner portion 64, and exposes the surface 64a.
  • the dielectric layer 7 is formed with an opening 7a that exposes the first portion 61 and the inner portion 64 of the second portion 62 from the dielectric layer 7.
  • the opening 7a exposes the top surface 61a of the first portion 61 and the surface 64a of the inner portion 64 of the second portion 62 from the dielectric layer 7.
  • the outer edge of the dielectric layer 7 reaches the outer edge of the upper clad layer 6 (the outer edge of the semiconductor substrate 2).
  • the dielectric layer 7 also functions as an adhesion layer that enhances the adhesion between the upper clad layer 6 and the metal layer 81 described later.
  • the width W3 of the opening 7a in the X-axis direction is more than twice the width W2 of the semiconductor mesa 4 in the X-axis direction.
  • the width W3 may be 5 times or more the width W2.
  • the width W3 is about 50 ⁇ m and the width W2 is about 5 ⁇ m.
  • the width W3 of the opening 7a is 10 times or more the thickness of the upper clad layer 6.
  • the thickness of the upper clad layer 6 is the maximum thickness of the upper clad layer 6 in the Z-axis direction, and in this example, is the thickness T1 of the first portion 61 of the upper clad layer 6. As described above, the thickness T1 of the first portion 61 is, for example, about 3.5 ⁇ m.
  • the dielectric layer 7 penetrates into each of the pair of groove portions 68.
  • the dielectric layer 7 extends along the inner surface of the groove 68 in the groove 68, and is in close contact with the inner surface of the groove 68.
  • the first electrode 8 has a metal layer 81 and a plating layer 82.
  • the metal layer 81 is, for example, a Ti / Au layer, and functions as a base layer (seed layer) for forming the plating layer 82.
  • the plating layer 82 is formed on the metal layer 81.
  • the plating layer 82 is, for example, an Au plating layer.
  • the thickness of the first electrode 8 in the Z-axis direction is, for example, 8 ⁇ m or more.
  • the metal layer 81 is integrally formed so as to extend over the surface 6a of the upper clad layer 6. More specifically, the metal layer 81 is formed over the top surface 61a and the side surface of the first portion 61, and over the surface 62a of the second portion 62 including the inclined surface 63a of the connecting portion 63. That is, the metal layer 81 extends over the first region R1 and the second region R2. The metal layer 81 penetrates into each of the pair of groove portions 68. The metal layer 81 extends along the inner surface of the groove portion 68 in the groove portion 68, and is bonded to the inner surface of the groove portion 68 via the dielectric layer 7.
  • the metal layer 81 is formed on the surface 64a of the inner portion 64 of the second portion 62 including the top surface 61a and the side surface of the first portion 61 and the inclined surface 63a of the connecting portion 63 through the opening 7a of the dielectric layer 7. Are in contact.
  • the metal layer 81 is formed on the second portion 62 via the dielectric layer 7 in the outer portion 65 of the second portion 62. That is, the dielectric layer 7 is arranged between the outer portion 65 of the second portion 62 and the first electrode 8.
  • a contact layer (not shown) is arranged between the metal layer 81 and the top surface 61a of the first portion 61 of the upper clad layer 6.
  • the contact layer is, for example, a Si-doped InGaAs layer.
  • the metal layer 81 is in contact with the top surface 61a of the first portion 61 via the contact layer.
  • the first electrode 8 is electrically connected to the upper clad layer 6 via the contact layer.
  • the outer edge of the metal layer 81 is located inside the outer edge of the dielectric layer 7 (the outer edge of the semiconductor substrate 2).
  • the distance between the outer edge of the metal layer 81 and the outer edge of the dielectric layer 7 (outer edge of the semiconductor substrate 2) in the X-axis direction is, for example, about 50 ⁇ m.
  • the plating layer 82 penetrates into each of the pair of groove portions 68.
  • a pair of recesses (grooves) 83 are formed on the surface 82a of the first side S1 of the plating layer 82.
  • Each of the pair of recesses 83 overlaps with the pair of groove portions 68 when viewed from the Z-axis direction.
  • Each recess 83 extends linearly along the Y-axis direction and reaches both outer edges of the plating layer 82.
  • the shape of the recess 83 is a shape corresponding to the groove 68 (similar to the groove 68).
  • a plurality of metal wires WR are electrically connected to the surface 82a of the plating layer 82.
  • Each wire WR is formed by, for example, wire bonding, and is electrically connected to the metal layer 81 via a plating layer 82.
  • the connection position between the metal layer 81 (plating layer 82) and each wire WR overlaps with the dielectric layer 7 when viewed from the Z-axis direction.
  • the connection position is located inside the recess 83 in the X-axis direction.
  • the number of wires WR is not limited, and only one wire WR may be provided.
  • the second electrode 9 is formed on the surface 2b of the second side S2 of the semiconductor substrate 2.
  • the second electrode 9 is, for example, an AuGe / Au film, an AuGe / Ni / Au film, or an Au film.
  • the second electrode 9 is electrically connected to the lower clad layer 3 via the semiconductor substrate 2.
  • the quantum cascade laser element 1 when a bias voltage is applied to the active layer 41 via the first electrode 8 and the second electrode 9, light is emitted from the active layer 41 and has a predetermined center wavelength of the light. Light is resonated in the distributed feedback structure. As a result, laser light having a predetermined center wavelength is emitted from each of the first end surface 4c and the second end surface 4d.
  • a highly reflective film may be formed on one of the first end surface 4c and the second end surface 4d. In this case, the laser beam having a predetermined center wavelength is emitted from the other of the first end surface 4c and the second end surface 4d.
  • a low-reflection film may be formed on one end face of the first end face 4c and the second end face 4d.
  • the high reflection film may be formed on the other end face different from the end face on which the low reflection film is formed.
  • the laser beam having a predetermined center wavelength is emitted from one end face of the first end face 4c and the second end face 4d.
  • the laser beam is emitted from both the first end surface 4c and the second end surface 4d.
  • a semiconductor wafer 200 having a first main surface 200a and a second main surface 200b is prepared, and a semiconductor layer 300 and a semiconductor layer are prepared on the first main surface 200a of the semiconductor wafer 200.
  • the semiconductor wafer 200 is, for example, an S-doped InP single crystal (100) wafer.
  • the semiconductor wafer 200 includes a plurality of portions, each of which is a semiconductor substrate 2, and is cleaved along the line L in a post-process as described later.
  • the semiconductor layer 300 includes a plurality of portions, each of which is a lower clad layer 3, and the semiconductor layer 400 includes a plurality of portions, each of which is a semiconductor mesa 4.
  • the semiconductor layers 300 and 400 are formed by, for example, epitaxially growing each layer (that is, a layer that becomes each of the lower clad layer 3, the lower guide layer, the active layer 41, and the upper guide layer) by MO-CVD.
  • a diffraction grating pattern is formed on the portion of the semiconductor layer 400 that serves as the semiconductor mesa 4 (the portion that serves as the upper guide layer).
  • a dielectric film having a shape corresponding to the diffraction grating pattern is formed on the semiconductor layer 400, and the semiconductor layer 400 is dry-etched using the dielectric film as a mask to form a diffraction grating on the semiconductor layer 400.
  • the dielectric film is made of, for example, a SiN film or a SiO 2 film. The dielectric film is removed by etching.
  • the dielectric film 100 is formed on the portion of the semiconductor layer 400 that becomes the semiconductor mesa 4, and the semiconductor layer 400 is used as the semiconductor layer 300 with the dielectric film 100 as a mask. Dry etching up to.
  • the dielectric film 100 is made of, for example, a SiN film or a SiO 2 film.
  • the dielectric film 100 is patterned into the shape shown in FIG. 3B by, for example, photolithography and etching.
  • the width of the dielectric film 100 in the X-axis direction is, for example, about 6 ⁇ m.
  • the semiconductor layer 400 is wet-etched using the dielectric film 100 as a mask.
  • the semiconductor mesa 4 is formed on the semiconductor layer 400.
  • the embedded layer 500 is formed on the semiconductor layer 400.
  • the embedded layer 500 includes a plurality of portions, each of which is the embedded layer 5.
  • the embedded layer 500 is formed, for example, by crystal growth by MO-CVD. Since the dielectric film 100 functions as a mask, the embedded layer 500 is not formed on the dielectric film 100.
  • the dielectric film 100 is removed by etching to form the semiconductor layer 600 on the embedded layer 500.
  • the semiconductor layer 600 includes a plurality of portions, each of which is the upper clad layer 6.
  • the semiconductor layer 600 is formed, for example, by crystal growth by MO-CVD.
  • a dielectric film 110 is formed on the portion of the semiconductor layer 600 that becomes the first portion 61 of the upper clad layer 6, and the semiconductor layer 110 is used as a mask. Etch 600. As a result, the upper clad layer 6 having the first portion 61 and the second portion 62 is formed on the semiconductor layer 600.
  • the dielectric film 110 is made of, for example, a SiN film or a SiO 2 film.
  • the dielectric film 110 is patterned into the shape shown in FIG. 5 (b) by, for example, photolithography and etching. The dielectric film 110 is removed by etching. Subsequently, a pair of groove portions 68 are formed in the semiconductor layer 600 and the embedded layer 500.
  • a dielectric film is formed on the upper clad layer 6, and the semiconductor layer 600 and the embedded layer 500 are etched using the dielectric film as a mask to form a pair of groove portions 68.
  • the dielectric film is removed by etching.
  • the dielectric layer 700 is formed on the semiconductor layer 600.
  • the dielectric layer 700 includes a plurality of portions, each of which is the dielectric layer 7.
  • the dielectric layer 700 is patterned into the shape shown in FIG. 6A by, for example, photolithography and etching. As a result, an opening 7a (contact hole) is formed in the dielectric layer 700.
  • the plating layer 820 is formed on the metal layer 810 by plating.
  • the metal layer 810 includes a plurality of portions, each of which is a metal layer 81, and the plating layer 820 includes a plurality of portions, each of which is a plating layer 82.
  • the metal layer 810 is an ohmic electrode formed by sputtering or depositing Ti having a thickness of about 50 nm and Au having a thickness of about 100 nm in this order, for example.
  • the thickness of the plating layer 820 is about 5 ⁇ m to 8 ⁇ m.
  • the metal layer 810 on the line L is removed by, for example, etching after the formation of the plating layer 820.
  • the line L is a planned cleavage line that partitions a plurality of portions of the quantum cascade laser element 1 from each other.
  • the semiconductor wafer 200 is thinned by polishing the second main surface 200b of the semiconductor wafer 200.
  • the electrode layer 900 is formed on the second main surface 200b of the semiconductor wafer 200.
  • the electrode layer 900 includes a plurality of portions, each of which is a second electrode 9.
  • the electrode layer 900 may be subjected to alloy heat treatment.
  • the semiconductor wafer 200, the semiconductor layer 300, the embedded layer 500, the semiconductor layer 600, and the dielectric layer 700 are cleaved along the line L. As a result, a plurality of quantum cascade laser elements 1 can be obtained. [Configuration of quantum cascade laser device]
  • the quantum cascade laser device 10 includes a quantum cascade laser element 1A, a support member 11, a bonding material 12, and a CW drive unit (drive unit) 13.
  • the quantum cascade laser element 1A has the same configuration as the quantum cascade laser element 1 described above, except that the wire WR is not provided.
  • the support member 11 has a main body 111 and an electrode pad 112.
  • the support member 11 is, for example, a submanto whose main body 111 is formed of AlN.
  • the support member 11 supports the quantum cascade laser element 1A in a state where the semiconductor mesa 4 is located on the support member 11 side with respect to the semiconductor substrate 2 (that is, in an episide-down state).
  • the semiconductor mesa 4 is located on the side opposite to the support member 11 with respect to the semiconductor substrate 2 (that is, in an episide-up state).
  • the support member 11 may support the quantum cascade laser element 1.
  • the bonding material 12 joins the electrode pad 112 of the support member 11 and the first electrode 8 of the quantum cascade laser element 1A in an episide-down state.
  • the bonding material 12 is, for example, a solder made of AuSn.
  • the joining material 12 penetrates into a pair of recesses 83 formed in the plating layer 82 of the first electrode 8.
  • the thickness of the portion of the bonding material 12 arranged between the electrode pad 112 and the first electrode 8 is, for example, about several ⁇ m.
  • the CW drive unit 13 drives the quantum cascade laser element 1A so that the quantum cascade laser element 1A continuously oscillates the laser beam.
  • the CW drive unit 13 is electrically connected to each of the electrode pad 112 of the support member 11 and the second electrode 9 of the quantum cascade laser element 1A. In order to electrically connect the CW drive unit 13 to each of the electrode pad 112 and the second electrode 9, wire bonding is performed to each of the electrode pad 112 and the second electrode 9.
  • the quantum cascade laser apparatus 10 a heat sink (not shown) is provided on the support member 11 side. Therefore, since the quantum cascade laser element 1A is mounted on the support member 11 in the episide-down state, the heat dissipation of the semiconductor mesa 4 can be improved.
  • the quantum cascade laser element 1A is driven so as to continuously oscillate the laser beam, the episide-down configuration is effective.
  • the active layer 41 is configured to oscillate a laser beam having a relatively short center wavelength (for example, a center wavelength of any value of 4 ⁇ m to 6 ⁇ m) in the mid-infrared region, and a quantum cascade laser element.
  • the episide-down configuration is effective.
  • the quantum cascade laser element 1A can be mounted in an episide-down state on a plane formed by the surface 5a of the embedded layer 5 and the top surface 4a of the semiconductor mesa 4, the upper clad layer 6 and the first electrode. This is because the surface of the first electrode 8 is formed substantially flat due to the formation of 8. [Action and effect]
  • the quantum cascade laser element 1 includes an embedded layer 5 formed so as to sandwich the semiconductor mesa 4 along the X-axis direction (width direction of the semiconductor substrate 2). As a result, the heat generated in the active layer 41 can be effectively dissipated. On the other hand, when such an embedded layer 5 is provided, the light confinement effect of the embedded layer 5 is weak, so that the light in the higher-order mode is likely to oscillate.
  • the thickness of the upper clad layer 6 is the first region R1 in which at least a part of the thickness of the upper clad layer 6 overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction (thickness direction of the semiconductor substrate 2).
  • the second region R2 located outside the first region R1 in the X-axis direction is thinned, and the metal layer 81 extends over the first region R1 and the second region R2.
  • the light in the higher-order mode can be absorbed by the metal layer 81 formed so as to reach the second region R2, and the oscillation in the higher-order mode can be suppressed. Therefore, according to the quantum cascade laser element 1, it is possible to improve heat dissipation and suppress oscillation in a higher-order mode.
  • FIG. 8 shows the electric field strength distribution in the width direction of the semiconductor substrate 2 with the center of the semiconductor mesa 4 as the origin of the X-axis.
  • the intensity distribution of the basic mode M0 is shown by a solid line
  • the intensity distribution of the primary mode M1 is shown by a chain double-dashed line.
  • the light in the basic mode M0 has an intensity peak near the center of the semiconductor mesa 4
  • the light in the primary mode M1 has intensity peaks on both sides of the center of the semiconductor mesa 4. have.
  • FIG. 9A is a diagram showing the spread of the basic mode M0 when viewed from the optical waveguide direction A
  • FIG. 9B is a diagram showing the spread of the primary mode M1 when viewed from the optical waveguide direction A. It is a figure which shows.
  • each of the basic mode M0 and the primary mode M1 has a substantially elliptical extension whose major axis is along the Z-axis direction.
  • the metal layer 81 that easily absorbs light is formed so as to reach the second region R2 (on the second portion 62), the light loss in the basic mode M0 is suppressed (basic mode). It is possible to suppress the oscillation of the light of the primary mode M1 (while confining the light of M0).
  • the width W1 of the first portion 61 of the upper clad layer 6 (the upper clad layer 6 in the first region R1) is equal to or greater than the width W2 of the semiconductor mesa 4. Therefore, the second portion 62 of the upper clad layer 6 is located outside the semiconductor mesa 4 in the X-axis direction. As a result, it is possible to suppress the oscillation of the higher-order mode while suppressing the loss of the basic mode.
  • the width W1 of the first portion 61 of the upper clad layer 6 is four times or less the width W2 of the semiconductor mesa 4. As a result, oscillation in the higher-order mode can be effectively suppressed.
  • the dielectric layer 7 arranged between the upper clad layer 6 and the metal layer 81 is formed with an opening 7a for exposing the first portion 61 of the upper clad layer 6 from the dielectric layer 7, and the metal layer 81 is formed. , Is in contact with the first portion 61 exposed from the opening 7a. Thereby, the dielectric layer 7 can improve the bond strength between the upper clad layer 6 and the metal layer 81. As a result, peeling or deterioration of the metal layer 81 can be suppressed, and the stability of the laser element can be improved.
  • the opening 7a is formed so as to expose a part (inner portion 64) of the second portion 62 (upper clad layer 6 in the second region R2) of the upper clad layer 6 from the dielectric layer 7, and the metal layer 81. Is in contact with the second portion 62 through the opening 7a. As a result, the metal layer 81 contacts not only the first portion 61 but also the second portion 62 through the opening 7a, so that the heat dissipation property can be further improved. Further, for example, when another layer is formed between the side surface of the first portion 61 of the upper clad layer 6 and the inclined surface 63a and the metal layer 81, the height is high due to the manufacturing error of the other layer. The characteristics of oscillation suppression in the next mode may vary.
  • the thickness of the other layer may differ between one side and the other side of the first portion 61 in the X-axis direction, and the refractive index structure may differ.
  • the metal layer 81 is formed directly on the surface thereof, such a situation can be suppressed and the yield can be improved.
  • the width W3 of the opening 7a in the X-axis direction is more than twice the width W2 of the active layer 41.
  • the width W3 of the opening 7a in the X-axis direction is 10 times or more the thickness T1 of the first portion 61 of the upper clad layer 6.
  • connection position between the metal layer 81 and the wire WR overlaps with the dielectric layer 7 when viewed from the Z-axis direction. As a result, it is possible to prevent the metal layer 81 from being peeled off or the like due to the tensile stress acting on the metal layer 81 from the wire WR.
  • the thickness T2 of the second portion 62 of the upper clad layer 6 is less than half the thickness T1 of the first portion 61. As a result, oscillation in the higher-order mode can be suppressed even more effectively.
  • the surface 6a of the first side S1 (the side opposite to the semiconductor substrate 2) of the upper clad layer 6 includes an inclined surface 63a formed at the boundary between the first region R1 and the second region R2.
  • the inclined surface 63a is inclined toward the outside as it approaches the semiconductor substrate 2 when viewed from the Y-axis direction (optical waveguide direction).
  • the inclined surface 63a is curved so as to be convex toward the active layer 41 when viewed from the Y-axis direction.
  • the uniformity of the metal layer 81 formed on the inclined surface 63a can be enhanced, and it is possible to suppress variations in the oscillation suppression characteristics of the higher-order mode due to the non-uniformity of the metal layer 81. can do.
  • the metal layer 81 on the inclined surface 63a can be shaped according to the basic mode. As a result, the above-mentioned effect that the oscillation of the higher-order mode can be suppressed while suppressing the loss of the basic mode is remarkably exhibited.
  • a pair of groove portions 68 extending along the Y-axis direction are formed on the surface 6a of the upper clad layer 6.
  • the pair of groove portions 68 are arranged in two outer regions P2 when the upper clad layer 6 is equally divided into four regions in the X-axis direction, and the metal layer 81 is inserted into each groove portion 68. Since the metal layer 81 is inserted into each groove portion 68, the bonding strength between the metal layer 81 and the upper clad layer 6 can be improved. As a result, peeling of the metal layer 81 and the like can be suppressed, and the stability of the laser element can be improved.
  • Each groove 68 reaches the embedded layer 5. As a result, peeling of the metal layer 81 and the like can be suppressed more effectively. Further, the upper clad layer 6 is electrically separated by a pair of groove portions 68. As a result, when a semiconductor wafer including a plurality of portions to be a quantum cascade laser element 1 is opened to obtain a quantum cascade laser element 1, a plurality of quantum cascade lasers are in a state of a laser bar in which the elements before the opening are connected only in the lateral direction. The element 1 can be individually inspected electrically and optically.
  • a recess 83 is formed on the surface 82a of the first side S1 of the plating layer 82.
  • Each of the pair of recesses 83 overlaps with the pair of groove portions 68 when viewed from the Z-axis direction.
  • the bonding material 12 has the electrode pad 112 and the plating layer 82 in a state where the semiconductor mesa 4 is located on the support member 11 side with respect to the semiconductor substrate 2 and the bonding material 12 is inserted into the recess 83. Is joined.
  • the recess 83 functions as a relief portion of the bonding material 12, so that the bonding material 12 is suppressed from creeping up on the side surface of the quantum cascade laser element 1A.
  • the dielectric layer 7 reaches the outer edge of the upper clad layer 6 (the outer edge of the semiconductor substrate 2), the bonding material 12 is further suppressed from creeping up to the surface 2b side of the semiconductor substrate 2.
  • the CW drive unit 13 drives the quantum cascade laser element 1A so as to continuously oscillate the laser beam. In this case, a lot of heat is generated in the active layer 41. In this respect, since the quantum cascade laser apparatus 10 has improved heat dissipation as described above, the heat generated in the active layer 41 can be satisfactorily dissipated. [Modification example]
  • the present disclosure is not limited to the above-described embodiment.
  • As the material and shape of each configuration not only the above-mentioned material and shape but also various materials and shapes can be adopted.
  • Other known quantum cascade structures can be applied to the active layer 41.
  • the upper guide layer does not have to have a diffraction grating structure that functions as a distribution feedback structure.
  • the outer edge of the metal layer 81 in the Y-axis direction may reach the outer edge of the dielectric layer 7. In this case, the heat dissipation of the first end surface 4c and the second end surface 4d can be improved.
  • the first electrode 8 may be formed only by the metal layer 81 without providing the plating layer 82. In this case, the wire WR may be connected to the surface of the first side S1 in the metal layer 81.
  • the thickness T2 of the upper clad layer 6 (second portion 62) in the second region R2 may be 0.
  • the second portion 62 may not be provided and the upper clad layer 6 may have only the first portion 61 located in the first region R1.
  • the thickness of the upper clad layer 6 is thinner in the second region R2 as compared with the first region R1.
  • the metal layer 81 is formed over the first portion 61 of the upper clad layer 6 and over the embedded layer 5. Even with such a modification, it is possible to improve heat dissipation and suppress oscillation in the higher-order mode, as in the above embodiment.
  • the upper clad layer 6 may be formed only on the semiconductor mesa 4.
  • the surface 5a of the first side S1 in the embedded layer 5 may be located on the first side S1 with respect to the top surface 4a of the semiconductor mesa 4, or may be located on the second side S2 with respect to the top surface 4a. You may be.
  • the width W1 of the first portion 61 of the upper clad layer 6 may be equal to the width W2 of the semiconductor mesa 4 or smaller than the width W2 of the semiconductor mesa 4. It suffices that at least a part of the first region R1 overlaps with the semiconductor mesa 4 when viewed from the Z-axis direction, and the entire first region R1 may overlap with the semiconductor mesa 4. In this case, the width W1 of the first portion 61 is equal to or less than the width W2 of the semiconductor mesa 4.
  • the connecting portion 63 may not be formed at the boundary between the first portion 61 and the second portion 62.
  • the groove portion 68 does not have to reach the embedded layer 5.
  • the groove portion 68 may penetrate the upper clad layer 6 and the embedded layer 5 to reach the lower clad layer 3.

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Abstract

量子カスケードレーザ素子は、半導体基板と、量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように半導体基板上に形成された半導体メサと、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層と、少なくとも半導体メサ上に形成されたクラッド層と、少なくともクラッド層上に形成された金属層と、を備える。クラッド層の厚さは、半導体基板の厚さ方向から見た場合に少なくとも一部が半導体メサと重なる第１領域と比べて、半導体基板の幅方向において第１領域よりも外側に位置する第２領域において、薄化されている。金属層は、第１領域及び第２領域にわたって延在している。

Description

量子カスケードレーザ素子及び量子カスケードレーザ装置
　本開示の一側面は、量子カスケードレーザ素子及び量子カスケードレーザ装置に関する。
　量子カスケードレーザ素子として、半導体基板と、半導体基板上に形成された半導体メサと、半導体メサの両側に形成された埋め込み層と、半導体メサ及び埋め込み層上にわたって形成されたクラッド層と、クラッド層上に形成された金属層と、を備えたものが知られている（例えば特許文献１参照）。
特開２０１９－４７０６５号公報
　上述したような量子カスケードレーザ素子には、放熱性の向上が求められる。また、幅方向における半導体メサの中央部に強度のピークを有する基本モードの光を安定的に出力するために、中央部の両側に強度のピークを有する高次モードの光の発振を抑制することが求められる。このような放熱性の向上及び高次モードの発振の抑制は、特に、中赤外領域における比較的短波長（例えば、中心波長が４μｍ～６μｍ程度）のレーザ光を連続発振するように量子カスケードレーザ素子を駆動する場合に、必要となる。
　本開示の一側面は、放熱性の向上及び高次モードの発振の抑制を図ることができる量子カスケードレーザ素子及び量子カスケードレーザ装置を提供することを目的とする。
　本開示の一側面に係る量子カスケードレーザ素子は、半導体基板と、量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように半導体基板上に形成された半導体メサと、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層と、少なくとも半導体メサ上に形成されたクラッド層と、少なくともクラッド層上に形成された金属層と、を備え、クラッド層の厚さは、半導体基板の厚さ方向から見た場合に少なくとも一部が半導体メサと重なる第１領域と比べて、半導体基板の幅方向において第１領域よりも外側に位置する第２領域において、薄化されており、金属層は、第１領域及び第２領域にわたって延在している。
　この量子カスケードレーザ素子は、半導体メサを半導体基板の幅方向に沿って挟むように形成された埋め込み層を備えている。これにより、活性層で生じる熱を効果的に放熱することができる。一方、そのような埋め込み層が設けられている場合、埋め込み層による光の閉じ込め効果は弱いため、高次モードの光が発振し易くなる。この点、この量子カスケードレーザ素子では、クラッド層の厚さが、半導体基板の厚さ方向から見た場合に少なくとも一部が半導体メサと重なる第１領域と比べて、半導体基板の幅方向において第１領域よりも外側に位置する第２領域において、薄化されており、金属層が、第１領域及び第２領域にわたって延在している。これにより、第２領域に至るように形成された金属層によって高次モードの光を吸収することができ、高次モードの発振を抑制することができる。よって、この量子カスケードレーザ素子によれば、放熱性の向上及び高次モードの発振の抑制を図ることができる。
　第１領域におけるクラッド層の幅は、半導体メサの幅以上であってもよい。この場合、基本モードの損失を抑制しつつ、高次モードの発振を抑制することができる。
　第１領域におけるクラッド層の幅は、半導体メサの幅の４倍以下であってもよい。この場合、高次モードの発振を効果的に抑制することができる。
　本開示の一側面に係る量子カスケードレーザ素子は、クラッド層と金属層との間に配置された誘電体層を更に備え、誘電体層には、第１領域におけるクラッド層を誘電体層から露出させる開口が形成されており、金属層は、第１領域におけるクラッド層に接触していてもよい。この場合、誘電体層によりクラッド層と金属層との間の結合強度を向上することができる。その結果、金属層の剥がれ又は劣化を抑制することができ、レーザ素子としての安定性を向上することができる。
　開口は、第２領域におけるクラッド層の一部を誘電体層から露出させるように形成されており、金属層は、開口を介して第２領域におけるクラッド層に接触していてもよい。この場合、金属層が開口を介して第１領域におけるクラッド層だけでなく第２領域におけるクラッド層にも接触するため、放熱性を一層向上することができる。
　半導体基板の幅方向における開口の幅は、半導体メサの幅の２倍以上であってもよい。この場合、金属層がクラッド層に接触する領域を広くすることができ、放熱性を一層向上することができる。
　半導体基板の幅方向における開口の幅は、第１領域におけるクラッド層の厚さの１０倍以上であってもよい。この場合、金属層がクラッド層に接触する領域を一層広くすることができ、放熱性をより一層向上することができる。
　本開示の一側面に係る量子カスケードレーザ素子は、金属層に電気的に接続された金属製のワイヤを更に備え、金属層とワイヤとの接続位置は、半導体基板の厚さ方向から見た場合に、誘電体層と重なっていてもよい。この場合、ワイヤから金属層に作用する引張応力により金属層に剥がれ等が生じるのを抑制することができる。
　第２領域におけるクラッド層の厚さは、第１領域におけるクラッド層の厚さの半分以下であってもよい。この場合、高次モードの発振をより一層効果的に抑制することができる。
　第２領域におけるクラッド層の厚さは、０であり、金属層は、クラッド層及び埋め込み層上にわたって形成されていてもよい。この場合でも、放熱性の向上及び高次モードの発振の抑制を図ることができる。
　クラッド層における半導体基板とは反対側の表面は、第１領域と第２領域との間の境界部に形成された傾斜面を含んでおり、傾斜面は、光導波方向から見た場合に、半導体基板に近づくにつれて外側に向かうように傾斜していてもよい。傾斜面は、光導波方向から見た場合に、活性層に向けて凸となるように湾曲していてもよい。これらの場合、傾斜面上に形成される金属層の均一性を高めることができ、金属層が不均一であることに起因して高次モードの発振抑制特性にばらつきが生じるのを抑制することができる。
　クラッド層は、半導体メサ及び埋め込み層上にわたって形成されており、クラッド層における半導体基板とは反対側の表面には、光導波方向に沿って延在する一対の溝部が形成されており、一対の溝部は、半導体基板の幅方向においてクラッド層を４つの領域に等分した場合の外側の２つの領域にそれぞれ配置されており、金属層は、各溝部に入り込んでいてもよい。この場合、金属層が各溝部に入り込んでいることにより、金属層とクラッド層との間の結合強度を向上することができる。その結果、金属層の剥がれ等を抑制することができ、レーザ素子としての安定性を向上することができる。特に、金属層に剥がれ等が生じ易い外側の領域において金属層が各溝部に入り込んでいることで、金属層の剥がれ等を効果的に抑制することができる。また、一対の溝部が外側の領域に配置されていることで、クラッド層における一対の溝部間の部分の幅を広く形成することができる。その結果、放熱性を一層向上することができる。
　一対の溝部は、埋め込み層に至っていてもよい。この場合、金属層の剥がれ等を一層効果的に抑制することができる。
　本開示の一側面に係る量子カスケードレーザ素子は、金属層上に形成されたメッキ層を更に備え、メッキ層における半導体基板とは反対側の表面には、凹部が形成されていてもよい。この場合、量子カスケードレーザ素子を支持部材に対して接合材により接合する際に、凹部を接合材の逃げ部として機能させることができ、量子カスケードレーザ素子の側面に接合材が這い上がるのを抑制することができる。
　凹部は、一対設けられており、一対の凹部は、それぞれ、半導体基板の厚さ方向から見た場合に、一対の溝部と重なっていてもよい。上記溝部を有するクラッド層上に金属層及びメッキ層を形成することにより、このような凹部を容易に形成することができる。
　本開示の一側面に係る量子カスケードレーザ装置は、上記量子カスケードレーザ素子と、量子カスケードレーザ素子を駆動する駆動部と、を備える。この量子カスケードレーザ装置では、放熱性の向上及び高次モードの発振の抑制を図ることができる。
　本開示の一側面に係る量子カスケードレーザ装置は、電極パッドを有し、量子カスケードレーザ素子を支持する支持部材と、支持部材と量子カスケードレーザ素子とを接合する接合材と、を更に備え、量子カスケードレーザ素子は、金属層上に形成されたメッキ層を備え、メッキ層における半導体基板とは反対側の表面には、凹部が形成されており、接合材は、半導体メサが半導体基板に対して支持部材側に位置し、且つ接合材が凹部に入り込んだ状態で、電極パッドとメッキ層とを接合していてもよい。この場合、凹部が接合材の逃げ部として機能することで、量子カスケードレーザ素子の側面に接合材が這い上がることが抑制されている。
　駆動部は、レーザ光を連続発振するように量子カスケードレーザ素子を駆動してもよい。この場合、活性層において多くの熱が発生する。この点、この量子カスケードレーザ装置では、上述のとおり放熱性が向上されているため、活性層において発生した熱を良好に放熱することができる。
　本開示によれば、放熱性の向上及び高次モードの発振の抑制を図ることができる量子カスケードレーザ素子及び量子カスケードレーザ装置を提供することが可能となる。
一実施形態に係る量子カスケードレーザ素子の断面図である。 図１のII－II線に沿っての断面図である。 （ａ）及び（ｂ）は、量子カスケードレーザ素子の製造方法を示す図である。 （ａ）及び（ｂ）は、量子カスケードレーザ素子の製造方法を示す図である。 （ａ）及び（ｂ）は、量子カスケードレーザ素子の製造方法を示す図である。 （ａ）及び（ｂ）は、量子カスケードレーザ素子の製造方法を示す図である。 量子カスケードレーザ装置の断面図である。 量子カスケードレーザ素子における電界強度分布の例を示すグラフである。 （ａ）は、基本モードの広がりの例を示す図であり、（ｂ）は、１次モードの広がりの例を示す図である。
　以下、本開示の一実施形態について、図面を参照しつつ詳細に説明する。以下の説明において、同一又は相当要素には同一符号を用い、重複する説明を省略する。
［量子カスケードレーザ素子の構成］
　図１及び図２に示されるように、量子カスケードレーザ素子１は、半導体基板２と、下部クラッド層３と、半導体メサ４と、埋め込み層５と、上部クラッド層６と、誘電体層７と、第１電極８と、第２電極９と、を備えている。半導体基板２は、例えば、長方形板状のＳドープＩｎＰ単結晶基板である。一例として、半導体基板２の長さは２ｍｍ程度であり、半導体基板２の幅は５００μｍ程度であり、半導体基板２の厚さは百数十μｍ程度である。
　以下の説明では、半導体基板２の幅方向をＸ軸方向といい、半導体基板２の長さ方向をＹ軸方向といい、半導体基板２の厚さ方向をＺ軸方向という。Ｚ軸方向において半導体基板２に対して半導体メサ４が位置する側を第１の側Ｓ１といい、Ｚ軸方向において半導体メサ４に対して半導体基板２が位置する側を第２の側Ｓ２という。量子カスケードレーザ素子１は、Ｙ軸方向から見た場合に、量子カスケードレーザ素子１の中心を通り且つＺ軸方向に平行な中心線に関して線対称に構成されている。
　下部クラッド層３は、半導体基板２における第１の側Ｓ１の表面２ａ上に形成されている。下部クラッド層３は、本体部３１と、本体部３１から第１の側Ｓ１に突出する突出部３２と、を有している。半導体メサ４は、量子カスケード構造を有する活性層４１を含み、Ｙ軸方向に沿って延在している。半導体メサ４は、下部クラッド層３を介して半導体基板２の表面２ａ上に形成されている。この例では、半導体メサ４は、下部クラッド層３の突出部３２上に形成されている。
　半導体メサ４は、頂面４ａと、一対の側面４ｂと、を有している。頂面４ａは、半導体メサ４における第１の側Ｓ１の表面である。一対の側面４ｂは、Ｘ軸方向における半導体メサ４の両側の表面である。この例では、頂面４ａ及び側面４ｂの各々は、平坦面である。一対の側面４ｂは、Ｙ軸方向から見た場合に、半導体基板２から離れるにつれて（第１の側Ｓ１に向かうにつれて）互いに近づくように傾斜している。
　埋め込み層５は、下部クラッド層３の本体部３１における第１の側Ｓ１の表面３１ａ上に形成されており、下部クラッド層３の突出部３２、及び半導体メサ４をＸ軸方向に沿って挟んでいる。すなわち、埋め込み層５は、Ｘ軸方向における突出部３２及び半導体メサ４の両側に設けられ、突出部３２及び半導体メサ４を埋め込んでいる。埋め込み層５は、突出部３２の各側面及び半導体メサ４の各側面４ｂの全面に接触している。埋め込み層５における第１の側Ｓ１の表面５ａは、半導体メサ４の頂面４ａと同一平面上に位置している（面一となっている）。埋め込み層５の厚さは、例えば２μｍ程度である。
　上部クラッド層６は、半導体メサ４の頂面４ａ及び埋め込み層５の表面５ａ上にわたって形成されている。図示は省略されているが、下部クラッド層３と活性層４１との間には下部ガイド層が配置されており、上部クラッド層６と活性層４１との間には上部ガイド層が配置されている。上部ガイド層は、分布帰還（ＤＦＢ：distributed　feedback）構造として機能する回折格子構造を有している。
　半導体メサ４は、下部ガイド層、活性層４１及び上部ガイド層によって構成されている。Ｘ軸方向における半導体メサ４の幅は、Ｘ軸方向における半導体基板２の幅よりも狭い。Ｙ軸方向における半導体メサ４の長さは、Ｙ軸方向における半導体基板２の長さに等しい。一例として、半導体メサ４の長さは２ｍｍ程度であり、半導体メサ４の幅は５～６μｍ程度であり、半導体メサ４の厚さは２μｍ程度である。半導体メサ４は、Ｘ軸方向において半導体基板２の中央に位置している。
　活性層４１は、例えば、ＩｎＧａＡｓ／ＩｎＡｌＡｓの多重量子井戸構造を有している。活性層４１は、所定の中心波長を有するレーザ光を発振するように構成されている。中心波長は、例えば、４μｍ～１１μｍのいずれかの値であり、４μｍ～６μｍのいずれかの値であってもよい。下部クラッド層３及び上部クラッド層６の各々は、例えばＳｉドープＩｎＰ層である。下部ガイド層及び上部ガイド層の各々は、例えばＳｉドープＩｎＧａＡｓ層である。埋め込み層５は、例えば、ＦｅドープＩｎＰ層からなる半導体層である。
　半導体メサ４は、光導波方向Ａにおける両端面である第１端面４ｃ及び第２端面４ｄを有している（図２）。光導波方向Ａは、半導体メサ４の延在方向であるＹ軸方向に平行な方向である。第１端面４ｃ及び第２端面４ｄは、光出射端面として機能する。第１端面４ｃ及び第２端面４ｄは、それぞれ、Ｙ軸方向における半導体基板２の両端面と同一平面上に位置している。
　上部クラッド層６は、第１領域（内側領域）Ｒ１に位置する第１部分６１と、第２領域（外側領域）Ｒ２に位置する一対の第２部分６２と、を有している。Ｚ軸方向から見た場合に、第１領域Ｒ１における中央側の一部は、半導体メサ４と重なっている。各第２領域Ｒ２は、Ｘ軸方向において第１領域Ｒ１よりも外側（半導体基板２の外縁側）に位置している。各第２領域Ｒ２は、第１領域Ｒ１に連続している。第１部分６１は、第１領域Ｒ１における上部クラッド層６であり、第２部分６２は、第２領域Ｒ２における上部クラッド層６である。第１部分６１及び第２部分６２は、互いに一体的に形成されている。Ｘ軸方向において、第２部分６２（上部クラッド層６）は、量子カスケードレーザ素子１の端面に至っている。
　第２部分６２の厚さＴ２は、第１部分６１の厚さＴ１よりも薄い。すなわち、上部クラッド層６の厚さは、第１領域Ｒ１と比べて、第２領域Ｒ２において薄化されている。この例では、厚さＴ２は、厚さＴ１の半分以下である。第１部分６１は、第２部分６２よりも厚い厚肉部であり、第２部分６２は、第１部分６１と比べて薄化された薄化部である。第１部分６１の厚さＴ１とは、Ｚ軸方向における第１部分６１の最大厚さであり、第２部分６２の厚さＴ２とは、Ｚ軸方向における第２部分６２の最大厚さである。この例のように、厚さが変化する接続部分６３が形成されている場合、第１部分６１の厚さＴ１とは、接続部分６３以外の部分における最大厚さであり、第２部分６２の厚さＴ２とは、接続部分６３以外の部分における最大厚さである。一例として、第１部分６１の厚さＴ１は３．５μｍ程度であり、第２部分６２の厚さＴ２は１．０μｍ以下である。
　各第２部分６２は、第１部分６１との間の境界部に形成された接続部分６３を有している。Ｚ軸方向における接続部分６３の厚さは、第１部分６１に近づくにつれて増加している。これにより、接続部分６３における第１の側Ｓ１の表面は、傾斜面６３ａとなっている。傾斜面６３ａは、Ｙ軸方向から見た場合に、半導体基板２に近づくにつれて（第２の側Ｓ２に向かうにつれて）外側に向かうように傾斜している。また、傾斜面６３ａは、Ｙ軸方向から見た場合に、活性層４１に向けて凸となるように湾曲している。
　第１部分６１の幅Ｗ１は、半導体メサ４の幅Ｗ２以上であり、半導体メサ４の幅Ｗ２の４倍以下である。第１部分６１の幅Ｗ１とは、Ｘ軸方向における第１部分６１の幅であり、第１の側Ｓ１の端部（第１部分６１の頂面６１ａ）における幅である。半導体メサ４の幅Ｗ２とは、Ｘ軸方向における半導体メサ４の幅であり、第１の側Ｓ１の端部（半導体メサ４の頂面４ａ）における幅である。一例として、第１部分６１の幅Ｗ１は１２μｍ程度であり、半導体メサ４の幅Ｗ２は、５μｍ程度である。
　上部クラッド層６における第１の側Ｓ１の表面６ａには、Ｙ軸方向に沿って延在する一対の溝部（トレンチ）６８が形成されている。より具体的には、各溝部６８は、上部クラッド層６の第２部分６２に形成されている。一対の溝部６８は、Ｘ軸方向において上部クラッド層６を４つの領域Ｐ１，Ｐ２に等分した場合の外側の２つの領域Ｐ２にそれぞれ配置されている。この例では、２つの領域Ｐ１が内側の領域であり、２つの領域Ｐ２が外側の領域である。Ｘ軸方向における領域Ｐ１の幅は、Ｘ軸方向における領域Ｐ２の幅に等しい。一対の溝部６８は、Ｙ軸方向から見た場合に、Ｘ軸方向における半導体メサ４の側面４ｂと量子カスケードレーザ素子１の外縁（半導体基板２の外縁）との間の領域の中心点を通り且つＺ軸方向に平行な直線Ｑよりも外側に、それぞれ形成されている。
　各溝部６８は、Ｚ軸方向においては、第２部分６２における第１の側Ｓ１の表面６２ａから、埋め込み層５に至っている。すなわち、各溝部６８は、上部クラッド層６を貫通している。各溝部６８は、Ｙ軸方向においては、直線状に延在し、上部クラッド層６の両外縁に至っている。Ｘ軸方向における各溝部６８の幅は、溝部６８の底部に近づくにつれて狭くなっている。Ｘ軸方向における各溝部６８の最大幅（第１の側Ｓ１の端部における幅）は、例えば１０μｍ～２０μｍ程度である。この例では、溝部６８によって上部クラッド層６が複数の部分に分離されているが、上部クラッド層６は、それらの複数の部分を含む。それらの複数の部分は、同一材料により、互いに実質的に同じ厚さに形成されている。
　誘電体層７は、例えば、ＳｉＮ膜又はＳｉＯ２膜からなる誘電体層（絶縁層）である。誘電体層７は、上部クラッド層６の表面６ａの一部（第１部分６１の頂面６１ａ、及び第２部分６２の内側部分６４の表面６４ａ）が誘電体層７から露出するように、第２部分６２の外側部分６５の表面６５ａ上に形成されている。内側部分６４は、第２部分６２のうち第１部分６１に連続する部分であり、接続部分６３を含んでいる。外側部分６５は、第２部分６２のうち内側部分６４に対してＸ軸方向における外側に位置する部分である。表面６４ａは、内側部分６４における第１の側Ｓ１の表面であり、表面６５ａは、外側部分６５における第１の側Ｓ１の表面である。内側部分６４の表面６４ａは、接続部分６３の傾斜面６３ａを含んでいる。
　誘電体層７は、外側部分６５の表面６５ａ上に形成されており、内側部分６４の表面６４ａ上には形成されておらず、表面６４ａを露出させている。換言すれば、誘電体層７には、第１部分６１、及び第２部分６２の内側部分６４を誘電体層７から露出させる開口７ａが形成されている。開口７ａは、第１部分６１の頂面６１ａ、及び第２部分６２の内側部分６４の表面６４ａを誘電体層７から露出させている。Ｘ軸方向及びＹ軸方向のいずれにおいても、誘電体層７の外縁は、上部クラッド層６の外縁（半導体基板２の外縁）に至っている。誘電体層７は、上部クラッド層６と後述する金属層８１との間の密着性を高める密着層としても機能する。
　Ｘ軸方向における開口７ａの幅Ｗ３は、Ｘ軸方向における半導体メサ４の幅Ｗ２の２倍以上である。幅Ｗ３は、幅Ｗ２の５倍以上であってもよい。一例として、幅Ｗ３は５０μｍ程度であり、幅Ｗ２は５μｍ程度である。また、開口７ａの幅Ｗ３は、上部クラッド層６の厚さの１０倍以上である。上部クラッド層６の厚さとは、Ｚ軸方向における上部クラッド層６の厚さの最大厚さであり、この例では、上部クラッド層６の第１部分６１の厚さＴ１である。上述したとおり、第１部分６１の厚さＴ１は、例えば３．５μｍ程度である。
　誘電体層７は、一対の溝部６８の各々に入り込んでいる。誘電体層７は、溝部６８内においては溝部６８の内面に沿って延在しており、溝部６８の内面に密着している。
　第１電極８は、金属層８１と、メッキ層８２と、を有している。金属層８１は、例えば、Ｔｉ／Ａｕ層であり、メッキ層８２を形成するための下地層（シード層）として機能する。メッキ層８２は、金属層８１上に形成されている。メッキ層８２は、例えばＡｕメッキ層である。Ｚ軸方向における第１電極８の厚さは、例えば８μｍ以上である。
　金属層８１は、上部クラッド層６の表面６ａ上にわたって延在するように、一体的に形成されている。より具体的には、金属層８１は、第１部分６１の頂面６１ａ及び側面上、並びに、接続部分６３の傾斜面６３ａを含む第２部分６２の表面６２ａ上にわたって形成されている。すなわち、金属層８１は、第１領域Ｒ１及び第２領域Ｒ２にわたって延在している。金属層８１は、一対の溝部６８の各々に入り込んでいる。金属層８１は、溝部６８内においては溝部６８の内面に沿って延在しており、誘電体層７を介して溝部６８の内面に結合されている。
　金属層８１は、誘電体層７の開口７ａを介して、第１部分６１の頂面６１ａ及び側面、並びに、接続部分６３の傾斜面６３ａを含む第２部分６２の内側部分６４の表面６４ａに接触している。金属層８１は、第２部分６２の外側部分６５においては、誘電体層７を介して第２部分６２上に形成されている。すなわち、誘電体層７は、第２部分６２の外側部分６５と第１電極８との間に配置されている。
　金属層８１と、上部クラッド層６の第１部分６１の頂面６１ａとの間には、コンタクト層（図示省略）が配置されている。コンタクト層は、例えばＳｉドープＩｎＧａＡｓ層である。金属層８１は、コンタクト層を介して第１部分６１の頂面６１ａに接触している。これにより、第１電極８は、コンタクト層を介して上部クラッド層６に電気的に接続されている。Ｘ軸方向及びＹ軸方向のいずれにおいても、金属層８１の外縁は、誘電体層７の外縁（半導体基板２の外縁）よりも内側に位置している。Ｘ軸方向における金属層８１の外縁と誘電体層７の外縁（半導体基板２の外縁）との間の距離は、例えば５０μｍ程度である。
　メッキ層８２は、一対の溝部６８の各々に入り込んでいる。これにより、メッキ層８２における第１の側Ｓ１の表面８２ａには、一対の凹部（溝部）８３が形成されている。一対の凹部８３は、それぞれ、Ｚ軸方向から見た場合に、一対の溝部６８と重なっている。各凹部８３は、Ｙ軸方向に沿って直線状に延在し、メッキ層８２の両外縁に至っている。Ｙ軸方向に垂直な断面において、凹部８３の形状は、溝部６８に対応した形状（溝部６８と相似な形状）となっている。
　メッキ層８２の表面８２ａには、金属製の複数のワイヤＷＲが電気的に接続されている。各ワイヤＷＲは、例えばワイヤボンディングにより形成され、メッキ層８２を介して金属層８１に電気的に接続されている。金属層８１（メッキ層８２）と各ワイヤＷＲとの接続位置は、Ｚ軸方向から見た場合に、誘電体層７と重なっている。当該接続位置は、Ｘ軸方向において凹部８３よりも内側に位置している。なお、ワイヤＷＲの本数は限定されず、１本のワイヤＷＲのみが設けられていてもよい。
　第２電極９は、半導体基板２における第２の側Ｓ２の表面２ｂ上に形成されている。第２電極９は、例えば、ＡｕＧｅ／Ａｕ膜、ＡｕＧｅ／Ｎｉ／Ａｕ膜、又はＡｕ膜である。第２電極９は、半導体基板２を介して下部クラッド層３に電気的に接続されている。
　量子カスケードレーザ素子１では、第１電極８及び第２電極９を介して活性層４１にバイアス電圧が印加されると、活性層４１から光が発せられ、当該光のうち所定の中心波長を有する光が分布帰還構造において共振させられる。これにより、所定の中心波長を有するレーザ光が第１端面４ｃ及び第２端面４ｄの各々から出射される。なお、第１端面４ｃ及び第２端面４ｄの一方に高反射膜が形成されていてもよい。この場合、所定の中心波長を有するレーザ光が第１端面４ｃ及び第２端面４ｄの他方から出射される。或いは、第１端面４ｃ及び第２端面４ｄの一方の端面に低反射膜が形成されていてもよい。また、低反射膜が形成された端面とは異なる他方の端面に高反射膜が形成されてもよい。これらのいずれの場合にも、所定の中心波長を有するレーザ光が第１端面４ｃ及び第２端面４ｄの一方の端面から出射される。前者の場合には、第１端面４ｃ及び第２端面４ｄの両方からレーザ光が出射される。
［量子カスケードレーザ素子の製造方法］
　量子カスケードレーザ素子１の製造方法について、図３～図６を参照しつつ説明する。まず、図３（ａ）に示されるように、第１主面２００ａ及び第２主面２００ｂを有する半導体ウェハ２００を用意し、半導体ウェハ２００の第１主面２００ａ上に半導体層３００及び半導体層４００を形成する。半導体ウェハ２００は、例えばＳドープＩｎＰ単結晶（１００）ウェハである。半導体ウェハ２００は、各々が半導体基板２となる複数の部分を含んでおり、後述するように後工程においてラインＬに沿って劈開される。同様に、半導体層３００は、各々が下部クラッド層３となる複数の部分を含んでおり、半導体層４００は、各々が半導体メサ４となる複数の部分を含んでいる。半導体層３００，４００は、例えば、ＭＯ－ＣＶＤによって各層（すなわち、下部クラッド層３、下部ガイド層、活性層４１及び上部ガイド層の各々となる層）をエピタキシャル成長させることで形成される。
　続いて、半導体層４００のうち半導体メサ４となる部分（上部ガイド層となる部分）上に回折格子パターンを形成する。具体的には、例えば、回折格子パターンに対応した形状の誘電体膜を半導体層４００上に形成し、当該誘電体膜をマスクとして半導体層４００をドライエッチングすることで、半導体層４００に回折格子パターンを形成する。誘電体膜は、例えば、ＳｉＮ膜又はＳｉＯ２膜からなる。当該誘電体膜は、エッチングにより除去される。
　続いて、図３（ｂ）に示されるように、半導体層４００のうち半導体メサ４となる部分上に誘電体膜１００を形成し、誘電体膜１００をマスクとして、半導体層４００を半導体層３００に至るまでドライエッチングする。誘電体膜１００は、例えば、ＳｉＮ膜又はＳｉＯ２膜からなる。誘電体膜１００は、例えばフォトリソグラフィ及びエッチングにより、図３（ｂ）に示される形状にパターニングされる。Ｘ軸方向における誘電体膜１００の幅は、例えば６μｍ程度である。
　続いて、図４（ａ）に示されるように、誘電体膜１００をマスクとして半導体層４００をウェットエッチングする。これにより、半導体層４００に半導体メサ４が形成される。
　続いて、図４（ｂ）に示されるように、半導体層４００上に埋め込み層５００を形成する。埋め込み層５００は、各々が埋め込み層５となる複数の部分を含んでいる。埋め込み層５００は、例えば、ＭＯ－ＣＶＤによる結晶成長により形成される。誘電体膜１００がマスクとして機能することで、誘電体膜１００上には埋め込み層５００が形成されない。
　続いて、図５（ａ）に示されるように、誘電体膜１００をエッチングにより除去し、埋め込み層５００上に半導体層６００を形成する。半導体層６００は、各々が上部クラッド層６となる複数の部分を含んでいる。半導体層６００は、例えば、ＭＯ－ＣＶＤによる結晶成長により形成される。また、このとき、半導体層６００上に、各々がコンタクト層となる複数の部分を含む半導体層（図示省略）を、ＭＯ－ＣＶＤによる結晶成長により形成する。
　続いて、図５（ｂ）に示されるように、半導体層６００のうち上部クラッド層６の第１部分６１となる部分上に誘電体膜１１０を形成し、誘電体膜１１０をマスクとして半導体層６００をエッチングする。これにより、半導体層６００に第１部分６１及び第２部分６２を有する上部クラッド層６が形成される。誘電体膜１１０は、例えば、ＳｉＮ膜又はＳｉＯ２膜からなる。誘電体膜１１０は、例えばフォトリソグラフィ及びエッチングにより、図５（ｂ）に示される形状にパターニングされる。誘電体膜１１０は、エッチングにより除去される。続いて、半導体層６００及び埋め込み層５００に、一対の溝部６８を形成する。具体的には、例えば、上部クラッド層６上に誘電体膜を形成し、当該誘電体膜をマスクとして半導体層６００及び埋め込み層５００をエッチングすることで、一対の溝部６８を形成する。当該誘電体膜は、エッチングにより除去される。
　続いて、図６（ａ）に示されるように、半導体層６００上に誘電体層７００を形成する。誘電体層７００は、各々が誘電体層７となる複数の部分を含んでいる。誘電体層７００は、例えばフォトリソグラフィ及びエッチングにより、図６（ａ）に示される形状にパターニングされる。これにより、誘電体層７００には開口７ａ（コンタクトホール）が形成される。
　続いて、図６（ａ）に示されるように、上部クラッド層６の第１部分６１及び第２部分６２上にわたって金属層８１０を形成した後に、メッキにより、金属層８１０上にメッキ層８２０を形成する。金属層８１０は、各々が金属層８１となる複数の部分を含んでおり、メッキ層８２０は、各々がメッキ層８２となる複数の部分を含んでいる。金属層８１０は、例えば、５０ｎｍ程度の厚さを有するＴｉと１００ｎｍ程度の厚さを有するＡｕをこの順序でスパッタ又は蒸着することで形成されるオーミック電極である。メッキ層８２０の厚さは、５μｍ～８μｍ程度である。ラインＬ上の金属層８１０は、メッキ層８２０の形成後に、例えばエッチングにより除去される。ラインＬは、量子カスケードレーザ素子１となる複数の部分同士の間を仕切る劈開予定ラインである。
　続いて、図６（ｂ）に示されるように、半導体ウェハ２００の第２主面２００ｂを研磨することにより、半導体ウェハ２００を薄化する。続いて、半導体ウェハ２００の第２主面２００ｂ上に電極層９００を形成する。電極層９００は、各々が第２電極９となる複数の部分を含んでいる。電極層９００には、合金熱処理が施されてもよい。続いて、ラインＬに沿って、半導体ウェハ２００、半導体層３００、埋め込み層５００、半導体層６００及び誘電体層７００を劈開する。これにより、複数の量子カスケードレーザ素子１が得られる。
［量子カスケードレーザ装置の構成］
　図７に示されるように、量子カスケードレーザ装置１０は、量子カスケードレーザ素子１Ａと、支持部材１１と、接合材１２と、ＣＷ駆動部（駆動部）１３と、を備えている。量子カスケードレーザ素子１Ａは、ワイヤＷＲが設けられていない点を除き、上述した量子カスケードレーザ素子１と同一の構成を有している。
　支持部材１１は、本体部１１１と、電極パッド１１２と、を有している。支持部材１１は、例えば、本体部１１１がＡｌＮによって形成されたサブマントである。支持部材１１は、半導体メサ４が半導体基板２に対して支持部材１１側に位置した状態（すなわち、エピサイドダウンの状態）で、量子カスケードレーザ素子１Ａを支持している。なお、上述した量子カスケードレーザ素子１を備える量子カスケードレーザ装置においては、半導体メサ４が半導体基板２に対して支持部材１１とは反対側に位置した状態（すなわち、エピサイドアップの状態）で、支持部材１１が量子カスケードレーザ素子１を支持し得る。
　接合材１２は、エピサイドダウンの状態で、支持部材１１の電極パッド１１２と量子カスケードレーザ素子１Ａの第１電極８とを接合している。接合材１２は、例えば、ＡｕＳｎからなる半田である。接合材１２は、第１電極８のメッキ層８２に形成された一対の凹部８３に入り込んでいる。接合材１２のうち電極パッド１１２と第１電極８との間に配置された部分の厚さは、例えば、数μｍ程度である。
　ＣＷ駆動部１３は、量子カスケードレーザ素子１Ａがレーザ光を連続発振するように量子カスケードレーザ素子１Ａを駆動する。ＣＷ駆動部１３は、支持部材１１の電極パッド１１２及び量子カスケードレーザ素子１Ａの第２電極９の各々に電気的に接続されている。ＣＷ駆動部１３を電極パッド１１２及び第２電極９の各々に電気的に接続するために、電極パッド１１２及び第２電極９の各々に対してワイヤボンディングが実施される。
　量子カスケードレーザ装置１０では、支持部材１１側にヒートシンク（図示省略）が設けられている。そのため、エピサイドダウンの状態で量子カスケードレーザ素子１Ａが支持部材１１に実装されていることで、半導体メサ４の放熱性を向上することができる。量子カスケードレーザ素子１Ａがレーザ光を連続発振するように駆動される場合には、エピサイドダウンの構成が有効である。特に、中赤外領域における比較的短い中心波長（例えば、４μｍ～６μｍのいずれかの値の中心波長）を有するレーザ光を発振するように活性層４１が構成されており、且つ量子カスケードレーザ素子１Ａがレーザ光を連続発振するように駆動される場合には、エピサイドダウンの構成が有効である。なお、量子カスケードレーザ素子１Ａがエピサイドダウンの状態で実装可能であるのは、埋め込み層５の表面５ａ及び半導体メサ４の頂面４ａにより形成された平面上に上部クラッド層６及び第１電極８が形成されていることで、第１電極８の表面が略平坦に形成されているためである。
［作用及び効果］
　量子カスケードレーザ素子１は、半導体メサ４をＸ軸方向（半導体基板２の幅方向）に沿って挟むように形成された埋め込み層５を備えている。これにより、活性層４１で生じる熱を効果的に放熱することができる。一方、そのような埋め込み層５が設けられている場合、埋め込み層５による光の閉じ込め効果は弱いため、高次モードの光が発振し易くなる。この点、量子カスケードレーザ素子１では、上部クラッド層６の厚さが、Ｚ軸方向（半導体基板２の厚さ方向）から見た場合に少なくとも一部が半導体メサ４と重なる第１領域Ｒ１と比べて、Ｘ軸方向において第１領域Ｒ１よりも外側に位置する第２領域Ｒ２において、薄化されており、金属層８１が、第１領域Ｒ１及び第２領域Ｒ２にわたって延在している。これにより、第２領域Ｒ２に至るように形成された金属層８１によって高次モードの光を吸収することができ、高次モードの発振を抑制することができる。よって、量子カスケードレーザ素子１によれば、放熱性の向上及び高次モードの発振の抑制を図ることができる。その結果、中赤外領域における比較的短い中心波長（例えば、４μｍ～６μｍのいずれかの値の中心波長）のレーザ光を連続発振するように量子カスケードレーザ素子１を駆動する場合でも、放熱性の向上及び高次モードの発振の抑制を十分に図ることができ、高い歩留まりを実現することができる。なお、量子カスケードレーザにおいて中心波長６μｍ以下のレーザ光を発振するためには駆動電圧を大きくする必要があるが、駆動電圧を大きくすると発熱量が多くなる。そのため、連続発振を実現するためには、良好な放熱性を確保する必要がある。
　ここで、図８及び図９を参照しつつ、高次横モードの発振抑制効果について更に説明する。図８は、半導体メサ４の中心をＸ軸の原点として、半導体基板２の幅方向における電界強度分布を示している。基本モードＭ０の強度分布が実線で示され、１次モードＭ１の強度分布が二点鎖線で示されている。図８に示されるように、基本モードＭ０の光は、半導体メサ４の中心付近に強度のピークを有しており、１次モードＭ１の光は、半導体メサ４の中心の両側に強度のピークを有している。
　図９（ａ）は、光導波方向Ａから見た場合の基本モードＭ０の広がりを示す図であり、図９（ｂ）は、光導波方向Ａから見た場合の１次モードＭ１の広がりを示す図である。図９（ａ）及び図９（ｂ）に示されるように、基本モードＭ０及び１次モードＭ１の各々は、長軸がＺ軸方向に沿った略楕円状の広がりを有している。上述したとおり、光を吸収し易い金属層８１が第２領域Ｒ２に（第２部分６２上に）至るように形成されていることで、基本モードＭ０の光の損失を抑制しつつ（基本モードＭ０の光を閉じ込めつつ）、１次モードＭ１の光の発振を抑制することができる。
　上部クラッド層６の第１部分６１（第１領域Ｒ１における上部クラッド層６）の幅Ｗ１が、半導体メサ４の幅Ｗ２以上である。そのため、上部クラッド層６の第２部分６２が、Ｘ軸方向において半導体メサ４よりも外側に位置する。これにより、基本モードの損失を抑制しつつ、高次モードの発振を抑制することができる。
　上部クラッド層６の第１部分６１の幅Ｗ１が、半導体メサ４の幅Ｗ２の４倍以下である。これにより、高次モードの発振を効果的に抑制することができる。
　上部クラッド層６と金属層８１との間に配置された誘電体層７に、上部クラッド層６の第１部分６１を誘電体層７から露出させる開口７ａが形成されており、金属層８１が、開口７ａから露出した第１部分６１に接触している。これにより、誘電体層７によって上部クラッド層６と金属層８１との間の結合強度を向上することができる。その結果、金属層８１の剥がれ又は劣化を抑制することができ、レーザ素子としての安定性を向上することができる。
　開口７ａが、上部クラッド層６の第２部分６２（第２領域Ｒ２における上部クラッド層６）の一部（内側部分６４）を誘電体層７から露出させるように形成されており、金属層８１が、開口７ａを介して第２部分６２に接触している。これにより、金属層８１が開口７ａを介して第１部分６１だけでなく第２部分６２にも接触するため、放熱性を一層向上することができる。また、例えば、上部クラッド層６の第１部分６１の側面、及び傾斜面６３ａと金属層８１との間に別の層が形成されている場合、当該別の層の製造誤差に起因して高次モードの発振抑制の特性にばらつきが生じるおそれがある。例えば、アライメント誤差により、Ｘ軸方向における第１部分６１の一方側と他方側とで当該別の層の厚さが異なり、屈折率構造が異なってしまうおそれがある。この点、量子カスケードレーザ素子１では、金属層８１がそれらの表面上に直接に形成されているため、そのような事態を抑制することができ、歩留まりを向上することができる。
　Ｘ軸方向における開口７ａの幅Ｗ３が、活性層４１の幅Ｗ２の２倍以上である。これにより、金属層８１が上部クラッド層６に接触する領域を広くすることができ、放熱性を一層向上することができる。
　Ｘ軸方向における開口７ａの幅Ｗ３が、上部クラッド層６の第１部分６１の厚さＴ１の１０倍以上である。これにより、金属層８１が上部クラッド層６に接触する領域を一層広くすることができ、放熱性をより一層向上することができる。
　金属層８１とワイヤＷＲとの接続位置が、Ｚ軸方向から見た場合に、誘電体層７と重なっている。これにより、ワイヤＷＲから金属層８１に作用する引張応力により金属層８１に剥がれ等が生じるのを抑制することができる。
　上部クラッド層６の第２部分６２の厚さＴ２が、第１部分６１の厚さＴ１の半分以下である。これにより、高次モードの発振をより一層効果的に抑制することができる。
　上部クラッド層６における第１の側Ｓ１（半導体基板２とは反対側）の表面６ａが、第１領域Ｒ１と第２領域Ｒ２との間の境界部に形成された傾斜面６３ａを含んでおり、傾斜面６３ａが、Ｙ軸方向（光導波方向）から見た場合に、半導体基板２に近づくにつれて外側に向かうように傾斜している。傾斜面６３ａが、Ｙ軸方向から見た場合に、活性層４１に向けて凸となるように湾曲している。これにより、傾斜面６３ａ上に形成される金属層８１の均一性を高めることができ、金属層８１が不均一であることに起因して高次モードの発振抑制特性にばらつきが生じるのを抑制することができる。また、傾斜面６３ａ上の金属層８１を基本モードに沿った形状とすることができる。その結果、基本モードの損失を抑制しつつ高次モードの発振を抑制することができるとの上記効果が顕著に奏される。
　上部クラッド層６の表面６ａに、Ｙ軸方向に沿って延在する一対の溝部６８が形成されている。一対の溝部６８は、Ｘ軸方向において上部クラッド層６を４つの領域に等分した場合の外側の２つの領域Ｐ２にそれぞれ配置されており、金属層８１が、各溝部６８に入り込んでいる。金属層８１が各溝部６８に入り込んでいることにより、金属層８１と上部クラッド層６との間の結合強度を向上することができる。その結果、金属層８１の剥がれ等を抑制することができ、レーザ素子としての安定性を向上することができる。特に、金属層８１に剥がれ等が生じ易い外側の領域Ｐ２において金属層８１が各溝部６８に入り込んでいることで、金属層８１の剥がれ等を効果的に抑制することができる。また、一対の溝部６８が外側の領域Ｐ２に配置されていることで、上部クラッド層６における一対の溝部６８間の部分の幅を広く形成することができる。その結果、放熱性を一層向上することができる。
　各溝部６８が、埋め込み層５に至っている。これにより、金属層８１の剥がれ等を一層効果的に抑制することができる。また、一対の溝部６８によって上部クラッド層６が電気的に分離されている。これにより、量子カスケードレーザ素子１となる部分を複数含む半導体ウェハを劈開して量子カスケードレーザ素子１を得る場合に、劈開前の素子が横方向のみに連なるレーザバーの状態において、複数の量子カスケードレーザ素子１を個別に電気的及び光学的に検査することができる。
　メッキ層８２における第１の側Ｓ１の表面８２ａに、凹部８３が形成されている。これにより、量子カスケードレーザ素子１Ａを支持部材１１に対して接合材１２により接合する際に、凹部８３を接合材１２の逃げ部として機能させることができ、量子カスケードレーザ素子１Ａの側面に接合材１２が這い上がるのを抑制することができる。
　一対の凹部８３が、それぞれ、Ｚ軸方向から見た場合に、一対の溝部６８と重なっている。溝部６８を有する上部クラッド層６上に金属層８１及びメッキ層８２を形成することにより、このような凹部８３を容易に形成することができる。
　量子カスケードレーザ装置１０では、接合材１２が、半導体メサ４が半導体基板２に対して支持部材１１側に位置し、且つ接合材１２が凹部８３に入り込んだ状態で、電極パッド１１２とメッキ層８２とを接合している。これにより、凹部８３が接合材１２の逃げ部として機能することで、量子カスケードレーザ素子１Ａの側面に接合材１２が這い上がることが抑制されている。また、誘電体層７が上部クラッド層６の外縁（半導体基板２の外縁）に至っていることで、半導体基板２の表面２ｂ側へ接合材１２が這い上がることが一層抑制されている。
　ＣＷ駆動部１３が、レーザ光を連続発振するように量子カスケードレーザ素子１Ａを駆動する。この場合、活性層４１において多くの熱が発生する。この点、量子カスケードレーザ装置１０では、上述のとおり放熱性が向上されているため、活性層４１において発生した熱を良好に放熱することができる。
［変形例］
　本開示は、上述した実施形態に限定されない。各構成の材料及び形状には、上述した材料及び形状に限らず、様々な材料及び形状を採用することができる。活性層４１には、公知の他の量子カスケード構造を適用することができる。上部ガイド層は、分布帰還構造として機能する回折格子構造を有していなくてもよい。
　Ｙ軸方向における金属層８１の外縁は、誘電体層７の外縁に至っていてもよい。この場合、第１端面４ｃ及び第２端面４ｄでの放熱性を向上することができる。メッキ層８２が設けられず、金属層８１のみによって第１電極８が構成されていてもよい。この場合、ワイヤＷＲは、金属層８１における第１の側Ｓ１の表面に接続されていてもよい。
　第２領域Ｒ２における上部クラッド層６（第２部分６２）の厚さＴ２は、０であってもよい。換言すれば、第２部分６２が設けられず、上部クラッド層６が、第１領域Ｒ１に位置する第１部分６１のみを有していてもよい。この場合でも、上部クラッド層６の厚さが第１領域Ｒ１と比べて第２領域Ｒ２において薄化されているとみなすことができる。この場合、金属層８１は、上部クラッド層６の第１部分６１上、及び埋め込み層５上にわたって形成される。このような変形例によっても、上記実施形態と同様に、放熱性の向上及び高次モードの発振の抑制を図ることができる。上部クラッド層６が第１部分６１のみを有する場合、上部クラッド層６は、半導体メサ４上のみに形成されていてもよい。
　埋め込み層５における第１の側Ｓ１の表面５ａは、半導体メサ４の頂面４ａよりも第１の側Ｓ１に位置していてもよいし、頂面４ａよりも第２の側Ｓ２に位置していてもよい。上部クラッド層６の第１部分６１の幅Ｗ１は、半導体メサ４の幅Ｗ２に等しくてもよいし、半導体メサ４の幅Ｗ２よりも小さくてもよい。第１領域Ｒ１の少なくとも一部がＺ軸方向から見た場合に半導体メサ４と重なっていればよく、第１領域Ｒ１の全体が半導体メサ４と重なっていてもよい。この場合、第１部分６１の幅Ｗ１は、半導体メサ４の幅Ｗ２以下となる。第１部分６１と第２部分６２との境界部に接続部分６３が形成されていなくてもよい。溝部６８は、埋め込み層５に至っていなくてもよい。溝部６８は、上部クラッド層６及び埋め込み層５を貫通して下部クラッド層３に至っていてもよい。
　１，１Ａ…量子カスケードレーザ素子、２…半導体基板、４…半導体メサ、４１…活性層、５…埋め込み層、６…上部クラッド層、６ａ…表面、６３ａ…傾斜面、６８…溝部、７…誘電体層、７ａ…開口、１０…量子カスケードレーザ装置、１１…支持部材、１１２…電極パッド、１２…接合材、１３…ＣＷ駆動部（駆動部）、８１…金属層、８２…メッキ層、８３…凹部、Ａ…光導波方向、Ｐ１…内側の領域、Ｐ２…外側の領域、Ｒ１…第１領域、Ｒ２…第２領域、ＷＲ…ワイヤ。

Claims (19)

  1. 　半導体基板と、
    　量子カスケード構造を有する活性層を含み、光導波方向に沿って延在するように前記半導体基板上に形成された半導体メサと、
    　前記半導体メサを前記半導体基板の幅方向に沿って挟むように形成された埋め込み層と、
    　少なくとも前記半導体メサ上に形成されたクラッド層と、
    　少なくとも前記クラッド層上に形成された金属層と、を備え、
    　前記クラッド層の厚さは、前記半導体基板の厚さ方向から見た場合に少なくとも一部が前記半導体メサと重なる第１領域と比べて、前記半導体基板の幅方向において前記第１領域よりも外側に位置する第２領域において、薄化されており、
    　前記金属層は、前記第１領域及び前記第２領域にわたって延在している、量子カスケードレーザ素子。
  2. 　前記第１領域における前記クラッド層の幅は、前記半導体メサの幅以上である、請求項１に記載の量子カスケードレーザ素子。
  3. 　前記第１領域における前記クラッド層の幅は、前記半導体メサの幅の４倍以下である、請求項１又は２に記載の量子カスケードレーザ素子。
  4. 　前記クラッド層と前記金属層との間に配置された誘電体層を更に備え、
    　前記誘電体層には、前記第１領域における前記クラッド層を前記誘電体層から露出させる開口が形成されており、
    　前記金属層は、前記第１領域における前記クラッド層に接触している、請求項１～３のいずれか一項に記載の量子カスケードレーザ素子。
  5. 　前記開口は、前記第２領域における前記クラッド層の一部を前記誘電体層から露出させるように形成されており、
    　前記金属層は、前記開口を介して前記第２領域における前記クラッド層に接触している、請求項４に記載の量子カスケードレーザ素子。
  6. 　前記半導体基板の幅方向における前記開口の幅は、前記半導体メサの幅の２倍以上である、請求項４又は５に記載の量子カスケードレーザ素子。
  7. 　前記半導体基板の幅方向における前記開口の幅は、前記第１領域における前記クラッド層の厚さの１０倍以上である、請求項４～６のいずれか一項に記載の量子カスケードレーザ素子。
  8. 　前記金属層に電気的に接続された金属製のワイヤを更に備え、
    　前記金属層と前記ワイヤとの接続位置は、前記半導体基板の厚さ方向から見た場合に、前記誘電体層と重なっている、請求項４～７のいずれか一項に記載の量子カスケードレーザ素子。
  9. 　前記第２領域における前記クラッド層の厚さは、前記第１領域における前記クラッド層の厚さの半分以下である、請求項１～８のいずれか一項に記載の量子カスケードレーザ素子。
  10. 　前記第２領域における前記クラッド層の厚さは、０であり、
    　前記金属層は、前記クラッド層及び前記埋め込み層上にわたって形成されている、請求項１～９のいずれか一項に記載の量子カスケードレーザ素子。
  11. 　前記クラッド層における前記半導体基板とは反対側の表面は、前記第１領域と前記第２領域との間の境界部に形成された傾斜面を含んでおり、
    　前記傾斜面は、前記光導波方向から見た場合に、前記半導体基板に近づくにつれて外側に向かうように傾斜している、請求項１～１０のいずれか一項に記載の量子カスケードレーザ素子。
  12. 　前記傾斜面は、前記光導波方向から見た場合に、前記活性層に向けて凸となるように湾曲している、請求項１１に記載の量子カスケードレーザ素子。
  13. 　前記クラッド層は、前記半導体メサ及び前記埋め込み層上にわたって形成されており、
    　前記クラッド層における前記半導体基板とは反対側の表面には、前記光導波方向に沿って延在する一対の溝部が形成されており、
    　前記一対の溝部は、前記半導体基板の幅方向において前記クラッド層を４つの領域に等分した場合の外側の２つの領域にそれぞれ配置されており、
    　前記金属層は、前記一対の溝部に入り込んでいる、請求項１～１２のいずれか一項に記載の量子カスケードレーザ素子。
  14. 　前記一対の溝部は、前記埋め込み層に至っている、請求項１３に記載の量子カスケードレーザ素子。
  15. 　前記金属層上に形成されたメッキ層を更に備え、
    　前記メッキ層における前記半導体基板とは反対側の表面には、凹部が形成されている、請求項１３又は１４に記載の量子カスケードレーザ素子。
  16. 　前記凹部は、一対設けられており、
    　前記一対の凹部は、それぞれ、前記半導体基板の厚さ方向から見た場合に、前記一対の溝部と重なっている、請求項１５に記載の量子カスケードレーザ素子。
  17. 　請求項１～１６のいずれか一項に記載の量子カスケードレーザ素子と、
    　前記量子カスケードレーザ素子を駆動する駆動部と、を備える、量子カスケードレーザ装置。
  18. 　電極パッドを有し、前記量子カスケードレーザ素子を支持する支持部材と、
    　前記支持部材と前記量子カスケードレーザ素子とを接合する接合材と、を更に備え、
    　前記量子カスケードレーザ素子は、前記金属層上に形成されたメッキ層を備え、
    　前記メッキ層における前記半導体基板とは反対側の表面には、凹部が形成されており、
    　前記接合材は、前記半導体メサが前記半導体基板に対して前記支持部材側に位置し、且つ前記接合材が前記凹部に入り込んだ状態で、前記電極パッドと前記メッキ層とを接合している、請求項１７に記載の量子カスケードレーザ装置。
  19. 　前記駆動部は、レーザ光を連続発振するように前記量子カスケードレーザ素子を駆動する、請求項１７又は１８に記載の量子カスケードレーザ装置。
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