JPH05160506A - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- JPH05160506A JPH05160506A JP34415691A JP34415691A JPH05160506A JP H05160506 A JPH05160506 A JP H05160506A JP 34415691 A JP34415691 A JP 34415691A JP 34415691 A JP34415691 A JP 34415691A JP H05160506 A JPH05160506 A JP H05160506A
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Abstract
(57)【要約】
【目的】 素子の直列抵抗が低減され、かつ複数の電極
を必要とする素子に適用しようとする高抵抗層埋め込み
構造半導体レーザの電極間の分離抵抗が十分にとれる構
造とする。 【構成】 活性層３を含んだメサストライプの上面にお
いて、ｐ型ＩｎＰオーバークラッド層７とｐ型ＩｎＧａ
Ａｓ電極層８から構成されたストライプ状の積層体１６
を有し、積層体の側面が（１１１）結晶面から構成され
ｎ型ＩｎＰ基板１に向かって裾広がりの形状であり、積
層体１６の幅をメサストライプより広い幅とする。
を必要とする素子に適用しようとする高抵抗層埋め込み
構造半導体レーザの電極間の分離抵抗が十分にとれる構
造とする。 【構成】 活性層３を含んだメサストライプの上面にお
いて、ｐ型ＩｎＰオーバークラッド層７とｐ型ＩｎＧａ
Ａｓ電極層８から構成されたストライプ状の積層体１６
を有し、積層体の側面が（１１１）結晶面から構成され
ｎ型ＩｎＰ基板１に向かって裾広がりの形状であり、積
層体１６の幅をメサストライプより広い幅とする。
Description
【０００１】
【産業上の利用分野】本発明は、光伝送用光源として重
要である高抵抗層埋め込み構造の半導体レーザ、および
その製造方法に関するものである。
要である高抵抗層埋め込み構造の半導体レーザ、および
その製造方法に関するものである。
【０００２】
【従来の技術】半絶縁性ＩｎＰ結晶を埋め込み層とする
高抵抗層埋め込み構造半導体レーザは、素子容量が小さ
く高速変調が可能となることから大容量光伝送用光源と
して重要視されている。
高抵抗層埋め込み構造半導体レーザは、素子容量が小さ
く高速変調が可能となることから大容量光伝送用光源と
して重要視されている。
【０００３】図６に従来の高抵抗層埋め込み構造半導体
レーザの構造の断面図を示す。（参考文献：佐々木達也
ほかジャーナルオブライトウエイヴテクノロジーｖｏ
ｌ．８（１９９０）１３４３−１３４９）
レーザの構造の断面図を示す。（参考文献：佐々木達也
ほかジャーナルオブライトウエイヴテクノロジーｖｏ
ｌ．８（１９９０）１３４３−１３４９）
【０００４】５１はｎ型ＩｎＰ基板、５２はｎ型ＩｎＧ
ａＡｓＰバッファ層、５３は活性層、５４はｐ型ＩｎＰ
クラッド層、５５は半絶縁性ＩｎＰ結晶を含む電流阻止
層、５６はｎ型ＩｎＰ導電バッファ層、５７はｐ型Ｉｎ
Ｐ層、５８はｐ型ＩｎＧａＡｓ電極層、５９はＳｉＯ
2 、６０はＴｉ，Ｐｔ，Ａｕを含むｐ型電極、６１はＴ
ｉ，Ａｕを含むｎ型電極である。
ａＡｓＰバッファ層、５３は活性層、５４はｐ型ＩｎＰ
クラッド層、５５は半絶縁性ＩｎＰ結晶を含む電流阻止
層、５６はｎ型ＩｎＰ導電バッファ層、５７はｐ型Ｉｎ
Ｐ層、５８はｐ型ＩｎＧａＡｓ電極層、５９はＳｉＯ
2 、６０はＴｉ，Ｐｔ，Ａｕを含むｐ型電極、６１はＴ
ｉ，Ａｕを含むｎ型電極である。
【０００５】この素子では、活性層５３を含むメサスト
ライプの両わきを電流阻止層５５によって埋め込んだ
後、素子全面にｐ型ＩｎＰクラッド層５４およびｐ型Ｉ
ｎＧａＡｓＰ電極層５８を形成している。これにより素
子内のｐ型半導体層による抵抗が低減され、素子の直列
抵抗が小さくなり、高速動作および高出力動作を実現す
る上で有利となる。
ライプの両わきを電流阻止層５５によって埋め込んだ
後、素子全面にｐ型ＩｎＰクラッド層５４およびｐ型Ｉ
ｎＧａＡｓＰ電極層５８を形成している。これにより素
子内のｐ型半導体層による抵抗が低減され、素子の直列
抵抗が小さくなり、高速動作および高出力動作を実現す
る上で有利となる。
【０００６】
【発明が解決しようとする課題】しかしながら、図６に
示すような構造の埋め込み構造半導体レーザを複数の電
極を有する素子に適用しようとした場合、図７のように
電極間分離溝６２を形成しても素子全面にｐ型半導体層
が形成されているため、広範囲にわたって電極間の導通
経路が形成されてしまう。このため電極間の分離抵抗を
十分にとることができない。
示すような構造の埋め込み構造半導体レーザを複数の電
極を有する素子に適用しようとした場合、図７のように
電極間分離溝６２を形成しても素子全面にｐ型半導体層
が形成されているため、広範囲にわたって電極間の導通
経路が形成されてしまう。このため電極間の分離抵抗を
十分にとることができない。
【０００７】一方、図８に示すようなメサストライプの
両側を高抵抗の電流阻止層５５によって埋め込んだだけ
の構造では、メサストライプ内のｐ型ＩｎＰクラッド層
５４のみが電極間の導通経路となり、電極間の分離抵抗
をある程度確保することができる。
両側を高抵抗の電流阻止層５５によって埋め込んだだけ
の構造では、メサストライプ内のｐ型ＩｎＰクラッド層
５４のみが電極間の導通経路となり、電極間の分離抵抗
をある程度確保することができる。
【０００８】しかしながら、抵抗の大きなｐ型半導体層
がストライプ幅に限定されているため、図６に示した素
子構造のように直列抵抗を低減できず、高速動作，高出
力動作をする上で不利となる。
がストライプ幅に限定されているため、図６に示した素
子構造のように直列抵抗を低減できず、高速動作，高出
力動作をする上で不利となる。
【０００９】このように、従来の高抵抗層埋め込み構造
半導体レーザを複数の電極を有する素子に適用しようと
した場合、電極間の分離抵抗の確保と直列抵抗の低減を
同時に実現することが困難であった。
半導体レーザを複数の電極を有する素子に適用しようと
した場合、電極間の分離抵抗の確保と直列抵抗の低減を
同時に実現することが困難であった。
【００１０】さらに、高抵抗層埋め込み構造半導体レー
ザでは、素子容量低減のため３μｍ程度の厚い高抵抗層
を必要とする。このため、メサストライプの高さも高く
なり、このような高いメサストライプの両わきをＩｎＰ
へのＦｅドーピングが容易な有機金属気相成長法によっ
て埋め込む場合、異常成長が発生し、素子の平坦化を実
現することができない。
ザでは、素子容量低減のため３μｍ程度の厚い高抵抗層
を必要とする。このため、メサストライプの高さも高く
なり、このような高いメサストライプの両わきをＩｎＰ
へのＦｅドーピングが容易な有機金属気相成長法によっ
て埋め込む場合、異常成長が発生し、素子の平坦化を実
現することができない。
【００１１】このため、従来メサストライプの形成工程
において、図９に示すようにＳｉＯ2マスク６３に庇６
３ａを設け、異常成長の発生を抑えていた。（参考文
献：真田達行ほかアプライドフィジックスオブレターズ
ｖｏｌ．５１（１９８７）１０５４−１０５６）
において、図９に示すようにＳｉＯ2マスク６３に庇６
３ａを設け、異常成長の発生を抑えていた。（参考文
献：真田達行ほかアプライドフィジックスオブレターズ
ｖｏｌ．５１（１９８７）１０５４−１０５６）
【００１２】しかし、庇６３ａの形成は、プロセスが複
雑となるばかりでなるばかりではなく、共振器方向に沿
って活性層幅を均一に揃えることが困難となる。また、
プロセス工程の途中において、庇６３ａが破損すると平
坦化埋め込みができなくなり素子作製歩留りを著しく損
なうことになる。
雑となるばかりでなるばかりではなく、共振器方向に沿
って活性層幅を均一に揃えることが困難となる。また、
プロセス工程の途中において、庇６３ａが破損すると平
坦化埋め込みができなくなり素子作製歩留りを著しく損
なうことになる。
【００１３】本発明は、素子の直列抵抗が低減され、か
つ複数の電極を必要とする素子に適用しようとした場
合、電極間の分離抵抗が十分にとれる構造を有した高抵
抗層埋め込み構造の半導体レーザを提供することにあ
る。
つ複数の電極を必要とする素子に適用しようとした場
合、電極間の分離抵抗が十分にとれる構造を有した高抵
抗層埋め込み構造の半導体レーザを提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明による素子は、活
性層を含んだメサストライプの上面において、クラッド
層と電極層から構成されたストライプ状の積層体を有
し、積層体の側面が（１１１）結晶面から構成され基板
裏面に向かって裾広がりの形状であり、ストライプ状の
積層体の幅をメサストライプより広い適当幅とする。
性層を含んだメサストライプの上面において、クラッド
層と電極層から構成されたストライプ状の積層体を有
し、積層体の側面が（１１１）結晶面から構成され基板
裏面に向かって裾広がりの形状であり、ストライプ状の
積層体の幅をメサストライプより広い適当幅とする。
【００１５】加えて、ストライプ状の積層体がメサスト
ライプの上面に配置された電極間分離層によって少なく
とも２つの領域に分離されている。
ライプの上面に配置された電極間分離層によって少なく
とも２つの領域に分離されている。
【００１６】また、本発明では、ストライプ状の積層体
を選択成長によって形成する。すなわち活性層を含んだ
メサストライプの両側面を半絶縁体高抵抗層によって埋
め込んだ後半導体基板の上面にマスクを配置する。そし
て、これを選択成長用マスクとすることで所定の領域に
ストライプ状の積層体を選択成長によって形成する。
を選択成長によって形成する。すなわち活性層を含んだ
メサストライプの両側面を半絶縁体高抵抗層によって埋
め込んだ後半導体基板の上面にマスクを配置する。そし
て、これを選択成長用マスクとすることで所定の領域に
ストライプ状の積層体を選択成長によって形成する。
【００１７】
【作用】本発明による素子では、ストライプ状の積層体
の幅をメサストライプより広い適当幅とすることで、電
極の分離抵抗の確保と素子の直列抵抗の低減を同時に実
現することができる。また、オーバーエッチングによる
半絶縁性高抵抗埋め込み層厚の低減といった問題がな
く、高抵抗埋め込み層の厚さを確実に確保することがで
きる。
の幅をメサストライプより広い適当幅とすることで、電
極の分離抵抗の確保と素子の直列抵抗の低減を同時に実
現することができる。また、オーバーエッチングによる
半絶縁性高抵抗埋め込み層厚の低減といった問題がな
く、高抵抗埋め込み層の厚さを確実に確保することがで
きる。
【００１８】したがって、有機金属気相成長法で半絶縁
性高抵抗層を形成するときのメサストライプの高さは、
１．０μｍと低くてもよく、このような低いメサストラ
イプの両わきは、マスクに庇を形成しなくても有機金属
気相成長法によって平坦に埋め込むことができる。
性高抵抗層を形成するときのメサストライプの高さは、
１．０μｍと低くてもよく、このような低いメサストラ
イプの両わきは、マスクに庇を形成しなくても有機金属
気相成長法によって平坦に埋め込むことができる。
【００１９】
【実施例】以下、本発明の１実施例を図面を用いて説明
する。 （実施例１）図１は本発明の１実施例であるｎ基板Ｆｅ
ドープＩｎＰ埋め込み構造半導体レーザの構造図であ
る。１は表面が（１００）結晶面であるｎ型ＩｎＰ基
板、２はｎ型ＩｎＰバッファ層、３は発光波長１．３μ
ｍに相当するＩｎＧａＡｓＰ半導体結晶からなる活性
層、４はｐ型ＩｎＰクラッド層、５は半絶縁性ＩｎＰ電
流阻止層である。
する。 （実施例１）図１は本発明の１実施例であるｎ基板Ｆｅ
ドープＩｎＰ埋め込み構造半導体レーザの構造図であ
る。１は表面が（１００）結晶面であるｎ型ＩｎＰ基
板、２はｎ型ＩｎＰバッファ層、３は発光波長１．３μ
ｍに相当するＩｎＧａＡｓＰ半導体結晶からなる活性
層、４はｐ型ＩｎＰクラッド層、５は半絶縁性ＩｎＰ電
流阻止層である。
【００２０】６は半絶縁性ＩｎＰ電流阻止層５の一部を
被覆するＳｉＯ2膜、７はＳｉＯ2膜６で被覆されていな
い領域に形成されるｐ型ＩｎＰオーバークラッド層、８
はｐ型ＩｎＰオーバークラッド層７上に形成されるｐ型
ＩｎＧａＡｓ電極層、９は素子表面上に形成されたｐ型
電極、１０はｎ型ＩｎＰ基板１の裏面全面に形成された
ｎ型電極、１４は両わきを半絶縁性ＩｎＰ電流阻止層５
によって埋め込まれているメサストライプ、１６はｐ型
ＩｎＰオーバークラッド層７とｐ型ＩｎＧａＡｓ電極層
８から構成される積層体である。
被覆するＳｉＯ2膜、７はＳｉＯ2膜６で被覆されていな
い領域に形成されるｐ型ＩｎＰオーバークラッド層、８
はｐ型ＩｎＰオーバークラッド層７上に形成されるｐ型
ＩｎＧａＡｓ電極層、９は素子表面上に形成されたｐ型
電極、１０はｎ型ＩｎＰ基板１の裏面全面に形成された
ｎ型電極、１４は両わきを半絶縁性ＩｎＰ電流阻止層５
によって埋め込まれているメサストライプ、１６はｐ型
ＩｎＰオーバークラッド層７とｐ型ＩｎＧａＡｓ電極層
８から構成される積層体である。
【００２１】図３に図１のｎ基板ＦｅドープＩｎＰ埋め
込み構造半導体レーザの製造工程の各段階において形成
される製品の断面図を示す。
込み構造半導体レーザの製造工程の各段階において形成
される製品の断面図を示す。
【００２２】まず、図３（ａ）に示すように（１００）
結晶面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上にＳｅをドーパントとするｎ型ＩｎＰバッファ層
２（キャリア濃度１×１０18ｃｍ-3、厚さ０．２μ
ｍ）、発光波長１．３μｍに相当するノンドープＩｎＧ
ａＡｓＰ活性層３（厚さ０．１５μｍ）、Ｚｎをドーパ
ントとするｐ型ＩｎＰクラッド層４（キャリア濃度３×
１０18ｃｍ-3、厚さ０．２μｍ）、発光波長１．３μｍ
に相当するノンドープＩｎＧａＡｓＰバッファ層１２
（厚さ０．１μｍ）を減圧有機金属気相成長法により形
成する。
結晶面ｎ型ＩｎＰ基板１（キャリア濃度２×１０18ｃｍ
-3）上にＳｅをドーパントとするｎ型ＩｎＰバッファ層
２（キャリア濃度１×１０18ｃｍ-3、厚さ０．２μ
ｍ）、発光波長１．３μｍに相当するノンドープＩｎＧ
ａＡｓＰ活性層３（厚さ０．１５μｍ）、Ｚｎをドーパ
ントとするｐ型ＩｎＰクラッド層４（キャリア濃度３×
１０18ｃｍ-3、厚さ０．２μｍ）、発光波長１．３μｍ
に相当するノンドープＩｎＧａＡｓＰバッファ層１２
（厚さ０．１μｍ）を減圧有機金属気相成長法により形
成する。
【００２３】その後、ＳｉＯ2 膜１３（厚さ０．１μ
ｍ）からなる所定の形状のマスクを用いてエッチングを
行い、図３（ｂ）に示すように高さ１．０μｍ，幅約
１．５μｍのメサストライプ１４を作製する。
ｍ）からなる所定の形状のマスクを用いてエッチングを
行い、図３（ｂ）に示すように高さ１．０μｍ，幅約
１．５μｍのメサストライプ１４を作製する。
【００２４】次に、図３（ｃ）に示すようにメサストラ
イプ１４の両わきを減圧有機金属気相成長法を用いてＦ
ｅドープＩｎＰ層によって埋め込み半絶縁性ＩｎＰ電流
阻止層５を形成する。
イプ１４の両わきを減圧有機金属気相成長法を用いてＦ
ｅドープＩｎＰ層によって埋め込み半絶縁性ＩｎＰ電流
阻止層５を形成する。
【００２５】この後、図３（ｄ）に示すようにＳｉＯ2
マスク１３およびノンドープＩｎＧａＡｓバッファ層１
２を除去し、半絶縁性ＩｎＰ電流阻止層５上にＳｉＯ2
膜６を形成する。このときメサストライプ１４の上面に
は、半導体表面が露出したメサストライプ１４より大き
い幅を有する例えば幅約５μｍの窓部１５が形成され
る。
マスク１３およびノンドープＩｎＧａＡｓバッファ層１
２を除去し、半絶縁性ＩｎＰ電流阻止層５上にＳｉＯ2
膜６を形成する。このときメサストライプ１４の上面に
は、半導体表面が露出したメサストライプ１４より大き
い幅を有する例えば幅約５μｍの窓部１５が形成され
る。
【００２６】そして図３（ｅ）に示すように、ＳｉＯ2
膜６を選択成長用マスクとして減圧有機金属気相成長法
によって、ｐ型ＩｎＰオーバークラッド層７（キャリア
濃度１×１０18ｃｍ-3、厚さ１．５μｍ）、およびｐ型
ＩｎＧａＡｓ電極層８（キャリア濃度１×１０18ｃ
ｍ-3、厚さ０．５μｍからなる積層体１６を形成する。
膜６を選択成長用マスクとして減圧有機金属気相成長法
によって、ｐ型ＩｎＰオーバークラッド層７（キャリア
濃度１×１０18ｃｍ-3、厚さ１．５μｍ）、およびｐ型
ＩｎＧａＡｓ電極層８（キャリア濃度１×１０18ｃ
ｍ-3、厚さ０．５μｍからなる積層体１６を形成する。
【００２７】ここで、ｎ型半導体基板１の表面が（１０
０）結晶面となっているので、窓部１５上に形成される
ｐ型ＩｎＰオーバークラッド層７は側面が（１１１）結
晶面となり、このためその側面は傾斜しｎ型半導体基板
１に向かって裾広がりの形状を呈するようになる。
０）結晶面となっているので、窓部１５上に形成される
ｐ型ＩｎＰオーバークラッド層７は側面が（１１１）結
晶面となり、このためその側面は傾斜しｎ型半導体基板
１に向かって裾広がりの形状を呈するようになる。
【００２８】最後に素子上面にｐ型電極９，ｎ型ＩｎＰ
基板１の裏面全面にｎ型電極１０を形成し、個々のレー
ザチップに切り出し、図１に示すような構造の半導体レ
ーザを得る。
基板１の裏面全面にｎ型電極１０を形成し、個々のレー
ザチップに切り出し、図１に示すような構造の半導体レ
ーザを得る。
【００２９】製造された半導体レーザの室温における特
性は、発振しきい値電流１２ｍＡ、外部微分量子効率
０．２５ｍＷ／ｍＡ、最高出力２０ｍＷであった。また
変調強度が３ｄＢ低下する遮断周波数も１３ＧＨｚであ
った。
性は、発振しきい値電流１２ｍＡ、外部微分量子効率
０．２５ｍＷ／ｍＡ、最高出力２０ｍＷであった。また
変調強度が３ｄＢ低下する遮断周波数も１３ＧＨｚであ
った。
【００３０】なお、以上の実施例では、積層体１６を選
択成長によって形成したため素子上面には段差がある。
これに対し、図２のように積層体の両面にポリイミド１
１を形成することで素子全体を平坦化することができる
とともに、埋め込み層部分の容量の、より一層の低減が
可能な素子構造を得ることができる。
択成長によって形成したため素子上面には段差がある。
これに対し、図２のように積層体の両面にポリイミド１
１を形成することで素子全体を平坦化することができる
とともに、埋め込み層部分の容量の、より一層の低減が
可能な素子構造を得ることができる。
【００３１】（実施例２）図４（ａ）は、本発明の他の
実施例であるｎ基板Ｆｅドープ埋め込み構造半導体レー
ザの構造を示す斜視図であり、図４（ｂ）は共振器方向
に沿った図４（ａ）の断面図である。
実施例であるｎ基板Ｆｅドープ埋め込み構造半導体レー
ザの構造を示す斜視図であり、図４（ｂ）は共振器方向
に沿った図４（ａ）の断面図である。
【００３２】７ａはｐ型ＩｎＰオーバークラッド層、８
ａはｐ型ＩｎＰＡｓ電極層、９ａはｐ型電極、１８は半
絶縁高抵抗層からなる電極間分離層、２０はｐ型ＩｎＰ
オーバークラッド層７とｐ型ＩｎＧａＡｓ電極層８によ
って構成された積層体からなる第１電流注入領域、２０
ａはｐ型ＩｎＰオーバークラッド層７ａとｐ型ＩｎＧａ
Ａｓ電極層８ａによって構成された積層体からなる第２
電流注入領域である。
ａはｐ型ＩｎＰＡｓ電極層、９ａはｐ型電極、１８は半
絶縁高抵抗層からなる電極間分離層、２０はｐ型ＩｎＰ
オーバークラッド層７とｐ型ＩｎＧａＡｓ電極層８によ
って構成された積層体からなる第１電流注入領域、２０
ａはｐ型ＩｎＰオーバークラッド層７ａとｐ型ＩｎＧａ
Ａｓ電極層８ａによって構成された積層体からなる第２
電流注入領域である。
【００３３】ｐ型電極９ａは第２電流注入領域２０ａを
構成する積層体の上面に形成されている。第１電流注入
領域２０と第２電流注入領域２０ａは素子上面に形成さ
れており、両者は電極間分離層１８によって分離されて
いる。他は、図１と同様である。
構成する積層体の上面に形成されている。第１電流注入
領域２０と第２電流注入領域２０ａは素子上面に形成さ
れており、両者は電極間分離層１８によって分離されて
いる。他は、図１と同様である。
【００３４】図５に図４の半導体レーザの製造工程の各
段階において形成される製品の斜視図を示すまず、図５
（ａ）に示すように（１００）結晶面ｎ型ＩｎＰ基板１
（キャリア濃度２×１０18ｃｍ-3）上にＳｅをドーパン
トとするｎ型ＩｎＰバッファ層２（キャリア濃度１×１
０18ｃｍ-3、厚さ０．２μｍ）、発光波長１．３μｍに
相当するノンドープＩｎＧａＡｓＰ活性層３（厚さ０．
１５μｍ）、Ｚｎをドーパントとするｐ型ＩｎＰクラッ
ド層４（キャリア濃度３×１０18ｃｍ-3、厚さ０．２μ
ｍ）、発光波長１．３μｍに相当するノンドープＩｎＧ
ａＡｓＰバッファ層１２（厚さ０．１μｍ）を減圧有機
金属気相成長法により形成する。
段階において形成される製品の斜視図を示すまず、図５
（ａ）に示すように（１００）結晶面ｎ型ＩｎＰ基板１
（キャリア濃度２×１０18ｃｍ-3）上にＳｅをドーパン
トとするｎ型ＩｎＰバッファ層２（キャリア濃度１×１
０18ｃｍ-3、厚さ０．２μｍ）、発光波長１．３μｍに
相当するノンドープＩｎＧａＡｓＰ活性層３（厚さ０．
１５μｍ）、Ｚｎをドーパントとするｐ型ＩｎＰクラッ
ド層４（キャリア濃度３×１０18ｃｍ-3、厚さ０．２μ
ｍ）、発光波長１．３μｍに相当するノンドープＩｎＧ
ａＡｓＰバッファ層１２（厚さ０．１μｍ）を減圧有機
金属気相成長法により形成する。
【００３５】その後図５（ｂ）に示すように、所定の形
状のＳｉＯ2 膜１３のマスクを用いてエッチングを行
い、高さ１．０μｍ，幅約１．５μｍのメサストライプ
１４を作製する。その後、メサストライプ１４上のＳｉ
Ｏ2マスク１３とノンドープＩｎＧａＡｓバッファ層１
２の一部を除去することで半導体表面を露出させ電極間
分離形成領域１７を形成する。
状のＳｉＯ2 膜１３のマスクを用いてエッチングを行
い、高さ１．０μｍ，幅約１．５μｍのメサストライプ
１４を作製する。その後、メサストライプ１４上のＳｉ
Ｏ2マスク１３とノンドープＩｎＧａＡｓバッファ層１
２の一部を除去することで半導体表面を露出させ電極間
分離形成領域１７を形成する。
【００３６】次に、図５（ｃ）に示すようにメサストラ
イプ１４の両わきを減圧有機金属気相成長法を用いてＦ
ｅドープＩｎＰ層によって埋め込み半絶縁性ＩｎＰ電流
阻止層５を形成する。このとき電極間分離層形成領域１
７においてもＦｅドープＩｎＰ層が成長し、三角柱状の
電極間分離層１８を形成する。
イプ１４の両わきを減圧有機金属気相成長法を用いてＦ
ｅドープＩｎＰ層によって埋め込み半絶縁性ＩｎＰ電流
阻止層５を形成する。このとき電極間分離層形成領域１
７においてもＦｅドープＩｎＰ層が成長し、三角柱状の
電極間分離層１８を形成する。
【００３７】この後、図５（ｄ）に示すようにＳｉＯ2
マスク１３およびノンドープＩｎＧａＡｓバッファ層１
２を除去し、半絶縁性ＩｎＰ電流阻止層５および電極間
分離層１８上の一部にＳｉＯ2膜６を形成する。このと
きメサストライプ１４の上面には、半導体表面が露出し
た幅約５μｍの第１オーバークラッド層形成領域１９と
第２オーバークラッド層形成領域１９ａが形成される。
マスク１３およびノンドープＩｎＧａＡｓバッファ層１
２を除去し、半絶縁性ＩｎＰ電流阻止層５および電極間
分離層１８上の一部にＳｉＯ2膜６を形成する。このと
きメサストライプ１４の上面には、半導体表面が露出し
た幅約５μｍの第１オーバークラッド層形成領域１９と
第２オーバークラッド層形成領域１９ａが形成される。
【００３８】そして図５（ｅ）に示すように、ＳｉＯ2
膜６を選択成長用マスクとして減圧有機金属気相成長法
によって、ｐ型ＩｎＰオーバークラッド層７，７ａ（キ
ャリア濃度１×１０18ｃｍ-3、厚さ１．５μｍ）、およ
びｐ型ＩｎＧａＡｓ電極層８，８ａ（キャリア濃度１×
１０18ｃｍ-3、厚さ０．５μｍ）からなる積層体を選択
成長によって形成し、第１電流注入領域２０および第２
電流注入領域２０ａを形成する。
膜６を選択成長用マスクとして減圧有機金属気相成長法
によって、ｐ型ＩｎＰオーバークラッド層７，７ａ（キ
ャリア濃度１×１０18ｃｍ-3、厚さ１．５μｍ）、およ
びｐ型ＩｎＧａＡｓ電極層８，８ａ（キャリア濃度１×
１０18ｃｍ-3、厚さ０．５μｍ）からなる積層体を選択
成長によって形成し、第１電流注入領域２０および第２
電流注入領域２０ａを形成する。
【００３９】最後に素子上面にｐ型電極９，ｐ型電極９
ａおよびｎ型ＩｎＰ基板１の裏面全面にｎ型電極１０を
形成し、個々のレーザチップに切り出し、図４に示すよ
うな構造のレーザを得る。
ａおよびｎ型ＩｎＰ基板１の裏面全面にｎ型電極１０を
形成し、個々のレーザチップに切り出し、図４に示すよ
うな構造のレーザを得る。
【００４０】第１電流注入領域２０および第２電流注入
領域２０ａのｐ型電極間に１０Ｖ印加したときのリーク
電流から求めた分離抵抗は１０ＭΩであり、本実施例に
より十分な電極間抵抗を確保することができた。
領域２０ａのｐ型電極間に１０Ｖ印加したときのリーク
電流から求めた分離抵抗は１０ＭΩであり、本実施例に
より十分な電極間抵抗を確保することができた。
【００４１】
【発明の効果】以上のように、本発明によれば、クラッ
ド層および電極層からなる適当な幅の積層体を形成する
ことで、素子の直列抵抗の低い高抵抗層埋め込み構造半
導体レーザを製作することができる。
ド層および電極層からなる適当な幅の積層体を形成する
ことで、素子の直列抵抗の低い高抵抗層埋め込み構造半
導体レーザを製作することができる。
【００４２】このため、半絶縁性高抵抗層からなる埋め
込み層の厚みは薄くてもよくなり、厚い埋め込み層の形
成に必要であった庇を備えたマスクの作製といった複雑
なプロセスが省略され、素子作製が容易になるとともに
素子作製における庇の破損といった問題がなくなり、素
子作製歩留りが著しく向上するという効果がある。
込み層の厚みは薄くてもよくなり、厚い埋め込み層の形
成に必要であった庇を備えたマスクの作製といった複雑
なプロセスが省略され、素子作製が容易になるとともに
素子作製における庇の破損といった問題がなくなり、素
子作製歩留りが著しく向上するという効果がある。
【００４３】さらに本発明では、高抵抗埋め込み層形成
の際、メサストライプ上に電極分離領域に相当する部分
のマスクを除去することで、埋め込み層の形成と電極間
分離層の形成を同時に実現できる。これにより、電極間
の分離抵抗が大きな素子を簡便なプロセスによって作製
することができる。
の際、メサストライプ上に電極分離領域に相当する部分
のマスクを除去することで、埋め込み層の形成と電極間
分離層の形成を同時に実現できる。これにより、電極間
の分離抵抗が大きな素子を簡便なプロセスによって作製
することができる。
【図１】本発明の１実施例である高抵抗埋め込み構造半
導体レーザの断面図である。
導体レーザの断面図である。
【図２】図１の高抵抗埋め込み構造半導体レーザの表面
を平坦化した実施例を示す断面図である。
を平坦化した実施例を示す断面図である。
【図３】図１の高抵抗埋め込み構造半導体レーザの製造
工程の各段階のおける製品の構造を示す断面図である。
工程の各段階のおける製品の構造を示す断面図である。
【図４】本発明の他の実施例を示す積層体が２つの領域
に分かれた高抵抗埋め込み構造半導体レーザの斜視図で
ある。
に分かれた高抵抗埋め込み構造半導体レーザの斜視図で
ある。
【図５】図４の高抵抗埋め込み構造半導体レーザの製造
工程の各段階のおける製品の構造を示す斜視図である。
工程の各段階のおける製品の構造を示す斜視図である。
【図６】従来の素子上面の全面にクラッド層と電極層を
有した高抵抗埋め込み構造半導体レーザの断面図であ
る。
有した高抵抗埋め込み構造半導体レーザの断面図であ
る。
【図７】図６の高抵抗埋め込み構造半導体レーザを複数
の電極を有する素子に適用した場合の素子構造を示す斜
視図である。
の電極を有する素子に適用した場合の素子構造を示す斜
視図である。
【図８】従来のメサストライプ内にクラッド層と電極層
を有した高抵抗埋め込み構造半導体レーザの断面図であ
る。
を有した高抵抗埋め込み構造半導体レーザの断面図であ
る。
【図９】平坦化埋め込み成長のために必要な庇を備えた
マスクを有するメサストライプを示す断面図である。
マスクを有するメサストライプを示す断面図である。
１ ｎ型ＩｎＰ基板 ２ ｎ型ＩｎＰバッファ層 ３ 活性層 ４ ｐ型ＩｎＰクラッド層 ５ 半絶縁性ＩｎＰ電流阻止層 ６ ＳｉＯ2膜 ７ ｐ型ＩｎＰオーバークラッド層 ８ ｐ型ＩｎＧａＡｓ電極層 ９ ｐ型電極 １０ ｎ型電極 １４ メサストライプ １６ 積層体
【手続補正書】
【提出日】平成４年１月１６日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体レーザおよびその製造
方法
方法
Claims (4)
- 【請求項１】 第１の導電型を有する（１００）結晶面
の半導体基板と、前記半導体基板上に配置され、第１の
導電型を有するバッファ層，活性層，および第２の導電
型を有するクラッド層を含みストライプ状に形成された
メサストライプと、前記メサストライプの両側面に配置
され半絶縁性高抵抗層を有する電流阻止層とを有する半
導体レーザにおいて、 前記メサストライプの上面に、メサストライプに沿って
配置されメサストライプよりも幅の広い第２の導電型を
有するクラッド層と電極層とからなるストライプ状の積
層体を備え、 前記積層体の側面が（１１１）結晶面から構成され、基
板に向かって裾広がりの形状を呈したことを特徴とする
半導体レーザ。 - 【請求項２】 前記ストライプ状の積層体が前記メサス
トライプの上面に配置された半絶縁性高抵抗層からなる
電極分離層によって、少なくとも２つ以上の領域に分離
されていることを特徴とする請求項１記載の半導体レー
ザ。 - 【請求項３】 第１の導電型を有する（１００）結晶面
の半導体基板上に少なくとも第１の導電型を有するクラ
ッド層，活性層，および第２の導電型を有するクラッド
層をこの順に積層して形成する工程と、 この積層した上に所定の形状の第１のマスクを形成する
工程と、 前記第１のマスクを介して前記積層体を少なくとも前記
活性層までエッチングしてメサストライプを形成する工
程と、 前記メサストライプの両側面を半絶縁性高抵抗半導体層
を有する電流阻止層によって埋め込む工程と、 前記第１のマスクを除去する工程と、 前記電流阻止層上の一部に第２のマスクを形成する工程
と、 前記第２のマスクを選択成長用マスクとして、第２の導
電型を有するクラッド層と電極層からなる積層体を選択
成長によって形成する工程とを有することを特徴とする
半導体レーザの製造方法。 - 【請求項４】 第１の導電型を有する（１００）結晶面
の半導体基板上に少なくとも第１の導電型を有するクラ
ッド層，活性層，および第２の導電型を有するクラッド
層をこの順に積層して形成する工程と、 この積層した上に所定の形状の第１のマスクを形成する
工程と、 前記第１のマスクを介して、前記積層を少なくとも前記
活性層までエッチングしてメサストライプを形成する工
程と、 前記第１のマスクの一部を除去し、半導体表面を露出さ
せ電極間分離層形成領域を形成する工程と、 前記メサストライプの両側面を半絶縁性高抵抗半導体層
を有する電流阻止層によって埋め込むとともに、前記メ
サストライプの上面に形成された電極間分離層形成領域
に半絶縁性高抵抗層を形成する工程と、 前記第１のマスクを除去する工程と、 前記電流阻止層上並びに電極間分離層上の一部に第２の
マスクを形成する工程と、 前記第２のマスクを選択成長用マスクとして第２の導電
型を有するクラッド層と電極層からなる積層体を選択成
長によって形成する工程とを有することを特徴とする半
導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34415691A JPH05160506A (ja) | 1991-12-03 | 1991-12-03 | 半導体レーザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34415691A JPH05160506A (ja) | 1991-12-03 | 1991-12-03 | 半導体レーザおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160506A true JPH05160506A (ja) | 1993-06-25 |
Family
ID=18367070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34415691A Pending JPH05160506A (ja) | 1991-12-03 | 1991-12-03 | 半導体レーザおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160506A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889913A (en) * | 1995-03-15 | 1999-03-30 | Kabushiki Kaisha Toshiba | Optical semiconductor device and method of fabricating the same |
| JP2019192879A (ja) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法 |
| WO2021200549A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| WO2021200583A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
-
1991
- 1991-12-03 JP JP34415691A patent/JPH05160506A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889913A (en) * | 1995-03-15 | 1999-03-30 | Kabushiki Kaisha Toshiba | Optical semiconductor device and method of fabricating the same |
| JP2019192879A (ja) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法 |
| WO2019208697A1 (ja) * | 2018-04-27 | 2019-10-31 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法 |
| WO2021200549A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
| WO2021200583A1 (ja) * | 2020-04-02 | 2021-10-07 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
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