JP2019192879A - 光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法 - Google Patents

光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法 Download PDF

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孝幸 渡邊
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Abstract

【課題】直列抵抗の低減と容量の低減との両立が可能な光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法を提供する。【解決手段】半導体基板と、前記半導体基板の上に設けられた第１導電型の第１クラッド層と、前記第１クラッド層の上に設けられた活性層と、前記活性層の上に設けられた第２導電型の第２クラッド層と、前記第１クラッド層の一部、前記活性層および前記第２クラッド層から構成される第１メサと、前記第１メサの上に設けられた前記第２導電型の補助クラッド層と、前記補助クラッド層から構成される第２メサと、前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に設けられた前記半絶縁層と、を具備し、前記第２メサの幅は、前記第１メサの幅より大きい光半導体素子。【選択図】 図１

Description

本発明は光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法に関するものである。
光通信システムには光半導体素子が用いられている（例えば特許文献１）。消費電力の低下のため、光半導体素子の直列抵抗を低減することが要求される。一方、高速動作のためには、光半導体素子の容量の低減が求められる。
特開平５−５５６９６号公報
直列抵抗の低減のためには、光半導体素子のクラッド層の幅を大きくすればよい。一方、容量の低減のためには、クラッド層の幅を小さくすればよい。直列抵抗の低減と容量の低減との両立は困難であった。そこで、直列抵抗の低減と容量の低減との両立が可能な光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法を提供することを目的とする。
本発明に係る光半導体素子は、半導体基板と、前記半導体基板の上に設けられた第１導電型の第１クラッド層と、前記第１クラッド層の上に設けられた活性層と、前記活性層の上に設けられた第２導電型の第２クラッド層と、前記第１クラッド層の一部、前記活性層および前記第２クラッド層から構成される第１メサと、前記第１メサの上に設けられた前記第２導電型の補助クラッド層と、前記補助クラッド層から構成される第２メサと、前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に設けられた前記半絶縁層と、を具備し、前記第２メサの幅は、前記第１メサの幅より大きいものである。
本発明に係る光集積半導体素子は、レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続する第２領域とを有する半導体基板と、前記半導体基板上の前記第１領域および前記第２領域に設けられた第１導電型の第１クラッド層と、前記第１クラッド層の上であって前記第１領域に設けられた第１活性層と、前記第１クラッド層の上であって前記第２領域に設けられ、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して設けられる第２活性層と、前記第１活性層の上に設けられた、第２導電型の第２クラッド層と、前記第２活性層の上に設けられ、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して設けられる第２導電型の第３クラッド層と、前記第１領域であって、前記第１クラッド層の一部、前記第１活性層および前記第２クラッド層で構成される第１メサと、前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して設けられ、前記第１クラッド層の一部、前記第２活性層および前記第３クラッド層で構成される第２メサと、前記第２クラッド層および前記第３クラッド層の上に設けられた前記第２導電型の補助クラッド層と、前記第１領域に、前記補助クラッド層で構成される第３メサと、前記第２領域に前記レーザ素子の光軸方向に沿って前記第３メサと連続して設けられ、前記補助クラッド層で構成される第４メサと、前記第１クラッド層の上であって、前記第１メサ、前記第２メサ、前記第３メサおよび前記第４メサの両側に設けられた半絶縁層と、を具備し、前記第３メサの幅、前記第４メサの幅は、それぞれ前記第１メサの幅、前記第２メサの幅よりも大きく、前記第３メサの幅は、前記第４メサの幅よりも大きいものである。
本発明に係る光半導体素子の製造方法は、半導体基板の上に第１導電型の第１クラッド層を形成する工程と、前記第１クラッド層の上に活性層を形成する工程と、前記活性層の上に第２導電型の第２クラッド層を形成する工程と、前記第１クラッド層の一部、前記活性層および前記第２クラッド層をエッチングすることで、前記第１クラッド層、前記活性層および前記第２クラッド層からなる第１メサを形成する工程と、前記第１クラッド層の上であって、前記第１メサの両側に第１半絶縁層を形成する工程と、前記第１メサおよび前記第１半絶縁層の上に前記第２導電型の補助クラッド層を成長する工程と、前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に前記第１メサよりも大きな幅を有する第２メサを形成する工程と、前記第１半絶縁層の上であって、前記第２メサの両側に第２半絶縁層を形成する工程と、を有し、前記第２メサの幅は、前記第１メサの幅より大きいものである。
本発明に係る光集積半導体素子の製造方法は、レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続して設けられる第２領域とを有する半導体基板の上に、光集積半導体素子を製造する方法であって、前記半導体基板上の前記第１領域および前記第２領域に第１導電型の第１クラッド層を形成する工程と、前記第１クラッド層上に第１活性層を形成する工程と、前記第１活性層上に第２導電型の第２クラッド層を形成する工程と、前記第２領域の前記第１活性層および前記第２クラッド層を除去する工程と、前記第２領域の前記第１クラッド層上に、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して第２活性層を形成する工程と、前記第２領域の前記第２活性層上に、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して前記第２導電型の第３クラッド層を形成する工程と、前記第１クラッド層の一部、前記第１活性層、前記第２クラッド層、前記第２活性層および前記第３クラッド層をエッチングすることで、前記第１領域に、前記第１クラッド層、前記第１活性層および前記第２クラッド層からなる第１メサを形成し、前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して前記第１クラッド層、前記第２活性層および前記第３クラッド層からな第２メサを形成する工程と、前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に第１半絶縁層を形成する工程と、前記第１半絶縁層の上、前記第１メサおよび前記第２メサの上に前記第２導電型の補助クラッド層を形成する工程と、前記第１領域、前記第２領域それぞれの前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に、前記補助クラッド層からなる前記第１メサの幅よりも大きな幅を有する第３メサを形成し、かつ前記第２メサの上に前記レーザ素子の光軸方向に沿って前記第３メサと連続して、前記補助クラッド層からなる前記第２メサの幅よりも大きな幅を有する第４メサを形成する工程と、前記第１半絶縁層の上であって、前記第３メサおよび前記第４メサの両側に第２半絶縁層を形成する工程と、を有し、前記第３メサの幅は、前記第４メサの幅よりも大きいものである。
上記発明によれば、直列抵抗の低減と容量の低減との両立が可能である。
図１は実施例１に係る光半導体素子を例示する断面図である。 図２（ａ）から図２（ｄ）は光半導体素子の製造方法を例示する断面図である。 図３（ａ）および図３（ｂ）は光半導体素子の製造方法を例示する断面図である。 図４（ａ）および図４（ｂ）は光半導体素子の製造方法を例示する断面図である。 図５（ａ）は光半導体素子の直列抵抗のシミュレーションの結果である。図５（ｂ）は光半導体素子の容量のシミュレーションの結果である。 図６は実施例２に係る光集積半導体素子を例示する斜視図である。 図７（ａ）および図７（ｂ）は光集積半導体素子を例示する断面図である。 図８（ａ）から図８（ｃ）は光集積半導体素子の製造方法を例示する斜視図である。 図９（ａ）から図９（ｃ）は光集積半導体素子の製造方法を例示する斜視図である。 図１０（ａ）および図１０（ｂ）は光集積半導体素子の製造方法を例示する斜視図である。 図１１（ａ）および図１１（ｂ）は光集積半導体素子の製造方法を例示する斜視図である。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、（１）半導体基板と、前記半導体基板の上に設けられた第１導電型の第１クラッド層と、前記第１クラッド層の上に設けられた活性層と、前記活性層の上に設けられた第２導電型の第２クラッド層と、前記第１クラッド層の一部、前記活性層および前記第２クラッド層から構成される第１メサと、前記第１メサの上に設けられた前記第２導電型の補助クラッド層と、前記補助クラッド層から構成される第２メサと、前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に設けられた前記半絶縁層と、を具備し、前記第２メサの幅は、前記第１メサの幅より大きい光半導体素子である。第２メサの幅を適切な大きさとすることで、低抵抗化と低容量化とを両立することができる。
（２）レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続する第２領域とを有する半導体基板と、前記半導体基板上の前記第１領域および前記第２領域に設けられた第１導電型の第１クラッド層と、前記第１クラッド層の上であって前記第１領域に設けられた第１活性層と、前記第１クラッド層の上であって前記第２領域に設けられ、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して設けられる第２活性層と、前記第１活性層の上に設けられた、第２導電型の第２クラッド層と、前記第２活性層の上に設けられ、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して設けられる第２導電型の第３クラッド層と、前記第１領域であって、前記第１クラッド層の一部、前記第１活性層および前記第２クラッド層で構成される第１メサと、前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して設けられ、前記第１クラッド層の一部、前記第２活性層および前記第３クラッド層で構成される第２メサと、前記第２クラッド層および前記第３クラッド層の上に設けられた前記第２導電型の補助クラッド層と、前記第１領域に、前記補助クラッド層で構成される第３メサと、前記第２領域に前記レーザ素子の光軸方向に沿って前記第３メサと連続して設けられ、前記補助クラッド層で構成される第４メサと、前記第１クラッド層の上であって、前記第１メサ、前記第２メサ、前記第３メサおよび前記第４メサの両側に設けられた半絶縁層と、を具備し、前記第３メサの幅、前記第４メサの幅は、それぞれ前記第１メサの幅、前記第２メサの幅よりも大きく、前記第３メサの幅は、前記第４メサの幅よりも大きい光集積半導体素子である。第３メサの幅が大きいため、レーザ素子の低抵抗化が可能である。第４メサの幅が小さいため、変調器の低容量化が可能である。
（３）半導体基板の上に第１導電型の第１クラッド層を形成する工程と、前記第１クラッド層の上に活性層を形成する工程と、前記活性層の上に第２導電型の第２クラッド層を形成する工程と、前記第１クラッド層の一部、前記活性層および前記第２クラッド層をエッチングすることで、前記第１クラッド層、前記活性層および前記第２クラッド層からなる第１メサを形成する工程と、前記第１クラッド層の上であって、前記第１メサの両側に第１半絶縁層を形成する工程と、前記第１メサおよび前記第１半絶縁層の上に前記第２導電型の補助クラッド層を成長する工程と、前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に前記第１メサよりも大きな幅を有する第２メサを形成する工程と、前記第１半絶縁層の上であって、前記第２メサの両側に第２半絶縁層を形成する工程と、を有し、前記第２メサの幅は、前記第１メサの幅より大きい光半導体素子の製造方法である。第２メサの幅を適切な大きさとすることで、低抵抗化と低容量化とを両立することができる。
（４）前記第１半絶縁層は、その表面に段差を有し、前記第２半絶縁層の底面は、前記段差の下面に接して設けられ、前記第２半絶縁層の前記底面の位置は、前記第２クラッド層の上面の位置よりも低く、且つ前記第１活性層の下面の位置よりも高くてもよい。第１クラッド層が幅広となるため低抵抗化が可能となる。また、第１クラッド層と補助クラッド層との対向する面積が小さくなるため、低容量化が可能である。
（５）レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続して設けられる第２領域とを有する半導体基板の上に、光集積半導体素子を製造する方法であって、前記半導体基板上の前記第１領域および前記第２領域に第１導電型の第１クラッド層を形成する工程と、前記第１クラッド層上に第１活性層を形成する工程と、前記第１活性層上に第２導電型の第２クラッド層を形成する工程と、前記第２領域の前記第１活性層および前記第２クラッド層を除去する工程と、前記第２領域の前記第１クラッド層上に、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して第２活性層を形成する工程と、前記第２領域の前記第２活性層上に、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して前記第２導電型の第３クラッド層を形成する工程と、前記第１クラッド層の一部、前記第１活性層、前記第２クラッド層、前記第２活性層および前記第３クラッド層をエッチングすることで、前記第１領域に、前記第１クラッド層、前記第１活性層および前記第２クラッド層からなる第１メサを形成し、前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して前記第１クラッド層、前記第２活性層および前記第３クラッド層からな第２メサを形成する工程と、前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に第１半絶縁層を形成する工程と、前記第１半絶縁層の上、前記第１メサおよび前記第２メサの上に前記第２導電型の補助クラッド層を形成する工程と、前記第１領域、前記第２領域それぞれの前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に、前記補助クラッド層からなる前記第１メサの幅よりも大きな幅を有する第３メサを形成し、かつ前記第２メサの上に前記レーザ素子の光軸方向に沿って前記第３メサと連続して、前記補助クラッド層からなる前記第２メサの幅よりも大きな幅を有する第４メサを形成する工程と、前記第１半絶縁層の上であって、前記第３メサおよび前記第４メサの両側に第２半絶縁層を形成する工程と、を有し、前記第３メサの幅は、前記第４メサの幅よりも大きい、光集積半導体素子の製造方法である。第３メサの幅が大きいため、レーザ素子の低抵抗化が可能である。第４メサの幅が小さいため、変調器の低容量化が可能である。
（６）前記第１半絶縁層は、その表面に段差を有し、前記第２半絶縁層の底面は、前記段差の下面に接して設けられ、前記第２半絶縁層の前記底面の位置は、前記第２クラッド層および前記第３クラッド層の上面の位置よりも低く、且つ前記第１活性層および前記第２活性層の下面の位置よりも高くてもよい。第１クラッド層が幅広となるため低抵抗化が可能となる。また、第１クラッド層と第３クラッド層との対向する面積が小さくなるため、低容量化が可能である。
［本願発明の実施形態の詳細］
本発明の実施形態に係る光半導体素子およびその製造方法ならびに光集積半導体素子およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（光半導体素子）
図１は実施例１に係る光半導体素子１００を例示する断面図である。図１ではＸＺ平面における断面を図示しており、Ｙ方向はメサ１７および１９の延伸方向であり、光半導体素子１００の光軸方向である。
図１に示すように、半導体基板１０の上に、凸形状のｎ型クラッド層１２（第１クラッド層）が設けられている。ｎ型クラッド層１２の中央部の上に活性層１４およびｐ型クラッド層１６（第２クラッド層）が設けられ、ｎ型クラッド層１２、活性層１４およびｐ型クラッド層１６はメサ１７（第１メサ）を形成する。ｎ型クラッド層１２の上であってメサ１７の両側に、半絶縁層１８（第１半絶縁層）が設けられている。２つの半絶縁層１８はメサ１７を挟み、それぞれ外側にリセスを有する。
２つの半絶縁層１８の上にはｎ型ブロック層２０が設けられ、メサ１７の上にはｐ型クラッド層２２（補助クラッド層）が設けられている。ｐ型クラッド層２２のｐ型クラッド層１６と接触する部分は、２つの半絶縁層１８および２つのｎ型ブロック層２０の間に位置する。ｐ型クラッド層２２の上にはｐ型コンタクト層２４が設けられ、ｎ型ブロック層２０、ｐ型クラッド層２２およびｐ型コンタクト層２４はメサ１９（第２メサ）を形成する。半絶縁層１８の上であって、メサ１９の両側には半絶縁層２６（第２半絶縁層）が設けられている。ｐ型コンタクト層２４および半絶縁層２６の上面にｐ型電極２７が設けられ、半導体基板１０の下面にｎ型電極２８が設けられている。
半導体基板１０は例えば厚さ１００μｍのｎ型インジウムリン（ＩｎＰ）で形成されている。ｎ型クラッド層１２は例えば厚さ２μｍのｎ型ＩｎＰで形成されている。半導体基板１０およびｎ型クラッド層１２のドーパントは例えばシリコン（Ｓｉ）であり、ドーパント濃度は例えば１×１０１８ｃｍ−３である。活性層１４は例えば亜鉛（Ｚｎ）がドープされた複数のインジウムガリウム砒素リン（ＩｎＧａＡｓＰ）層を積層した多重量子井戸（ＭＱＷ：Multi Quantum Well）構造を有し、厚さは０．３μｍである。活性層１４にはＹ軸方向に延伸する不図示の回折格子が形成されている。ｐ型電極２７およびｎ型電極２８に変調信号およびバイアス電流などが供給され、活性層１４においてキャリアが再結合することで光が発生する。
半絶縁層１８および２６は、例えば鉄（Ｆｅ）をドープしたＩｎＰで形成されている。半絶縁層１８および２６の厚さは、例えばそれぞれ１．８μｍ、３．５μｍである。ｎ型ブロック層２０は、例えば厚さ０．３μｍの、Ｓｉがドープされたｎ型ＩｎＰで形成されている。ｐ型クラッド層１６および２２は、例えばＺｎがドープされたｐ型ＩｎＰで形成されており、ドーパント濃度は例えば５×１０１７ｃｍ−３である。ｐ型クラッド層１６の厚さは例えば０．１μｍであり、ｐ型クラッド層２２の厚さは例えば１．５μｍである。ｐ型コンタクト層２４は例えば厚さ０．１μｍの、Ｚｎがドープされたｐ型インジウムガリウム砒素（ＩｎＧａＡｓ）で形成されている。ｐ型電極２７およびｎ型電極２８は金（Ａｕ）などの金属で形成されている。
ｐ型クラッド層２２の幅Ｗ２は例えば３μｍであり、活性層１４の幅Ｗ１は例えば１．５μｍである。すなわち幅Ｗ２は幅Ｗ１よりも大きく、この例ではＷ１の２倍である。
（製造方法）
図２（ａ）から図４（ｂ）は光半導体素子１００の製造方法を例示する断面図である。図２（ａ）に示すように、例えば有機金属気相成長（ＭＯＣＶＤ：Metal Oxide Chemical Vapor Deposition）法により、半導体基板１０の上に、ｎ型クラッド層１２、活性層１４およびｐ型クラッド層１６を、順にエピタキシャル成長する。ＭＯＣＶＤ装置内の温度（成長温度）は例えば６２０℃、成長圧力は例えば０．１気圧である。ｎ型クラッド層１２の原料ガスは、例えばトリメチルインジウム（ＴＭＩｎ：Trimethyl Indium）、フォスフィン（ＰＨ３）およびモノシラン（ＳｉＨ４）を含む。活性層１４の原料ガスは、例えばＴＭＩｎ、トリエチルガリウム（ＴＥＧａ：Triethyl Gallium）、ＰＨ３およびアルシン（ＡｓＨ３）を含む。ｐ型クラッド層１６の原料ガスは、例えばＴＭＩｎ、ＰＨ３およびジメチル亜鉛（ＤＭＺ）を含む。
図２（ｂ）に示すように、ｐ型クラッド層１６の中央部に、例えば二酸化シリコン（ＳｉＯ２）などのエッチングマスク１５を形成する。図２（ｃ）に示すように、例えば幅１．５μｍ、膜厚３００ｎｍのエッチングマスク１５をマスクとし、ｎ型クラッド層１２、活性層１４およびｐ型クラッド層１６にドライエッチングを行う。ドライエッチングにはヨウ化水素ガスおよび四塩化珪素ガスの混合ガスを用い、エッチング深さは例えば１．８μｍである。エッチングマスク１５下のｎ型クラッド層１２、活性層１４およびｐ型クラッド層１６は、幅Ｗ１のメサ１７を形成する。メサ１７の両側に残存するｎ型クラッド層１２は、半導体基板１０の上面を覆う。
図２（ｄ）に示すように、例えばＭＯＣＶＤ法により、ｎ型クラッド層１２の上であってメサ１７の両側（±Ｘ側）に厚さ１．８μｍの半絶縁層１８を成長し、半絶縁層１８の上にｎ型ブロック層２０を成長する。半絶縁層１８の原料ガスは、例えばＴＭＩｎ、ＰＨ３、およびフェロセン（Ｃｐ２Ｆｅ）を含む。ｎ型ブロック層２０の原料ガスは、例えばＴＭＩｎ、ＰＨ３、およびＳｉＨ４を含む。
図３（ａ）に示すように、エッチングマスク１５を例えばフッ化水素酸に１分間浸すことで除去する。その後、例えばＭＯＣＶＤ法により、メサ１７およびｎ型ブロック層２０の上に例えば厚さ３．０μｍのｐ型クラッド層２２をエピタキシャル成長し、ｐ型クラッド層２２の上にｐ型コンタクト層２４を成長する。ｐ型クラッド層２２の原料ガスは例えばＴＭＩｎ、ＰＨ３およびＤＭＺを含む。ｐ型コンタクト層２４の原料ガスは例えばＴＭＩｎ、ＴＥＧａ、ＡｓＨ３およびＤＭＺを含む。図３（ｂ）に示すように、ｐ型コンタクト層２４の上面であって、メサ１７と重なる位置に、例えば厚さ３００ｎｍ程度の二酸化シリコン（ＳｉＯ２）からなるエッチングマスク２１を形成する。エッチングマスク２１を形成する。
図４（ａ）に示すように、エッチングマスク２１をマスクとして、半絶縁層１８、ｎ型ブロック層２０、ｐ型クラッド層２２、およびｐ型コンタクト層２４にドライエッチングを行う。ドライエッチングにはヨウ化水素ガスおよび四塩化珪素ガスの混合ガスを用い、エッチング深さは例えば４．０μｍである。エッチングマスク２１下の半絶縁層１８、ｎ型ブロック層２０、ｐ型クラッド層２２およびｐ型コンタクト層２４は、幅Ｗ２のメサ１９を形成する。メサ１９の両側には半絶縁層１８が露出する。
図４（ｂ）に示すように、例えばＭＯＣＶＤ法により、半絶縁層１８の上であってメサ１９の両側に、厚さ４．０μｍの半絶縁層２６を成長する。半絶縁層２６の原料ガスは例えばＴＭＩｎ、ＰＨ３、およびＣｐ２Ｆｅを含む。この後、エッチングマスク２１を例えばフッ化水素酸に１分間浸すことで除去し、例えば蒸着法で図１に示したｐ型電極２７およびｎ型電極２８を形成する。以上で光半導体素子１００が形成される。
（直列抵抗および容量）
図５（ａ）は光半導体素子１００の直列抵抗のシミュレーションの結果である。図５（ｂ）は光半導体素子１００の容量のシミュレーションの結果である。これらのシミュレーションでは、ｐ型クラッド層２２の幅Ｗ２（メサ１９の幅）を変化させた際の直列抵抗および容量を計算した。幅Ｗ２以外の寸法および材料は上記のものである。すなわち、活性層１４の幅Ｗ１が１．５μｍであるのに対し、ｐ型クラッド層２２の幅Ｗ２は１．５μｍから１０μｍまで変化させた。光半導体素子１００のＹ軸方向の長さは１００μｍとした。
図５（ａ）の横軸は幅Ｗ２、縦軸は直列抵抗を表す。図５（ａ）に示すように、ｐ型クラッド層２２の幅Ｗ２が小さいほど光半導体素子１００の直列抵抗は低下する。幅Ｗ２が２μｍで直列抵抗は１０Ωを下回る。幅Ｗ２が５μｍの場合、直列抵抗は５．７Ωである。ただし、ｐ型クラッド層２２内での電流の広がりに限度があるため、幅Ｗ２の増加に対する直列抵抗の低下は約５．７Ωで飽和する。図５（ｂ）の横軸は幅Ｗ２、縦軸は容量を表す。図５（ｂ）に示すように、幅Ｗ２が小さいほど光半導体素子１００の容量は低下する。このように、低抵抗化のためには幅Ｗ２が大きいことが好ましく、低容量化のためには幅Ｗ２が小さいことが好ましい。
実施例１によれば、ｐ型クラッド層２２の幅Ｗ２（メサ１９の幅）は活性層１４の幅Ｗ１（メサ１７の幅）よりも大きい。幅Ｗ２を適切な大きさとすることで、低抵抗化と低容量化とを両立することができる。図５（ａ）および図５（ｂ）のシミュレーションより、ｐ型クラッド層２２の幅Ｗ２は、活性層１４の幅Ｗ１の１．５倍以上、７倍以下とすることで、低抵抗化と低容量化とを両立することができる。
光半導体素子１００の直列抵抗が低下することで、レーザ発振に伴う発熱が抑制される。このため例えばクーラレスで光半導体素子１００を駆動することができ、消費電力を低減することができる。また、光半導体素子１００を低容量化することで、高速動作が可能となる。具体的には、デバイスの特性を考慮すると、直列抵抗、容量は、それぞれ約６Ω以下（Ｗ２は４．０μm以上）、２００ｐＦ以下（幅Ｗ２は、２μｍ以上３．０μｍ以下）であることが好ましい。さらに、光半導体素子の小型化を考慮すると、幅Ｗ２は、約１０μｍ以下が好ましくなる。ここで、後述するマルチモード発振、プロセスのマージンなどを考慮すると、活性層１４の幅Ｗ１は１．５μｍ程度が好ましくなる。その結果、幅Ｗ２は幅Ｗ１に比べて、１．５倍以上、７倍以下とすることが好ましくなる。
光半導体素子１００は２つの半絶縁層１８および２６を有する。図２（ｄ）に示すように、半絶縁層１８はメサ１７の両側を埋め込む。図４（ａ）に示すように、半絶縁層１８およびｐ型クラッド層２２をエッチングすることで、メサ１７よりも大きな幅のメサ１９を形成し、メサ１７および１９の両側を半絶縁層２６で埋め込む。こうした二段階の埋込において、活性層１４およびｐ型クラッド層２２の幅を定めることができる。これよりｐ型クラッド層２２の幅Ｗ２を活性層１４の幅Ｗ１よりも大きくすることができる。
図４（ａ）に示すように、エッチング後の半絶縁層１８の表面は、ｐ型クラッド層２２の下面と、ｎ型クラッド層１２の上面との間に位置することが好ましい。半絶縁層２６の下面が、ｐ型クラッド層２２の下面と、ｎ型クラッド層１２の上面との間に位置することになる。半絶縁層１８の下に幅広のｎ型クラッド層１２が位置するため、ｎ型クラッド層１２の直列抵抗を低減することができる。さらにｐ型クラッド層１６がｎ型クラッド層１２と対向する面積が大きくなるため、大きな容量が発生する。実施例１ではｐ型クラッド層４０が半絶縁層１８に挟まれ、ｎ型クラッド層１２と対向する面積が小さくなるため、容量が低くなる。
低抵抗化のためには活性層１４の幅Ｗ１を大きくしてもよい。しかし幅Ｗ１が例えば２μｍ以上まで大きくなるとマルチモード発振によりキンクが生じる。キンクを抑制するためには幅Ｗ１を小さくし、電流狭窄構造とすることが好ましい。
（光集積半導体素子）
実施例２は、変調器とレーザ素子とを集積した光集積半導体素子２００の例である。実施例１と同じ構成については説明を省略する。図６は実施例２に係る光集積半導体素子２００を例示する斜視図である。図６に示すように、光集積半導体素子２００は、Ｙ軸方向に連続する領域３１および３３を有する。領域３１（第１領域）はレーザ素子として機能する領域である。領域３３（第２領域）は領域３１よりも−Ｙ側に位置し、変調器として機能する領域である。
図７（ａ）および図７（ｂ）は光集積半導体素子２００を例示する断面図であり、図７（ａ）は領域３１を図示し、図７（ｂ）は領域３３を図示する。図７（ａ）に示すように、光集積半導体素子２００は領域３１において、半導体基板３０、ｎ型クラッド層３２（第１クラッド層）、活性層３４（第１活性層）、ｐ型クラッド層３６および４６、半絶縁層４２（第１半絶縁層）および半絶縁層５０（第２半絶縁層）、ｎ型ブロック層４４、ｐ型コンタクト層４８、ｐ型電極５２およびｎ型電極５４を有する。ｎ型クラッド層３２、活性層３４およびｐ型クラッド層３６（第２クラッド層）はメサ３７（第１メサ）を形成する。半絶縁層４２、ｎ型ブロック層４４、ｐ型クラッド層４６（補助クラッド層）およびｐ型コンタクト層４８はメサ４７（第３メサ）を形成する。
図７（ｂ）に示すように、光集積半導体素子２００は領域３３において、半導体基板３０、ｎ型クラッド層３２、活性層３８（第２活性層、光吸収層として機能する）、ｐ型クラッド層４０および４６、半絶縁層４２および５０、ｎ型ブロック層４４、ｐ型コンタクト層４８、ｐ型電極５２およびｎ型電極５４を有する。図６に示すように、ｐ型電極５２は、領域３１および領域３３上に形成され、互いに分離されている。領域３１上のｐ型電極５２は領域３３上のものより幅広である。分離されている領域の半絶縁層５０上には、例えば窒化シリコン膜（ＳｉＮ）が形成されていてもよい。ｎ型クラッド層３２、活性層３８およびｐ型クラッド層４０（第３クラッド層）はメサ３９（第２メサ）を形成する。半絶縁層４２、ｎ型ブロック層４４、ｐ型クラッド層４６およびｐ型コンタクト層４８はメサ４９（第４メサ）を形成する。
領域３１と領域３３とでは半導体層の一部が異なる。領域３１は活性層３４およびｐ型クラッド層３６を有し、領域３３は活性層３８およびｐ型クラッド層４０を有する。Ｙ軸方向において、活性層３４と活性層３８とは接触し、ｐ型クラッド層３６とｐ型クラッド層４０とは接触する。他の半導体層、ｐ型電極５２およびｎ型電極５４は領域３１および３３の両方にわたって設けられている。
メサ３７および３９は同じ幅Ｗ３を有し、幅Ｗ３は例えば１．５μｍである。領域３１のメサ４７の幅Ｗ４は例えば４μｍであり、幅Ｗ３よりも大きい。領域３３のメサ４９の幅Ｗ５は例えば３μｍであり、幅Ｗ３よりも大きく、幅Ｗ４よりも小さい。
半導体基板３０、各半導体層、ｐ型電極５２およびｎ型電極５４は、例えば実施例１の対応する構成と同じ材料で形成され、かつ対応する構成と同じ厚さを有する。活性層３４および３８は不図示の回折格子を含む。なお、活性層３４と活性層３８とは互いに異なる組成を有してもよい。ｐ型クラッド層３６とｐ型クラッド層４０とは互いに異なる組成を有してもよい。
（製造方法）
図８（ａ）から図１１（ｂ）は光集積半導体素子２００の製造方法を例示する斜視図である。図中の点線は領域３１と領域３３との領域を示す仮想的な線である。成長温度、成長圧力、原料ガスおよびエッチングガスは実施例１と同じものを用いる。
図８（ａ）に示すように、例えばＭＯＣＶＤ法により半導体基板３０の上であって、領域３１および３３に、ｎ型クラッド層３２、活性層３４およびｐ型クラッド層３６を順にエピタキシャル成長する。
図８（ｂ）に示すように、ｐ型クラッド層３６の上であって領域３１にエッチングマスク３５を設ける。例えばヨウ化水素ガスと四塩化珪素との混合ガスを用いてドライエッチングを行う。これにより領域３３では活性層３４およびｐ型クラッド層３６が除去され、ｎ型クラッド層３２が露出する。領域３１では活性層３４およびｐ型クラッド層３６が残存する。図８（ｃ）に示すように、例えばＭＯＣＶＤ法により、領域３３に活性層３８およびｐ型クラッド層４０を順にエピタキシャル成長する。活性層３４と活性層３８とは隣り合い、ｐ型クラッド層３６とｐ型クラッド層４０とは隣り合う。
図９（ａ）に示すように、ｐ型クラッド層３６および４０の中央部に、領域３１および３３に延伸する、例えば二酸化シリコン（ＳｉＯ２）からなるエッチングマスク４１を形成する。例えば幅は１．５μｍ、膜厚は３００ｎｍ程度である。図９（ｂ）に示すように、エッチングマスク４１をマスクとし、ｎ型クラッド層３２、活性層３４および３８、ｐ型クラッド層３６および４０にドライエッチングを行う。これにより、領域３１にメサ３７が形成され、領域３３にメサ３９が形成される。メサ３７および３９はＹ軸方向において連続する。図９（ｃ）に示すように、例えばＭＯＣＶＤ法により、ｎ型クラッド層３２の上であってメサ３７および３９の両側に半絶縁層４２を成長し、半絶縁層４２の上にｎ型ブロック層４４を成長する。
図１０（ａ）に示すように、エッチングマスク４１を除去する。その後、例えばＭＯＣＶＤ法により、メサ３７および３９、ｎ型ブロック層４４の上にｐ型クラッド層４６をエピタキシャル成長し、ｐ型クラッド層４６の上にｐ型コンタクト層４８を成長する。図１０（ｂ）に示すように、ｐ型コンタクト層４８の上面であって、メサ３７および３９と重なる位置に、例えば二酸化シリコン（ＳｉＯ２）からなるエッチングマスク４３を形成する。膜厚は３００ｎｍ程度である。領域３３におけるエッチングマスク４３の幅はＷ５であり、領域３３における幅はＷ４である。
図１１（ａ）に示すように、エッチングマスク４３をマスクとしてドライエッチングを行う。これにより、領域３１に幅Ｗ５を有するメサ４７が形成され、領域３３に幅Ｗ４を有するメサ４９が形成される。Ｙ軸方向においてメサ４７および４９は連続する。図１１（ｂ）に示すように、例えばＭＯＣＶＤ法により、半絶縁層４２の上であってメサ４７および４９の両側に、半絶縁層５０を成長する。この後、エッチングマスク４３を例えばフッ化水素酸に１分間浸すことで除去し、例えば蒸着法で図６から図７（ｂ）に示したｐ型電極５２およびｎ型電極５４を形成する。以上で光集積半導体素子２００が形成される。
実施例２によれば、ｐ型クラッド層４６の幅は活性層３４および３８の幅Ｗ３よりも大きい。領域３１におけるｐ型クラッド層４６の幅Ｗ４（メサ４７の幅）は、領域３３における幅Ｗ５（メサ４９の幅）よりも大きい。このため、領域３１における直列抵抗は低減し、領域３３における容量は低減する。光集積半導体素子２００は、低抵抗なレーザ素子と低容量な変調器とを集積した素子として機能する。この結果、消費電力の低減が可能であり、かつ高速動作が可能である。
図５（ａ）および図５（ｂ）のシミュレーションより、幅Ｗ４およびＷ５は、活性層３４の幅Ｗ３の１．５倍以上、または２倍以上などであり、５倍以下または７倍以下であることが好ましい。また、領域３１における幅Ｗ４は、領域３３における幅Ｗ５の２倍以上、５倍以下であることが好ましい。具体的には、００２７段落に記載したように、領域３１の幅Ｗ４は４．０μm以上１０μm以下、領域３３の幅Ｗ５は、２μｍ以上３．０μｍ以下が好ましい。これによりレーザ素子の低抵抗化、および変調器の低容量化が可能である。
光集積半導体素子２００は２つの半絶縁層４２および５０を有する。図７（ａ）および図７（ｂ）に示すように、半絶縁層４２はメサ３７および３９の両側を埋め込む。半絶縁層４２およびｐ型クラッド層４６をエッチングすることで、メサ３７よりも大きな幅のメサ４７を形成し、かつメサ３９よりも大きな幅のメサ４９を形成する。メサ４７および４９の両側を半絶縁層５０で埋め込む。こうした二段階の埋込により、活性層およびｐ型クラッド層の幅を定めることができる。領域３１におけるｐ型クラッド層４６の幅をＷ５、領域３３における幅をＷ４とすることができる。また幅Ｗ４およびＷ５を活性層の幅Ｗ３よりも大きくすることができる。
図１１（ａ）に示すように、エッチング後の半絶縁層４２の表面は、ｐ型クラッド層４６の下面と、ｎ型クラッド層３２の上面との間に位置することが好ましい。半絶縁層５０の下面がｐ型クラッド層４６の下面と、ｎ型クラッド層３２の上面との間に位置することになる。半絶縁層４２の下に幅広のｎ型クラッド層３２が位置するため、ｎ型クラッド層３２の直列抵抗を低減することができる。また、ｐ型クラッド層４６が半絶縁層５０に挟まれ、ｎ型クラッド層３２と対向する面積が小さくなるため、容量が低くなる。
低抵抗化のためには、領域３１の活性層３４の幅Ｗ３を大きくしてもよい。しかし幅Ｗ３が例えば２μｍ以上まで大きくなるとマルチモード発振によりキンクが生じる。キンクを抑制するためには幅Ｗ３を小さくし、電流狭窄構造とすることが好ましい。
図１１（ｂ）に示すように、光集積半導体素子２００は半絶縁層４２および５０により他のデバイスから電気的に分離されるように形成されることが好ましい。これにより、分離メサなどを形成しなくてよく、工程が簡略化される。また、光集積半導体素子２００は、ＳＩＰＢＨ構造（Semi-Insulated Planer Buried Hetero Structure）に比べて、半絶縁層４２および５０により電気的に分離されるため、素子形成後の通電劣化を防ぐ点において優れている。領域３１および３３の両方にわたって半絶縁層４２および５０を設けることが特に有効である。
実施例１および２において、活性層より下側のクラッド層の導電型（第１の導電型）はｎ型とし、上側のクラッド層の導電型（第２の導電型）はｐ型とした。導電型は変更してもよい。実施例１および２において、半導体基板および半導体層は上記以外の化合物半導体で形成されてもよい。また、半絶縁層としてポリイミドなどの樹脂、または他の半絶縁性物質を用いることができる。下側の半絶縁層１８および４２の上には半導体であるｎ型ブロック層を成長する。結晶性の改善、および絶縁の信頼性のためには、半絶縁層は半導体であることが好ましい。半絶縁層にはＦｅドープのＩｎＰ以外にルテニウム（Ｒｕ）ドープのＩｎＰを用いてもよい。
１０、３０ 半導体基板
１２、３２ ｎ型クラッド層
１４、３４、３８ 活性層
１６、２２、３６、４０、４６ ｐ型クラッド層
１５、２１、３５、４１、４３ エッチングマスク
１７、１９、３７、３９、４７、４９ メサ
１８、２６、４２、５０ 半絶縁層
２０、４４ ｎ型ブロック層
２４、４８ ｐ型コンタクト層
２７、５２ ｐ型電極
２８、５４ ｎ型電極
３１、３３ 領域
１００ 光半導体素子
２００ 光集積半導体素子

Claims (6)

  1. 半導体基板と、
    前記半導体基板の上に設けられた第１導電型の第１クラッド層と、
    前記第１クラッド層の上に設けられた活性層と、
    前記活性層の上に設けられた第２導電型の第２クラッド層と、
    前記第１クラッド層の一部、前記活性層および前記第２クラッド層から構成される第１メサと、
    前記第１メサの上に設けられた前記第２導電型の補助クラッド層と、
    前記補助クラッド層から構成される第２メサと、
    前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に設けられた前記半絶縁層と、を具備し、
    前記第２メサの幅は、前記第１メサの幅より大きい光半導体素子。
  2. レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続する第２領域とを有する半導体基板と、
    前記半導体基板上の前記第１領域および前記第２領域に設けられた第１導電型の第１クラッド層と、
    前記第１クラッド層の上であって前記第１領域に設けられた第１活性層と、
    前記第１クラッド層の上であって前記第２領域に設けられ、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して設けられる第２活性層と、
    前記第１活性層の上に設けられた、第２導電型の第２クラッド層と、
    前記第２活性層の上に設けられ、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して設けられる第２導電型の第３クラッド層と、
    前記第１領域であって、前記第１クラッド層の一部、前記第１活性層および前記第２クラッド層で構成される第１メサと、
    前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して設けられ、前記第１クラッド層の一部、前記第２活性層および前記第３クラッド層で構成される第２メサと、
    前記第２クラッド層および前記第３クラッド層の上に設けられた前記第２導電型の補助クラッド層と、
    前記第１領域に、前記補助クラッド層で構成される第３メサと、
    前記第２領域に前記レーザ素子の光軸方向に沿って前記第３メサと連続して設けられ、前記補助クラッド層で構成される第４メサと、
    前記第１クラッド層の上であって、前記第１メサ、前記第２メサ、前記第３メサおよび前記第４メサの両側に設けられた半絶縁層と、を具備し、
    前記第３メサの幅、前記第４メサの幅は、それぞれ前記第１メサの幅、前記第２メサの幅よりも大きく、
    前記第３メサの幅は、前記第４メサの幅よりも大きい光集積半導体素子。
  3. 半導体基板の上に第１導電型の第１クラッド層を形成する工程と、
    前記第１クラッド層の上に活性層を形成する工程と、
    前記活性層の上に第２導電型の第２クラッド層を形成する工程と、
    前記第１クラッド層の一部、前記活性層および前記第２クラッド層をエッチングすることで、前記第１クラッド層、前記活性層および前記第２クラッド層からなる第１メサを形成する工程と、
    前記第１クラッド層の上であって、前記第１メサの両側に第１半絶縁層を形成する工程と、
    前記第１メサおよび前記第１半絶縁層の上に前記第２導電型の補助クラッド層を成長する工程と、
    前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に前記第１メサよりも大きな幅を有する第２メサを形成する工程と、
    前記第１半絶縁層の上であって、前記第２メサの両側に第２半絶縁層を形成する工程と、を有し、
    前記第２メサの幅は、前記第１メサの幅より大きい光半導体素子の製造方法。
  4. 前記第１半絶縁層は、その表面に段差を有し、前記第２半絶縁層の底面は、前記段差の下面に接して設けられ、
    前記第２半絶縁層の前記底面の位置は、前記第２クラッド層の上面の位置よりも低く、且つ前記第１活性層の下面の位置よりも高い請求項３記載の光半導体素子の製造方法。
  5. レーザ素子として機能する第１領域と、変調器として機能し、且つ前記レーザ素子の光軸方向に沿って前記第１領域と連続して設けられる第２領域とを有する半導体基板の上に、光集積半導体素子を製造する方法であって、
    前記半導体基板上の前記第１領域および前記第２領域に第１導電型の第１クラッド層を形成する工程と、
    前記第１クラッド層上に第１活性層を形成する工程と、
    前記第１活性層上に第２導電型の第２クラッド層を形成する工程と、
    前記第２領域の前記第１活性層および前記第２クラッド層を除去する工程と、
    前記第２領域の前記第１クラッド層上に、前記レーザ素子の光軸方向に沿って前記第１活性層と連続して第２活性層を形成する工程と、
    前記第２領域の前記第２活性層上に、前記レーザ素子の光軸方向に沿って前記第２クラッド層と連続して前記第２導電型の第３クラッド層を形成する工程と、
    前記第１クラッド層の一部、前記第１活性層、前記第２クラッド層、前記第２活性層および前記第３クラッド層をエッチングすることで、前記第１領域に、前記第１クラッド層、前記第１活性層および前記第２クラッド層からなる第１メサを形成し、前記第２領域に前記レーザ素子の光軸方向に沿って前記第１メサと連続して前記第１クラッド層、前記第２活性層および前記第３クラッド層からなる第２メサを形成する工程と、
    前記第１クラッド層の上であって、前記第１メサおよび前記第２メサの両側に第１半絶縁層を形成する工程と、
    前記第１半絶縁層の上、前記第１メサおよび前記第２メサの上に前記第２導電型の補助クラッド層を形成する工程と、
    前記第１領域、前記第２領域それぞれの前記第１半絶縁層の一部および前記補助クラッド層をエッチングすることで、前記第１メサの上に、前記補助クラッド層からなる前記第１メサの幅よりも大きな幅を有する第３メサを形成し、かつ前記第２メサの上に前記レーザ素子の光軸方向に沿って前記第３メサと連続して、前記補助クラッド層からなる前記第２メサの幅よりも大きな幅を有する第４メサを形成する工程と、
    前記第１半絶縁層の上であって、前記第３メサおよび前記第４メサの両側に第２半絶縁層を形成する工程と、を有し、
    前記第３メサの幅は、前記第４メサの幅よりも大きい、光集積半導体素子の製造方法。
  6. 前記第１半絶縁層は、その表面に段差を有し、前記第２半絶縁層の底面は、前記段差の下面に接して設けられ、
    前記第２半絶縁層の前記底面の位置は、前記第２クラッド層および前記第３クラッド層の上面の位置よりも低く、且つ前記第１活性層および前記第２活性層の下面の位置よりも高い請求項５記載の光集積半導体素子の製造方法。
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