JP6897928B2 - 光半導体素子の製造方法および光半導体素子 - Google Patents

光半導体素子の製造方法および光半導体素子 Download PDF

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Description

本発明は、光半導体素子の製造方法および光半導体素子に関するものである。
特許文献１には、埋め込みストライプ構造を有する半導体レーザの製造方法が開示されている。この製造方法では、第１導電型の第１クラッド層、活性層、及び第２導電型の第２クラッド層を半導体基板上に順次堆積し、ストライプ状のマスクを用いたエッチングによりメサ構造を形成する。第２導電型の第１埋め込み層を、メサ構造を覆うように基板上に堆積する。第１埋め込み層をメルトバックすることにより、メサ構造の頂上において第２クラッド層を露出させる。第１導電型の第２埋め込み層をメサ構造の頂上及び第１埋め込み層上に堆積する。第２埋め込み層をメルトバックすることによりメサ構造の頂上において第２クラッド層を露出させる。そして、第２導電型の第３クラッド層を堆積する。
特開平５−５５６９６号公報
近年、光通信システムの低消費電力化の要請に伴い、光通信システムに用いられる光半導体素子には、高い発光効率が求められている。発光効率を高めるためには、光半導体素子が、内部直列抵抗を低減し、且つ、活性層に対して効率的に電流を注入し得る構造を備えることが望まれる。光半導体素子の内部直列抵抗を低減する為には、例えば活性層上のクラッド層の不純物濃度を高めるとよい。また、活性層に対して効率的に電流を注入する為には、例えば一対の電流ブロック領域を活性層の両側に設けるとよい。
しかしながら、活性層上のクラッド層の不純物濃度を高めると、活性層への不純物の拡散が増大してしまう。特に、ｐ型不純物である亜鉛の拡散は、他の不純物と比較して速い。活性層への不純物の拡散は、非発光再結合中心の増加や、活性層を構成する多重量子井戸の混晶化の原因となり、結果として、光半導体素子の発光効率の低下や通電劣化を引き起こす。従って、他の方式により内部直列抵抗を低減することが望まれる。
本発明は、このような問題点に鑑みてなされたものであり、内部直列抵抗を低減し得る光半導体素子の製造方法および光半導体素子を提供することを目的とする。
上述した課題を解決するために、本発明の一実施形態に係る光半導体素子の製造方法は、第１導電型の第１クラッド層及び活性層を含む半導体積層部を成長させる工程と、半導体積層部にエッチングを施すことにより、第１クラッド層及び活性層を含むメサ構造を形成する工程と、第２導電型もしくは高抵抗の第１埋め込み層をメサ構造の両側に成長させる工程と、第１導電型の第２埋め込み層を第１埋め込み層上に成長させる工程と、第２導電型の第２クラッド層を第２埋め込み層上及びメサ構造上に成長させる工程と、を備える。第１埋め込み層の成長面は、メサ構造の成長面と同じ面方位を有する平坦な領域をメサ構造の両側に含む。そして、該領域上における第２埋め込み層の成長レートを、該領域を除く第１埋め込み層の成長面上における第２埋め込み層の成長レートよりも遅くする。
また、本発明の一実施形態に係る光半導体素子は、第１導電型の第１クラッド層及び活性層を含むメサ構造と、メサ構造の両側に設けられた第２導電型もしくは高抵抗の第１埋め込み層と、第１埋め込み層上に設けられた第１導電型の第２埋め込み層と、第２埋め込み層及びメサ構造上に設けられた第２導電型の第２クラッド層と、を備える。第１埋め込み層の成長面は、メサ構造の成長面と同じ面方位を有する平坦な領域をメサ構造の両側に含む。該領域上の第２埋め込み層は、該領域を除く第１埋め込み層の成長面上の第２埋め込み層よりも薄い。
本発明による光半導体素子の製造方法および光半導体素子によれば、内部直列抵抗を低減することができる。
図１は、一実施形態に係る光半導体素子の平面図である。 図２は、図１に示されたII−II線に沿った断面図である。 図３は、レーザ素子部を部分的に拡大して示す断面図である。 図４（ａ）及び図４（ｂ）は、光半導体素子の製造方法の各工程を示す断面図である。 図５（ａ）及び図５（ｂ）は、光半導体素子の製造方法の各工程を示す断面図である。 図６（ａ）及び図６（ｂ）は、光半導体素子の製造方法の各工程を示す断面図である。 図７は、ＩｎＰの成長速度の温度依存性を示すグラフである。 図８は、ＩｎＰの成長速度のＣＨ3Ｃｌ流量依存性を示すグラフである。 図９は、ＩｎＰの成長速度の圧力依存性を示すグラフである。 図１０は、一変形例に係る光半導体素子の構成を示す断面図である。 図１１は、比較例としての光半導体素子の構成を示す断面図である。
［本願発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。本発明の一実施形態に係る光半導体素子の製造方法は、第１導電型の第１クラッド層、活性層、及び第２導電型の第２クラッド層を含む半導体積層部を成長させる工程と、半導体積層部にエッチングを施すことにより、第１クラッド層、活性層、及び第２クラッド層を含むメサ構造を形成する工程と、第２導電型もしくは高抵抗の第１埋め込み層を、第１クラッド層及び活性層の各側面を少なくとも覆うようにメサ構造の両側に成長させる工程と、第１導電型の第２埋め込み層を第１埋め込み層上に成長させる工程と、第２導電型の第３クラッド層を第２埋め込み層上及びメサ構造上に成長させる工程と、を備える。第１埋め込み層の表面は、メサ構造の両側に形成されたメサ溝底面と同じ面方位を有し活性層よりも高い位置に形成された平坦な領域をメサ構造の両側に含む。そして、該面方位における第２埋め込み層を、他の面方位における第２埋め込み層よりも遅い成長条件で成長する。
この製造方法では、第１埋め込み層の表面が、活性層よりも高い位置に形成された領域をメサ構造の両側に含む。従って、その上に成長した第２埋め込み層により、活性層への電流が狭窄され、活性層に対して効率的に電流を注入することができる。その際、電流経路の狭窄部分では抵抗が高くなるが、例えば当該部分の不純物濃度を高めて抵抗を低減することができる。しかしながら、そのような方式では上述したように不純物の拡散によって発光効率の低下や通電劣化が生じる。
これに対し、上記の製造方法では、当該領域の面方位における第２埋め込み層の成長レートを、他の面方位における第２埋め込み層の成長レートよりも遅くする。これにより、当該領域上の第２埋め込み層（すなわち第２埋め込み層のうち電流経路を狭窄する部分）が、他の領域上の第２埋め込み層よりも薄く形成される。従って、狭窄部分が薄くなるので、該狭窄部分における電流経路が短くなり、内部直列抵抗を低減することができる。
上記の製造方法において、メサ溝底面は例えば（１００）面である。この場合、（１００）面上の第２埋め込み層の成長レートを他の面方位における成長レートよりも遅くするための条件設定を容易にできる。
また、上記の製造方法において、上記領域の高さをメサ構造の高さ以下とするとともに、第２埋め込み層の一部をメサ構造上に成長させてもよい。第２埋め込み層の一部をメサ構造上に成長させることにより、狭窄部分の横幅がメサ構造の横幅よりも狭くなるので、活性層に対して更に効率的に電流を注入することができる。また、上記領域の高さをメサ構造の高さ以下とすることにより、メサ構造上の第２埋め込み層を薄く形成することができる。
また、上記の製造方法において、メサ溝底面が（１００）面であり、第１埋め込み層の（１００）面上における第２埋め込み層の成長レートを、第１埋め込み層の（３１１）面上における第２埋め込み層の成長レートの４分の１以下としてもよい。例えばこのような成長条件によって、上記効果を好適に得ることができる。
また、上記の製造方法において、メサ溝底面が（１００）面であり、第２埋め込み層を、温度５８０℃以下、圧力１．３３×１０4Ｐａ以上の成長条件下で成長させてもよい。例えばこのような成長条件によって、（１００）面における第２埋め込み層の成長レートを、他の面方位における第２埋め込み層の成長レートよりも遅くすることができる。
また、本発明の一実施形態に係る光半導体素子は、第１導電型の第１クラッド層、活性層、及び第２導電型の第２クラッド層を含むメサ構造と、メサ構造の両側に設けられ、第１クラッド層及び活性層の各側面を少なくとも覆う第２導電型もしくは高抵抗の第１埋め込み層と、第１埋め込み層上に設けられた第１導電型の第２埋め込み層と、第２埋め込み層及びメサ構造上に設けられた第２導電型の第３クラッド層と、を備える。第１埋め込み層の第２埋め込み層側の界面は、メサ構造の両側に形成されたメサ溝底面と同じ面方位を有し活性層よりも高い位置に形成された平坦な領域をメサ構造の両側に含む。該領域上の第２埋め込み層は、該領域を除く界面上の第２埋め込み層よりも薄い。
この光半導体素子では、第１埋め込み層の第２埋め込み層側の界面が、活性層よりも高い位置に形成された領域をメサ構造の両側に含む。従って、その上に成長した第２埋め込み層により、活性層への電流が狭窄され、活性層に対して効率的に電流を注入することができる。また、上記の光半導体素子では、上記領域上の第２埋め込み層が、上記領域を除く界面上の第２埋め込み層よりも薄い。これにより、狭窄部分が薄くなるので、該狭窄部分における電流経路が短くなり、内部直列抵抗を低減することができる。
また、上記の光半導体素子において、メサ溝底面が（１００）面であり、領域上における第２埋め込み層の厚さが、第１埋め込み層の（３１１）面上における第２埋め込み層の厚さの４分の１以下であってもよい。例えばこのような構造によって、上記効果を好適に得ることができる。
［本願発明の実施形態の詳細］
本発明の実施形態に係る光半導体素子の製造方法および光半導体素子の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
本実施形態の光半導体素子は、いわゆる埋め込みヘテロ型の半導体レーザ素子である。図１は、本実施形態の光半導体素子１Ａの平面図である。図２は、図１に示されたII−II線に沿った断面図である。図１及び図２に示されるように、光半導体素子１Ａは、基板１０上に形成された半導体積層部を備え、その半導体積層部に形成された一対のトレンチ３１，３３を有する。これらのトレンチ３１，３３は互いに平行であり、基板１０の主面に沿った所定方向に延びている。
光半導体素子１Ａの略中央部には、トレンチ３１，３３によって形成されたメサ状のレーザ素子部３が設けられている。レーザ素子部３は、上記所定方向に沿って延びる活性層７を有しており、一対の端面７ａ，７ｂ（図１を参照）間でレーザ発振を生じさせる。
トレンチ３１を挟んでレーザ素子部３とは反対側の領域には、電極パッド２１が設けられている。電極パッド２１は、レーザ素子部３のアノード電極と電気的に接続されている。この電極パッド２１にボンディングワイヤの一端が接合されることにより、レーザ素子部３のアノード電極が光半導体素子１Ａの外部の配線と電気的に接続される。
トレンチ３３を挟んでレーザ素子部３とは反対側の領域には、電極パッド２３が設けられている。電極パッド２３は、レーザ素子部３のカソード電極と電気的に接続されている。この電極パッド２３に別のボンディングワイヤの一端が接合されることにより、レーザ素子部３のカソード電極が光半導体素子１Ａの外部の配線と電気的に接続される。
ここで、図３は、レーザ素子部３を部分的に拡大して示す断面図である。図３に示されるように、レーザ素子部３は、第１クラッド層５、活性層７、及び第２クラッド層９ａを含むメサ構造４と、第１埋め込み層９ｂと、第２埋め込み層１１と、第３クラッド層１３と、コンタクト層２５と、を備える。
第１クラッド層５、活性層７、及び第２クラッド層９ａは、図２に示された基板１０上にこの順に結晶成長されて成る。基板１０は、第１導電型（例えばｎ型）を有し、一例では１．０×１０18／ｃｍ3のＳｎ（スズ）がドープされたｎ型ＩｎＰ層である。基板１０の主面（結晶成長面）の面方位は、例えば（１００）である。第１クラッド層５は、基板１０と同じ導電型を有し、一例では１．０×１０18／ｃｍ3のＳｉ（シリコン）がドープされたｎ型ＩｎＰ層である。第１クラッド層５の厚さは例えば２００ｎｍ以上２０００ｎｍ以下である。活性層７は、第１クラッド層５よりも短いバンドギャップを有し第１クラッド層５と同系統の半導体層、例えばＩｎＧａＡｓＰ系の多重量子井戸構造を有する。活性層７の厚さは例えば１００ｎｍ以上３００ｎｍ以下である。第２クラッド層９ａは、第２導電型（例えばｐ型）を有し、一例では１．０×１０18／ｃｍ3のＺｎ（亜鉛）がドープされたｐ型ＩｎＰ層である。第２クラッド層９ａの厚さは例えば１００ｎｍ以上３００ｎｍ以下である。メサ構造４は、これらの第２クラッド層９ａ、活性層７、及び第１クラッド層５がメサ状にエッチングされて成り、上記の所定方向に延びている。メサ構造４の高さは例えば１．５μｍ以上２．０μｍ以下である。メサ構造４の両側面は、活性層７の両側面を含む。メサ構造４の両側に形成されたメサ溝底面、及びメサ構造４の成長面（すなわち第１クラッド層５と活性層７との界面、活性層７と第２クラッド層９ａとの界面、及び第２クラッド層９ａの上面）は、基板１０の主面の面方位を引き継いでおり、例えば（１００）面である。
第１埋め込み層９ｂは、第２導電型（例えばｐ型）もしくは高抵抗の半導体層である。第１埋め込み層９ｂが高抵抗の半導体層である場合、第１埋め込み層９ｂにはＦｅ、Ｔｉ、Ｃｏ等の深いアクセプタ準位を形成する不純物がドープされている。一例として、第１埋め込み層９ｂは、７．０×１０16／ｃｍ3のＦｅ（鉄）がドープされたＩｎＰであってもよい。また、第１埋め込み層９ｂがｐ型の半導体層である場合、一例として、第１埋め込み層９ｂは５．０×１０17／ｃｍ3のＺｎがドープされたＩｎＰであってもよい。第１埋め込み層９ｂは、メサ構造４の両側に設けられ、第１クラッド層５及び活性層７の各側面を少なくとも覆う。本実施形態の第１埋め込み層９ｂは、第１クラッド層５及び活性層７に加えて、第２クラッド層９ａの側面を覆っている。
第２埋め込み層１１は、第１導電型（例えばｎ型）の半導体層であって、例えば１．０×１０19／ｃｍ3のＳ（硫黄）がドープされたｎ型ＩｎＰ層である。第２埋め込み層１１は、第１埋め込み層９ｂ上に設けられており、一例では第１埋め込み層９ｂと接している。第１埋め込み層９ｂが第２導電型である場合、第１埋め込み層９ｂと第２埋め込み層１１との間には逆ｐｎ接合が形成される。
また、第１埋め込み層９ｂの第２埋め込み層１１側の界面は、平坦な領域９ｃをメサ構造４の両側に含む。領域９ｃは、メサ構造４の両側に形成されたメサ溝底面と同じ面方位を有する面である。領域９ｃは、活性層７よりも高い位置に形成されている。但し本実施形態では、領域９ｃの高さはメサ構造４の高さ以下である。領域９ｃの高さがメサ構造４の高さと等しい場合、領域９ｃとメサ構造４の上面とは連続した一つの面を構成する。そして、この領域９ｃ上に位置する第２埋め込み層１１は、領域９ｃを除く界面上の第２埋め込み層１１よりも薄い。一例では、領域９ｃ上における第２埋め込み層１１の厚さＴは、第１埋め込み層９ｂの（３１１）面上及び（４１１）面上における第２埋め込み層１１の厚さの４分の１以下である。領域９ｃ上における第２埋め込み層１１の厚さＴは、例えば５０ｎｍ以上であり３００ｎｍ以下である。
また、第２埋め込み層１１の一部は、メサ構造４上（第２クラッド層９ａ上）に設けられている。具体的には、第２埋め込み層１１の一部がメサ構造４の両側面を跨いでメサ構造４の中央部付近までせり出しており、活性層７への電流経路をメサ構造４の横幅よりも狭くしている。この電流経路の幅Ｗは例えば０．５μｍである。なお、メサ構造４上に設けられた第２埋め込み層１１の厚さは、領域９ｃ上の第２埋め込み層１１の厚さＴと略等しい。
第３クラッド層１３は、第２導電型（例えばｐ型）の半導体層であって、例えば第２クラッド層９ａと同じ成分からなる。第３クラッド層１３は、例えば１．２×１０18／ｃｍ3のＺｎがドープされた厚さ２．０μｍのｐ型ＩｎＰ層である。第３クラッド層１３は、第２埋め込み層１１及びメサ構造４上に設けられている。コンタクト層２５は、第３クラッド層１３よりもバンドギャップが小さい第２導電型（例えばｐ型）の半導体層であって、例えば１．５×１０19／ｃｍ3のＺｎ（亜鉛）がドープされた厚さ０．５μｍのｐ型ＩｎＧａＡｓＰ層である。コンタクト層２５は、第３クラッド層１３上に設けられている。
コンタクト層２５上には、絶縁膜１５が設けられている。絶縁膜１５はレーザ素子部３の全体を覆っており、例えばＳｉＮやＳｉＯ2といった絶縁性シリコン化合物からなる。絶縁膜１５上には、金属膜１７が設けられている。金属膜１７は、例えばＡｕからなる。絶縁膜１５のうちメサ構造４上に位置する部分には開口１５ａが形成されており、金属膜１７は、該開口１５ａを介してコンタクト層２５と接触している。
再び図１及び図２を参照する。上述した絶縁膜１５は、レーザ素子部３の全体を覆うだけでなく、トレンチ３１、３３を含む基板１０上の全面を覆っている。金属膜１７は、レーザ素子部３上からトレンチ３１の壁面及び底面を経て電極パッド２１の下部に達しており、絶縁膜１５上に電極パッド２１が形成される際の下地層となっている。また、絶縁膜１５上には、別の金属膜１９が更に設けられている。金属膜１９は、例えばＡｕからなる。絶縁膜１５のうちトレンチ３３の底面に位置する部分には開口１５ａとは別の開口が形成されており、金属膜１９は、該開口を介して基板１０と接触している。金属膜１９は、トレンチ３３の底面から電極パッド２３の下部に達しており、絶縁膜１５上に電極パッド２３が形成される際の下地層となっている。
以上の構成を備える光半導体素子１Ａの製造方法について説明する。図４〜図６は、光半導体素子１Ａの製造方法の各工程を示す断面図である。
まず、図４（ａ）に示されるように、第１クラッド層５、活性層７、及び第２クラッド層９ａを含む半導体積層部２９を基板１０（図２を参照）上に成長させる。次に、半導体積層部２９上にマスクＭ１を形成する。マスクＭ１は、例えばＳｉＯ2といった絶縁性シリコン化合物からなる。マスクＭ１の平面形状は、メサ構造４（図３参照）の平面形状に対応する。
続いて、マスクＭ１から露出した半導体積層部２９の部分に対してエッチング（例えばドライエッチング）を施すことにより、図４（ｂ）に示されるように、第１クラッド層５、活性層７、及び第２クラッド層９ａを含むメサ構造４を形成する。このエッチングは、例えば第１クラッド層５の途中で停止される。ドライエッチングとしては、例えば、ＳｉＣｌ4を用いたＲＩＥ（Reactive Ion Etching）法を用いることができる。
続いて、図５（ａ）に示されるように、マスクＭ１を残存させた状態で、メサ構造４の両側の第１クラッド層５上に第１埋め込み層９ｂを選択的に成長させることにより、少なくとも第１クラッド層５及び活性層７の各側面を覆う。第１埋め込み層９ｂがｐ型ＩｎＰ層である場合、成長温度は例えば５４０℃以上６３０℃以下であり、成長圧力は例えば４．００×１０3Ｐａ以上２．６７×１０4Ｐａ以下である。また、Ｉｎ原料の流量ＡInとＰ原料の流量ＡPとの比（ＡP／ＡIn）は例えば５０以上１５０以下である。これにより、メサ構造４の両側に形成されたメサ溝底面と同じ面方位（例えば（１００）面）を有し活性層７よりも高い位置に形成された平坦な領域９ｃと、他の面方位（例えば（３１１）面、（４１１）面）の領域とを表面に含む第１埋め込み層９ｂが好適に形成される。
続いて、マスクＭ１にエッチング処理を施してマスクＭ１の側面を後退させることにより、図５（ｂ）に示されるように、マスクＭ１よりも幅が小さいマスクＭ２を形成する。このエッチング処理には、例えばＢＨＦ（バッファードフッ酸）を用いることができる。そして、第１埋め込み層９ｂの成長面（上面）のうちマスクＭ２から露出した領域上（領域９ｃ上を含む）に、第２埋め込み層１１を選択的に成長させる。このとき、メサ構造４の両側に形成されたメサ溝底面と同じ面方位における第２埋め込み層１１を、他の面方位における第２埋め込み層１１よりも遅い成長条件で成長する。例えば、メサ溝底面が（１００）面である場合、第２埋め込み層１１の成長温度を例えば５４０℃以上５８０℃以下とし、圧力を例えば６．６７×１０3Ｐａ以上２．６７×１０4Ｐａ以下とし、比（ＡP／ＡIn）を例えば５０以上１５０以下とする。これにより、第１埋め込み層９ｂの（１００）面上における第２埋め込み層１１の成長レートを、第１埋め込み層９ｂの（３１１）面上及び（４１１）面上における第２埋め込み層１１の成長レートの２分の１以下とすることができる。さらに、例えば、メサ溝底面が（１００）面である場合、第２埋め込み層１１の成長温度を例えば５４０℃以上５６０℃以下とし、圧力を例えば１．３３×１０4Ｐａ以上２．６７×１０4Ｐａ以下とし、比（ＡP／ＡIn）を例えば５０以上１５０以下とする。これにより、第１埋め込み層９ｂの（１００）面上における第２埋め込み層１１の成長レートを、第１埋め込み層９ｂの（３１１）面上及び（４１１）面上における第２埋め込み層１１の成長レートの４分の１以下とすることができる。
また、マスクＭ２の幅がマスクＭ１の幅よりも小さいので、第２埋め込み層１１は、第１埋め込み層９ｂ上だけでなくメサ構造４の成長面上にも成長する。これにより、第２埋め込み層１１の一部がメサ構造４の両側面を跨いでメサ構造４の中央部付近までせり出すので、活性層７への電流経路をメサ構造４の横幅よりも狭くすることができる。
続いて、図６（ａ）に示されるように、第３クラッド層１３を第２埋め込み層１１上及びメサ構造４上に成長させる。その後、図６（ｂ）に示されるように、第３クラッド層１３上にコンタクト層２５を成長させる。そして、図２に示されたトレンチ３１，３３を形成したのち、絶縁膜１５を堆積させる。絶縁膜１５に開口を形成したのち、金属膜１７，１９を成膜する。その上に電極パッド２１，２３を形成することにより、光半導体素子１Ａが完成する。
なお、上記の各半導体層の成長の際には、ＭＯＶＰＥ（有機金属気相成長）法を用いることができる。ＩｎＰは、トリメチルインジウムおよびホスフィンを原料とする。Ｚｎ（亜鉛）をドープする際には、ジメチル亜鉛を用いることができる。Ｆｅ（鉄）をドープする際には、フェロセンを用いることができる。Ｓ（硫黄）をドープする際には、硫化水素を用いることができる。Ｓｉ（シリコン）をドープする際には、ジシランを用いることができる。
以上に説明した本実施形態の光半導体素子１Ａ及びその製造方法によって得られる効果について説明する。本実施形態では、第１埋め込み層９ｂの表面が、活性層７よりも高い位置に形成された領域９ｃをメサ構造４の両側に含む。従って、その上に成長した第２埋め込み層１１により、活性層７への電流が狭窄され、活性層７に対して効率的に電流を注入することができる。
ここで、図１１は、比較例としての光半導体素子１００の構成を示す断面図である。この光半導体素子１００は、第２埋め込み層の構成を除き、光半導体素子１Ａと同様の構成を備えている。光半導体素子１００の第２埋め込み層１０２は、第１埋め込み層９ｂ上及びその他の領域上において略均等な厚さに形成されている。そのため、メサ構造４近傍の第２埋め込み層１０２すなわち電流狭窄部分が厚くなり、該狭窄部分における電流経路が長くなっている。この場合、内部直列抵抗が高くなり、発光効率が低下してしまう。
これに対し、本実施形態の製造方法では、領域９ｃの面方位における第２埋め込み層１１の成長レートを、他の面方位における第２埋め込み層１１の成長レートよりも遅くしている。これにより、領域９ｃ上の第２埋め込み層１１（すなわち第２埋め込み層１１のうち電流経路を狭窄する部分）が、他の領域上の第２埋め込み層１１よりも薄く形成される。従って、狭窄部分が薄くなるので、該狭窄部分における電流経路が短くなり、内部直列抵抗を低減することができる。また、他の領域上の第２埋め込み層１１を厚く形成することができるので、第２埋め込み層１１の電流阻止機能をより高めることができる。
図７〜図９は、ＩｎＰの成長速度の温度依存性、ＣＨ3Ｃｌ流量依存性、及び圧力依存性をそれぞれ示すグラフである。図７〜図９の横軸は成長面方位（（１００）面に対する傾斜角）を表し、縦軸は規格化された成長速度を表す。
図７に示されるように、成長温度が５８０℃よりも高い場合（例えば６００℃）、成長面方位が（１００）面から大きく変化してもＩｎＰの成長速度はほぼ一定である。これに対し、成長温度が５８０℃以下である場合（例えば５６０℃、５４０℃）、成長面方位が（１００）面から少し変化するとＩｎＰの成長速度が顕著に大きくなる。従って、成長温度が５８０℃以下であれば、（１００）面上の成長速度を他の面上に対して顕著に低くすることができる。
また、図８に示されるように、ＣＨ3Ｃｌ流量が大きくなるほど、成長面方位の変化に対する成長速度の変化が大きくなる。従って、ＣＨ3Ｃｌ流量が大きいほど、（１００）面上の成長速度を他の面上に対して顕著に低くすることができる。
また、図９に示されるように、成長圧力が１．３３×１０4Ｐａよりも低い場合（例えば５０ｔｏｒｒ）、成長面方位が（１００）面から大きく変化してもＩｎＰの成長速度はほぼ一定である。これに対し、成長圧力が１．３３×１０4Ｐａ以上である場合（例えば１００ｔｏｒｒ、２００ｔｏｒｒ）、成長面方位が（１００）面から少し変化するとＩｎＰの成長速度が顕著に大きくなる。従って、成長圧力が１．３３×１０4Ｐａ以上であれば、（１００）面上の成長速度を他の面上に対して顕著に低くすることができる。本実施例においては、第２埋め込み層１１の厚さを薄くすることにより、抵抗が低減する。例えば、本実施例の半導体レーザにおいて、共振器長が１５０ｎｍの場合、第２埋め込み層１１の厚さを１００ｎｍ減少することにより、内部直列抵抗を約０．４９Ω低減することができる。
（変形例）
図１０は、上記実施形態の一変形例に係る光半導体素子１Ｂの構成を示す断面図である。この光半導体素子１Ｂでは、領域９ｃがメサ構造４よりも高い位置に形成されている。しかしながら、このような場合であっても領域９ｃ上における第２埋め込み層１１の成長レートを他の面方位における第２埋め込み層１１の成長レートよりも遅くする（すなわち領域９ｃ上の第２埋め込み層１１を他の面上の第２埋め込み層１１よりも薄くする）ことによって、上記実施形態と同様の効果を奏することができる。
本発明による光半導体素子の製造方法および光半導体素子は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態では半導体材料の例としてＩｎＰを例示したが、ＩｎＰ以外のIII−Ｖ族化合物半導体、II−IＶ族化合物半導体等の他の半導体材料から構成されてもよい。
１Ａ，１Ｂ…光半導体素子、３…レーザ素子部、４…メサ構造、５…第１クラッド層、７…活性層、７ａ，７ｂ…端面、９ａ…第２クラッド層、９ｂ…第１埋め込み層、９ｃ…領域、１０…基板、１１…第２埋め込み層、１３…第３クラッド層、１５…絶縁膜、１７，１９…金属膜、２１，２３…電極パッド、２５…コンタクト層、２９…半導体積層部、３１，３３…トレンチ、Ｍ１，Ｍ２…マスク。

Claims (4)

  1. 第１導電型の第１クラッド層、活性層、及び第２導電型の第２クラッド層を含む半導体積層部を成長させる工程と、
    前記半導体積層部にエッチングを施すことにより、前記第１クラッド層、前記活性層、及び前記第２クラッド層を含むメサ構造を形成する工程と、
    第２導電型もしくは高抵抗の第１埋め込み層を、前記第１クラッド層及び前記活性層の各側面を少なくとも覆うように前記メサ構造の両側に成長させる工程と、
    第１導電型の第２埋め込み層を前記第１埋め込み層上に成長させる工程と、
    第２導電型の第３クラッド層を前記第２埋め込み層上及び前記メサ構造上に成長させる工程と、を備え、
    前記第１埋め込み層の表面が、前記メサ構造の両側に形成されたメサ溝底面と同じ面方位を有し前記活性層よりも高い位置に形成された平坦な領域を前記メサ構造の両側に含み、該面方位における前記第２埋め込み層を、他の面方位における前記第２埋め込み層よりも遅い成長条件で成長し、
    前記メサ溝底面が（１００）面であり、
    前記第２埋め込み層を、温度が５８０℃以下、圧力が１．３３×１０ 4 Ｐａ以上、Ｉｎ原料の流量Ａ In とＰ原料の流量Ａ P との比（Ａ P ／Ａ In ）が５０以上１５０以下である成長条件下で成長させる、光半導体素子の製造方法。
  2. 前記第２埋め込み層を成長させるときの塩化メチル流量を４ｓｃｃｍ以上とする、請求項１に記載の光半導体素子の製造方法。
  3. 前記領域の高さを前記メサ構造の高さ以下とするとともに、前記第２埋め込み層の一部を前記メサ構造上に成長させる、請求項１または請求項２に記載の光半導体素子の製造方法。
  4. 前記第１埋め込み層の（１００）面上における前記第２埋め込み層の成長レートを、前記第１埋め込み層の（３１１）面上における前記第２埋め込み層の成長レートの４分の１以下とする、請求項１または請求項２に記載の光半導体素子の製造方法。
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