JP3765987B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3765987B2 JP3765987B2 JP2001039252A JP2001039252A JP3765987B2 JP 3765987 B2 JP3765987 B2 JP 3765987B2 JP 2001039252 A JP2001039252 A JP 2001039252A JP 2001039252 A JP2001039252 A JP 2001039252A JP 3765987 B2 JP3765987 B2 JP 3765987B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- etching rate
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/2054—Methods of obtaining the confinement
- H01S5/2081—Methods of obtaining the confinement using special etching techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
- H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
- H01S5/3235—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers
Description
【０００１】
【発明の属する技術分野】
本発明は一般に化合物半導体装置に係り、特に光通信や光情報処理に用いられる光半導体素子の製造方法に関する。
【０００２】
化合物半導体は光と相互作用する直接遷移型のバンド構造を有し、このため化合物半導体を使った光半導体装置は、光通信や光情報処理の分野において広く使われている。特にＩｎＰ系の化合物半導体装置、特にレーザダイオードは、光ファイバ中を伝送される１．３あるいは１．５５μｍ帯の波長の光信号を形成することができるため重要である。
【０００３】
【従来の技術】
かかるレーザダイオードでは、レーザ発振効率を向上させるために、注入されたキャリアを軸方向の限られた領域に閉じ込める電流狭搾構造を設けることが必須である。さらにレーザダイオードでは誘導放出によりレーザ発振が生じるため、かかるキャリアを閉じ込めた領域に、光をも効率的に閉じ込める必要がある。ＩｎＰ系のレーザダイオードでは、光を導波するＩｎＧａＡｓＰコアとＩｎＰ埋込層との屈折率差によって、水平方向の光閉じ込めを実現する。
【０００４】
図１（Ａ）〜（Ｄ）は、電流および光狭窄構造として埋込へテロ構造（ＢＨ構造）を有するレーザダイオード１０の製造工程を示す。
【０００５】
図１（Ａ）を参照するに、ｎ型ＩｎＰ基板１１上にはＩｎＧａＡｓＰ層とＩｎＧａＡｓＰ層とを繰り返し積層した多重量子井戸層１２が形成され、さらに前記多重量子井戸層１２上にはｐ型ＩｎＰクラッド層１３とｐ型ＩｎＧａＡｓコンタクト層１４とが順次形成される。
【０００６】
次に図１（Ｂ）の工程において前記コンタクト層１４上にＳｉＯ2膜１５をエッチング保護膜として形成し、さらにかかる構造に対してドライエッチングを行うことにより、活性層メサストライプを形成する。図示の例では、前記メサストライプは＜０１１＞方向に延在している。
【０００７】
次に図１（Ｃ）の工程において前記ＳｉＯ2膜１５を選択成長マスクとして使い、Ｆｅドープした高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法により、前記メサストライプの両側に結晶成長する。かかるＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程においては成長停止面である（１１１）Ｂ面が発達し、その結果マスク縁において埋込層が符号１６ａあるいは１６ｂで示すように盛り上がる成長形状が得られる。
【０００８】
最後に図１（Ｄ）の工程において前記ＳｉＯ2膜１５が除去され、前記コンタクト層１４上にｐ側電極１７が、基板１１の下面にｎ側電極１８が形成される。
【０００９】
【発明が解決しようとする課題】
このように、ＳｉＯ2膜１５を選択成長マスクとしたＩｎＰ層１６Ａ，１６Ｂの埋込成長では、先にも説明したように、前記ＳｉＯ2膜１５の縁に対応する領域１６ａ，１６ｂにおいてＩｎＰ層１６Ａおよび１６Ｂが盛り上がることが避けられない。この原因は、前記ＳｉＯ2マスク１５上で結晶成長が生じないことに起因してＳｉＯ2膜１５上において原料濃度が局所的に増加し、前記メサ領域の両側で成長しているＩｎＰ層１６Ａあるいは１６Ｂの表面に原料が過剰供給される為である。例えば図１（Ｃ）の工程において、メサストライフの高さを約１．５μｍとした場合、マスク縁の領域１６ａ，１６ｂにおいて前記ＩｎＰ埋込層１６Ａ，１６Ｂは約０．７μｍの高さ程度盛り上がる。
【００１０】
先に説明したように図１（Ｄ）の工程ではｐ側電極１７かかる段差表面上に形成することになるが、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜のスパッタリングにより順次形成した場合、Ｔｉ膜およびＰｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、図２に示したように、下地形状の段差を反映して凹凸部分１７ａで電極層が途切れる問題が生じる。かかる電極の途切れが生じると電流注入が不均一なり、デバイスの電気的劣化を引き起こす。
【００１１】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００１２】
本発明のより具体的な課題は、ＩＩＩ−Ｖ族化合物半導体層を含むメサ構造に隣接して、ＩｎＰよりなる段差構造をＩｎＰ層の選択成長マスクを使った再成長工程により形成した後、前記段差構造を簡単なウェットエッチング工程により平坦化し、前記ＩＩＩ−Ｖ族化合物半導体層の表面に実質的に一致する平坦化面を有する構造を形成できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
ＩｎＰと異なる組成を有しＩｎを含む第１のＩＩＩ−Ｖ族化合物半導体層上に、Ｉｎを含む第２のＩＩＩ−Ｖ族化合物半導体層を形成し、前記第１のＩＩＩ−Ｖ族化合物半導体層と前記第２のＩＩＩ−Ｖ族化合物半導体層とよりなるメサストライプ積層構造を形成する工程と、
前記メサストライプ積層構造の横側に隣接し、少なくとも前記メサストライプ積層構造の縁に近接する位置で成長停止面（１１１） B 面が前記第２のＩＩＩ−Ｖ族化合物半導体層の上面よりも高くなるようにＩｎＰ層を成長し、ＩｎＰよりなる段差構造を形成する工程と、
前記段差構造および前記第２のＩＩＩ−Ｖ族化合物半導体層に対して塩酸と酢酸とを含むエッチャントを使ったウェットエッチングを適用し、少なくとも前記第２のＩＩＩ−Ｖ族化合物半導体層を除去するウェットエッチング工程を特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
前記エッチャントは、さらに水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度とが実質的に等しくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項４に記載したように、
前記積層構造を形成する工程は、前記第２のＩＩＩ−Ｖ族化合物半導体層の厚さが、前記エッチャントによるＩｎＰ層のエッチング速度と前記エッチング時間との積に実質的に等しくなるように実行されることを特徴とする請求項３記載の半導体装置の製造方法により、または
請求項５に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項６に記載したように、
前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項５記載の半導体装置の製造方法により、または
請求項７に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ2−Ｖ1）×Ｔ1＝（Ｖ3−Ｖ4）×Ｔ2
が成立するように決定されることを特徴とする請求項６記載の半導体装置の製造方法により、または
請求項８に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項９に記載したように、
前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項８記載の半導体装置の製造方法により、または
請求項１０に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ1−Ｖ2）×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項９記載の半導体装置の製造方法により、または
請求項１１に記載したように、
前記段差構造を形成する工程は、前記積層構造上に前記第２のＩＩＩ−Ｖ族化合物半導体層を覆うパターンを形成する工程と、前記パターンを堆積マスクとしてＩｎＰ層を堆積する工程とを含み、前記ウェットエッチング工程は、前記パターンにより前記積層構造を保護した状態で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１２に記載したように、
前記ウェットエッチング工程の後、さらに前記パターンを除去する工程と塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１１記載の半導体装置の製造方法により、または
請求項１３に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3、および前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
Ｖ1×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項１２記載の半導体装置の製造方法により、または
請求項１４に記載したように、
前記別のエッチャントは、水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項５〜１３のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項１５に記載したように、
前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面よりなる平坦化面を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１６に記載したように、
前記平坦面は前記第１のＩＩＩ−Ｖ族化合物半導体層の表面と実質的に一致することを特徴とする請求項１５記載の半導体装置の製造方法により、または
請求項１７に記載したように、
前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面により近い段差面を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１８に記載したように、
前記第２のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＰとＩｎＧａＡｓとＩｎＡｓとＩｎＧａＰとＩｎＧａＡｓＰとＧａＩｎＮＡｓとよりなる群から選択される組成を有することを特徴とする請求項１〜１７のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項１９に記載したように、
前記第１のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＧａＡｓとＩｎＧａＡｓＰとよりなる群から選択される組成を有することを特徴とする請求項１〜１８のうち、いずれか一項記載の半導体装置の製造方法により、解決する。
［作用］
図３は本発明の発明者により、本発明の基礎となる実験において行われた、塩酸：酢酸：水の混合比が１：５：１の混合液を使って段差のあるＩｎＰ層をエッチングする実験における、＜１００＞方向、＜０−１１＞方向、および＜０１１＞方向のエッチング量とエッチング時間の相関を示す。
【００１４】
図３を参照するに、＜１００＞方向および＜０１１＞方向のエッチング速度が約０．０５〜０．１μｍ／min程度であるのに対し、＜０−１１＞方向のエッチング速度は１５μｍ／minと１００倍以上速いことがわかる。従って前記混合液で段差形状をエッチングすると＜０−１１＞方向の段差は非常に早い速度で後退し、結果的に（１００）面、（０１１）面およびこれに等価な（０−１−１）面だけが発達面として残り、他の面は消失する。すなわち上記エッチング液によるウエットエッチングにより、ＩｎＰ層上には（１００）面あるいは（０１１）面あるいは（０−１−１）面のみが平坦面として現れることが見出された。
【００１５】
前記エッチャント中の各成分の混合比を変えると、エッチング速度の絶対値および各面方位に対する相対速度は変化する。
【００１６】
図４はエッチャント中の塩酸に対する酢酸の濃度比Ｘを変化させた場合における、＜１００＞方向に対する＜０−１１＞方向へのエッチング速度比を示す。すなわち図４において、前記エッチャントでは塩酸：酢酸：水の濃度比が１：Ｘ：１で表される。
【００１７】
図４を参照するに、いずれの酢酸濃度範囲Ｘにおいても＜１００＞方向に比べ＜０−１１＞方向へのエッチング速度は３０〜１６０倍大きいことがわかる。かかるエッチング異方性は、エッチャント中における塩酸と酢酸の含有によって得られるのであり、特に塩酸と酢酸の濃度比Ｘが１〜２０の範囲において３０以上のエッチング速度比が得られることがわかる。このように、前記の範囲にエッチャント中の酢酸濃度を設定することにより、本特許の目的であるＩｎＰ層の顕著な平坦化効果が得られる。
【００１８】
前記エッチャント中における水の濃度比が変わると、（塩酸＋酢酸）濃度が変化する為に、エッチング速度の絶対値は変化するが、図３，４に示されたエッチング異方性自体は変わらず、平坦化効果には影響は生じない。
【００１９】
本発明のエッチャントによるエッチング異方性は、上記のエッチャント混合液に過酸化水素水を加えても得られる。
【００２０】
図５は、前記塩酸，酢酸および水よりなる混合液にさらに過酸化水素水を加えたエッチャントによりＩｎＰの段差形状をエッチングした場合の、＜１００＞方向に対する＜０−１１＞方向へのエッチング速度比を示す。
【００２１】
図５を参照するに、前記エッチャントの中における塩酸と酢酸と過酸化水素水と水の組成比を１：１：Ｙ：１と表した場合、前記過酸化水素水の濃度Ｙの値が０〜０．３の範囲で３０以上の異方性が得られることがわかる。
【００２２】
図６は、塩酸、酢酸、過酸化水素水および水よりなるエッチャントにより、ＩｎＰ層、ＩｎＧａＡｓ層および１．３μｍのバンドギャップ波長を与える組成のＩｎＧａＡｓＰ層をウェットエッチングした場合の、＜１００＞方向へのエッチング速度を示す図である。
【００２３】
図６を参照するに、エッチング速度はそれぞれの化合物半導体層において前記エッチャントの組成、特に過酸化水素水の濃度Ｙにより変化するのがわかる。その際、ＩｎＰ層のエッチング速度は、前記エッチャント中における過酸化水素水の濃度Ｙによってはたいして変化しないのに対し、ＩｎＧａＡｓ層およびＩｎＧａＡｓＰ層のエッチング速度は大きく変化し、過酸化水素水の濃度の上昇とともにこれらのＩＩＩ−Ｖ族層ではエッチング速度が大きく増大することがわかる。例えば前記エッチャントによるエッチング速度は、エッチャント中の過酸化水素水の濃度Ｙが０．４未満の場合（Ｙ＜０．４）、ＩｎＰ層のエッチング速度の方がＩｎＧａＡｓＰ層のエッチング速度よりも大きいのに対し、前記エッチャント中における過酸化水素水の濃度Ｙが前記０．４の値を超えると（Ｙ＞０．４）この関係が逆転し、ＩｎＧａＡｓＰ層のエッチング速度がＩｎＰ層のエッチング速度を上回ることがわかる。また前記エッチャント中の過酸化水素の濃度Ｙの値を０．４に設定することにより、前記ＩｎＧａＡｓＰ層のエッチング速度を前記ＩｎＰ層のエッチング速度におおよそ一致させることが可能である。
【００２４】
同様に、前記エッチャント中の過酸化水素水の濃度Ｙが０．２未満の場合（Ｙ＜０．２）、ＩｎＰ層のエッチング速度はＩｎＧａＡｓ層のエッチング速度を上回り、一方前記過酸化水素水の濃度Ｙが０．２を超える場合には、ＩｎＧａＡｓ層のエッチング速度がＩｎＰ層のエッチング速度を上回ることがわかる。また前記エッチャント中の過酸化水素水の濃度Ｙを０．２に設定することにより、前記ＩｎＧａＡｓ層のエッチング速度を前記ＩｎＰ層のエッチング速度におおよそ一致させることが可能である。
【００２５】
以下、本発明による半導体装置の製造方法の原理を、四つの基本的類型に分けて説明する。
Ａ．類型Ｉ
図７（Ａ）〜（Ｄ）は、前記図３〜６の関係に基づいた本発明による半導体装置の製造方法の原理を第１の類型について説明する図である。ただし図７（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２６】
図７（Ａ）を参照するに、ｎ型ＩｎＰ基板１１上には図１（Ｃ）の構造に対応して、ＩｎＧａＡｓＰ量子井戸層とＩｎＧａＡｓＰバリア層とを交互に繰り返し積層した多重量子井戸構造を有する活性層１２と、ｐ型ＩｎＰクラッド層１３と、ｐ型ＩｎＧａＡｓコンタクト層１４とを含むメサストライプ構造が、ＳｉＯ2あるいはＳｉＮ等よりなる絶縁膜パターン１５をマスクとしたドライエッチング工程により形成されているが、図７（Ａ）の構造では図１（Ｃ）の構造と異なり、前記コンタクト層１４と絶縁膜パターン１５との間にＩｎＧａＡｓあるいはＩｎＧａＡｓＰよりなる犠牲層ないし速度調整層１４Ａが挿入されている。前記メサストライプ構造の両側には、ＦｅドープしたＩｎＰ高抵抗埋込層１６Ａ，１６Ｂが、前記絶縁膜パターン１５をマスクとした選択成長工程により形成されている。前記ＩｎＰ埋込層１６Ａ，１６Ｂには、絶縁膜をマスクとした選択成長工程に特有な段差形状１６ａ，１６ｂが図１（Ｃ）の構造と同様に形成されている。
【００２７】
次に図７（Ｂ）の工程において前記絶縁膜パターン１５が除去され、さらに図７（Ｂ）の構造に対して図７（Ｃ）の工程において、塩酸と酢酸と過酸化水素水とよりなるエッチャントを使ったウェットエッチング処理が適用される。その際、先に図３で説明したように、ＩｎＰ埋込層１６Ａ，１６Ｂのうち＜０−１１＞方向の斜面が優先的にエッチングされ、その結果、前記ＩｎＰ層１６Ａ，１６Ｂ上には、（１００）面あるいは（０１１）面、あるいは（０−１−１）面よりなる平坦面１６ｃ、１６ｄが発達する。その際、かかるＩｎＰ層の異方性エッチングによる段差面の平坦化作用は、図４および図５よりわかるように前記エッチャント中における塩酸と酢酸と過酸化水素水の混合比を１：１：０から１０：１０：３の範囲に設定した場合に顕著に現れる。すなわち、上記組成範囲において、前記エッチャントは３０以上の異方性を示す。
【００２８】
ところで図７（Ｃ）のウェットエッチング工程では、前記速度調整層１４Ａも同時にエッチングされており、前記ＩｎＰ埋込層１６Ａ，１６Ｂと同じく（１００）面あるいは（０１１）面あるいは（０−１−１）面が発達しているが、前記ＩｎＰ層１６Ａ，１６Ｂを平坦化する際のエッチャントとして、塩酸と酢酸と過酸化水素水とよりなり過酸化水素水を０．２を超える濃度Ｙ（Ｙ＞０．２）で含む組成のものを使った場合、先に説明した図６よりわかるように前記平坦化面１６ｃ、１６ｄのエッチング速度が前記速度調整層１４Ａのエッチング速度よりも小さくなり、その結果、前記ＩｎＧａＡｓ速度調整層１４Ａは前記ＩｎＰ埋込層１６Ａ，１６Ｂに対して凹部を形成する。
【００２９】
そこで、本発明では図７（Ｄ）の工程において、塩酸と酢酸と過酸化水素水とよりなり過酸化水素水を０．２未満の濃度Ｙ（Ｙ＜０．２）で含む別のエッチャントを使い、図７（Ｃ）の構造をさらにウェットエッチングすることにより、前記ＩｎＰ平坦化面１６ｃ，１６ｄを前記速度調整層１４Ａよりも大きなエッチング速度でエッチングする。かかるウェットエッチングを、前記速度調整層１４Ａがエッチング・除去されるまで継続することにより、図７（Ｄ）に示すように前記平坦化面１６ｃ，１６ｄが前記ＩｎＧａＡｓコンタクト層１４の表面と実質的に一致する平坦化構造が得られる。
【００３０】
なお図７（Ａ）〜（Ｄ）の工程において、前記速度調整層１４Ａとして図６に示すバンドギャップ組成が１．３μｍのＩｎＧａＡｓＰ層を使った場合には、先と同様な考察から、図７（Ｃ）の工程において使われるエッチャント中の過酸化水素水の濃度Ｙを０．４よりも大きく（Ｙ＞０．４）に設定し、図７（Ｄ）の工程において使われるエッチャント中の過酸化水素水の濃度Ｙを０．４未満（Ｙ＜０．４）に設定すればよいことがわかる。
【００３１】
なお、図７（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図７（Ｃ）および７（Ｄ）のウェットエッチング工程の時間を、それぞれのウェットエッチング工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００３２】
より具体的説明すると、図７（Ｃ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、図７（Ｂ）の段差部１６ａ、１６ｂが図７（Ｃ）のウェットエッチング開始後、大きなエッチング異方性のため直ちに平坦化されると仮定して、
Ｌstep＝（Ｖ2−Ｖ1）×ｔ1
で与えられる。ただしＶ1は図７（Ｃ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を、またＶ2は図７（Ｃ）の工程における前記速度調整層１４Ａのエッチング速度を表し、ｔ1は図７（Ｃ）の工程におけるエッチング時間を表す。
【００３３】
一方、図７（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝（Ｖ2−Ｖ1）×ｔ1＝（Ｖ3−Ｖ4）×ｔ2
が成立しなければならない。ただし、Ｖ3は図７（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図７（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００３４】
先の図６の関係より、図７（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図７（Ｃ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は、
（Ｖ2−Ｖ1）×ｔ1＝（Ｖ1−Ｖ4）×ｔ2
と変形される。前記速度調整層１４Ａが図７（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
Ｂ．類型ＩＩ
図８（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の原理を、第２の類型、すなわちＩｎＰ埋込層１６Ａ，１６Ｂを平坦化する際のエッチング速度が速度調整層１４Ａのエッチング速度よりも速い場合について示す。ただし図８（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３５】
図８（Ａ）〜（Ｄ）を参照するに、図８（Ａ）〜（Ｂ）の工程は、先の図７（Ａ）〜（Ｂ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクにつかって高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成した後、前記絶縁膜パターン１５を除去する。
【００３６】
次に図８（Ｃ）の工程において、図８（Ｂ）の構造に対して、塩酸と酢酸と過酸化水素水とよりなり、過酸化水素水を前記ＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度が前記速度調整層１４Ａのエッチング速度よりも大きくなるような濃度で含むエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄから上方に突出し、凸構造を形成する。
【００３７】
そこで、図８（Ｃ）の工程に引き続き図８（Ｄ）の工程が実行され、前記速度調整層１４ＡおよびＩｎＰ平坦面１６ｃ，１６ｄが、塩酸と酢酸と過酸化水素水とよりなりＩｎＧａＡｓに対するエッチング速度がＩｎＰに対するエッチング速度よりも速くなるように過酸化水素の濃度を調整されたエッチャントを使ってエッチングされる。
【００３８】
図８（Ａ）〜（Ｄ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図８（Ｃ）の工程では前記エッチャント中の酢酸濃度Ｙを図６の関係から０．２未満（Ｙ＜０．２）に設定すればよく、また図８（Ｄ）の工程では０．２よりも大きく（Ｙ＞０．２）設定すればよい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図８（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを０．４未満（Ｙ＜０．４）とすればよく、さらに図８（Ｄ）の工程では前記過酸化水素水の濃度Ｙを０．４よりも大きく設定すればよい。
【００３９】
なお、図８（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図８（Ｃ）および８（Ｄ）のウェットエッチング工程の時間を、それぞれの工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００４０】
より具体的説明すると、図８（Ｃ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、
Ｌstep＝（Ｖ1−Ｖ2）×ｔ1
で与えられる。ただしＶ1は図８（Ｃ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を、またＶ2は図８（Ｃ）の工程における前記速度調整層１４Ａのエッチング速度を表し、ｔ1は図８（Ｃ）の工程におけるエッチング時間を表す。
【００４１】
一方、図８（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝（Ｖ1−Ｖ2）×ｔ1＝（Ｖ4−Ｖ3）×ｔ2
が成立しなければならない。ただし、Ｖ3は図８（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図８（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００４２】
先の図６の関係より、図８（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図８（Ｃ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は図７（Ｃ），（Ｄ）の場合と同様に、
（Ｖ 1 −Ｖ 2 ）×ｔ 1 ＝（Ｖ 4 −Ｖ 1 ）×ｔ 2
と変形される。前記速度調整層１４Ａが図８（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
【００４３】
図９（Ａ）〜（Ｃ）を参照するに、図９（Ａ）〜（Ｂ）の工程は、先の図７（Ａ）〜（Ｂ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクにつかって高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成した後、前記絶縁膜パターン１５を除去する。
【００４４】
次に図９（Ｃ）の工程において、図９（Ｂ）の構造に対して、塩酸と酢酸と過酸化水素水とよりなり、過酸化水素水を前記ＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度が前記速度調整層１４Ａのエッチング速度に略等しくなるような濃度で含むエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄと実質的に同じ速度でエッチングされ、前記平坦面１６ｃ，１６ｄと前記速度調整層１４Ａの表面とが実質的に一致する平坦化構造が、単一のウェットエッチング工程により得られる。
【００４５】
図９（Ａ）〜（Ｃ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図９（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを図６の関係から約０．２（Ｙ≒０．２）に設定すればよい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図９（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを約０．４（Ｙ≒０．４）とすればよい。
【００４６】
図９（Ａ）〜（Ｃ）の類型ＩＩＩによる半導体装置の製造方法においては、前記速度調整層１４Ａとして、ＩｎＰを使うこともできる。ＩｎＰを使った場合には図９（Ｃ）のウェットエッチングおよび平坦化工程において、ＩｎＰ埋込層１６Ａ，１６Ｂと速度調整層１４Ａとの間にエッチング速度の差が生じ得ないため、前記エッチャント中の過酸化水素水の濃度を任意に設定することができる。
Ｄ．類型ＩＶ
図１０（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の原理を、第４の類型、すなわちＩｎＰ埋込層１６Ａ，１６Ｂを平坦化する際に、前記ＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程による形成の際に使われた選択成長マスクをエッチングマスクとして残す場合について示す。ただし図１０（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４７】
図１０（Ａ）〜（Ｄ）を参照するに、図１０（Ａ）工程は、先の図７（Ａ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクに使って高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成する。
【００４８】
次に図１０（Ｂ）の工程において前記絶縁膜パターン１５を残したまま、図１０（Ａ）の構造に対して塩酸と酢酸と過酸化水素水とよりなるエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。その際、前記メサ構造は絶縁膜パターン１５により保護されているため、かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄから上方に突出し、凸構造を形成する。
【００４９】
次に図１０（Ｃ）の工程において前記絶縁膜パターン１５が除去され、さらに図１０（Ｄ）の工程において前記速度調整層１４ＡおよびＩｎＰ平坦面１６ｃ，１６ｄが、塩酸と酢酸と過酸化水素水とよりなり前記速度調整層１４Ａに対するエッチング速度がＩｎＰに対するエッチング速度よりも速くなるように過酸化水素の濃度を調整されたエッチャントを使ってエッチングされる。
【００５０】
図１０（Ａ）〜（Ｄ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図１０（Ｂ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙは図５において面方位選択性が得られる範囲で任意に設定すればよいが、図１０（Ｄ）の工程では前記速度調整層１４Ａがより速い速度でエッチングされるように０．２よりも大きく（Ｙ＞０．２）設定するのが好ましい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図１０（Ｂ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙは先と同様にエッチングの面方位選択性が得られる範囲で任意に選ぶことができるが、図１０（Ｄ）の工程では前記ＩｎＧａＡｓＰ速度調整層１４Ａがより速いエッチング速度でエッチングされるように、前記過酸化水素水の濃度Ｙを０．４よりも大きく設定するのが好ましい。
【００５１】
図１０（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図１０（Ｂ）および図１０（Ｄ）のウェットエッチング工程の時間を、それぞれの工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００５２】
より具体的説明すると、図１０（Ｂ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、
Ｌstep＝Ｖ1×ｔ1
で与えられる。ただしＶ1は図１０（Ｂ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を表し、ｔ1は図１０（Ｂ）の工程におけるエッチング時間を表す。
【００５３】
一方、図１０（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝Ｖ1×ｔ1＝（Ｖ4−Ｖ3）×ｔ2
が成立しなければならない。ただし、Ｖ3は図１０（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図１０（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００５４】
先の図６の関係より、図１０（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図１０（Ｂ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は
Ｖ1×ｔ1＝（Ｖ4−Ｖ1）×ｔ2
と変形される。前記速度調整層１４Ａが図１０（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
【００５５】
なお前記類型Ｉ〜ＩＶのいずれにおいても前記速度調整層１４ＡとしてＩｎＧａＡｓあるいはＩｎＧａＡｓＰあるいはＩｎＰが使われているが、前記速度調整層１４Ａの材料は上記のものに限定されるものではなく、ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＧａＰ，ＩｎＧａＡｓＰあるいはＧａＩｎＮＡｓのいずれであってもよい。また前記ウェットエッチング工程と平坦化工程とでエッチングの選択性を変化させるためにエッチャント中の酢酸濃度Ｘを変化させてもよい。特に前記速度調整層１４ＡとしてＩｎＧａＡｓＰを使い、さらにその組成をバンドギャップが１．３μｍ以上、１．６５μｍ以下となるように設定した場合には、図６の関係において、１．３μｍ組成のＩｎＧａＡｓＰに対するエッチング速度とＩｎＧａＡｓに対するエッチング速度の中間の値が得られる。
【００５６】
以上の説明においては、一回または二回のウェットエッチングおよび平坦化工程を行うことにより、埋込ＩｎＰ層１６Ａ，１６Ｂとコンタクト層１４との間の段差が実質的に解消されているが、本発明は、前記平坦化工程の結果、前記段差が完全に解消される場合のみならず、当初の状態に対して軽減される場合をも含む。
【００５７】
また本発明は、前記ＩｎＰ埋込層１６Ａ，１６Ｂ上の当初の段差部１６ａ，１６ｂを先に説明した図３〜図５の関係に基づいてウェットエッチングにより平坦化する工程、例えば図７の工程（Ｃ）において、ウェットエッチングの結果として得られる平坦化面１６ｃ、１６ｄが（１００）面または（０１１）面または（０−１−１）面に一致する場合のみならず、これらの結晶面により近い指数の面が得られる場合をも含む。
【００５８】
【発明の実施の形態】
［第１実施例］
以下、図１１（Ａ）〜図１２（Ｇ）を参照しながら、本発明の第１実施例によるＢＨ構造を有するレーザダイオードの製造工程を説明する。
【００５９】
図１１（Ａ）を参照するに、ｎ型ＩｎＰ基板１０１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１０２と、ｐ型ＩｎＰクラッド層１０３と、ｐ型ＩｎＧａＡｓコンタクト層１０４とを順次積層し、さらに前記コンタクト層１０４上に１．３μｍ帯域のバンドギャップ波長を与える組成のＩｎＧａＡｓＰよりなる速度調整層１０４Ａを約０．４μｍの厚さに堆積する。
【００６０】
次に図１１（Ｂ）の工程において、ＳｉＯ2膜１０５をエッチングマスクとして使い、ドライエッチングを行うことにより、活性層メサストライプ１０１Ｍを形成する。図示の例では、前記活性層メサストライプ１０１Ｍは、＜０１１＞方向に延在する。
【００６１】
次に図１１（Ｃ）の工程において、前記ＳｉＯ2膜１０５を選択成長マスクとして、ＭＯＶＰＥ法によりＦｅドープＩｎＰ埋込層１０６1，１０６2を前記基板１０１上、前記メサストライプ１０１Ｍの両側に成長する。前記ＭＯＶＰＥ工程は、例えば成長温度を６３０°Ｃ、成長圧力を０.１気圧に設定して実行され、ＩＩＩ族元素、Ｖ族元素およびＦｅドーバントの原料としてＴＭＩｎ，ＰＨ3およびＣｐ2Ｆｅを使用する。
【００６２】
本実施例では前記ＩｎＰ埋込層１０６1，１０６2の厚さは、前記ＩｎＰ埋込層１０６1，１０６2の最も低い部分が前記メサストライプ１０１Ｍ中のＩｎＧａＡｓＰ速度調整層１０４Ａよりも高くなるように設定される。その結果、前記ＩｎＰ埋込層１０６1，１０６2には図１１（Ｃ）の工程の結果、前記メサストライプ１０１Ｍ上のＳｉＯ2膜１０５に隣接して、盛り上がり部１０６ａ，１０６ｂが形成される。
【００６３】
次に図１２（Ｄ）の工程において、塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１１（Ｃ）の構造をウェットエッチングする。
【００６４】
図１２（Ｄ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．１：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。かかるエッチングの結果、図１２（Ｄ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化し、前記平坦化面１０６ｃ、１０６ｄは、前記ＳｉＯ2膜１０５で保護されたＩｎＧａＡｓＰ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成する。
【００６５】
次に図１２（Ｅ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、さらに図１２（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使って前記図１２（Ｅ）の構造を、前記ＩｎＧａＡｓＰ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００６６】
図１２（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．６：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓＰ層１４Ａのエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2のエッチング速度よりも大きくなり、その結果、図１２（Ｅ）の工程において生じていた表面段差が消滅し、図１２（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００６７】
最後に図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００６８】
本実施例では図１２（Ｇ）の工程において前記埋込層１０６1，１０６2は前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第２実施例］
図１３（Ａ）〜図１４（Ｆ）は本発明の第２実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１３（Ａ）〜図１４（Ｆ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６９】
図１３（Ａ）〜図１４（Ｆ）を参照するに、図１３（Ａ）〜（Ｃ）までの工程は先に説明した図１１（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１３（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓＰ層１０４Ａは約０．５２μｍの厚さに形成される。
【００７０】
次に図１４（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１４（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１４（Ｄ）の構造をウェットエッチングする。
【００７１】
図１４（Ｅ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．１：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。前記第１のエッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しては前記ＩｎＧａＡｓＰ速度調整層１０４Ａに対するよりも大きいエッチング速度が得られ、かかるエッチングの結果、図１４（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化する。このようにして形成された平坦化面１０６ｃ，１０６ｄは、図１４（Ｅ）の段階においてＩｎＧａＡｓＰ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成し、その結果図１４（Ｅ）の構造上には高さが０．１２μｍの凸構造が形成される。
【００７２】
次に図１４（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使い、前記図１４（Ｅ）の構造を、前記ＩｎＧａＡｓＰ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００７３】
図１４（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．６：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓＰ速度調整層１４Ａに対するエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2に対するエッチング速度よりも大きくなり、その結果、図１４（Ｅ）の工程において生じていた表面段差が消滅し、図１４（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００７４】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００７５】
本実施例においても前記埋込層１０６1，１０６2は、図１４（Ｆ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第３実施例］
図１５（Ａ）〜図１６（Ｆ）は本発明の第３実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１５（Ａ）〜図１６（Ｆ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７６】
図１５（Ａ）〜図１６（Ｆ）を参照するに、図１５（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。図１５（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓ層１０４Ａは約０．５２μｍの厚さに形成される。
【００７７】
次に図１６（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１６（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１６（Ｄ）の構造をウェットエッチングする。
【００７８】
図１６（Ｅ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．３：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。前記第１のエッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しては前記ＩｎＧａＡｓ層１０４Ａのエッチング速度よりも小さいエッチング速度が得られ、かかるエッチングの結果、図１６（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化する。このようにして形成された平坦化面１０６ｃ，１０６ｄは、図１６（Ｅ）の段階においてＩｎＧａＡｓ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成し、その結果図１６（Ｅ）の構造ではその表面上に高さが０．１２μｍの凹構造が形成される。
【００７９】
次に図１６（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使い、前記図１６（Ｅ）の構造を、前記ＩｎＧａＡｓ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００８０】
図１６（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．１：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓ層１４Ａに対するエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2に対するエッチング速度よりも小さくなり、その結果、図１６（Ｅ）の工程において生じていた表面段差が消滅し、図１６（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００８１】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００８２】
本実施例においても前記埋込層１０６1，１０６2は、図１６（Ｆ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第４実施例］
図１７（Ａ）〜図１８（Ｅ）は本発明の第４実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１７（Ａ）〜図１８（Ｅ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８３】
図１７（Ａ）〜図１８（Ｅ）を参照するに、図１７（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１８（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓ層１０４Ａは約０．２８μｍの厚さに形成される。
【００８４】
次に図１８（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１８（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなるエッチャントを使い、図１８（Ｄ）の構造をウェットエッチングする。
【００８５】
図１８（Ｅ）の工程において、前記エッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．２：１に設定され、エッチングは液温２３°Ｃで典型的には２分間行われる。前記エッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しても前記ＩｎＧａＡｓ層１０４Ａに対しても実質的に同じエッチング速度が得られ、かかるエッチングの結果、図１８（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化するとともに、前記平坦化面１０６ｃ，１０６ｄは前記ＩｎＧａＡｓコンタクト層１０４の表面に実質的に一致する平坦面を形成する。
【００８６】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００８７】
本実施例においても前記埋込層１０６1，１０６2は、図１８（Ｅ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第５実施例］
図１９（Ａ）〜図２０（Ｅ）は本発明の第５実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１９（Ａ）〜図２０（Ｅ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８８】
図１９（Ａ）〜図２０（Ｅ）を参照するに、図１９（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と類似しており、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１９（Ａ）〜（Ｃ）の工程では前記コンタクト層１０４上に、図１３（Ａ）〜（Ｃ）の工程で使われるＩｎＧａＡｓＰ層１０４Ａの代わりにＩｎＰ層１０４Ｂが、約０．２μｍの厚さに形成される。
【００８９】
次に図２（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図２０（Ｅ）の工程において塩酸と酢酸と水との混合液よりなるエッチャントを使い、図２０（Ｄ）の構造をウェットエッチングする。
【００９０】
図２０（Ｅ）の工程において、前記エッチャント中における塩酸と酢酸と水の混合比は例えば１：５：１に設定され、エッチングは液温２３°Ｃで典型的には２分間行われる。かかるエッチングの結果、図２０（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化するとともに前記ＩｎＰ層１０４Ｂが実質的に同じ速度でエッチングされ、前記平坦化面１０６ｃ，１０６ｄは前記ＩｎＧａＡｓコンタクト層１０４の表面に実質的に一致する平坦面を形成する。
【００９１】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００９２】
本実施例においても前記埋込層１０６1，１０６2は、図２０（Ｅ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
【００９３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９４】
【発明の効果】
本発明によれば、Ｉｎを含みＩｎＰとは異なる組成のＩＩＩ−Ｖ族化合物半導体層を含むメサ構造に隣接してＩｎＰ埋込層を選択成長マスクを使った選択成長工程により形成する際に、前記化合物半導体層上にＩｎを含むＩＩＩ−Ｖ族化合物半導体よりなる速度調整層を形成しておき、塩酸と酢酸を含むエッチャントにより前記ＩｎＰ埋込層と速度調整層とをウェットエッチングすることにより、前記ＩｎＰ埋込層の選択成長時に生じる段差が解消し、前記化合物半導体層の上面に一致した平坦面を有する構造を得ることが可能になる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、関連技術による埋込へテロ構造を有するレーザダイオードの製造工程を示す図である。
【図２】図１の工程に伴う問題点を説明する図である。
【図３】本発明の原理を説明する図である。
【図４】本発明の原理を説明する別の図である。
【図５】本発明の原理を説明するさらに別の図である。
【図６】本発明の原理を説明するさらに別の図である。
【図７】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第１の基本類型を示す図である。
【図８】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第２の基本類型を示す図である。
【図９】（Ａ）〜（Ｃ）は本発明による半導体装置の製造方法における第３の基本類型を示す図である。
【図１０】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第４の基本類型を示す図である。
【図１１】（Ａ）〜（Ｃ）は本発明の第１実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１２】（Ｄ）〜（Ｇ）は本発明の第１実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１３】（Ａ）〜（Ｃ）は本発明の第２実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１４】（Ｄ）〜（Ｆ）は本発明の第２実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１５】（Ａ）〜（Ｃ）は本発明の第３実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１６】（Ｄ）〜（Ｆ）は本発明の第３実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１７】（Ａ）〜（Ｃ）は本発明の第４実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１８】（Ｄ）〜（Ｅ）は本発明の第４実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１９】（Ａ）〜（Ｃ）は本発明の第５実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図２０】（Ｄ）〜（Ｅ）は本発明の第５実施例によるレーザダイオードの製造工程を示す図（その２）である。
【符号の説明】
１０ レーザダイオード
１１ ＩｎＰ基板
１２ 多層量子井戸活性層
１３ ＩｎＰクラッド層
１４ ＩｎＧａＡｓコンタクト層
１５ ＳｉＯ2マスク
１６Ａ，１６Ｂ ＩｎＰ埋込層
１６ａ，１６ｂ 盛り上がり部
１６ｃ，１６ｄ 平坦化面
１７，１８ 電極
１７ａ 電極途切れ
１０１ ＩｎＰ基板
１０２ 多重量子井戸層
１０３ ＩｎＰクラッド層
１０４ ＩｎＧａＡｓコンタクト層
１０５ ＳｉＯ2マスク
１０６1，１０６2 ＩｎＰ埋込層
１０６ａ，１０６ｂ 盛り上がり
１０６ｃ，１０６ｄ 平坦化面
１０７，１０８ 電極
【発明の属する技術分野】
本発明は一般に化合物半導体装置に係り、特に光通信や光情報処理に用いられる光半導体素子の製造方法に関する。
【０００２】
化合物半導体は光と相互作用する直接遷移型のバンド構造を有し、このため化合物半導体を使った光半導体装置は、光通信や光情報処理の分野において広く使われている。特にＩｎＰ系の化合物半導体装置、特にレーザダイオードは、光ファイバ中を伝送される１．３あるいは１．５５μｍ帯の波長の光信号を形成することができるため重要である。
【０００３】
【従来の技術】
かかるレーザダイオードでは、レーザ発振効率を向上させるために、注入されたキャリアを軸方向の限られた領域に閉じ込める電流狭搾構造を設けることが必須である。さらにレーザダイオードでは誘導放出によりレーザ発振が生じるため、かかるキャリアを閉じ込めた領域に、光をも効率的に閉じ込める必要がある。ＩｎＰ系のレーザダイオードでは、光を導波するＩｎＧａＡｓＰコアとＩｎＰ埋込層との屈折率差によって、水平方向の光閉じ込めを実現する。
【０００４】
図１（Ａ）〜（Ｄ）は、電流および光狭窄構造として埋込へテロ構造（ＢＨ構造）を有するレーザダイオード１０の製造工程を示す。
【０００５】
図１（Ａ）を参照するに、ｎ型ＩｎＰ基板１１上にはＩｎＧａＡｓＰ層とＩｎＧａＡｓＰ層とを繰り返し積層した多重量子井戸層１２が形成され、さらに前記多重量子井戸層１２上にはｐ型ＩｎＰクラッド層１３とｐ型ＩｎＧａＡｓコンタクト層１４とが順次形成される。
【０００６】
次に図１（Ｂ）の工程において前記コンタクト層１４上にＳｉＯ2膜１５をエッチング保護膜として形成し、さらにかかる構造に対してドライエッチングを行うことにより、活性層メサストライプを形成する。図示の例では、前記メサストライプは＜０１１＞方向に延在している。
【０００７】
次に図１（Ｃ）の工程において前記ＳｉＯ2膜１５を選択成長マスクとして使い、Ｆｅドープした高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法により、前記メサストライプの両側に結晶成長する。かかるＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程においては成長停止面である（１１１）Ｂ面が発達し、その結果マスク縁において埋込層が符号１６ａあるいは１６ｂで示すように盛り上がる成長形状が得られる。
【０００８】
最後に図１（Ｄ）の工程において前記ＳｉＯ2膜１５が除去され、前記コンタクト層１４上にｐ側電極１７が、基板１１の下面にｎ側電極１８が形成される。
【０００９】
【発明が解決しようとする課題】
このように、ＳｉＯ2膜１５を選択成長マスクとしたＩｎＰ層１６Ａ，１６Ｂの埋込成長では、先にも説明したように、前記ＳｉＯ2膜１５の縁に対応する領域１６ａ，１６ｂにおいてＩｎＰ層１６Ａおよび１６Ｂが盛り上がることが避けられない。この原因は、前記ＳｉＯ2マスク１５上で結晶成長が生じないことに起因してＳｉＯ2膜１５上において原料濃度が局所的に増加し、前記メサ領域の両側で成長しているＩｎＰ層１６Ａあるいは１６Ｂの表面に原料が過剰供給される為である。例えば図１（Ｃ）の工程において、メサストライフの高さを約１．５μｍとした場合、マスク縁の領域１６ａ，１６ｂにおいて前記ＩｎＰ埋込層１６Ａ，１６Ｂは約０．７μｍの高さ程度盛り上がる。
【００１０】
先に説明したように図１（Ｄ）の工程ではｐ側電極１７かかる段差表面上に形成することになるが、前記ｐ側電極１７をＴｉ膜，Ｐｔ膜およびＡｕ膜のスパッタリングにより順次形成した場合、Ｔｉ膜およびＰｔ膜はそれぞれ０．１μｍ程度の厚さしかないので、図２に示したように、下地形状の段差を反映して凹凸部分１７ａで電極層が途切れる問題が生じる。かかる電極の途切れが生じると電流注入が不均一なり、デバイスの電気的劣化を引き起こす。
【００１１】
そこで本発明は上記の課題を解決した、新規で有用な半導体装置の製造方法を提供することを概括的課題とする。
【００１２】
本発明のより具体的な課題は、ＩＩＩ−Ｖ族化合物半導体層を含むメサ構造に隣接して、ＩｎＰよりなる段差構造をＩｎＰ層の選択成長マスクを使った再成長工程により形成した後、前記段差構造を簡単なウェットエッチング工程により平坦化し、前記ＩＩＩ−Ｖ族化合物半導体層の表面に実質的に一致する平坦化面を有する構造を形成できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
ＩｎＰと異なる組成を有しＩｎを含む第１のＩＩＩ−Ｖ族化合物半導体層上に、Ｉｎを含む第２のＩＩＩ−Ｖ族化合物半導体層を形成し、前記第１のＩＩＩ−Ｖ族化合物半導体層と前記第２のＩＩＩ−Ｖ族化合物半導体層とよりなるメサストライプ積層構造を形成する工程と、
前記メサストライプ積層構造の横側に隣接し、少なくとも前記メサストライプ積層構造の縁に近接する位置で成長停止面（１１１） B 面が前記第２のＩＩＩ−Ｖ族化合物半導体層の上面よりも高くなるようにＩｎＰ層を成長し、ＩｎＰよりなる段差構造を形成する工程と、
前記段差構造および前記第２のＩＩＩ−Ｖ族化合物半導体層に対して塩酸と酢酸とを含むエッチャントを使ったウェットエッチングを適用し、少なくとも前記第２のＩＩＩ−Ｖ族化合物半導体層を除去するウェットエッチング工程を特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
前記エッチャントは、さらに水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度とが実質的に等しくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項４に記載したように、
前記積層構造を形成する工程は、前記第２のＩＩＩ−Ｖ族化合物半導体層の厚さが、前記エッチャントによるＩｎＰ層のエッチング速度と前記エッチング時間との積に実質的に等しくなるように実行されることを特徴とする請求項３記載の半導体装置の製造方法により、または
請求項５に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項６に記載したように、
前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項５記載の半導体装置の製造方法により、または
請求項７に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ2−Ｖ1）×Ｔ1＝（Ｖ3−Ｖ4）×Ｔ2
が成立するように決定されることを特徴とする請求項６記載の半導体装置の製造方法により、または
請求項８に記載したように、
前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項９に記載したように、
前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項８記載の半導体装置の製造方法により、または
請求項１０に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ1−Ｖ2）×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項９記載の半導体装置の製造方法により、または
請求項１１に記載したように、
前記段差構造を形成する工程は、前記積層構造上に前記第２のＩＩＩ−Ｖ族化合物半導体層を覆うパターンを形成する工程と、前記パターンを堆積マスクとしてＩｎＰ層を堆積する工程とを含み、前記ウェットエッチング工程は、前記パターンにより前記積層構造を保護した状態で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１２に記載したように、
前記ウェットエッチング工程の後、さらに前記パターンを除去する工程と塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１１記載の半導体装置の製造方法により、または
請求項１３に記載したように、
前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3、および前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
Ｖ1×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項１２記載の半導体装置の製造方法により、または
請求項１４に記載したように、
前記別のエッチャントは、水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項５〜１３のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項１５に記載したように、
前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面よりなる平坦化面を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１６に記載したように、
前記平坦面は前記第１のＩＩＩ−Ｖ族化合物半導体層の表面と実質的に一致することを特徴とする請求項１５記載の半導体装置の製造方法により、または
請求項１７に記載したように、
前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面により近い段差面を有することを特徴とする請求項１または２記載の半導体装置の製造方法により、または
請求項１８に記載したように、
前記第２のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＰとＩｎＧａＡｓとＩｎＡｓとＩｎＧａＰとＩｎＧａＡｓＰとＧａＩｎＮＡｓとよりなる群から選択される組成を有することを特徴とする請求項１〜１７のうち、いずれか一項記載の半導体装置の製造方法により、または
請求項１９に記載したように、
前記第１のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＧａＡｓとＩｎＧａＡｓＰとよりなる群から選択される組成を有することを特徴とする請求項１〜１８のうち、いずれか一項記載の半導体装置の製造方法により、解決する。
［作用］
図３は本発明の発明者により、本発明の基礎となる実験において行われた、塩酸：酢酸：水の混合比が１：５：１の混合液を使って段差のあるＩｎＰ層をエッチングする実験における、＜１００＞方向、＜０−１１＞方向、および＜０１１＞方向のエッチング量とエッチング時間の相関を示す。
【００１４】
図３を参照するに、＜１００＞方向および＜０１１＞方向のエッチング速度が約０．０５〜０．１μｍ／min程度であるのに対し、＜０−１１＞方向のエッチング速度は１５μｍ／minと１００倍以上速いことがわかる。従って前記混合液で段差形状をエッチングすると＜０−１１＞方向の段差は非常に早い速度で後退し、結果的に（１００）面、（０１１）面およびこれに等価な（０−１−１）面だけが発達面として残り、他の面は消失する。すなわち上記エッチング液によるウエットエッチングにより、ＩｎＰ層上には（１００）面あるいは（０１１）面あるいは（０−１−１）面のみが平坦面として現れることが見出された。
【００１５】
前記エッチャント中の各成分の混合比を変えると、エッチング速度の絶対値および各面方位に対する相対速度は変化する。
【００１６】
図４はエッチャント中の塩酸に対する酢酸の濃度比Ｘを変化させた場合における、＜１００＞方向に対する＜０−１１＞方向へのエッチング速度比を示す。すなわち図４において、前記エッチャントでは塩酸：酢酸：水の濃度比が１：Ｘ：１で表される。
【００１７】
図４を参照するに、いずれの酢酸濃度範囲Ｘにおいても＜１００＞方向に比べ＜０−１１＞方向へのエッチング速度は３０〜１６０倍大きいことがわかる。かかるエッチング異方性は、エッチャント中における塩酸と酢酸の含有によって得られるのであり、特に塩酸と酢酸の濃度比Ｘが１〜２０の範囲において３０以上のエッチング速度比が得られることがわかる。このように、前記の範囲にエッチャント中の酢酸濃度を設定することにより、本特許の目的であるＩｎＰ層の顕著な平坦化効果が得られる。
【００１８】
前記エッチャント中における水の濃度比が変わると、（塩酸＋酢酸）濃度が変化する為に、エッチング速度の絶対値は変化するが、図３，４に示されたエッチング異方性自体は変わらず、平坦化効果には影響は生じない。
【００１９】
本発明のエッチャントによるエッチング異方性は、上記のエッチャント混合液に過酸化水素水を加えても得られる。
【００２０】
図５は、前記塩酸，酢酸および水よりなる混合液にさらに過酸化水素水を加えたエッチャントによりＩｎＰの段差形状をエッチングした場合の、＜１００＞方向に対する＜０−１１＞方向へのエッチング速度比を示す。
【００２１】
図５を参照するに、前記エッチャントの中における塩酸と酢酸と過酸化水素水と水の組成比を１：１：Ｙ：１と表した場合、前記過酸化水素水の濃度Ｙの値が０〜０．３の範囲で３０以上の異方性が得られることがわかる。
【００２２】
図６は、塩酸、酢酸、過酸化水素水および水よりなるエッチャントにより、ＩｎＰ層、ＩｎＧａＡｓ層および１．３μｍのバンドギャップ波長を与える組成のＩｎＧａＡｓＰ層をウェットエッチングした場合の、＜１００＞方向へのエッチング速度を示す図である。
【００２３】
図６を参照するに、エッチング速度はそれぞれの化合物半導体層において前記エッチャントの組成、特に過酸化水素水の濃度Ｙにより変化するのがわかる。その際、ＩｎＰ層のエッチング速度は、前記エッチャント中における過酸化水素水の濃度Ｙによってはたいして変化しないのに対し、ＩｎＧａＡｓ層およびＩｎＧａＡｓＰ層のエッチング速度は大きく変化し、過酸化水素水の濃度の上昇とともにこれらのＩＩＩ−Ｖ族層ではエッチング速度が大きく増大することがわかる。例えば前記エッチャントによるエッチング速度は、エッチャント中の過酸化水素水の濃度Ｙが０．４未満の場合（Ｙ＜０．４）、ＩｎＰ層のエッチング速度の方がＩｎＧａＡｓＰ層のエッチング速度よりも大きいのに対し、前記エッチャント中における過酸化水素水の濃度Ｙが前記０．４の値を超えると（Ｙ＞０．４）この関係が逆転し、ＩｎＧａＡｓＰ層のエッチング速度がＩｎＰ層のエッチング速度を上回ることがわかる。また前記エッチャント中の過酸化水素の濃度Ｙの値を０．４に設定することにより、前記ＩｎＧａＡｓＰ層のエッチング速度を前記ＩｎＰ層のエッチング速度におおよそ一致させることが可能である。
【００２４】
同様に、前記エッチャント中の過酸化水素水の濃度Ｙが０．２未満の場合（Ｙ＜０．２）、ＩｎＰ層のエッチング速度はＩｎＧａＡｓ層のエッチング速度を上回り、一方前記過酸化水素水の濃度Ｙが０．２を超える場合には、ＩｎＧａＡｓ層のエッチング速度がＩｎＰ層のエッチング速度を上回ることがわかる。また前記エッチャント中の過酸化水素水の濃度Ｙを０．２に設定することにより、前記ＩｎＧａＡｓ層のエッチング速度を前記ＩｎＰ層のエッチング速度におおよそ一致させることが可能である。
【００２５】
以下、本発明による半導体装置の製造方法の原理を、四つの基本的類型に分けて説明する。
Ａ．類型Ｉ
図７（Ａ）〜（Ｄ）は、前記図３〜６の関係に基づいた本発明による半導体装置の製造方法の原理を第１の類型について説明する図である。ただし図７（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２６】
図７（Ａ）を参照するに、ｎ型ＩｎＰ基板１１上には図１（Ｃ）の構造に対応して、ＩｎＧａＡｓＰ量子井戸層とＩｎＧａＡｓＰバリア層とを交互に繰り返し積層した多重量子井戸構造を有する活性層１２と、ｐ型ＩｎＰクラッド層１３と、ｐ型ＩｎＧａＡｓコンタクト層１４とを含むメサストライプ構造が、ＳｉＯ2あるいはＳｉＮ等よりなる絶縁膜パターン１５をマスクとしたドライエッチング工程により形成されているが、図７（Ａ）の構造では図１（Ｃ）の構造と異なり、前記コンタクト層１４と絶縁膜パターン１５との間にＩｎＧａＡｓあるいはＩｎＧａＡｓＰよりなる犠牲層ないし速度調整層１４Ａが挿入されている。前記メサストライプ構造の両側には、ＦｅドープしたＩｎＰ高抵抗埋込層１６Ａ，１６Ｂが、前記絶縁膜パターン１５をマスクとした選択成長工程により形成されている。前記ＩｎＰ埋込層１６Ａ，１６Ｂには、絶縁膜をマスクとした選択成長工程に特有な段差形状１６ａ，１６ｂが図１（Ｃ）の構造と同様に形成されている。
【００２７】
次に図７（Ｂ）の工程において前記絶縁膜パターン１５が除去され、さらに図７（Ｂ）の構造に対して図７（Ｃ）の工程において、塩酸と酢酸と過酸化水素水とよりなるエッチャントを使ったウェットエッチング処理が適用される。その際、先に図３で説明したように、ＩｎＰ埋込層１６Ａ，１６Ｂのうち＜０−１１＞方向の斜面が優先的にエッチングされ、その結果、前記ＩｎＰ層１６Ａ，１６Ｂ上には、（１００）面あるいは（０１１）面、あるいは（０−１−１）面よりなる平坦面１６ｃ、１６ｄが発達する。その際、かかるＩｎＰ層の異方性エッチングによる段差面の平坦化作用は、図４および図５よりわかるように前記エッチャント中における塩酸と酢酸と過酸化水素水の混合比を１：１：０から１０：１０：３の範囲に設定した場合に顕著に現れる。すなわち、上記組成範囲において、前記エッチャントは３０以上の異方性を示す。
【００２８】
ところで図７（Ｃ）のウェットエッチング工程では、前記速度調整層１４Ａも同時にエッチングされており、前記ＩｎＰ埋込層１６Ａ，１６Ｂと同じく（１００）面あるいは（０１１）面あるいは（０−１−１）面が発達しているが、前記ＩｎＰ層１６Ａ，１６Ｂを平坦化する際のエッチャントとして、塩酸と酢酸と過酸化水素水とよりなり過酸化水素水を０．２を超える濃度Ｙ（Ｙ＞０．２）で含む組成のものを使った場合、先に説明した図６よりわかるように前記平坦化面１６ｃ、１６ｄのエッチング速度が前記速度調整層１４Ａのエッチング速度よりも小さくなり、その結果、前記ＩｎＧａＡｓ速度調整層１４Ａは前記ＩｎＰ埋込層１６Ａ，１６Ｂに対して凹部を形成する。
【００２９】
そこで、本発明では図７（Ｄ）の工程において、塩酸と酢酸と過酸化水素水とよりなり過酸化水素水を０．２未満の濃度Ｙ（Ｙ＜０．２）で含む別のエッチャントを使い、図７（Ｃ）の構造をさらにウェットエッチングすることにより、前記ＩｎＰ平坦化面１６ｃ，１６ｄを前記速度調整層１４Ａよりも大きなエッチング速度でエッチングする。かかるウェットエッチングを、前記速度調整層１４Ａがエッチング・除去されるまで継続することにより、図７（Ｄ）に示すように前記平坦化面１６ｃ，１６ｄが前記ＩｎＧａＡｓコンタクト層１４の表面と実質的に一致する平坦化構造が得られる。
【００３０】
なお図７（Ａ）〜（Ｄ）の工程において、前記速度調整層１４Ａとして図６に示すバンドギャップ組成が１．３μｍのＩｎＧａＡｓＰ層を使った場合には、先と同様な考察から、図７（Ｃ）の工程において使われるエッチャント中の過酸化水素水の濃度Ｙを０．４よりも大きく（Ｙ＞０．４）に設定し、図７（Ｄ）の工程において使われるエッチャント中の過酸化水素水の濃度Ｙを０．４未満（Ｙ＜０．４）に設定すればよいことがわかる。
【００３１】
なお、図７（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図７（Ｃ）および７（Ｄ）のウェットエッチング工程の時間を、それぞれのウェットエッチング工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００３２】
より具体的説明すると、図７（Ｃ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、図７（Ｂ）の段差部１６ａ、１６ｂが図７（Ｃ）のウェットエッチング開始後、大きなエッチング異方性のため直ちに平坦化されると仮定して、
Ｌstep＝（Ｖ2−Ｖ1）×ｔ1
で与えられる。ただしＶ1は図７（Ｃ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を、またＶ2は図７（Ｃ）の工程における前記速度調整層１４Ａのエッチング速度を表し、ｔ1は図７（Ｃ）の工程におけるエッチング時間を表す。
【００３３】
一方、図７（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝（Ｖ2−Ｖ1）×ｔ1＝（Ｖ3−Ｖ4）×ｔ2
が成立しなければならない。ただし、Ｖ3は図７（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図７（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００３４】
先の図６の関係より、図７（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図７（Ｃ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は、
（Ｖ2−Ｖ1）×ｔ1＝（Ｖ1−Ｖ4）×ｔ2
と変形される。前記速度調整層１４Ａが図７（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
Ｂ．類型ＩＩ
図８（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の原理を、第２の類型、すなわちＩｎＰ埋込層１６Ａ，１６Ｂを平坦化する際のエッチング速度が速度調整層１４Ａのエッチング速度よりも速い場合について示す。ただし図８（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３５】
図８（Ａ）〜（Ｄ）を参照するに、図８（Ａ）〜（Ｂ）の工程は、先の図７（Ａ）〜（Ｂ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクにつかって高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成した後、前記絶縁膜パターン１５を除去する。
【００３６】
次に図８（Ｃ）の工程において、図８（Ｂ）の構造に対して、塩酸と酢酸と過酸化水素水とよりなり、過酸化水素水を前記ＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度が前記速度調整層１４Ａのエッチング速度よりも大きくなるような濃度で含むエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄから上方に突出し、凸構造を形成する。
【００３７】
そこで、図８（Ｃ）の工程に引き続き図８（Ｄ）の工程が実行され、前記速度調整層１４ＡおよびＩｎＰ平坦面１６ｃ，１６ｄが、塩酸と酢酸と過酸化水素水とよりなりＩｎＧａＡｓに対するエッチング速度がＩｎＰに対するエッチング速度よりも速くなるように過酸化水素の濃度を調整されたエッチャントを使ってエッチングされる。
【００３８】
図８（Ａ）〜（Ｄ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図８（Ｃ）の工程では前記エッチャント中の酢酸濃度Ｙを図６の関係から０．２未満（Ｙ＜０．２）に設定すればよく、また図８（Ｄ）の工程では０．２よりも大きく（Ｙ＞０．２）設定すればよい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図８（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを０．４未満（Ｙ＜０．４）とすればよく、さらに図８（Ｄ）の工程では前記過酸化水素水の濃度Ｙを０．４よりも大きく設定すればよい。
【００３９】
なお、図８（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図８（Ｃ）および８（Ｄ）のウェットエッチング工程の時間を、それぞれの工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００４０】
より具体的説明すると、図８（Ｃ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、
Ｌstep＝（Ｖ1−Ｖ2）×ｔ1
で与えられる。ただしＶ1は図８（Ｃ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を、またＶ2は図８（Ｃ）の工程における前記速度調整層１４Ａのエッチング速度を表し、ｔ1は図８（Ｃ）の工程におけるエッチング時間を表す。
【００４１】
一方、図８（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝（Ｖ1−Ｖ2）×ｔ1＝（Ｖ4−Ｖ3）×ｔ2
が成立しなければならない。ただし、Ｖ3は図８（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図８（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００４２】
先の図６の関係より、図８（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図８（Ｃ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は図７（Ｃ），（Ｄ）の場合と同様に、
（Ｖ 1 −Ｖ 2 ）×ｔ 1 ＝（Ｖ 4 −Ｖ 1 ）×ｔ 2
と変形される。前記速度調整層１４Ａが図８（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
【００４３】
図９（Ａ）〜（Ｃ）を参照するに、図９（Ａ）〜（Ｂ）の工程は、先の図７（Ａ）〜（Ｂ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクにつかって高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成した後、前記絶縁膜パターン１５を除去する。
【００４４】
次に図９（Ｃ）の工程において、図９（Ｂ）の構造に対して、塩酸と酢酸と過酸化水素水とよりなり、過酸化水素水を前記ＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度が前記速度調整層１４Ａのエッチング速度に略等しくなるような濃度で含むエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄと実質的に同じ速度でエッチングされ、前記平坦面１６ｃ，１６ｄと前記速度調整層１４Ａの表面とが実質的に一致する平坦化構造が、単一のウェットエッチング工程により得られる。
【００４５】
図９（Ａ）〜（Ｃ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図９（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを図６の関係から約０．２（Ｙ≒０．２）に設定すればよい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図９（Ｃ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙを約０．４（Ｙ≒０．４）とすればよい。
【００４６】
図９（Ａ）〜（Ｃ）の類型ＩＩＩによる半導体装置の製造方法においては、前記速度調整層１４Ａとして、ＩｎＰを使うこともできる。ＩｎＰを使った場合には図９（Ｃ）のウェットエッチングおよび平坦化工程において、ＩｎＰ埋込層１６Ａ，１６Ｂと速度調整層１４Ａとの間にエッチング速度の差が生じ得ないため、前記エッチャント中の過酸化水素水の濃度を任意に設定することができる。
Ｄ．類型ＩＶ
図１０（Ａ）〜（Ｄ）は、本発明による半導体装置の製造方法の原理を、第４の類型、すなわちＩｎＰ埋込層１６Ａ，１６Ｂを平坦化する際に、前記ＩｎＰ埋込層１６Ａ，１６Ｂの再成長工程による形成の際に使われた選択成長マスクをエッチングマスクとして残す場合について示す。ただし図１０（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４７】
図１０（Ａ）〜（Ｄ）を参照するに、図１０（Ａ）工程は、先の図７（Ａ）の工程と同じであり、ｐ型ＩｎＧａＡｓコンタクト層１４上にＩｎＧａＡｓあるいはＩｎＧａＡｓＰ速度調整層１４Ａを形成した後、絶縁膜パターン１５をマスクに前記ＩｎＰ基板１１上にメサストライプ構造を形成し、さらに同じ絶縁膜パターン１５を選択成長マスクに使って高抵抗ＩｎＰ埋込層１６Ａ，１６Ｂを前記メサストライプ構造の両側に形成する。
【００４８】
次に図１０（Ｂ）の工程において前記絶縁膜パターン１５を残したまま、図１０（Ａ）の構造に対して塩酸と酢酸と過酸化水素水とよりなるエッチャントを使ったウェットエッチング工程を適用することにより、前記ＩｎＰ埋込層１６Ａ，１６Ｂの段差部１６ａ，１６ｂをエッチングし、平坦面１６ｃ，１６ｄを形成する。その際、前記メサ構造は絶縁膜パターン１５により保護されているため、かかるウェットエッチング工程の結果、前記速度調整層１４Ａは前記平坦面１６ｃ，１６ｄから上方に突出し、凸構造を形成する。
【００４９】
次に図１０（Ｃ）の工程において前記絶縁膜パターン１５が除去され、さらに図１０（Ｄ）の工程において前記速度調整層１４ＡおよびＩｎＰ平坦面１６ｃ，１６ｄが、塩酸と酢酸と過酸化水素水とよりなり前記速度調整層１４Ａに対するエッチング速度がＩｎＰに対するエッチング速度よりも速くなるように過酸化水素の濃度を調整されたエッチャントを使ってエッチングされる。
【００５０】
図１０（Ａ）〜（Ｄ）の工程において前記速度調整層１４ＡがＩｎＧａＡｓよりなる場合、図１０（Ｂ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙは図５において面方位選択性が得られる範囲で任意に設定すればよいが、図１０（Ｄ）の工程では前記速度調整層１４Ａがより速い速度でエッチングされるように０．２よりも大きく（Ｙ＞０．２）設定するのが好ましい。一方前記速度調整層１４ＡがＩｎＧａＡｓＰ層よりなり、前記ＩｎＧａＡｓＰ層が１．３μｍ帯域のバンドギャップ波長に対応する組成を有する場合、図１０（Ｂ）の工程では前記エッチャント中の過酸化水素水の濃度Ｙは先と同様にエッチングの面方位選択性が得られる範囲で任意に選ぶことができるが、図１０（Ｄ）の工程では前記ＩｎＧａＡｓＰ速度調整層１４Ａがより速いエッチング速度でエッチングされるように、前記過酸化水素水の濃度Ｙを０．４よりも大きく設定するのが好ましい。
【００５１】
図１０（Ｄ）の工程において、前記コンタクト層１４の表面を前記ＩｎＰ埋込層１６Ａ，１６Ｂの平坦面１６ｃ，１６ｄと一致させるためには、前記図１０（Ｂ）および図１０（Ｄ）のウェットエッチング工程の時間を、それぞれの工程で使われるエッチャントのエッチング速度に対応して適切に設定しておく必要がある。
【００５２】
より具体的説明すると、図１０（Ｂ）の工程において前記速度調整層１４Ａの表面と前記平坦化面１６ｃあるいは１６ｄとの間に形成される段差Ｌstepは、
Ｌstep＝Ｖ1×ｔ1
で与えられる。ただしＶ1は図１０（Ｂ）の工程における前記ＩｎＰ層１６Ａあるいは１６Ｂのエッチング速度を表し、ｔ1は図１０（Ｂ）の工程におけるエッチング時間を表す。
【００５３】
一方、図１０（Ｄ）のウェットエッチング工程の結果、前記段差Ｌstepは解消する必要があり、このことから関係式
Ｌstep＝Ｖ1×ｔ1＝（Ｖ4−Ｖ3）×ｔ2
が成立しなければならない。ただし、Ｖ3は図１０（Ｄ）のウェットエッチング工程における前記ＩｎＰ層１６Ａ，１６Ｂのエッチング速度を、またＶ4は図１０（Ｄ）のウェットエッチング工程における前記速度調整層１４Ａのエッチング速度を表す。
【００５４】
先の図６の関係より、図１０（Ｄ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ3が図１０（Ｂ）の工程におけるＩｎＰ埋込層１６Ａ，１６Ｂのエッチング速度Ｖ1と略等しい（Ｖ1≒Ｖ3）と近似すると、前記関係は
Ｖ1×ｔ1＝（Ｖ4−Ｖ1）×ｔ2
と変形される。前記速度調整層１４Ａが図１０（Ｄ）の工程において完全に除去されるためには、前記関係Ｖ1≒Ｖ3を仮定して、前記速度調整層１４Ａの厚さを、式Ｖ1×（ｔ1＋ｔ2）に従って設定すればよい。
【００５５】
なお前記類型Ｉ〜ＩＶのいずれにおいても前記速度調整層１４ＡとしてＩｎＧａＡｓあるいはＩｎＧａＡｓＰあるいはＩｎＰが使われているが、前記速度調整層１４Ａの材料は上記のものに限定されるものではなく、ＩｎＧａＡｓ，ＩｎＡｓ，ＩｎＧａＰ，ＩｎＧａＡｓＰあるいはＧａＩｎＮＡｓのいずれであってもよい。また前記ウェットエッチング工程と平坦化工程とでエッチングの選択性を変化させるためにエッチャント中の酢酸濃度Ｘを変化させてもよい。特に前記速度調整層１４ＡとしてＩｎＧａＡｓＰを使い、さらにその組成をバンドギャップが１．３μｍ以上、１．６５μｍ以下となるように設定した場合には、図６の関係において、１．３μｍ組成のＩｎＧａＡｓＰに対するエッチング速度とＩｎＧａＡｓに対するエッチング速度の中間の値が得られる。
【００５６】
以上の説明においては、一回または二回のウェットエッチングおよび平坦化工程を行うことにより、埋込ＩｎＰ層１６Ａ，１６Ｂとコンタクト層１４との間の段差が実質的に解消されているが、本発明は、前記平坦化工程の結果、前記段差が完全に解消される場合のみならず、当初の状態に対して軽減される場合をも含む。
【００５７】
また本発明は、前記ＩｎＰ埋込層１６Ａ，１６Ｂ上の当初の段差部１６ａ，１６ｂを先に説明した図３〜図５の関係に基づいてウェットエッチングにより平坦化する工程、例えば図７の工程（Ｃ）において、ウェットエッチングの結果として得られる平坦化面１６ｃ、１６ｄが（１００）面または（０１１）面または（０−１−１）面に一致する場合のみならず、これらの結晶面により近い指数の面が得られる場合をも含む。
【００５８】
【発明の実施の形態】
［第１実施例］
以下、図１１（Ａ）〜図１２（Ｇ）を参照しながら、本発明の第１実施例によるＢＨ構造を有するレーザダイオードの製造工程を説明する。
【００５９】
図１１（Ａ）を参照するに、ｎ型ＩｎＰ基板１０１上にＩｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸活性層１０２と、ｐ型ＩｎＰクラッド層１０３と、ｐ型ＩｎＧａＡｓコンタクト層１０４とを順次積層し、さらに前記コンタクト層１０４上に１．３μｍ帯域のバンドギャップ波長を与える組成のＩｎＧａＡｓＰよりなる速度調整層１０４Ａを約０．４μｍの厚さに堆積する。
【００６０】
次に図１１（Ｂ）の工程において、ＳｉＯ2膜１０５をエッチングマスクとして使い、ドライエッチングを行うことにより、活性層メサストライプ１０１Ｍを形成する。図示の例では、前記活性層メサストライプ１０１Ｍは、＜０１１＞方向に延在する。
【００６１】
次に図１１（Ｃ）の工程において、前記ＳｉＯ2膜１０５を選択成長マスクとして、ＭＯＶＰＥ法によりＦｅドープＩｎＰ埋込層１０６1，１０６2を前記基板１０１上、前記メサストライプ１０１Ｍの両側に成長する。前記ＭＯＶＰＥ工程は、例えば成長温度を６３０°Ｃ、成長圧力を０.１気圧に設定して実行され、ＩＩＩ族元素、Ｖ族元素およびＦｅドーバントの原料としてＴＭＩｎ，ＰＨ3およびＣｐ2Ｆｅを使用する。
【００６２】
本実施例では前記ＩｎＰ埋込層１０６1，１０６2の厚さは、前記ＩｎＰ埋込層１０６1，１０６2の最も低い部分が前記メサストライプ１０１Ｍ中のＩｎＧａＡｓＰ速度調整層１０４Ａよりも高くなるように設定される。その結果、前記ＩｎＰ埋込層１０６1，１０６2には図１１（Ｃ）の工程の結果、前記メサストライプ１０１Ｍ上のＳｉＯ2膜１０５に隣接して、盛り上がり部１０６ａ，１０６ｂが形成される。
【００６３】
次に図１２（Ｄ）の工程において、塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１１（Ｃ）の構造をウェットエッチングする。
【００６４】
図１２（Ｄ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．１：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。かかるエッチングの結果、図１２（Ｄ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化し、前記平坦化面１０６ｃ、１０６ｄは、前記ＳｉＯ2膜１０５で保護されたＩｎＧａＡｓＰ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成する。
【００６５】
次に図１２（Ｅ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、さらに図１２（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使って前記図１２（Ｅ）の構造を、前記ＩｎＧａＡｓＰ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００６６】
図１２（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．６：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓＰ層１４Ａのエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2のエッチング速度よりも大きくなり、その結果、図１２（Ｅ）の工程において生じていた表面段差が消滅し、図１２（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００６７】
最後に図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００６８】
本実施例では図１２（Ｇ）の工程において前記埋込層１０６1，１０６2は前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第２実施例］
図１３（Ａ）〜図１４（Ｆ）は本発明の第２実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１３（Ａ）〜図１４（Ｆ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００６９】
図１３（Ａ）〜図１４（Ｆ）を参照するに、図１３（Ａ）〜（Ｃ）までの工程は先に説明した図１１（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１３（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓＰ層１０４Ａは約０．５２μｍの厚さに形成される。
【００７０】
次に図１４（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１４（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１４（Ｄ）の構造をウェットエッチングする。
【００７１】
図１４（Ｅ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．１：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。前記第１のエッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しては前記ＩｎＧａＡｓＰ速度調整層１０４Ａに対するよりも大きいエッチング速度が得られ、かかるエッチングの結果、図１４（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化する。このようにして形成された平坦化面１０６ｃ，１０６ｄは、図１４（Ｅ）の段階においてＩｎＧａＡｓＰ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成し、その結果図１４（Ｅ）の構造上には高さが０．１２μｍの凸構造が形成される。
【００７２】
次に図１４（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使い、前記図１４（Ｅ）の構造を、前記ＩｎＧａＡｓＰ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００７３】
図１４（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．６：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓＰ速度調整層１４Ａに対するエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2に対するエッチング速度よりも大きくなり、その結果、図１４（Ｅ）の工程において生じていた表面段差が消滅し、図１４（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００７４】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００７５】
本実施例においても前記埋込層１０６1，１０６2は、図１４（Ｆ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第３実施例］
図１５（Ａ）〜図１６（Ｆ）は本発明の第３実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１５（Ａ）〜図１６（Ｆ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７６】
図１５（Ａ）〜図１６（Ｆ）を参照するに、図１５（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。図１５（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓ層１０４Ａは約０．５２μｍの厚さに形成される。
【００７７】
次に図１６（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１６（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなる第１のエッチャントを使い、図１６（Ｄ）の構造をウェットエッチングする。
【００７８】
図１６（Ｅ）の工程において、前記第１のエッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．３：１に設定され、エッチングは液温２３°Ｃで典型的には１分間行われる。前記第１のエッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しては前記ＩｎＧａＡｓ層１０４Ａのエッチング速度よりも小さいエッチング速度が得られ、かかるエッチングの結果、図１６（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化する。このようにして形成された平坦化面１０６ｃ，１０６ｄは、図１６（Ｅ）の段階においてＩｎＧａＡｓ層１０４Ａの表面に対して高さが約０．１２μｍの段差を形成し、その結果図１６（Ｅ）の構造ではその表面上に高さが０．１２μｍの凹構造が形成される。
【００７９】
次に図１６（Ｆ）の工程において、塩酸と酢酸と過酸化水素水と水とよりなる第２のエッチャントを使い、前記図１６（Ｅ）の構造を、前記ＩｎＧａＡｓ層１０４Ａの下のｐ型ＩｎＧａＡｓコンタクト層１０４が露出するまでウェットエッチングする。
【００８０】
図１６（Ｆ）のウェットエッチング工程では、前記第２のエッチャント中の塩酸と酢酸と過酸化水素水と水の混合比が１：１：０．１：１に設定され、エッチングは２３°Ｃの液温で典型的には２分間行われる。前記第２のエッチャントを使ったウェットエッチング工程では、前記ＩｎＧａＡｓ層１４Ａに対するエッチング速度が前記ＩｎＰ埋込層１０６1，１０６2に対するエッチング速度よりも小さくなり、その結果、図１６（Ｅ）の工程において生じていた表面段差が消滅し、図１６（Ｆ）に示すように、ＩｎＰ埋込層１０６1，１０６2とＩｎＧａＡｓコンタクト層１０４とが平坦化された構造が得られる。
【００８１】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００８２】
本実施例においても前記埋込層１０６1，１０６2は、図１６（Ｆ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第４実施例］
図１７（Ａ）〜図１８（Ｅ）は本発明の第４実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１７（Ａ）〜図１８（Ｅ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８３】
図１７（Ａ）〜図１８（Ｅ）を参照するに、図１７（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と実質的に同一であり、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１８（Ａ）〜（Ｃ）の工程では、前記ＩｎＧａＡｓ層１０４Ａは約０．２８μｍの厚さに形成される。
【００８４】
次に図１８（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図１８（Ｅ）の工程において塩酸と酢酸と過酸化水素水と水との混合液よりなるエッチャントを使い、図１８（Ｄ）の構造をウェットエッチングする。
【００８５】
図１８（Ｅ）の工程において、前記エッチャント中における塩酸と酢酸と過酸化水素水と水の混合比は１：１：０．２：１に設定され、エッチングは液温２３°Ｃで典型的には２分間行われる。前記エッチャントを使った場合、前記ＩｎＰ埋込層１０６1，１０６2に対しても前記ＩｎＧａＡｓ層１０４Ａに対しても実質的に同じエッチング速度が得られ、かかるエッチングの結果、図１８（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化するとともに、前記平坦化面１０６ｃ，１０６ｄは前記ＩｎＧａＡｓコンタクト層１０４の表面に実質的に一致する平坦面を形成する。
【００８６】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００８７】
本実施例においても前記埋込層１０６1，１０６2は、図１８（Ｅ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
［第５実施例］
図１９（Ａ）〜図２０（Ｅ）は本発明の第５実施例によるＢＨ構造を有するレーザダイオードの製造工程を示す。ただし図１９（Ａ）〜図２０（Ｅ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８８】
図１９（Ａ）〜図２０（Ｅ）を参照するに、図１９（Ａ）〜（Ｃ）までの工程は先に説明した図１３（Ａ）〜（Ｃ）までの工程と類似しており、ＳｉＯ2膜１０５で覆われたメサ構造１０１Ｍの両側に、前記ＳｉＯ2膜１０５を選択成長マスクとしてＩｎＰ埋込層１０６1および１０６2が再成長により形成され、これに伴い前記ＩｎＰ埋込層１０６1および１０６2には段差部１０６ａおよび１０６ｂが形成される。ただし図１９（Ａ）〜（Ｃ）の工程では前記コンタクト層１０４上に、図１３（Ａ）〜（Ｃ）の工程で使われるＩｎＧａＡｓＰ層１０４Ａの代わりにＩｎＰ層１０４Ｂが、約０．２μｍの厚さに形成される。
【００８９】
次に図２（Ｄ）の工程において前記ＳｉＯ2膜１０５がＨＦ処理により除去され、図２０（Ｅ）の工程において塩酸と酢酸と水との混合液よりなるエッチャントを使い、図２０（Ｄ）の構造をウェットエッチングする。
【００９０】
図２０（Ｅ）の工程において、前記エッチャント中における塩酸と酢酸と水の混合比は例えば１：５：１に設定され、エッチングは液温２３°Ｃで典型的には２分間行われる。かかるエッチングの結果、図２０（Ｅ）に示すように前記ＩｎＰ埋込層１０６ 1 ，１０６ 2 の表面１０６ａ，１０６ｂは（１００）面あるいはその近傍の指数を有する平坦化面１０６ｃ，１０６ｄに変化するとともに前記ＩｎＰ層１０４Ｂが実質的に同じ速度でエッチングされ、前記平坦化面１０６ｃ，１０６ｄは前記ＩｎＧａＡｓコンタクト層１０４の表面に実質的に一致する平坦面を形成する。
【００９１】
最後に図示は省略するが、先の図１２（Ｇ）の工程で、前記ｐ型ＩｎＧａＡｓ層１０４上にｐ側電極１０７を、また前記基板１０１の下面上にｎ側電極１０８を形成する。
【００９２】
本実施例においても前記埋込層１０６1，１０６2は、図２０（Ｅ）の段階において前記コンタクト層１０４と共通の平坦面を形成するため、前記ｐ側電極１０７は平面上に積層され、従って先に図２で説明した電極途切れの問題は生じない。
【００９３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００９４】
【発明の効果】
本発明によれば、Ｉｎを含みＩｎＰとは異なる組成のＩＩＩ−Ｖ族化合物半導体層を含むメサ構造に隣接してＩｎＰ埋込層を選択成長マスクを使った選択成長工程により形成する際に、前記化合物半導体層上にＩｎを含むＩＩＩ−Ｖ族化合物半導体よりなる速度調整層を形成しておき、塩酸と酢酸を含むエッチャントにより前記ＩｎＰ埋込層と速度調整層とをウェットエッチングすることにより、前記ＩｎＰ埋込層の選択成長時に生じる段差が解消し、前記化合物半導体層の上面に一致した平坦面を有する構造を得ることが可能になる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、関連技術による埋込へテロ構造を有するレーザダイオードの製造工程を示す図である。
【図２】図１の工程に伴う問題点を説明する図である。
【図３】本発明の原理を説明する図である。
【図４】本発明の原理を説明する別の図である。
【図５】本発明の原理を説明するさらに別の図である。
【図６】本発明の原理を説明するさらに別の図である。
【図７】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第１の基本類型を示す図である。
【図８】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第２の基本類型を示す図である。
【図９】（Ａ）〜（Ｃ）は本発明による半導体装置の製造方法における第３の基本類型を示す図である。
【図１０】（Ａ）〜（Ｄ）は本発明による半導体装置の製造方法における第４の基本類型を示す図である。
【図１１】（Ａ）〜（Ｃ）は本発明の第１実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１２】（Ｄ）〜（Ｇ）は本発明の第１実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１３】（Ａ）〜（Ｃ）は本発明の第２実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１４】（Ｄ）〜（Ｆ）は本発明の第２実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１５】（Ａ）〜（Ｃ）は本発明の第３実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１６】（Ｄ）〜（Ｆ）は本発明の第３実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１７】（Ａ）〜（Ｃ）は本発明の第４実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図１８】（Ｄ）〜（Ｅ）は本発明の第４実施例によるレーザダイオードの製造工程を示す図（その２）である。
【図１９】（Ａ）〜（Ｃ）は本発明の第５実施例によるレーザダイオードの製造工程を示す図（その１）である。
【図２０】（Ｄ）〜（Ｅ）は本発明の第５実施例によるレーザダイオードの製造工程を示す図（その２）である。
【符号の説明】
１０ レーザダイオード
１１ ＩｎＰ基板
１２ 多層量子井戸活性層
１３ ＩｎＰクラッド層
１４ ＩｎＧａＡｓコンタクト層
１５ ＳｉＯ2マスク
１６Ａ，１６Ｂ ＩｎＰ埋込層
１６ａ，１６ｂ 盛り上がり部
１６ｃ，１６ｄ 平坦化面
１７，１８ 電極
１７ａ 電極途切れ
１０１ ＩｎＰ基板
１０２ 多重量子井戸層
１０３ ＩｎＰクラッド層
１０４ ＩｎＧａＡｓコンタクト層
１０５ ＳｉＯ2マスク
１０６1，１０６2 ＩｎＰ埋込層
１０６ａ，１０６ｂ 盛り上がり
１０６ｃ，１０６ｄ 平坦化面
１０７，１０８ 電極
Claims (19)
- ＩｎＰと異なる組成を有しＩｎを含む第１のＩＩＩ−Ｖ族化合物半導体層上に、Ｉｎを含む第２のＩＩＩ−Ｖ族化合物半導体層を形成し、前記第１のＩＩＩ−Ｖ族化合物半導体層と前記第２のＩＩＩ−Ｖ族化合物半導体層とよりなるメサストライプ積層構造を形成する工程と、
前記メサストライプ積層構造の横側に隣接し、少なくとも前記メサストライプ積層構造の縁に近接する位置で成長停止面（１１１） B 面が前記第２のＩＩＩ−Ｖ族化合物半導体層の上面よりも高くなるようにＩｎＰ層を成長し、ＩｎＰよりなる段差構造を形成する工程と、
前記段差構造および前記第２のＩＩＩ−Ｖ族化合物半導体層に対して塩酸と酢酸とを含むエッチャントを使ったウェットエッチングを適用し、少なくとも前記第２のＩＩＩ−Ｖ族化合物半導体層を除去するウェットエッチング工程を特徴とする半導体装置の製造方法。 - 前記エッチャントは、さらに水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度とが実質的に等しくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記積層構造を形成する工程は、前記第２のＩＩＩ−Ｖ族化合物半導体層の厚さが、前記エッチャントによるＩｎＰ層のエッチング速度と前記エッチング時間との積に実質的に等しくなるように実行されることを特徴とする請求項３記載の半導体装置の製造方法。
- 前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項５記載の半導体装置の製造方法。
- 前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ2−Ｖ1）×Ｔ1＝（Ｖ3−Ｖ4）×Ｔ2
が成立するように決定されることを特徴とする請求項６記載の半導体装置の製造方法。 - 前記エッチャントは、前記ウェットエッチング工程において前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも大きくなるような組成を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記ウェットエッチング工程の後、さらに塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項８記載の半導体装置の製造方法。
- 前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ2、および前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3と前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
（Ｖ1−Ｖ2）×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項９記載の半導体装置の製造方法。 - 前記段差構造を形成する工程は、前記積層構造上に前記第２のＩＩＩ−Ｖ族化合物半導体層を覆うパターンを形成する工程と、前記パターンを堆積マスクとしてＩｎＰ層を堆積する工程とを含み、前記ウェットエッチング工程は、前記パターンにより前記積層構造を保護した状態で実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記ウェットエッチング工程の後、さらに前記パターンを除去する工程と塩酸および酢酸を含む別のエッチャントを使った別のウェットエッチングにより平坦化構造を形成する平坦化工程を含み、前記別のエッチャントは、前記段差構造のエッチング速度が前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度よりも小さくなるような組成を有することを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記ウェットエッチング工程におけるエッチング時間Ｔ1と前記平坦化工程におけるエッチング時間Ｔ2とが、前記ウェットエッチング工程におけるＩｎＰ層のエッチング速度Ｖ1と前記平坦化工程におけるＩｎＰ層のエッチング速度Ｖ3、および前記第２のＩＩＩ−Ｖ族化合物半導体層のエッチング速度Ｖ4に対して、関係式
Ｖ1×Ｔ1＝（Ｖ4−Ｖ3）×Ｔ2
が成立するように決定されることを特徴とする請求項１２記載の半導体装置の製造方法。 - 前記別のエッチャントは、水および過酸化水素水の少なくとも一方をさらに含むことを特徴とする請求項５〜１３のうち、いずれか一項記載の半導体装置の製造方法。
- 前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面よりなる平坦化面を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記平坦面は前記第１のＩＩＩ−Ｖ族化合物半導体層の表面と実質的に一致することを特徴とする請求項１５記載の半導体装置の製造方法。
- 前記段差構造は、前記ウェットエッチング工程の後、（１００）面または（０１１）面または（０−１−１）面により近い段差面を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記第２のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＰとＩｎＧａＡｓとＩｎＡｓとＩｎＧａＰとＩｎＧａＡｓＰとＧａＩｎＮＡｓとよりなる群から選択される組成を有することを特徴とする請求項１〜１７のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第１のＩＩＩ−Ｖ族化合物半導体層は、ＩｎＧａＡｓとＩｎＧａＡｓＰとよりなる群から選択される組成を有することを特徴とする請求項１〜１８のうち、いずれか一項記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039252A JP3765987B2 (ja) | 2001-02-15 | 2001-02-15 | 半導体装置の製造方法 |
| EP02250961.6A EP1233445B1 (en) | 2001-02-15 | 2002-02-12 | Process of manufacturing a semiconductor device |
| US10/073,877 US6924162B2 (en) | 2001-02-15 | 2002-02-14 | Process of manufacturing a semiconductor device |
| US11/155,474 US7303933B2 (en) | 2001-02-15 | 2005-06-20 | Process of manufacturing a semiconductor device |
| US11/976,779 US7919415B2 (en) | 2001-02-15 | 2007-10-29 | Process of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039252A JP3765987B2 (ja) | 2001-02-15 | 2001-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246684A JP2002246684A (ja) | 2002-08-30 |
| JP3765987B2 true JP3765987B2 (ja) | 2006-04-12 |
Family
ID=18902084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039252A Expired - Lifetime JP3765987B2 (ja) | 2001-02-15 | 2001-02-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6924162B2 (ja) |
| EP (1) | EP1233445B1 (ja) |
| JP (1) | JP3765987B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE60332140D1 (de) * | 2002-09-20 | 2010-05-27 | Sony Corp | Halbleiterlaserbauelement und dessen herstellungsverfahren |
| KR100558437B1 (ko) | 2003-06-24 | 2006-03-10 | 삼성전기주식회사 | 반도체 레이저의 제조방법 |
| JP6206247B2 (ja) * | 2014-02-26 | 2017-10-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP5846239B2 (ja) * | 2014-04-07 | 2016-01-20 | 三菱電機株式会社 | 半導体光素子の製造方法 |
| JP6897928B2 (ja) * | 2016-01-14 | 2021-07-07 | 住友電工デバイス・イノベーション株式会社 | 光半導体素子の製造方法および光半導体素子 |
| CN110453289B (zh) * | 2019-09-19 | 2021-10-26 | 广东先导先进材料股份有限公司 | 一种用于磷化铟表面孪晶识别的腐蚀液及腐蚀方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0157555B1 (en) * | 1984-03-27 | 1990-10-03 | Matsushita Electric Industrial Co., Ltd. | A semiconductor laser and a method of producing the same |
| GB8622767D0 (en) * | 1986-09-22 | 1986-10-29 | British Telecomm | Semiconductor structures |
| US5236864A (en) * | 1988-12-28 | 1993-08-17 | Research Development Corporation Of Japan | Method of manufacturing a surface-emitting type semiconductor laser device |
| JP2780337B2 (ja) * | 1989-05-31 | 1998-07-30 | 日本電気株式会社 | 高抵抗半導体層埋め込み型半導体レーザ |
| JP3054882B2 (ja) | 1990-03-30 | 2000-06-19 | ダイニック株式会社 | 輝き面を有するシート材及びその製造方法 |
| US5227015A (en) * | 1990-07-30 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor laser |
| FR2674684A1 (fr) * | 1991-03-28 | 1992-10-02 | Alcatel Nv | Procede de realisation d'un composant semiconducteur tel qu'un laser a ruban enterre. |
| JPH065975A (ja) * | 1992-06-22 | 1994-01-14 | Matsushita Electric Ind Co Ltd | 半導体レーザ |
| US5870764A (en) * | 1993-05-12 | 1999-02-09 | Apple Computer, Inc. | Method of managing a data structure for concurrent serial and parallel revision of a work |
| JPH0722691A (ja) * | 1993-06-30 | 1995-01-24 | Mitsubishi Electric Corp | 半導体レーザとその製造方法 |
| US5441912A (en) * | 1993-07-28 | 1995-08-15 | The Furukawa Electric Co., Ltd. | Method of manufacturing a laser diode |
| US5568501A (en) * | 1993-11-01 | 1996-10-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser and method for producing the same |
| JPH08148752A (ja) * | 1994-11-22 | 1996-06-07 | Mitsubishi Electric Corp | 半導体レーザ装置の製造方法、及び半導体レーザ装置 |
| KR970054992A (ko) * | 1995-12-29 | 1997-07-31 | 김주용 | 레이저 다이오드 제조방법 |
| US5876207A (en) | 1997-06-03 | 1999-03-02 | Gillette Canada Inc. | Pressure-sensing toothbrush |
| JP3994362B2 (ja) * | 1998-09-08 | 2007-10-17 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| JP3907854B2 (ja) * | 1998-12-07 | 2007-04-18 | 富士通株式会社 | 半導体レーザ及びその製造方法 |
| JP3762640B2 (ja) * | 2000-12-25 | 2006-04-05 | ユーディナデバイス株式会社 | 半導体装置の製造方法および光導波路の製造方法、多層光導波路の製造方法 |
| WO2003041566A2 (en) * | 2001-11-14 | 2003-05-22 | University Of British Columbia | Methods and systems for intraoperative measurement of soft tissue constraints in computer aided total joint replacement surgery |
-
2001
- 2001-02-15 JP JP2001039252A patent/JP3765987B2/ja not_active Expired - Lifetime
-
2002
- 2002-02-12 EP EP02250961.6A patent/EP1233445B1/en not_active Expired - Lifetime
- 2002-02-14 US US10/073,877 patent/US6924162B2/en not_active Expired - Lifetime
-
2005
- 2005-06-20 US US11/155,474 patent/US7303933B2/en not_active Expired - Lifetime
-
2007
- 2007-10-29 US US11/976,779 patent/US7919415B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002246684A (ja) | 2002-08-30 |
| US7303933B2 (en) | 2007-12-04 |
| US20020111034A1 (en) | 2002-08-15 |
| EP1233445A2 (en) | 2002-08-21 |
| US20050245089A1 (en) | 2005-11-03 |
| US7919415B2 (en) | 2011-04-05 |
| EP1233445B1 (en) | 2015-04-08 |
| EP1233445A3 (en) | 2006-06-07 |
| US20080070419A1 (en) | 2008-03-20 |
| US6924162B2 (en) | 2005-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7919415B2 (en) | Process of manufacturing a semiconductor device | |
| CN111181005A (zh) | 光通信用掩埋结构高线性dfb激光器芯片及其制备方法 | |
| JP3762640B2 (ja) | 半導体装置の製造方法および光導波路の製造方法、多層光導波路の製造方法 | |
| JP4690515B2 (ja) | 光変調器、半導体光素子、及びそれらの作製方法 | |
| JP4213154B2 (ja) | 半導体装置の製造方法 | |
| JP2008071906A (ja) | 光半導体集積装置およびその製造方法 | |
| JP3994362B2 (ja) | 化合物半導体装置の製造方法 | |
| JP2894186B2 (ja) | 光半導体装置 | |
| JP2005317572A (ja) | 半導体装置およびその製造方法 | |
| JP2000188441A (ja) | 光半導体装置及びその製造方法 | |
| JP4350227B2 (ja) | 半導体結晶成長方法 | |
| US6399403B1 (en) | Method of fabricating a semiconductor mesa device | |
| JPH0951146A (ja) | リッジ型半導体光素子及びその作製方法 | |
| JP3716039B2 (ja) | 半導体装置およびその製造方法 | |
| JP3428501B2 (ja) | 半導体光増幅器およびその製造方法 | |
| JPH04369886A (ja) | 半導体レーザの製造方法 | |
| JP2699662B2 (ja) | 半導体レーザとその製造方法 | |
| JP4305707B2 (ja) | 基板の製造方法および半導体装置の製造方法 | |
| JPH1022572A (ja) | 光ガイド層に回折格子が形成されている半導体装置 | |
| JPH04229682A (ja) | 半導体レーザの製造方法 | |
| JPH07105550B2 (ja) | 半導体発光装置の製造方法 | |
| JPH06209143A (ja) | 回折格子の製造方法 | |
| JPH10186121A (ja) | 吸収型回折格子の形成方法、およびその回折格子を利用した利得結合型ｄｆｂレーザの作製法 | |
| JPH0697603A (ja) | 半導体レーザ及びその製造方法 | |
| JP2001094193A (ja) | 変調器付き半導体レーザ、及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060125 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3765987 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110203 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120203 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130203 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140203 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |