JPH08148752A - 半導体レーザ装置の製造方法、及び半導体レーザ装置 - Google Patents
半導体レーザ装置の製造方法、及び半導体レーザ装置Info
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Abstract
(57)【要約】
【目的】 リークパス幅を精密に制御することが可能
な、高い最大光出力を有する半導体レーザ装置の製造方
法、及び半導体レーザ装置を提供する。 【構成】 ｐ型ＩｎＰ基板１上にｐ型ＩｎＰ第１下側ク
ラッド層２０、ｐ型ＩｎＧａＡｓＰマストランスポート
抑制層２１、ｐ型ＩｎＰ第２下側クラッド層２２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰ上側クラッド層４、ｎ
型ＩｎＧａＡｓキャップ層５を順次成長させた後、導波
路となる部分以外をエッチング除去し、導波路となるメ
サを形成する。この後、ＭＯＣＶＤ法を用いて、電流ブ
ロック層を上記メサの両脇に選択成長させる。 【効果】 電流ブロック層成長前の昇温時における、活
性層の上下のクラッド層側面形状の変形を防止でき、リ
ークパス幅を精密に制御することが可能となり、最大光
出力が向上した半導体レーザ装置を得ることができる。
な、高い最大光出力を有する半導体レーザ装置の製造方
法、及び半導体レーザ装置を提供する。 【構成】 ｐ型ＩｎＰ基板１上にｐ型ＩｎＰ第１下側ク
ラッド層２０、ｐ型ＩｎＧａＡｓＰマストランスポート
抑制層２１、ｐ型ＩｎＰ第２下側クラッド層２２、Ｉｎ
ＧａＡｓＰ活性層３、ｎ型ＩｎＰ上側クラッド層４、ｎ
型ＩｎＧａＡｓキャップ層５を順次成長させた後、導波
路となる部分以外をエッチング除去し、導波路となるメ
サを形成する。この後、ＭＯＣＶＤ法を用いて、電流ブ
ロック層を上記メサの両脇に選択成長させる。 【効果】 電流ブロック層成長前の昇温時における、活
性層の上下のクラッド層側面形状の変形を防止でき、リ
ークパス幅を精密に制御することが可能となり、最大光
出力が向上した半導体レーザ装置を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体レーザ装置の
製造方法、及び半導体レーザ装置に関し、特にＩｎＰ系
半導体レーザ装置の製造方法、及びその半導体レーザ装
置に関するものである。
製造方法、及び半導体レーザ装置に関し、特にＩｎＰ系
半導体レーザ装置の製造方法、及びその半導体レーザ装
置に関するものである。
【０００２】
【従来の技術】ダブルヘテロ構造を有する導波路と、そ
の両脇に埋め込まれた電流ブロック層とを備えたＩｎＰ
系半導体レーザ装置の従来の製造方法について説明す
る。図５は、上記のＩｎＰ系半導体レーザ装置の従来の
製造方法を示す断面図である。まず、図５(a) に示すよ
うに、ｐ型ＩｎＰ基板１上に有機金属気相成長（以後Ｍ
ＯＣＶＤと略記する）法を用いて、ｐ型ＩｎＰ下側クラ
ッド層２（１×１０18ｃｍ-3，２μｍ）、ＩｎＧａＡｓ
Ｐ活性層３（アンドープ，０．１μｍ）、ｎ型ＩｎＰ上
側クラッド層４（１×１０18ｃｍ-3，０．５μｍ）、ｎ
型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ-3，０．
１μｍ）を成長温度６５０℃で順次成長させる。ただ
し、（）内は不純物濃度，層厚である。次に、スパッタ
法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上記キャッ
プ層５上の全面に成膜した後、このＳｉＯ2 膜上の導波
路を形成すべき領域にレジストを形成し、このレジスト
をマスクとしてＳｉＯ2 膜をエッチングする。さらに、
上記レジストを除去することにより、図５(b) に示すよ
うな、幅１．５μｍのＳｉＯ2 ストライプ６が形成され
る。この後、図５(c) に示すように、このＳｉＯ2 スト
ライプ６をマスクとして、反応性イオンエッチング（以
後ＲＩＥと略記する）を用いてキャップ層５以下の半導
体層を深さ１．５μｍまでエッチングし、導波路となる
メサを形成する。次に、このメサの両脇に電流ブロック
層となる半導体層をＭＯＣＶＤ法を用いて選択成長させ
るのであるが、成長開始前に成長温度６５０℃まで基板
温度を上昇させると、メサのｐ型下側クラッド層２の側
面でＩｎのマストランスポートが発生し、図５(d) に示
すようにメサの側面形状が変形する。これは、上記の昇
温によりＩｎＰ層表面のＰが一部解離し、残されたＩｎ
がこの表面を移動（マストランスポート）した後、再結
晶することにより起こる現象である。Ｉｎのマストラン
スポートは、温度が高い程促進される。この後、上記の
ようにＭＯＣＶＤ法を用いて成長温度６５０℃で、ｐ型
ＩｎＰ第１電流ブロック層７（１×１０18ｃｍ-3，０．
２μｍ）、ｎ型ＩｎＰ第２電流ブロック層８（７×１０
18ｃｍ-3，０．６μｍ）、ｐ型ＩｎＰ第３電流ブロック
層９（１×１０18ｃｍ-3，０．７μｍ）を順に上記メサ
の両脇に選択成長させることにより、図５(e) に示すよ
うに電流ブロック層が埋め込み形成される。次に、Ｓｉ
Ｏ2 ストライプ６及びキャップ層５をエッチング除去し
た後、図５(f) に示すようにＭＯＣＶＤ法を用いて成長
温度６５０℃でｎ型ＩｎＰコンタクト層１０（７×１０
18ｃｍ-3，１μｍ）を全面に形成する。この後、ｎ型層
側電極とｐ型層側電極を形成すれば、半導体レーザ装置
は完成する。
の両脇に埋め込まれた電流ブロック層とを備えたＩｎＰ
系半導体レーザ装置の従来の製造方法について説明す
る。図５は、上記のＩｎＰ系半導体レーザ装置の従来の
製造方法を示す断面図である。まず、図５(a) に示すよ
うに、ｐ型ＩｎＰ基板１上に有機金属気相成長（以後Ｍ
ＯＣＶＤと略記する）法を用いて、ｐ型ＩｎＰ下側クラ
ッド層２（１×１０18ｃｍ-3，２μｍ）、ＩｎＧａＡｓ
Ｐ活性層３（アンドープ，０．１μｍ）、ｎ型ＩｎＰ上
側クラッド層４（１×１０18ｃｍ-3，０．５μｍ）、ｎ
型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ-3，０．
１μｍ）を成長温度６５０℃で順次成長させる。ただ
し、（）内は不純物濃度，層厚である。次に、スパッタ
法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上記キャッ
プ層５上の全面に成膜した後、このＳｉＯ2 膜上の導波
路を形成すべき領域にレジストを形成し、このレジスト
をマスクとしてＳｉＯ2 膜をエッチングする。さらに、
上記レジストを除去することにより、図５(b) に示すよ
うな、幅１．５μｍのＳｉＯ2 ストライプ６が形成され
る。この後、図５(c) に示すように、このＳｉＯ2 スト
ライプ６をマスクとして、反応性イオンエッチング（以
後ＲＩＥと略記する）を用いてキャップ層５以下の半導
体層を深さ１．５μｍまでエッチングし、導波路となる
メサを形成する。次に、このメサの両脇に電流ブロック
層となる半導体層をＭＯＣＶＤ法を用いて選択成長させ
るのであるが、成長開始前に成長温度６５０℃まで基板
温度を上昇させると、メサのｐ型下側クラッド層２の側
面でＩｎのマストランスポートが発生し、図５(d) に示
すようにメサの側面形状が変形する。これは、上記の昇
温によりＩｎＰ層表面のＰが一部解離し、残されたＩｎ
がこの表面を移動（マストランスポート）した後、再結
晶することにより起こる現象である。Ｉｎのマストラン
スポートは、温度が高い程促進される。この後、上記の
ようにＭＯＣＶＤ法を用いて成長温度６５０℃で、ｐ型
ＩｎＰ第１電流ブロック層７（１×１０18ｃｍ-3，０．
２μｍ）、ｎ型ＩｎＰ第２電流ブロック層８（７×１０
18ｃｍ-3，０．６μｍ）、ｐ型ＩｎＰ第３電流ブロック
層９（１×１０18ｃｍ-3，０．７μｍ）を順に上記メサ
の両脇に選択成長させることにより、図５(e) に示すよ
うに電流ブロック層が埋め込み形成される。次に、Ｓｉ
Ｏ2 ストライプ６及びキャップ層５をエッチング除去し
た後、図５(f) に示すようにＭＯＣＶＤ法を用いて成長
温度６５０℃でｎ型ＩｎＰコンタクト層１０（７×１０
18ｃｍ-3，１μｍ）を全面に形成する。この後、ｎ型層
側電極とｐ型層側電極を形成すれば、半導体レーザ装置
は完成する。
【０００３】上記の半導体レーザ装置においては、これ
に順方向電圧を印加することにより、活性層に電子と正
孔が注入され、これらが再結合してレーザ発振が起き
る。この際に半導体レーザ装置を流れる電流には、図６
に示すように、活性層を流れるレーザ発振に寄与する電
流Ｂと、活性層を流れずにｐ型ＩｎＰ第１電流ブロック
層を流れるリーク電流Ｃがある。（図６では、同一導電
型の半導体層の間の接合界面は破線で示している。）当
然、リーク電流Ｃはレーザ発振には寄与しない。リーク
電流は、図５(e) に示す活性層側面におけるｐ型ＩｎＰ
第１電流ブロック層の厚さＡに依存する。このＡをリー
クパス幅と呼ぶ。図７に、リーク電流比（全電流に占め
るリーク電流の割合）及びレーザの最大光出力のリーク
パス幅依存性を示す。リークパス幅が広くなると、リー
ク電流比が増加し、最大光出力が減少する。リーク電流
比が増加することにより活性層を流れる電流の割合が減
少するのは当然であるが、図７では、リークパス幅の増
大に伴って、リーク電流比の増加分すなわち活性層を流
れる電流の減少分を大幅に上回る最大光出力の低下が見
られる。これは、最大光出力の低下が活性層を流れる電
流の減少の影響のみではなく、リーク電流の増加による
発熱の増大の影響をも受けているためである。
に順方向電圧を印加することにより、活性層に電子と正
孔が注入され、これらが再結合してレーザ発振が起き
る。この際に半導体レーザ装置を流れる電流には、図６
に示すように、活性層を流れるレーザ発振に寄与する電
流Ｂと、活性層を流れずにｐ型ＩｎＰ第１電流ブロック
層を流れるリーク電流Ｃがある。（図６では、同一導電
型の半導体層の間の接合界面は破線で示している。）当
然、リーク電流Ｃはレーザ発振には寄与しない。リーク
電流は、図５(e) に示す活性層側面におけるｐ型ＩｎＰ
第１電流ブロック層の厚さＡに依存する。このＡをリー
クパス幅と呼ぶ。図７に、リーク電流比（全電流に占め
るリーク電流の割合）及びレーザの最大光出力のリーク
パス幅依存性を示す。リークパス幅が広くなると、リー
ク電流比が増加し、最大光出力が減少する。リーク電流
比が増加することにより活性層を流れる電流の割合が減
少するのは当然であるが、図７では、リークパス幅の増
大に伴って、リーク電流比の増加分すなわち活性層を流
れる電流の減少分を大幅に上回る最大光出力の低下が見
られる。これは、最大光出力の低下が活性層を流れる電
流の減少の影響のみではなく、リーク電流の増加による
発熱の増大の影響をも受けているためである。
【０００４】
【発明が解決しようとする課題】上記のように、リーク
パス幅が広くなると、最大光出力が低下する。従って、
最大光出力を向上させるためには、リークパス幅を狭く
する必要がある。一方、リークパス幅すなわち導波路側
面のｐ型ＩｎＰ第１電流ブロック層の厚さが０．１μｍ
以下になると、ｎ型ＩｎＰ上側クラッド層とｎ型ＩｎＰ
第２電流ブロック層の間で電流が流れるようになり、ｐ
型ＩｎＰ下側クラッド層からｎ型ＩｎＰ第２電流ブロッ
ク層を通じてｎ型ＩｎＰ上側クラッド層に流れる新たな
リーク電流が発生し、これによって最大光出力が低下す
る。従って、最大光出力を極大化するためには、リーク
パス幅を０．１〜０．２μｍに制御する必要がある。
パス幅が広くなると、最大光出力が低下する。従って、
最大光出力を向上させるためには、リークパス幅を狭く
する必要がある。一方、リークパス幅すなわち導波路側
面のｐ型ＩｎＰ第１電流ブロック層の厚さが０．１μｍ
以下になると、ｎ型ＩｎＰ上側クラッド層とｎ型ＩｎＰ
第２電流ブロック層の間で電流が流れるようになり、ｐ
型ＩｎＰ下側クラッド層からｎ型ＩｎＰ第２電流ブロッ
ク層を通じてｎ型ＩｎＰ上側クラッド層に流れる新たな
リーク電流が発生し、これによって最大光出力が低下す
る。従って、最大光出力を極大化するためには、リーク
パス幅を０．１〜０．２μｍに制御する必要がある。
【０００５】上記の従来の半導体レーザ装置の製造方法
においては、電流ブロック層の成長前にＩｎのマストラ
ンスポートにより導波路となるメサの側面、特に下側ク
ラッド層の側面が変形し、ここに様々な結晶面が現れ
る。しかも、この結晶面の現れ方には再現性が無い。上
記メサの側面に電流ブロック層を成長させる際の成長速
度は、このメサ側面が有する結晶面の面方位によって異
なる。従って、変形した下側クラッド層の側面に成長さ
せる第１電流ブロック層の厚さを精密に制御することは
困難である。この下側クラッド層側面の第１電流ブロッ
ク層の成長は、下側クラッド層に隣接する活性層の側面
における第１電流ブロック層の成長にも影響し、リーク
パス幅を精密に制御することは困難となる。
においては、電流ブロック層の成長前にＩｎのマストラ
ンスポートにより導波路となるメサの側面、特に下側ク
ラッド層の側面が変形し、ここに様々な結晶面が現れ
る。しかも、この結晶面の現れ方には再現性が無い。上
記メサの側面に電流ブロック層を成長させる際の成長速
度は、このメサ側面が有する結晶面の面方位によって異
なる。従って、変形した下側クラッド層の側面に成長さ
せる第１電流ブロック層の厚さを精密に制御することは
困難である。この下側クラッド層側面の第１電流ブロッ
ク層の成長は、下側クラッド層に隣接する活性層の側面
における第１電流ブロック層の成長にも影響し、リーク
パス幅を精密に制御することは困難となる。
【０００６】この発明は、上記の問題に鑑みなされたも
のであり、リークパス幅を精密に制御することが可能
な、高い最大光出力を有する半導体レーザ装置の製造方
法、及び半導体レーザ装置を提供することを目的とす
る。
のであり、リークパス幅を精密に制御することが可能
な、高い最大光出力を有する半導体レーザ装置の製造方
法、及び半導体レーザ装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この発明（請求項１）に
係る半導体レーザ装置の製造方法は、第１の導電型のＩ
ｎＰからなる第１の下側クラッド層上の全面に、上記第
１導電型のＩｎＧａＡｓＰからなるマストランスポート
抑制層、上記第１導電型のＩｎＰからなる第２の下側ク
ラッド層、ＩｎＧａＡｓＰからなる層を含む活性層、及
び上記第１導電型と逆の第２の導電型のＩｎＰからなる
上側クラッド層を順次成長させて、第１下側クラッド
層、マストランスポート抑制層、第２下側クラッド層、
活性層、及び上側クラッド層からなる導波路層を形成す
る工程と、上記導波路層の導波路を形成すべき部分の両
脇の部分を上記上側クラッド層の側からエッチングし、
上記マストランスポート抑制層のエッチングが完了した
時点、あるいはさらに上記第１下側クラッド層の表面の
薄層部分がエッチングされた時点で上記エッチングを停
止することにより、発生したレーザ光を導波する導波路
を形成する工程と、上記形成された導波路の両脇の上記
導波路層がエッチング除去された部分に半導体層を成長
させ、電流を上記導波路内に閉じ込める電流ブロック層
を形成する工程とを含むものである。
係る半導体レーザ装置の製造方法は、第１の導電型のＩ
ｎＰからなる第１の下側クラッド層上の全面に、上記第
１導電型のＩｎＧａＡｓＰからなるマストランスポート
抑制層、上記第１導電型のＩｎＰからなる第２の下側ク
ラッド層、ＩｎＧａＡｓＰからなる層を含む活性層、及
び上記第１導電型と逆の第２の導電型のＩｎＰからなる
上側クラッド層を順次成長させて、第１下側クラッド
層、マストランスポート抑制層、第２下側クラッド層、
活性層、及び上側クラッド層からなる導波路層を形成す
る工程と、上記導波路層の導波路を形成すべき部分の両
脇の部分を上記上側クラッド層の側からエッチングし、
上記マストランスポート抑制層のエッチングが完了した
時点、あるいはさらに上記第１下側クラッド層の表面の
薄層部分がエッチングされた時点で上記エッチングを停
止することにより、発生したレーザ光を導波する導波路
を形成する工程と、上記形成された導波路の両脇の上記
導波路層がエッチング除去された部分に半導体層を成長
させ、電流を上記導波路内に閉じ込める電流ブロック層
を形成する工程とを含むものである。
【０００８】この発明（請求項２）に係る半導体レーザ
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１）において、上記導波路層を形成する工程
が、上記導波路層上の全面に、ＩｎＧａＡｓまたはＩｎ
ＧａＡｓＰからなるキャップ層をも形成するものであ
り、上記エッチングにより導波路を形成する工程が、上
記導波路層の導波路を形成すべき部分の両脇の部分の上
の上記キャップ層をエッチングし、その後上記導波路層
の導波路を形成すべき部分の両脇の部分を上記上側クラ
ッド層の側からエッチングし、上記マストランスポート
抑制層のエッチングが完了した時点、あるいはさらに上
記第１下側クラッド層の表面の薄層部分がエッチングさ
れた時点で上記エッチングを停止するものである。
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１）において、上記導波路層を形成する工程
が、上記導波路層上の全面に、ＩｎＧａＡｓまたはＩｎ
ＧａＡｓＰからなるキャップ層をも形成するものであ
り、上記エッチングにより導波路を形成する工程が、上
記導波路層の導波路を形成すべき部分の両脇の部分の上
の上記キャップ層をエッチングし、その後上記導波路層
の導波路を形成すべき部分の両脇の部分を上記上側クラ
ッド層の側からエッチングし、上記マストランスポート
抑制層のエッチングが完了した時点、あるいはさらに上
記第１下側クラッド層の表面の薄層部分がエッチングさ
れた時点で上記エッチングを停止するものである。
【０００９】この発明（請求項３）に係る半導体レーザ
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１または２）において、上記マストランスポー
ト抑制層を構成するＩｎＧａＡｓＰのバンドギャップ
が、上記活性層から放射される光を吸収することが可能
な最大のバンドギャップより大きいものである。
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１または２）において、上記マストランスポー
ト抑制層を構成するＩｎＧａＡｓＰのバンドギャップ
が、上記活性層から放射される光を吸収することが可能
な最大のバンドギャップより大きいものである。
【００１０】この発明（請求項４）に係る半導体レーザ
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、電流ブロック層を構成する
半導体層を４５０℃ないし６００℃の成長温度でＭＯＣ
ＶＤ法により成長させるものである。
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、電流ブロック層を構成する
半導体層を４５０℃ないし６００℃の成長温度でＭＯＣ
ＶＤ法により成長させるものである。
【００１１】この発明（請求項５）に係る半導体レーザ
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、上記導波路側面及び上記第
１下側クラッド層表面に成長温度４５０℃ないし６００
℃で上記半導体層の内の低温成長層を有機金属気相成長
させた後、上記低温成長層の成長温度以上の成長温度で
上記半導体層の内の上記低温成長層以外の層をＭＯＣＶ
Ｄ法により成長させるものである。
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、上記導波路側面及び上記第
１下側クラッド層表面に成長温度４５０℃ないし６００
℃で上記半導体層の内の低温成長層を有機金属気相成長
させた後、上記低温成長層の成長温度以上の成長温度で
上記半導体層の内の上記低温成長層以外の層をＭＯＣＶ
Ｄ法により成長させるものである。
【００１２】この発明（請求項６）に係る半導体レーザ
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、電流ブロック層を構成する
半導体層を、その成長を４５０℃ないし６００℃の成長
温度で開始し、成長の進行とともにその成長温度を上昇
させてＭＯＣＶＤ法により成長させるものである。
装置の製造方法は、上記の半導体レーザ装置の製造方法
（請求項１ないし３のいずれか）において、上記電流ブ
ロック層を形成する工程が、電流ブロック層を構成する
半導体層を、その成長を４５０℃ないし６００℃の成長
温度で開始し、成長の進行とともにその成長温度を上昇
させてＭＯＣＶＤ法により成長させるものである。
【００１３】この発明（請求項７）に係る半導体レーザ
装置は、第１の導電型のＩｎＰからなる第１の下側クラ
ッド層、上記第１導電型のＩｎＧａＡｓＰからなるマス
トランスポート抑制層、上記第１導電型のＩｎＰからな
る第２の下側クラッド層、ＩｎＧａＡｓＰからなる層を
含む活性層、及び上記第１導電型と逆の第２の導電型の
ＩｎＰからなる上側クラッド層が積層されてなる、発生
したレーザ光を導波する導波路と、上記導波路の両脇に
形成された、電流を上記導波路内に閉じ込める電流ブロ
ック層とを備えたものである。
装置は、第１の導電型のＩｎＰからなる第１の下側クラ
ッド層、上記第１導電型のＩｎＧａＡｓＰからなるマス
トランスポート抑制層、上記第１導電型のＩｎＰからな
る第２の下側クラッド層、ＩｎＧａＡｓＰからなる層を
含む活性層、及び上記第１導電型と逆の第２の導電型の
ＩｎＰからなる上側クラッド層が積層されてなる、発生
したレーザ光を導波する導波路と、上記導波路の両脇に
形成された、電流を上記導波路内に閉じ込める電流ブロ
ック層とを備えたものである。
【００１４】この発明（請求項８）に係る半導体レーザ
装置は、上記の半導体レーザ装置（請求項７）におい
て、上記マストランスポート抑制層を構成するＩｎＧａ
ＡｓＰのバンドギャップが、上記活性層から放射される
光を吸収することが可能な最大のバンドギャップより大
きいものである。
装置は、上記の半導体レーザ装置（請求項７）におい
て、上記マストランスポート抑制層を構成するＩｎＧａ
ＡｓＰのバンドギャップが、上記活性層から放射される
光を吸収することが可能な最大のバンドギャップより大
きいものである。
【００１５】
【作用】前述のように、ＩｎＰ下側クラッド層の露出し
た側面においては、６５０℃程度まで温度が上昇する
と、Ｉｎのマストランスポートにより側面形状が変形す
る。しかしながら、発明者等は、その上下をＩｎＧａＡ
ｓＰやＩｎＧａＡｓのようなＧａまたはＡｓを含む半導
体の層で挟まれたＩｎＰクラッド層の側面においては、
Ｉｎのマストランスポートが非常に発生し難いことを実
験的に見出した。
た側面においては、６５０℃程度まで温度が上昇する
と、Ｉｎのマストランスポートにより側面形状が変形す
る。しかしながら、発明者等は、その上下をＩｎＧａＡ
ｓＰやＩｎＧａＡｓのようなＧａまたはＡｓを含む半導
体の層で挟まれたＩｎＰクラッド層の側面においては、
Ｉｎのマストランスポートが非常に発生し難いことを実
験的に見出した。
【００１６】この発明（請求項１）に係る半導体レーザ
装置の製造方法では、第１の導電型のＩｎＰからなる第
１の下側クラッド層上の全面に、上記第１導電型のＩｎ
ＧａＡｓＰからなるマストランスポート抑制層、上記第
１導電型のＩｎＰからなる第２の下側クラッド層、Ｉｎ
ＧａＡｓＰからなる層を含む活性層、及び上記第１導電
型と逆の第２の導電型のＩｎＰからなる上側クラッド層
を順次成長させて、第１下側クラッド層、マストランス
ポート抑制層、第２下側クラッド層、活性層、及び上側
クラッド層からなる導波路層を形成する工程と、上記導
波路層の導波路を形成すべき部分の両脇の部分を上記上
側クラッド層の側からエッチングし、上記マストランス
ポート抑制層のエッチングが完了した時点、あるいはさ
らに上記第１下側クラッド層の表面の薄層部分がエッチ
ングされた時点で上記エッチングを停止することによ
り、発生したレーザ光を導波する導波路を形成する工程
と、上記形成された導波路の両脇の上記導波路層がエッ
チング除去された部分に半導体層を成長させ、電流を上
記導波路内に閉じ込める電流ブロック層を形成する工程
とを含むから、第１導電型のＩｎＰ第２下側クラッド層
はＩｎＧａＡｓＰからなるマストランスポート抑制層と
ＩｎＧａＡｓＰからなる層を含む活性層とに挟まれるこ
ととなり、これにより電流ブロック層成長前の昇温時に
おける、第２下側クラッド層側面でのＩｎのマストラン
スポートは抑制され、この側面の変形を防止することが
できる。すなわち、電流ブロック層成長時の第２下側ク
ラッド層側面は、上記導波路形成のためのエッチング直
後に現れた結晶面（（１１０）面）がそのまま維持され
る。従って、この第２下側クラッド層及びこの層に隣接
する活性層の側面に成長する、電流ブロック層を構成す
る半導体層の厚さを精密に制御することが可能となり、
リークパス幅を常に最大光出力が極大となる範囲内に制
御することができる。これにより、従来より最大光出力
が向上した半導体レーザ装置を得ることができる。
装置の製造方法では、第１の導電型のＩｎＰからなる第
１の下側クラッド層上の全面に、上記第１導電型のＩｎ
ＧａＡｓＰからなるマストランスポート抑制層、上記第
１導電型のＩｎＰからなる第２の下側クラッド層、Ｉｎ
ＧａＡｓＰからなる層を含む活性層、及び上記第１導電
型と逆の第２の導電型のＩｎＰからなる上側クラッド層
を順次成長させて、第１下側クラッド層、マストランス
ポート抑制層、第２下側クラッド層、活性層、及び上側
クラッド層からなる導波路層を形成する工程と、上記導
波路層の導波路を形成すべき部分の両脇の部分を上記上
側クラッド層の側からエッチングし、上記マストランス
ポート抑制層のエッチングが完了した時点、あるいはさ
らに上記第１下側クラッド層の表面の薄層部分がエッチ
ングされた時点で上記エッチングを停止することによ
り、発生したレーザ光を導波する導波路を形成する工程
と、上記形成された導波路の両脇の上記導波路層がエッ
チング除去された部分に半導体層を成長させ、電流を上
記導波路内に閉じ込める電流ブロック層を形成する工程
とを含むから、第１導電型のＩｎＰ第２下側クラッド層
はＩｎＧａＡｓＰからなるマストランスポート抑制層と
ＩｎＧａＡｓＰからなる層を含む活性層とに挟まれるこ
ととなり、これにより電流ブロック層成長前の昇温時に
おける、第２下側クラッド層側面でのＩｎのマストラン
スポートは抑制され、この側面の変形を防止することが
できる。すなわち、電流ブロック層成長時の第２下側ク
ラッド層側面は、上記導波路形成のためのエッチング直
後に現れた結晶面（（１１０）面）がそのまま維持され
る。従って、この第２下側クラッド層及びこの層に隣接
する活性層の側面に成長する、電流ブロック層を構成す
る半導体層の厚さを精密に制御することが可能となり、
リークパス幅を常に最大光出力が極大となる範囲内に制
御することができる。これにより、従来より最大光出力
が向上した半導体レーザ装置を得ることができる。
【００１７】この発明（請求項２）に係る半導体レーザ
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１）において、上記導波路層を形成する工程
が、上記導波路層上の全面に、ＩｎＧａＡｓまたはＩｎ
ＧａＡｓＰからなるキャップ層をも形成するものであ
り、上記エッチングにより導波路を形成する工程が、上
記導波路層の導波路を形成すべき部分の両脇の部分の上
の上記キャップ層をエッチングし、その後上記導波路層
の導波路を形成すべき部分の両脇の部分を上記上側クラ
ッド層の側からエッチングし、上記マストランスポート
抑制層のエッチングが完了した時点、あるいはさらに上
記第１下側クラッド層の表面の薄層部分がエッチングさ
れた時点で上記エッチングを停止するものであるから、
第１導電型のＩｎＰ第２下側クラッド層と同様に、第２
導電型のＩｎＰ上側クラッド層もＩｎＧａＡｓまたはＩ
ｎＧａＡｓＰからなるキャップ層とＩｎＧａＡｓＰから
なる層を含む活性層とに挟まれることとなり、電流ブロ
ック層成長前の昇温時のこの上側クラッド層側面におけ
るＩｎのマストランスポートをも抑制することができ
る。すなわち、活性層の上下のクラッド層の側面形状の
変形が防止でき、リークパス幅を上記の製造方法（請求
項１）を用いた場合より精密に制御することが可能とな
り、より最大光出力が向上した半導体レーザ装置を得る
ことができる。
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１）において、上記導波路層を形成する工程
が、上記導波路層上の全面に、ＩｎＧａＡｓまたはＩｎ
ＧａＡｓＰからなるキャップ層をも形成するものであ
り、上記エッチングにより導波路を形成する工程が、上
記導波路層の導波路を形成すべき部分の両脇の部分の上
の上記キャップ層をエッチングし、その後上記導波路層
の導波路を形成すべき部分の両脇の部分を上記上側クラ
ッド層の側からエッチングし、上記マストランスポート
抑制層のエッチングが完了した時点、あるいはさらに上
記第１下側クラッド層の表面の薄層部分がエッチングさ
れた時点で上記エッチングを停止するものであるから、
第１導電型のＩｎＰ第２下側クラッド層と同様に、第２
導電型のＩｎＰ上側クラッド層もＩｎＧａＡｓまたはＩ
ｎＧａＡｓＰからなるキャップ層とＩｎＧａＡｓＰから
なる層を含む活性層とに挟まれることとなり、電流ブロ
ック層成長前の昇温時のこの上側クラッド層側面におけ
るＩｎのマストランスポートをも抑制することができ
る。すなわち、活性層の上下のクラッド層の側面形状の
変形が防止でき、リークパス幅を上記の製造方法（請求
項１）を用いた場合より精密に制御することが可能とな
り、より最大光出力が向上した半導体レーザ装置を得る
ことができる。
【００１８】この発明（請求項３）に係る半導体レーザ
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１または２）において、上記マストランスポ
ート抑制層を構成するＩｎＧａＡｓＰのバンドギャップ
が、上記活性層から放射される光を吸収することが可能
な最大のバンドギャップより大きいものであるから、上
記のようにリークパス幅を精密に制御することが可能と
なり、最大光出力が向上した半導体レーザ装置を得るこ
とができるとともに、活性層から放射される光が、マス
トランスポート抑制層で吸収されることがないため、発
光効率の高い半導体レーザ装置を得ることができる。
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１または２）において、上記マストランスポ
ート抑制層を構成するＩｎＧａＡｓＰのバンドギャップ
が、上記活性層から放射される光を吸収することが可能
な最大のバンドギャップより大きいものであるから、上
記のようにリークパス幅を精密に制御することが可能と
なり、最大光出力が向上した半導体レーザ装置を得るこ
とができるとともに、活性層から放射される光が、マス
トランスポート抑制層で吸収されることがないため、発
光効率の高い半導体レーザ装置を得ることができる。
【００１９】この発明（請求項４）に係る半導体レーザ
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、電流ブロック層を構成す
る半導体層を４５０℃ないし６００℃の成長温度でＭＯ
ＣＶＤ法により成長させるものであるから、電流ブロッ
ク層の成長温度が通常用いられる６５０℃程度の成長温
度より低いため、上記の製造方法（請求項１ないし３の
いずれか）より、さらにＩｎＰクラッド層側面における
Ｉｎのマストランスポートが抑制され、その側面形状の
変形が防止できる。これによって、リークパス幅をより
精密に制御することが可能となり、より最大光出力が向
上した半導体レーザ装置を得ることができる。
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、電流ブロック層を構成す
る半導体層を４５０℃ないし６００℃の成長温度でＭＯ
ＣＶＤ法により成長させるものであるから、電流ブロッ
ク層の成長温度が通常用いられる６５０℃程度の成長温
度より低いため、上記の製造方法（請求項１ないし３の
いずれか）より、さらにＩｎＰクラッド層側面における
Ｉｎのマストランスポートが抑制され、その側面形状の
変形が防止できる。これによって、リークパス幅をより
精密に制御することが可能となり、より最大光出力が向
上した半導体レーザ装置を得ることができる。
【００２０】この発明（請求項５）に係る半導体レーザ
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、上記導波路側面及び上記
第１下側クラッド層表面に成長温度４５０℃ないし６０
０℃で上記半導体層の内の低温成長層をＭＯＣＶＤ法に
より成長させた後、上記低温成長層の成長温度以上の成
長温度で上記半導体層の内の上記低温成長層以外の層を
ＭＯＣＶＤ法により成長させるものであるから、電流ブ
ロック層低温成長層の成長温度が通常用いられる６５０
℃程度の成長温度より低いため、上記の製造方法（請求
項１ないし３のいずれか）より、さらにＩｎＰクラッド
層側面におけるＩｎのマストランスポートが抑制され、
その側面形状の変形が防止できる。これによって、リー
クパス幅をより精密に制御することが可能となり、より
最大光出力が向上した半導体レーザ装置を得ることがで
きる。また、上記低温成長層以外の電流ブロック層は、
上記低温成長層の成長温度以上の成長温度で成長させる
ことができるから、安定した制御性の良好な成長が可能
となる。
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、上記導波路側面及び上記
第１下側クラッド層表面に成長温度４５０℃ないし６０
０℃で上記半導体層の内の低温成長層をＭＯＣＶＤ法に
より成長させた後、上記低温成長層の成長温度以上の成
長温度で上記半導体層の内の上記低温成長層以外の層を
ＭＯＣＶＤ法により成長させるものであるから、電流ブ
ロック層低温成長層の成長温度が通常用いられる６５０
℃程度の成長温度より低いため、上記の製造方法（請求
項１ないし３のいずれか）より、さらにＩｎＰクラッド
層側面におけるＩｎのマストランスポートが抑制され、
その側面形状の変形が防止できる。これによって、リー
クパス幅をより精密に制御することが可能となり、より
最大光出力が向上した半導体レーザ装置を得ることがで
きる。また、上記低温成長層以外の電流ブロック層は、
上記低温成長層の成長温度以上の成長温度で成長させる
ことができるから、安定した制御性の良好な成長が可能
となる。
【００２１】この発明（請求項６）に係る半導体レーザ
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、電流ブロック層を構成す
る半導体層を、その成長を４５０℃ないし６００℃の成
長温度で開始し、成長の進行とともにその成長温度を上
昇させて、ＭＯＣＶＤ法により成長させるものであるか
ら、電流ブロック層の成長開始温度が通常用いられる６
５０℃程度の成長温度より低いため、上記の製造方法
（請求項１ないし３のいずれか）より、さらにＩｎＰク
ラッド層側面におけるＩｎのマストランスポートが抑制
され、その側面形状の変形が防止できる。これによっ
て、リークパス幅をより精密に制御することが可能とな
り、より最大光出力が向上した半導体レーザ装置を得る
ことができる。また、成長が進むに従って成長温度が上
記成長開始温度より高くなるから、安定した制御性の良
好な成長が可能となる。
装置の製造方法では、上記の半導体レーザ装置の製造方
法（請求項１ないし３のいずれか）において、上記電流
ブロック層を形成する工程が、電流ブロック層を構成す
る半導体層を、その成長を４５０℃ないし６００℃の成
長温度で開始し、成長の進行とともにその成長温度を上
昇させて、ＭＯＣＶＤ法により成長させるものであるか
ら、電流ブロック層の成長開始温度が通常用いられる６
５０℃程度の成長温度より低いため、上記の製造方法
（請求項１ないし３のいずれか）より、さらにＩｎＰク
ラッド層側面におけるＩｎのマストランスポートが抑制
され、その側面形状の変形が防止できる。これによっ
て、リークパス幅をより精密に制御することが可能とな
り、より最大光出力が向上した半導体レーザ装置を得る
ことができる。また、成長が進むに従って成長温度が上
記成長開始温度より高くなるから、安定した制御性の良
好な成長が可能となる。
【００２２】この発明（請求項７）に係る半導体レーザ
装置では、第１の導電型のＩｎＰからなる第１の下側ク
ラッド層、上記第１導電型のＩｎＧａＡｓＰからなるマ
ストランスポート抑制層、上記第１導電型のＩｎＰから
なる第２の下側クラッド層、ＩｎＧａＡｓＰからなる層
を含む活性層、及び上記第１導電型と逆の第２の導電型
のＩｎＰからなる上側クラッド層が積層されてなる、発
生したレーザ光を導波する導波路と、上記導波路の両脇
に形成された、電流を上記導波路内に閉じ込める電流ブ
ロック層とを備えたから、第１導電型のＩｎＰ第２下側
クラッド層はＩｎＧａＡｓＰからなるマストランスポー
ト抑制層とＩｎＧａＡｓＰからなる層を含む活性層とに
挟まれることとなり、これにより電流ブロック層成長前
の昇温時における、第２下側クラッド層側面でのＩｎの
マストランスポートは抑制され、この側面の変形も防止
することができる。すなわち、電流ブロック層成長時の
第２下側クラッド層側面は、上記導波路形成のためのエ
ッチング直後に現れた結晶面がそのまま維持される。従
って、この第２下側クラッド層及びこの層に隣接する活
性層の側面に成長する電流ブロック層を構成する半導体
層の厚さを精密に制御することが可能となり、リークパ
ス幅を常に最大光出力が極大となる範囲内に制御するこ
とができる。これにより、従来より最大光出力を向上さ
せることができる。
装置では、第１の導電型のＩｎＰからなる第１の下側ク
ラッド層、上記第１導電型のＩｎＧａＡｓＰからなるマ
ストランスポート抑制層、上記第１導電型のＩｎＰから
なる第２の下側クラッド層、ＩｎＧａＡｓＰからなる層
を含む活性層、及び上記第１導電型と逆の第２の導電型
のＩｎＰからなる上側クラッド層が積層されてなる、発
生したレーザ光を導波する導波路と、上記導波路の両脇
に形成された、電流を上記導波路内に閉じ込める電流ブ
ロック層とを備えたから、第１導電型のＩｎＰ第２下側
クラッド層はＩｎＧａＡｓＰからなるマストランスポー
ト抑制層とＩｎＧａＡｓＰからなる層を含む活性層とに
挟まれることとなり、これにより電流ブロック層成長前
の昇温時における、第２下側クラッド層側面でのＩｎの
マストランスポートは抑制され、この側面の変形も防止
することができる。すなわち、電流ブロック層成長時の
第２下側クラッド層側面は、上記導波路形成のためのエ
ッチング直後に現れた結晶面がそのまま維持される。従
って、この第２下側クラッド層及びこの層に隣接する活
性層の側面に成長する電流ブロック層を構成する半導体
層の厚さを精密に制御することが可能となり、リークパ
ス幅を常に最大光出力が極大となる範囲内に制御するこ
とができる。これにより、従来より最大光出力を向上さ
せることができる。
【００２３】この発明（請求項８）に係る半導体レーザ
装置では、上記の半導体レーザ装置（請求項７）におい
て、上記マストランスポート抑制層を構成するＩｎＧａ
ＡｓＰのバンドギャップが、上記活性層から放射される
光を吸収することが可能な最大のバンドギャップより大
きいものであるから、上記のようにリークパス幅を精密
に制御することが可能となり、最大光出力を向上させる
ことができるとともに、活性層から放射される光が、マ
ストランスポート抑制層で吸収されることがないため、
発光効率を向上させることができる。
装置では、上記の半導体レーザ装置（請求項７）におい
て、上記マストランスポート抑制層を構成するＩｎＧａ
ＡｓＰのバンドギャップが、上記活性層から放射される
光を吸収することが可能な最大のバンドギャップより大
きいものであるから、上記のようにリークパス幅を精密
に制御することが可能となり、最大光出力を向上させる
ことができるとともに、活性層から放射される光が、マ
ストランスポート抑制層で吸収されることがないため、
発光効率を向上させることができる。
【００２４】
実施例１．この発明の第１の実施例について説明する。
図１は、本実施例による半導体レーザ装置の製造方法を
示す断面図である。まず、図１(a) に示すように、（０
０１）ｐ型ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、ｐ
型ＩｎＰ第１下側クラッド層２０（１×１０18ｃｍ-3，
１．０μｍ）、ｐ型Ｉｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45マ
ストランスポート抑制層２１（１×１０18ｃｍ-3，０．
１μｍ）、ｐ型ＩｎＰ第２下側クラッド層２２（１×１
０18ｃｍ-3，１．０μｍ）、Ｉｎ0.65Ｇａ0.35Ａｓ0.79
Ｐ0.21活性層３（アンドープ，０．１μｍ）、ｎ型Ｉｎ
Ｐ上側クラッド層４（１×１０18ｃｍ-3，０．５μ
ｍ）、ｎ型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ
-3，０．１μｍ）を成長温度６５０℃で順次成長させ
る。ただし、（）内は不純物濃度，層厚である。次に、
スパッタ法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上
記キャップ層５上の全面に成膜した後、このＳｉＯ2 膜
上の導波路を形成すべき領域にレジストを形成し、この
レジストをマスクとしてＳｉＯ2 膜をエッチングする。
さらに、上記レジストを除去することにより、幅１．５
μｍのＳｉＯ2 ストライプが形成される。この後、図１
(b) に示すように、このＳｉＯ2 ストライプ６をマスク
として、ＲＩＥを用いてキャップ層５以下の半導体層を
エッチングし、導波路となるメサを形成する。このエッ
チングは、ｐ型ＩｎＧａＡｓＰマストランスポート抑制
層２１がエッチング除去され、ｐ型ＩｎＰ第１下側クラ
ッド層２０の表面が露出した時点で停止するようにす
る。ただし、この際、ｐ型ＩｎＰ第１下側クラッド層２
０の表面部分がエッチングされても、それが表面から深
さ０．１μｍ程度までであれば問題は無い。この後、Ｍ
ＯＣＶＤ法を用いて成長温度６５０℃で、ｐ型ＩｎＰ第
１電流ブロック層７（１×１０18ｃｍ-3，０．２μ
ｍ）、ｎ型ＩｎＰ第２電流ブロック層８（７×１０18ｃ
ｍ-3，０．６μｍ）、ｐ型ＩｎＰ第３電流ブロック層９
（１×１０18ｃｍ-3，０．７μｍ）を順に上記メサの両
脇に選択成長させることにより、図１(c) に示すように
電流ブロック層を埋め込み形成する。最後に、ＳｉＯ2
ストライプ６及びＩｎＧａＡｓキャップ層５をエッチン
グ除去した後、図１(d) に示すようにＭＯＣＶＤ法を用
いて成長温度６５０℃でｎ型ＩｎＰコンタクト層１０
（７×１０18ｃｍ-3，１μｍ）を全面に形成する。この
後、ｐ型ＩｎＰ基板の裏面を研削し、基板厚を１００μ
ｍ程度まで薄板化する。さらに、ｎ型層側電極３１とし
て厚さ約２００ｎｍのＣｒ／Ａｕ膜をｎ型ＩｎＰコンタ
クト層１０上に形成し、ｐ型層側電極３２として厚さ約
２００ｎｍのＡｕＺｎをｐ型ＩｎＰ基板裏面に形成する
ことにより、図２に示す半導体レーザ装置が完成する。
図１は、本実施例による半導体レーザ装置の製造方法を
示す断面図である。まず、図１(a) に示すように、（０
０１）ｐ型ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、ｐ
型ＩｎＰ第１下側クラッド層２０（１×１０18ｃｍ-3，
１．０μｍ）、ｐ型Ｉｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45マ
ストランスポート抑制層２１（１×１０18ｃｍ-3，０．
１μｍ）、ｐ型ＩｎＰ第２下側クラッド層２２（１×１
０18ｃｍ-3，１．０μｍ）、Ｉｎ0.65Ｇａ0.35Ａｓ0.79
Ｐ0.21活性層３（アンドープ，０．１μｍ）、ｎ型Ｉｎ
Ｐ上側クラッド層４（１×１０18ｃｍ-3，０．５μ
ｍ）、ｎ型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ
-3，０．１μｍ）を成長温度６５０℃で順次成長させ
る。ただし、（）内は不純物濃度，層厚である。次に、
スパッタ法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上
記キャップ層５上の全面に成膜した後、このＳｉＯ2 膜
上の導波路を形成すべき領域にレジストを形成し、この
レジストをマスクとしてＳｉＯ2 膜をエッチングする。
さらに、上記レジストを除去することにより、幅１．５
μｍのＳｉＯ2 ストライプが形成される。この後、図１
(b) に示すように、このＳｉＯ2 ストライプ６をマスク
として、ＲＩＥを用いてキャップ層５以下の半導体層を
エッチングし、導波路となるメサを形成する。このエッ
チングは、ｐ型ＩｎＧａＡｓＰマストランスポート抑制
層２１がエッチング除去され、ｐ型ＩｎＰ第１下側クラ
ッド層２０の表面が露出した時点で停止するようにす
る。ただし、この際、ｐ型ＩｎＰ第１下側クラッド層２
０の表面部分がエッチングされても、それが表面から深
さ０．１μｍ程度までであれば問題は無い。この後、Ｍ
ＯＣＶＤ法を用いて成長温度６５０℃で、ｐ型ＩｎＰ第
１電流ブロック層７（１×１０18ｃｍ-3，０．２μ
ｍ）、ｎ型ＩｎＰ第２電流ブロック層８（７×１０18ｃ
ｍ-3，０．６μｍ）、ｐ型ＩｎＰ第３電流ブロック層９
（１×１０18ｃｍ-3，０．７μｍ）を順に上記メサの両
脇に選択成長させることにより、図１(c) に示すように
電流ブロック層を埋め込み形成する。最後に、ＳｉＯ2
ストライプ６及びＩｎＧａＡｓキャップ層５をエッチン
グ除去した後、図１(d) に示すようにＭＯＣＶＤ法を用
いて成長温度６５０℃でｎ型ＩｎＰコンタクト層１０
（７×１０18ｃｍ-3，１μｍ）を全面に形成する。この
後、ｐ型ＩｎＰ基板の裏面を研削し、基板厚を１００μ
ｍ程度まで薄板化する。さらに、ｎ型層側電極３１とし
て厚さ約２００ｎｍのＣｒ／Ａｕ膜をｎ型ＩｎＰコンタ
クト層１０上に形成し、ｐ型層側電極３２として厚さ約
２００ｎｍのＡｕＺｎをｐ型ＩｎＰ基板裏面に形成する
ことにより、図２に示す半導体レーザ装置が完成する。
【００２５】本実施例においては、ｐ型ＩｎＰ第２下側
クラッド層２２はＩｎＧａＡｓＰからなるマストランス
ポート抑制層２１とＩｎＧａＡｓＰからなる活性層３と
に挟まれ、またｎ型ＩｎＰ上側クラッド層４もＩｎＧａ
Ａｓからなるキャップ層５とＩｎＧａＡｓＰからなる活
性層３とに挟まれることとなり、これにより電流ブロッ
ク層成長前に６５０℃まで昇温しても、第２下側クラッ
ド層側面及び上側クラッド層側面でのＩｎのマストラン
スポートは抑制され、これら側面の変形を防止すること
ができる。すなわち、電流ブロック層成長時の第２下側
クラッド層側面及び上側クラッド層側面は、上記導波路
となるメサ形成のためのエッチング直後に現れた結晶面
（（１１０）面）がそのまま維持される。従って、この
第２下側クラッド層及び上側クラッド層に隣接する活性
層の側面に成長する第１電流ブロック層の厚さを精密に
制御することが可能となり、リークパス幅を最大光出力
が極大となる範囲０．１〜０．２μｍに常に制御するこ
とができる。これにより、従来より最大光出力が向上し
た半導体レーザ装置を得ることができる。
クラッド層２２はＩｎＧａＡｓＰからなるマストランス
ポート抑制層２１とＩｎＧａＡｓＰからなる活性層３と
に挟まれ、またｎ型ＩｎＰ上側クラッド層４もＩｎＧａ
Ａｓからなるキャップ層５とＩｎＧａＡｓＰからなる活
性層３とに挟まれることとなり、これにより電流ブロッ
ク層成長前に６５０℃まで昇温しても、第２下側クラッ
ド層側面及び上側クラッド層側面でのＩｎのマストラン
スポートは抑制され、これら側面の変形を防止すること
ができる。すなわち、電流ブロック層成長時の第２下側
クラッド層側面及び上側クラッド層側面は、上記導波路
となるメサ形成のためのエッチング直後に現れた結晶面
（（１１０）面）がそのまま維持される。従って、この
第２下側クラッド層及び上側クラッド層に隣接する活性
層の側面に成長する第１電流ブロック層の厚さを精密に
制御することが可能となり、リークパス幅を最大光出力
が極大となる範囲０．１〜０．２μｍに常に制御するこ
とができる。これにより、従来より最大光出力が向上し
た半導体レーザ装置を得ることができる。
【００２６】また、Ｉｎ0.65Ｇａ0.35Ａｓ0.79Ｐ0.21か
らなる活性層３から放射される光の波長は１．５５μｍ
であるのに対して、マストランスポート抑制層２１を構
成するＩｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45のバンドギャッ
プに対応する光の波長は１．３０μｍであるから、活性
層から放射される光が、マストランスポート抑制層で吸
収されることはない。従って、発光効率の高い半導体レ
ーザ装置を得ることができる。なお、マストランスポー
ト抑制層を構成する半導体は、そのバンドキャップが、
上記のものに限らず、活性層から放射される光の波長に
対応するバンドギャップより大きいものであれば、この
光が吸収されることはない。
らなる活性層３から放射される光の波長は１．５５μｍ
であるのに対して、マストランスポート抑制層２１を構
成するＩｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45のバンドギャッ
プに対応する光の波長は１．３０μｍであるから、活性
層から放射される光が、マストランスポート抑制層で吸
収されることはない。従って、発光効率の高い半導体レ
ーザ装置を得ることができる。なお、マストランスポー
ト抑制層を構成する半導体は、そのバンドキャップが、
上記のものに限らず、活性層から放射される光の波長に
対応するバンドギャップより大きいものであれば、この
光が吸収されることはない。
【００２７】また、ｐ型ＩｎＧａＡｓＰマストランスポ
ート抑制層２１を形成する位置（ｐ型ＩｎＰ第２下側ク
ラッド層２２の厚さ）は、所望の上記メサの高さに応じ
て決めれば良い。
ート抑制層２１を形成する位置（ｐ型ＩｎＰ第２下側ク
ラッド層２２の厚さ）は、所望の上記メサの高さに応じ
て決めれば良い。
【００２８】Ｉｎのマストランスポートは、温度が高い
程促進される。従って、電流ブロック層成長の際の成長
温度は、本実施例では６５０℃としたが、これを５００
℃程度にすることにより、ＩｎＰクラッド層側面におけ
るＩｎのマストランスポートがさらに抑制され、その側
面形状の変形が防止できる。これによって、リークパス
幅をより精密に制御することが可能となり、より最大光
出力が向上した半導体レーザ装置を得ることができる。
ただし、成長温度をこのように５００℃程度まで下げる
と、温度以外の成長の諸条件（ガス流量、ガス組成比、
圧力等）を安定に制御することがやや困難になる。この
ような問題は、次に述べる実施例２の方法を用いること
により改善できる。
程促進される。従って、電流ブロック層成長の際の成長
温度は、本実施例では６５０℃としたが、これを５００
℃程度にすることにより、ＩｎＰクラッド層側面におけ
るＩｎのマストランスポートがさらに抑制され、その側
面形状の変形が防止できる。これによって、リークパス
幅をより精密に制御することが可能となり、より最大光
出力が向上した半導体レーザ装置を得ることができる。
ただし、成長温度をこのように５００℃程度まで下げる
と、温度以外の成長の諸条件（ガス流量、ガス組成比、
圧力等）を安定に制御することがやや困難になる。この
ような問題は、次に述べる実施例２の方法を用いること
により改善できる。
【００２９】実施例２．この発明の第２の実施例につい
て説明する。図３は、本実施例による半導体レーザ装置
の製造方法を示す断面図である。まず、実施例１で説明
した、図１(a),(b) に示した工程を行う。次に、図３
(a) に示すように、導波路の両脇に電流ブロック層をＭ
ＯＣＶＤ法を用いて選択成長させるが、この際、最初に
成長温度５００℃でｐ型ＩｎＰ第１電流ブロック層低温
成長層２３（１×１０18ｃｍ-3，５０ｎｍ）を成長さ
せ、続けて成長温度を通常の６５０℃まで上昇させてｐ
型ＩｎＰ第１電流ブロック層高温成長層２４（１×１０
18ｃｍ-3，０．１５μｍ）、ｎ型ＩｎＰ第２電流ブロッ
ク層８（７×１０18ｃｍ-3，０．６μｍ）、ｐ型ＩｎＰ
第３電流ブロック層９（１×１０18ｃｍ-3，０．７μ
ｍ）を成長させる。ただし、（）内は不純物濃度，層厚
である。さらに、図３(b) に示すように、ＳｉＯ2 スト
ライプ６とｎ型ＩｎＧａＡｓキャップ層５をエッチング
除去した後、ｎ型ＩｎＰコンタクト層１０（７×１０18
ｃｍ-3，１μｍ）を成長させる。最後に、ｐ型ＩｎＰ基
板裏面を研削し、基板厚を１００μｍ程度まで薄板化し
た後、ｎ型層側電極、ｐ型層側電極を形成することによ
り、半導体レーザ装置は完成する。
て説明する。図３は、本実施例による半導体レーザ装置
の製造方法を示す断面図である。まず、実施例１で説明
した、図１(a),(b) に示した工程を行う。次に、図３
(a) に示すように、導波路の両脇に電流ブロック層をＭ
ＯＣＶＤ法を用いて選択成長させるが、この際、最初に
成長温度５００℃でｐ型ＩｎＰ第１電流ブロック層低温
成長層２３（１×１０18ｃｍ-3，５０ｎｍ）を成長さ
せ、続けて成長温度を通常の６５０℃まで上昇させてｐ
型ＩｎＰ第１電流ブロック層高温成長層２４（１×１０
18ｃｍ-3，０．１５μｍ）、ｎ型ＩｎＰ第２電流ブロッ
ク層８（７×１０18ｃｍ-3，０．６μｍ）、ｐ型ＩｎＰ
第３電流ブロック層９（１×１０18ｃｍ-3，０．７μ
ｍ）を成長させる。ただし、（）内は不純物濃度，層厚
である。さらに、図３(b) に示すように、ＳｉＯ2 スト
ライプ６とｎ型ＩｎＧａＡｓキャップ層５をエッチング
除去した後、ｎ型ＩｎＰコンタクト層１０（７×１０18
ｃｍ-3，１μｍ）を成長させる。最後に、ｐ型ＩｎＰ基
板裏面を研削し、基板厚を１００μｍ程度まで薄板化し
た後、ｎ型層側電極、ｐ型層側電極を形成することによ
り、半導体レーザ装置は完成する。
【００３０】本実施例においては、実施例１と同様にｐ
型ＩｎＰマストランスポート抑制層２１が形成されてい
るだけでなく、電流ブロック層成長における最初の成長
層であるｐ型ＩｎＰ第１電流ブロック層低温成長層２３
を通常の成長温度である６５０℃より低い５００℃で成
長しているため、クラッド層側面のＩｎのマストランス
ポートが実施例１の製造方法を用いた場合よりさらに抑
制され、クラッド層側面の変形はさらに確実に防止され
る。従って、第２下側クラッド層及び上側クラッド層に
隣接する活性層の側面に成長する第１電流ブロック層の
厚さをより精密に制御することが可能となり、リークパ
ス幅を最大光出力が極大となる範囲０．１〜０．２μｍ
に常に制御することができる。これにより、従来より最
大光出力が向上した半導体レーザ装置を得ることができ
る。また、上記低温成長層以外の電流ブロック層は、通
常の成長温度である６５０℃で成長させるため、安定で
制御性の良好な成長が可能となる。
型ＩｎＰマストランスポート抑制層２１が形成されてい
るだけでなく、電流ブロック層成長における最初の成長
層であるｐ型ＩｎＰ第１電流ブロック層低温成長層２３
を通常の成長温度である６５０℃より低い５００℃で成
長しているため、クラッド層側面のＩｎのマストランス
ポートが実施例１の製造方法を用いた場合よりさらに抑
制され、クラッド層側面の変形はさらに確実に防止され
る。従って、第２下側クラッド層及び上側クラッド層に
隣接する活性層の側面に成長する第１電流ブロック層の
厚さをより精密に制御することが可能となり、リークパ
ス幅を最大光出力が極大となる範囲０．１〜０．２μｍ
に常に制御することができる。これにより、従来より最
大光出力が向上した半導体レーザ装置を得ることができ
る。また、上記低温成長層以外の電流ブロック層は、通
常の成長温度である６５０℃で成長させるため、安定で
制御性の良好な成長が可能となる。
【００３１】なお、上記のように第１電流ブロック層の
成長温度を段階的に変化させるのではなく、成長開始時
の温度を５００℃として、この後、成長温度を連続的に
６５０℃まで上昇させながら第１電流ブロック層を成長
させ、第２及び第３電流ブロック層は全層を成長温度６
５０℃で成長させても、上記と同様のＩｎのマストラン
スポートを抑制する効果が得られるとともに、第２及び
第３電流ブロック層に対しては、安定で制御性の良好な
成長が可能となる。
成長温度を段階的に変化させるのではなく、成長開始時
の温度を５００℃として、この後、成長温度を連続的に
６５０℃まで上昇させながら第１電流ブロック層を成長
させ、第２及び第３電流ブロック層は全層を成長温度６
５０℃で成長させても、上記と同様のＩｎのマストラン
スポートを抑制する効果が得られるとともに、第２及び
第３電流ブロック層に対しては、安定で制御性の良好な
成長が可能となる。
【００３２】実施例３．この発明の第３の実施例につい
て説明する。図４は、本実施例による半導体レーザ装置
の製造方法を示す断面図である。本実施例は、導波路形
成のためのエッチングに、ＲＩＥではなくウェットエッ
チングを用いたものである。まず、図４(a) に示すよう
に、ｐ型ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、ｐ型
ＩｎＰ第１下側クラッド層２０（１×１０18ｃｍ-3，
１．０μｍ）、ｐ型Ｉｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45マ
ストランスポート抑制層２１（１×１０18ｃｍ-3，０．
１μｍ）、ｐ型ＩｎＰ第２下側クラッド層２２（１×１
０18ｃｍ-3，１．０μｍ）、Ｉｎ0.65Ｇａ0.35Ａｓ0.79
Ｐ0.21活性層３（アンドープ，０．１μｍ）、ｎ型Ｉｎ
Ｐ上側クラッド層４（１×１０18ｃｍ-3，０．５μ
ｍ）、ｎ型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ
-3，０．１μｍ）を成長温度６５０℃で順次成長させ
る。ただし、（）内は不純物濃度，層厚である。次に、
スパッタ法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上
記キャップ層５上の全面に成膜した後、このＳｉＯ2 膜
上の導波路を形成すべき領域を含む領域にレジストを形
成し、このレジストをマスクとしてＳｉＯ2 膜をエッチ
ングする。さらに、上記レジストを除去することによ
り、幅５．５μｍのＳｉＯ2 ストライプが形成される。
この後、図４(b) に示すように、このＳｉＯ2 ストライ
プ６をマスクとして、ウェットエッチングによりキャッ
プ層５以下の半導体層をエッチングし、導波路となるメ
サを形成する。このエッチングは、ｐ型ＩｎＧａＡｓＰ
マストランスポート抑制層２１が完全にエッチング除去
され、ｐ型ＩｎＰ第１下側クラッド層２０の表面が露出
するように、深さ２．３μｍまで行う。ただし、この
際、ｐ型ＩｎＰ第１下側クラッド層２０の表面部分がエ
ッチングされるのは問題は無い。また、ウェットエッチ
ングでは、深さ方向のみでなく、横方向にもエッチング
が進行するため、図に示されたように導波路となるメサ
は、下部より上部の幅が狭くなり、上部の幅はＳｉＯ2
ストライプの幅より狭くなる。従って、ＳｉＯ2 ストラ
イプの幅は、横方向のエッチング量も考慮して、形成す
べき導波路の幅より広くする必要がある。この後、ＭＯ
ＣＶＤ法を用いて成長温度６５０℃で、ｐ型ＩｎＰ第１
電流ブロック層７（１×１０18ｃｍ-3，０．５μｍ）、
ｎ型ＩｎＰ第２電流ブロック層８（７×１０18ｃｍ-3，
０．８μｍ）、ｐ型ＩｎＰ第３電流ブロック層９（１×
１０18ｃｍ-3，１μｍ）を順に上記メサの両脇に選択成
長させることにより、図４(c) に示すように電流ブロッ
ク層を埋め込み形成する。次に、ＳｉＯ2 ストライプ６
及びＩｎＧａＡｓキャップ層５をエッチング除去した
後、図４(d) に示すようにＭＯＣＶＤ法を用いて成長温
度６５０℃でｎ型ＩｎＰコンタクト層１０（７×１０18
ｃｍ-3，１μｍ）を全面に形成する。最後に、実施例１
と同様に、ｐ型ＩｎＰ基板の裏面を研削して、基板厚を
１００μｍ程度まで薄板化し、ｎ型層側電極及びｐ型層
側電極を形成することにより半導体レーザ装置が完成す
る。
て説明する。図４は、本実施例による半導体レーザ装置
の製造方法を示す断面図である。本実施例は、導波路形
成のためのエッチングに、ＲＩＥではなくウェットエッ
チングを用いたものである。まず、図４(a) に示すよう
に、ｐ型ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、ｐ型
ＩｎＰ第１下側クラッド層２０（１×１０18ｃｍ-3，
１．０μｍ）、ｐ型Ｉｎ0.76Ｇａ0.24Ａｓ0.55Ｐ0.45マ
ストランスポート抑制層２１（１×１０18ｃｍ-3，０．
１μｍ）、ｐ型ＩｎＰ第２下側クラッド層２２（１×１
０18ｃｍ-3，１．０μｍ）、Ｉｎ0.65Ｇａ0.35Ａｓ0.79
Ｐ0.21活性層３（アンドープ，０．１μｍ）、ｎ型Ｉｎ
Ｐ上側クラッド層４（１×１０18ｃｍ-3，０．５μ
ｍ）、ｎ型ＩｎＧａＡｓキャップ層５（１×１０18ｃｍ
-3，０．１μｍ）を成長温度６５０℃で順次成長させ
る。ただし、（）内は不純物濃度，層厚である。次に、
スパッタ法を用いて膜厚約１００ｎｍのＳｉＯ2 膜を上
記キャップ層５上の全面に成膜した後、このＳｉＯ2 膜
上の導波路を形成すべき領域を含む領域にレジストを形
成し、このレジストをマスクとしてＳｉＯ2 膜をエッチ
ングする。さらに、上記レジストを除去することによ
り、幅５．５μｍのＳｉＯ2 ストライプが形成される。
この後、図４(b) に示すように、このＳｉＯ2 ストライ
プ６をマスクとして、ウェットエッチングによりキャッ
プ層５以下の半導体層をエッチングし、導波路となるメ
サを形成する。このエッチングは、ｐ型ＩｎＧａＡｓＰ
マストランスポート抑制層２１が完全にエッチング除去
され、ｐ型ＩｎＰ第１下側クラッド層２０の表面が露出
するように、深さ２．３μｍまで行う。ただし、この
際、ｐ型ＩｎＰ第１下側クラッド層２０の表面部分がエ
ッチングされるのは問題は無い。また、ウェットエッチ
ングでは、深さ方向のみでなく、横方向にもエッチング
が進行するため、図に示されたように導波路となるメサ
は、下部より上部の幅が狭くなり、上部の幅はＳｉＯ2
ストライプの幅より狭くなる。従って、ＳｉＯ2 ストラ
イプの幅は、横方向のエッチング量も考慮して、形成す
べき導波路の幅より広くする必要がある。この後、ＭＯ
ＣＶＤ法を用いて成長温度６５０℃で、ｐ型ＩｎＰ第１
電流ブロック層７（１×１０18ｃｍ-3，０．５μｍ）、
ｎ型ＩｎＰ第２電流ブロック層８（７×１０18ｃｍ-3，
０．８μｍ）、ｐ型ＩｎＰ第３電流ブロック層９（１×
１０18ｃｍ-3，１μｍ）を順に上記メサの両脇に選択成
長させることにより、図４(c) に示すように電流ブロッ
ク層を埋め込み形成する。次に、ＳｉＯ2 ストライプ６
及びＩｎＧａＡｓキャップ層５をエッチング除去した
後、図４(d) に示すようにＭＯＣＶＤ法を用いて成長温
度６５０℃でｎ型ＩｎＰコンタクト層１０（７×１０18
ｃｍ-3，１μｍ）を全面に形成する。最後に、実施例１
と同様に、ｐ型ＩｎＰ基板の裏面を研削して、基板厚を
１００μｍ程度まで薄板化し、ｎ型層側電極及びｐ型層
側電極を形成することにより半導体レーザ装置が完成す
る。
【００３３】本実施例３のように導波路となるメサ形成
にウェットエッチングを用いた場合でも、実施例１のＲ
ＩＥを用いた場合と同様に、ＩｎＧａＡｓＰマストラン
スポート抑制層２１及びＩｎＧａＡｓキャップ層５が形
成されているため、第２下側クラッド層側面及び上側ク
ラッド層側面でのＩｎのマストランスポートは抑制さ
れ、これら側面の変形を防止することができる。すなわ
ち、電流ブロック層成長時の第２下側クラッド層側面及
び上側クラッド層側面は、上記導波路となるメサ形成の
ためのエッチング直後に現れた結晶面がそのまま維持さ
れる。従って、この第２下側クラッド層及び上側クラッ
ド層に挟まれた活性層の側面に成長する第１電流ブロッ
ク層の厚さを精密に制御することが可能となり、リーク
パス幅を最大光出力が極大となる範囲０．１〜０．２μ
ｍに常に制御することができる。これにより、従来より
最大光出力が向上した半導体レーザ装置を得ることがで
きる。
にウェットエッチングを用いた場合でも、実施例１のＲ
ＩＥを用いた場合と同様に、ＩｎＧａＡｓＰマストラン
スポート抑制層２１及びＩｎＧａＡｓキャップ層５が形
成されているため、第２下側クラッド層側面及び上側ク
ラッド層側面でのＩｎのマストランスポートは抑制さ
れ、これら側面の変形を防止することができる。すなわ
ち、電流ブロック層成長時の第２下側クラッド層側面及
び上側クラッド層側面は、上記導波路となるメサ形成の
ためのエッチング直後に現れた結晶面がそのまま維持さ
れる。従って、この第２下側クラッド層及び上側クラッ
ド層に挟まれた活性層の側面に成長する第１電流ブロッ
ク層の厚さを精密に制御することが可能となり、リーク
パス幅を最大光出力が極大となる範囲０．１〜０．２μ
ｍに常に制御することができる。これにより、従来より
最大光出力が向上した半導体レーザ装置を得ることがで
きる。
【００３４】また、これも実施例１と同様に、Ｉｎ0.65
Ｇａ0.35Ａｓ0.79Ｐ0.21からなる活性層から放射される
光の波長は１．５５μｍであるのに対して、マストラン
スポート抑制層２１を構成するＩｎ0.76Ｇａ0.24Ａｓ0.
55Ｐ0.45のバンドギャップに対応する光の波長は１．３
０μｍであるから、活性層から放射される光が、マスト
ランスポート抑制層で吸収されることはない。従って、
発光効率の高い半導体レーザ装置を得ることができる。
Ｇａ0.35Ａｓ0.79Ｐ0.21からなる活性層から放射される
光の波長は１．５５μｍであるのに対して、マストラン
スポート抑制層２１を構成するＩｎ0.76Ｇａ0.24Ａｓ0.
55Ｐ0.45のバンドギャップに対応する光の波長は１．３
０μｍであるから、活性層から放射される光が、マスト
ランスポート抑制層で吸収されることはない。従って、
発光効率の高い半導体レーザ装置を得ることができる。
【００３５】
【発明の効果】以上のように、この発明（請求項１）に
係る半導体レーザ装置の製造方法によれば、第１の導電
型のＩｎＰからなる第１の下側クラッド層上の全面に、
上記第１導電型のＩｎＧａＡｓＰからなるマストランス
ポート抑制層、上記第１導電型のＩｎＰからなる第２の
下側クラッド層、ＩｎＧａＡｓＰからなる層を含む活性
層、及び上記第１導電型と逆の第２の導電型のＩｎＰか
らなる上側クラッド層を順次成長させて、第１下側クラ
ッド層、マストランスポート抑制層、第２下側クラッド
層、活性層、及び上側クラッド層からなる導波路層を形
成する工程と、上記導波路層の導波路を形成すべき部分
の両脇の部分を上記上側クラッド層の側からエッチング
し、上記マストランスポート抑制層のエッチングが完了
した時点、あるいはさらに上記第１下側クラッド層の表
面の薄層部分がエッチングされた時点で上記エッチング
を停止することにより、発生したレーザ光を導波する導
波路を形成する工程と、上記形成された導波路の両脇の
上記導波路層がエッチング除去された部分に半導体層を
成長させ、電流を上記導波路内に閉じ込める電流ブロッ
ク層を形成する工程とを含むので、電流ブロック層成長
前の昇温時における、第２下側クラッド層側面でのＩｎ
のマストランスポートは抑制され、この側面の変形を防
止することができる。従って、この第２下側クラッド層
及びこの層に隣接する活性層の側面に成長する、電流ブ
ロック層を構成する半導体層の厚さを精密に制御するこ
とが可能となり、リークパス幅を常に最大光出力が極大
となる範囲内に制御することができる。これにより、従
来より最大光出力が向上した半導体レーザ装置を得るこ
とができる。
係る半導体レーザ装置の製造方法によれば、第１の導電
型のＩｎＰからなる第１の下側クラッド層上の全面に、
上記第１導電型のＩｎＧａＡｓＰからなるマストランス
ポート抑制層、上記第１導電型のＩｎＰからなる第２の
下側クラッド層、ＩｎＧａＡｓＰからなる層を含む活性
層、及び上記第１導電型と逆の第２の導電型のＩｎＰか
らなる上側クラッド層を順次成長させて、第１下側クラ
ッド層、マストランスポート抑制層、第２下側クラッド
層、活性層、及び上側クラッド層からなる導波路層を形
成する工程と、上記導波路層の導波路を形成すべき部分
の両脇の部分を上記上側クラッド層の側からエッチング
し、上記マストランスポート抑制層のエッチングが完了
した時点、あるいはさらに上記第１下側クラッド層の表
面の薄層部分がエッチングされた時点で上記エッチング
を停止することにより、発生したレーザ光を導波する導
波路を形成する工程と、上記形成された導波路の両脇の
上記導波路層がエッチング除去された部分に半導体層を
成長させ、電流を上記導波路内に閉じ込める電流ブロッ
ク層を形成する工程とを含むので、電流ブロック層成長
前の昇温時における、第２下側クラッド層側面でのＩｎ
のマストランスポートは抑制され、この側面の変形を防
止することができる。従って、この第２下側クラッド層
及びこの層に隣接する活性層の側面に成長する、電流ブ
ロック層を構成する半導体層の厚さを精密に制御するこ
とが可能となり、リークパス幅を常に最大光出力が極大
となる範囲内に制御することができる。これにより、従
来より最大光出力が向上した半導体レーザ装置を得るこ
とができる。
【００３６】また、この発明（請求項２）に係る半導体
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１）において、上記導波路層を形成す
る工程が、上記導波路層上の全面に、ＩｎＧａＡｓまた
はＩｎＧａＡｓＰからなるキャップ層をも形成するもの
であり、上記エッチングにより導波路を形成する工程
が、上記導波路層の導波路を形成すべき部分の両脇の部
分の上の上記キャップ層をエッチングし、その後上記導
波路層の導波路を形成すべき部分の両脇の部分を上記上
側クラッド層の側からエッチングし、上記マストランス
ポート抑制層のエッチングが完了した時点、あるいはさ
らに上記第１下側クラッド層の表面の薄層部分がエッチ
ングされた時点で上記エッチングを停止するものである
ので、電流ブロック層成長前の昇温時において、第２下
側クラッド層側面でのＩｎのマストランスポートのみで
はなく、上側クラッド層側面におけるＩｎのマストラン
スポートをも抑制することができる。すなわち、活性層
の上下のクラッド層側面形状の変形を防止でき、リーク
パス幅を上記の製造方法（請求項１）を用いた場合より
精密に制御することが可能となり、より最大光出力が向
上した半導体レーザ装置を得ることができる。
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１）において、上記導波路層を形成す
る工程が、上記導波路層上の全面に、ＩｎＧａＡｓまた
はＩｎＧａＡｓＰからなるキャップ層をも形成するもの
であり、上記エッチングにより導波路を形成する工程
が、上記導波路層の導波路を形成すべき部分の両脇の部
分の上の上記キャップ層をエッチングし、その後上記導
波路層の導波路を形成すべき部分の両脇の部分を上記上
側クラッド層の側からエッチングし、上記マストランス
ポート抑制層のエッチングが完了した時点、あるいはさ
らに上記第１下側クラッド層の表面の薄層部分がエッチ
ングされた時点で上記エッチングを停止するものである
ので、電流ブロック層成長前の昇温時において、第２下
側クラッド層側面でのＩｎのマストランスポートのみで
はなく、上側クラッド層側面におけるＩｎのマストラン
スポートをも抑制することができる。すなわち、活性層
の上下のクラッド層側面形状の変形を防止でき、リーク
パス幅を上記の製造方法（請求項１）を用いた場合より
精密に制御することが可能となり、より最大光出力が向
上した半導体レーザ装置を得ることができる。
【００３７】また、この発明（請求項３）に係る半導体
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１または２）において、上記マストラ
ンスポート抑制層を構成するＩｎＧａＡｓＰのバンドギ
ャップが、上記活性層から放射される光を吸収すること
が可能な最大のバンドギャップより大きいものであるの
で、上記のようにリークパス幅を精密に制御することが
可能となり、最大光出力が向上した半導体レーザ装置を
得ることができるとともに、活性層から放射される光
が、マストランスポート抑制層で吸収されることがない
ため、発光効率の高い半導体レーザ装置を得ることがで
きる。
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１または２）において、上記マストラ
ンスポート抑制層を構成するＩｎＧａＡｓＰのバンドギ
ャップが、上記活性層から放射される光を吸収すること
が可能な最大のバンドギャップより大きいものであるの
で、上記のようにリークパス幅を精密に制御することが
可能となり、最大光出力が向上した半導体レーザ装置を
得ることができるとともに、活性層から放射される光
が、マストランスポート抑制層で吸収されることがない
ため、発光効率の高い半導体レーザ装置を得ることがで
きる。
【００３８】また、この発明（請求項４）に係る半導体
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、電流ブロック層を
構成する半導体層を４５０℃ないし６００℃の成長温度
でＭＯＣＶＤ法により成長させるものであるので、上記
の製造方法（請求項１ないし３のいずれか）より、さら
にＩｎＰクラッド層側面におけるＩｎのマストランスポ
ートを抑制でき、その側面形状の変形を防止できる。こ
れによって、リークパス幅をより精密に制御することが
可能となり、より最大光出力が向上した半導体レーザ装
置を得ることができる。
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、電流ブロック層を
構成する半導体層を４５０℃ないし６００℃の成長温度
でＭＯＣＶＤ法により成長させるものであるので、上記
の製造方法（請求項１ないし３のいずれか）より、さら
にＩｎＰクラッド層側面におけるＩｎのマストランスポ
ートを抑制でき、その側面形状の変形を防止できる。こ
れによって、リークパス幅をより精密に制御することが
可能となり、より最大光出力が向上した半導体レーザ装
置を得ることができる。
【００３９】また、この発明（請求項５）に係る半導体
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、上記導波路側面及
び上記第１下側クラッド層表面に成長温度４５０℃ない
し６００℃で上記半導体層の内の低温成長層をＭＯＣＶ
Ｄ法により成長させた後、上記低温成長層の成長温度以
上の成長温度で上記半導体層の内の上記低温成長層以外
の層をＭＯＣＶＤ法により成長させるものであるので、
上記の製造方法（請求項１ないし３のいずれか）より、
さらにＩｎＰクラッド層側面におけるＩｎのマストラン
スポートを抑制でき、その側面形状の変形を防止でき
る。これによって、リークパス幅をより精密に制御する
ことが可能となり、より最大光出力が向上した半導体レ
ーザ装置を得ることができる。また、安定した制御性の
良好な成長が可能となる。
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、上記導波路側面及
び上記第１下側クラッド層表面に成長温度４５０℃ない
し６００℃で上記半導体層の内の低温成長層をＭＯＣＶ
Ｄ法により成長させた後、上記低温成長層の成長温度以
上の成長温度で上記半導体層の内の上記低温成長層以外
の層をＭＯＣＶＤ法により成長させるものであるので、
上記の製造方法（請求項１ないし３のいずれか）より、
さらにＩｎＰクラッド層側面におけるＩｎのマストラン
スポートを抑制でき、その側面形状の変形を防止でき
る。これによって、リークパス幅をより精密に制御する
ことが可能となり、より最大光出力が向上した半導体レ
ーザ装置を得ることができる。また、安定した制御性の
良好な成長が可能となる。
【００４０】また、この発明（請求項６）に係る半導体
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、電流ブロック層を
構成する半導体層を、その成長を４５０℃ないし６００
℃の成長温度で開始し、成長の進行とともにその成長温
度を上昇させて、ＭＯＣＶＤ法により成長させるもので
あるので、上記の製造方法（請求項１ないし３のいずれ
か）より、さらにＩｎＰクラッド層側面におけるＩｎの
マストランスポートを抑制でき、その側面形状の変形を
防止できる。これによって、リークパス幅をより精密に
制御することが可能となり、より最大光出力が向上した
半導体レーザ装置を得ることができる。また、安定した
制御性の良好な成長が可能となる。
レーザ装置の製造方法では、上記の半導体レーザ装置の
製造方法（請求項１ないし３のいずれか）において、上
記電流ブロック層を形成する工程が、電流ブロック層を
構成する半導体層を、その成長を４５０℃ないし６００
℃の成長温度で開始し、成長の進行とともにその成長温
度を上昇させて、ＭＯＣＶＤ法により成長させるもので
あるので、上記の製造方法（請求項１ないし３のいずれ
か）より、さらにＩｎＰクラッド層側面におけるＩｎの
マストランスポートを抑制でき、その側面形状の変形を
防止できる。これによって、リークパス幅をより精密に
制御することが可能となり、より最大光出力が向上した
半導体レーザ装置を得ることができる。また、安定した
制御性の良好な成長が可能となる。
【００４１】また、この発明（請求項７）に係る半導体
レーザ装置では、第１の導電型のＩｎＰからなる第１の
下側クラッド層、上記第１導電型のＩｎＧａＡｓＰから
なるマストランスポート抑制層、上記第１導電型のＩｎ
Ｐからなる第２の下側クラッド層、ＩｎＧａＡｓＰから
なる層を含む活性層、及び上記第１導電型と逆の第２の
導電型のＩｎＰからなる上側クラッド層が積層されてな
る、発生したレーザ光を導波する導波路と、上記導波路
の両脇に形成された、電流を上記導波路内に閉じ込める
電流ブロック層とを備えたので、電流ブロック層成長前
の昇温時における、第２下側クラッド層側面でのＩｎの
マストランスポートは抑制され、この側面の変形も防止
することができる。従って、この第２下側クラッド層及
びこの層に隣接する活性層の側面に成長する電流ブロッ
ク層を構成する半導体層の厚さを精密に制御することが
可能となり、リークパス幅を常に最大光出力が極大とな
る範囲内に制御することができる。これにより、従来よ
り最大光出力を向上させることができる。
レーザ装置では、第１の導電型のＩｎＰからなる第１の
下側クラッド層、上記第１導電型のＩｎＧａＡｓＰから
なるマストランスポート抑制層、上記第１導電型のＩｎ
Ｐからなる第２の下側クラッド層、ＩｎＧａＡｓＰから
なる層を含む活性層、及び上記第１導電型と逆の第２の
導電型のＩｎＰからなる上側クラッド層が積層されてな
る、発生したレーザ光を導波する導波路と、上記導波路
の両脇に形成された、電流を上記導波路内に閉じ込める
電流ブロック層とを備えたので、電流ブロック層成長前
の昇温時における、第２下側クラッド層側面でのＩｎの
マストランスポートは抑制され、この側面の変形も防止
することができる。従って、この第２下側クラッド層及
びこの層に隣接する活性層の側面に成長する電流ブロッ
ク層を構成する半導体層の厚さを精密に制御することが
可能となり、リークパス幅を常に最大光出力が極大とな
る範囲内に制御することができる。これにより、従来よ
り最大光出力を向上させることができる。
【００４２】また、この発明（請求項８）に係る半導体
レーザ装置では、上記の半導体レーザ装置（請求項７）
において、上記マストランスポート抑制層を構成するＩ
ｎＧａＡｓＰのバンドギャップが、上記活性層から放射
される光を吸収することが可能な最大のバンドギャップ
より大きいものであるから、上記のようにリークパス幅
を精密に制御することが可能となり、最大光出力を向上
させることができるとともに、活性層から放射される光
が、マストランスポート抑制層で吸収されることがない
ため、発光効率を向上させることができる。
レーザ装置では、上記の半導体レーザ装置（請求項７）
において、上記マストランスポート抑制層を構成するＩ
ｎＧａＡｓＰのバンドギャップが、上記活性層から放射
される光を吸収することが可能な最大のバンドギャップ
より大きいものであるから、上記のようにリークパス幅
を精密に制御することが可能となり、最大光出力を向上
させることができるとともに、活性層から放射される光
が、マストランスポート抑制層で吸収されることがない
ため、発光効率を向上させることができる。
【図１】 この発明の第１の実施例による半導体レーザ
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図２】 この発明の第１の実施例による半導体レーザ
装置を示す断面図である。
装置を示す断面図である。
【図３】 この発明の第２の実施例による半導体レーザ
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図４】 この発明の第３の実施例による半導体レーザ
装置の製造方法を示す断面図である。
装置の製造方法を示す断面図である。
【図５】 従来の半導体レーザ装置の製造方法を示す断
面図である。
面図である。
【図６】 半導体レーザ装置の電流経路を示す断面図で
ある。
ある。
【図７】 半導体レーザ装置のリーク電流比及び最大光
出力のリークパス幅依存性を示す図である。
出力のリークパス幅依存性を示す図である。
１ ｐ型ＩｎＰ基板、２ ｐ型ＩｎＰ下側クラッド層、
３ アンドープＩｎＧａＡｓＰ活性層、４ ｎ型ＩｎＰ
上側クラッド層、５ ｎ型ＩｎＧａＡｓキャップ層、６
ＳｉＯ2 ストライプ、７ ｐ型ＩｎＰ第１電流ブロッ
ク層、８ ｎ型ＩｎＰ第２電流ブロック層、９ ｐ型Ｉ
ｎＰ第３電流ブロック層、１０ ｎ型ＩｎＰコンタクト
層、２０ ｐ型ＩｎＰ第１下側クラッド層、２１ ｐ型
ＩｎＧａＡｓＰマストランスポート抑制層、２２ ｐ型
ＩｎＰ第２下側クラッド層、２３ ｐ型ＩｎＰ第１電流
ブロック層低温成長層、２４ ｐ型ＩｎＰ第１電流ブロ
ック層高温成長層、３１ ｎ型層側電極（Ｃｒ／Ａ
ｕ）、３２ ｐ型層側電極（ＡｕＺｎ）、Ａ リークパ
ス幅、Ｂ レーザ発振に寄与する電流、Ｃ リーク電
流。
３ アンドープＩｎＧａＡｓＰ活性層、４ ｎ型ＩｎＰ
上側クラッド層、５ ｎ型ＩｎＧａＡｓキャップ層、６
ＳｉＯ2 ストライプ、７ ｐ型ＩｎＰ第１電流ブロッ
ク層、８ ｎ型ＩｎＰ第２電流ブロック層、９ ｐ型Ｉ
ｎＰ第３電流ブロック層、１０ ｎ型ＩｎＰコンタクト
層、２０ ｐ型ＩｎＰ第１下側クラッド層、２１ ｐ型
ＩｎＧａＡｓＰマストランスポート抑制層、２２ ｐ型
ＩｎＰ第２下側クラッド層、２３ ｐ型ＩｎＰ第１電流
ブロック層低温成長層、２４ ｐ型ＩｎＰ第１電流ブロ
ック層高温成長層、３１ ｎ型層側電極（Ｃｒ／Ａ
ｕ）、３２ ｐ型層側電極（ＡｕＺｎ）、Ａ リークパ
ス幅、Ｂ レーザ発振に寄与する電流、Ｃ リーク電
流。
Claims (8)
- 【請求項１】 第１の導電型のＩｎＰからなる第１の下
側クラッド層上の全面に、上記第１導電型のＩｎＧａＡ
ｓＰからなるマストランスポート抑制層、上記第１導電
型のＩｎＰからなる第２の下側クラッド層、ＩｎＧａＡ
ｓＰからなる層を含む活性層、及び上記第１導電型と逆
の第２の導電型のＩｎＰからなる上側クラッド層を順次
成長させて、第１下側クラッド層、マストランスポート
抑制層、第２下側クラッド層、活性層、及び上側クラッ
ド層からなる導波路層を形成する工程と、 上記導波路層の導波路を形成すべき部分の両脇の部分を
上記上側クラッド層の側からエッチングし、上記マスト
ランスポート抑制層のエッチングが完了した時点、ある
いはさらに上記第１下側クラッド層の表面の薄層部分が
エッチングされた時点で上記エッチングを停止すること
により、発生したレーザ光を導波する導波路を形成する
工程と、 上記形成された導波路の両脇の上記導波路層がエッチン
グ除去された部分に半導体層を成長させ、電流を上記導
波路内に閉じ込める電流ブロック層を形成する工程とを
含むことを特徴とする半導体レーザ装置の製造方法。 - 【請求項２】 請求項１に記載の半導体レーザ装置の製
造方法において、 上記導波路層を形成する工程は、上記導波路層上の全面
に、ＩｎＧａＡｓまたはＩｎＧａＡｓＰからなるキャッ
プ層をも形成するものであり、 上記エッチングにより導波路を形成する工程は、上記導
波路層の導波路を形成すべき部分の両脇の部分の上の上
記キャップ層をエッチングし、その後上記導波路層の導
波路を形成すべき部分の両脇の部分を上記上側クラッド
層の側からエッチングし、上記マストランスポート抑制
層のエッチングが完了した時点、あるいはさらに上記第
１下側クラッド層の表面の薄層部分がエッチングされた
時点で上記エッチングを停止するものであることを特徴
とする半導体レーザ装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体レーザ
装置の製造方法において、 上記マストランスポート抑制層を構成するＩｎＧａＡｓ
Ｐのバンドギャップは、上記活性層から放射される光を
吸収することが可能な最大のバンドギャップより大きい
ことを特徴とする半導体レーザ装置の製造方法。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体レーザ装置の製造方法において、 上記電流ブロック層を形成する工程は、電流ブロック層
を構成する半導体層を４５０℃ないし６００℃の成長温
度で有機金属気相成長させるものであることを特徴とす
る半導体レーザ装置の製造方法。 - 【請求項５】 請求項１ないし３のいずれかに記載の半
導体レーザ装置の製造方法において、 上記電流ブロック層を形成する工程は、上記導波路側面
及び上記第１下側クラッド層表面に成長温度４５０℃な
いし６００℃で上記半導体層の内の低温成長層を有機金
属気相成長させた後、上記低温成長層の成長温度以上の
成長温度で上記半導体層の内の上記低温成長層以外の層
を有機金属気相成長させるものであることを特徴とする
半導体レーザ装置の製造方法。 - 【請求項６】 請求項１ないし３のいずれかに記載の半
導体レーザ装置の製造方法において、 上記電流ブロック層を形成する工程は、電流ブロック層
を構成する半導体層を、その成長を４５０℃ないし６０
０℃の成長温度で開始し、成長の進行とともにその成長
温度を上昇させて有機金属気相成長させるものであるこ
とを特徴とする半導体レーザ装置の製造方法。 - 【請求項７】 第１の導電型のＩｎＰからなる第１の下
側クラッド層、上記第１導電型のＩｎＧａＡｓＰからな
るマストランスポート抑制層、上記第１導電型のＩｎＰ
からなる第２の下側クラッド層、ＩｎＧａＡｓＰからな
る層を含む活性層、及び上記第１導電型と逆の第２の導
電型のＩｎＰからなる上側クラッド層が積層されてな
る、発生したレーザ光を導波する導波路と、 上記導波路の両脇に形成された、電流を上記導波路内に
閉じ込める電流ブロック層とを備えたことを特徴とする
半導体レーザ装置。 - 【請求項８】 請求項７に記載の半導体レーザ装置にお
いて、 上記マストランスポート抑制層を構成するＩｎＧａＡｓ
Ｐのバンドギャップは、上記活性層から放射される光を
吸収することが可能な最大のバンドギャップより大きい
ことを特徴とする半導体レーザ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287683A JPH08148752A (ja) | 1994-11-22 | 1994-11-22 | 半導体レーザ装置の製造方法、及び半導体レーザ装置 |
| US08/557,827 US5748659A (en) | 1994-11-22 | 1995-11-14 | Semiconductor laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287683A JPH08148752A (ja) | 1994-11-22 | 1994-11-22 | 半導体レーザ装置の製造方法、及び半導体レーザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148752A true JPH08148752A (ja) | 1996-06-07 |
Family
ID=17720380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287683A Pending JPH08148752A (ja) | 1994-11-22 | 1994-11-22 | 半導体レーザ装置の製造方法、及び半導体レーザ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748659A (ja) |
| JP (1) | JPH08148752A (ja) |
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| KR20020078189A (ko) | 2001-04-06 | 2002-10-18 | 한국전자통신연구원 | 매립형 리지 구조의 전류 차단층을 갖는 광소자 및 그제조 방법 |
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1994
- 1994-11-22 JP JP6287683A patent/JPH08148752A/ja active Pending
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1995
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| JP2009049201A (ja) * | 2007-08-20 | 2009-03-05 | Mitsubishi Electric Corp | 半導体レーザ素子の製造方法 |
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| JP2021163927A (ja) * | 2020-04-02 | 2021-10-11 | 浜松ホトニクス株式会社 | 量子カスケードレーザ素子及び量子カスケードレーザ装置 |
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| US5748659A (en) | 1998-05-05 |
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