JP2002368339A - メサ埋め込み型半導体レーザの製造方法 - Google Patents
メサ埋め込み型半導体レーザの製造方法Info
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- JP2002368339A JP2002368339A JP2001173921A JP2001173921A JP2002368339A JP 2002368339 A JP2002368339 A JP 2002368339A JP 2001173921 A JP2001173921 A JP 2001173921A JP 2001173921 A JP2001173921 A JP 2001173921A JP 2002368339 A JP2002368339 A JP 2002368339A
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Abstract
(57)【要約】
【課題】 初期故障の少ないメサ埋め込み型半導体レー
ザの製造方法を提供する。 【解決手段】 ｎ−ＩｎＰ基板１上にＩｎＰバッファ層
２、ＩｎＧａＡｓＰ活性層３及びＩｎＰクラッド層４か
らなるメサストライプを形成する工程と、Ｖ族材料ガス
ＰＨ３を導入しながらｎ−ＩｎＰ基板１の温度を５５０
℃以下の温度に昇温し、所定時間III族材料ガスＴＭＩ
ｎを導入することによって、メサストライプの両脇の側
部６上にＩｎＰ低温成長保護層７を堆積させる工程と、
Ｖ族材料ガスＰＨ３を導入しながらｎ−ＩｎＰ基板１の
温度を約６００℃に昇温し、III族材料ガスＴＭＩｎ及
びｐ形ドーパントＤＭＺｎ、ｎ形ドーパントＳｉ２Ｈ６
を導入することによって、低温成長保護層７の上にＩｎ
Ｐブロック層１０を成長させる工程とを有する。
ザの製造方法を提供する。 【解決手段】 ｎ−ＩｎＰ基板１上にＩｎＰバッファ層
２、ＩｎＧａＡｓＰ活性層３及びＩｎＰクラッド層４か
らなるメサストライプを形成する工程と、Ｖ族材料ガス
ＰＨ３を導入しながらｎ−ＩｎＰ基板１の温度を５５０
℃以下の温度に昇温し、所定時間III族材料ガスＴＭＩ
ｎを導入することによって、メサストライプの両脇の側
部６上にＩｎＰ低温成長保護層７を堆積させる工程と、
Ｖ族材料ガスＰＨ３を導入しながらｎ−ＩｎＰ基板１の
温度を約６００℃に昇温し、III族材料ガスＴＭＩｎ及
びｐ形ドーパントＤＭＺｎ、ｎ形ドーパントＳｉ２Ｈ６
を導入することによって、低温成長保護層７の上にＩｎ
Ｐブロック層１０を成長させる工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メサ埋め込み型半
導体レーザの製造方法に関する。
導体レーザの製造方法に関する。
【０００２】
【従来の技術】従来のメサ埋め込み型半導体レーザの製
造方法としては、オプティカル・レビュー、第４巻、第
１Ａ番、７２〜７４頁、１９９７年、村田、鹿島、的場
「時間領域リフレクトメータ用の１．６２５μｍ高出力
歪多重量子井戸構造レーザ」（T. Murata, Y. Kashima
and A. Matoba, "1.625-μm High-Power Strained Mult
iple Quantum Well Lasers for Optical Time-Domain R
eflectometers," Optical Review, Vol. 4, No. 1A, p
p. 72-74, 1997）に記載されたものがある。この文献の
第７２頁右欄には、１回目のＭＯＶＰＥ（有機金属気相
成長）プロセスによりｎ−ＩｎＰ基板上にＩｎＰバッフ
ァ層、ＩｎＧａＡｓＰ活性層、ｐ−ＩｎＰクラッド層を
順に成長させ、ＳｉＯ２膜を用いたエッチングによりメ
サストライプを形成し、２回目のＭＯＶＰＥプロセスに
よってメサストライプの両脇の側部（傾斜面）上にＩｎ
Ｐブロック層を成長させていた。
造方法としては、オプティカル・レビュー、第４巻、第
１Ａ番、７２〜７４頁、１９９７年、村田、鹿島、的場
「時間領域リフレクトメータ用の１．６２５μｍ高出力
歪多重量子井戸構造レーザ」（T. Murata, Y. Kashima
and A. Matoba, "1.625-μm High-Power Strained Mult
iple Quantum Well Lasers for Optical Time-Domain R
eflectometers," Optical Review, Vol. 4, No. 1A, p
p. 72-74, 1997）に記載されたものがある。この文献の
第７２頁右欄には、１回目のＭＯＶＰＥ（有機金属気相
成長）プロセスによりｎ−ＩｎＰ基板上にＩｎＰバッフ
ァ層、ＩｎＧａＡｓＰ活性層、ｐ−ＩｎＰクラッド層を
順に成長させ、ＳｉＯ２膜を用いたエッチングによりメ
サストライプを形成し、２回目のＭＯＶＰＥプロセスに
よってメサストライプの両脇の側部（傾斜面）上にＩｎ
Ｐブロック層を成長させていた。
【０００３】図１０は、上記２回目のＭＯＶＰＥプロセ
スにおける温度、成長層、及び導入ガスを示す説明図で
ある。図１０に示されるように、２回目のＭＯＶＰＥプ
ロセスにおいては、成長室にＶ族材料ガスＰＨ３を導入
しながら、メサストライプを備えたｎ−ＩｎＰ基板の温
度を約６００℃に昇温し、III族材料ガスＴＭＩｎ及び
ｐ形ドーパントＤＭＺｎを導入してｐ−ＩｎＰ層を成長
させ、その後、ｐ形ドーパントＤＭＺｎをｎ形ドーパン
Ｓｉ２Ｈ６に切り替えてｎ−ＩｎＰ層を成長させてい
た。
スにおける温度、成長層、及び導入ガスを示す説明図で
ある。図１０に示されるように、２回目のＭＯＶＰＥプ
ロセスにおいては、成長室にＶ族材料ガスＰＨ３を導入
しながら、メサストライプを備えたｎ−ＩｎＰ基板の温
度を約６００℃に昇温し、III族材料ガスＴＭＩｎ及び
ｐ形ドーパントＤＭＺｎを導入してｐ−ＩｎＰ層を成長
させ、その後、ｐ形ドーパントＤＭＺｎをｎ形ドーパン
Ｓｉ２Ｈ６に切り替えてｎ−ＩｎＰ層を成長させてい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の製造方法においては、ＩｎＰブロック層を成長
させるためｎ−ＩｎＰ基板の温度を約６００℃に昇温し
たときに、メサ形成によって剥ぎ出しとなったメサスト
ライプ両脇の側部のＩｎＧａＡｓＰ活性層の表面でＰ
（リン）及びＡｓ（ヒ素）の離脱、並びに、ＰからＡｓ
への置換及びＡｓからＰへの置換が起こり、このため、
ＩｎＧａＡｓＰ活性層とＩｎＰブロック層とのヘテロ界
面の結晶品質の劣化が生じていた。この界面の品質劣化
は、Ｐ及びＡｓの蒸気圧がＩｎ及びＧａのそれより大き
く、６００℃付近ではＰ及びＡｓが容易に蒸発してしま
うことに起因している。結晶品質の劣化した界面は、結
晶欠陥や結晶転位の発生源となり、半導体レーザの初期
故障の原因の一つとなっていた。尚、ここで言う初期故
障には、製品出荷後の故障だけではなく、製品出荷前の
スクリーニング試験で発見される故障も含まれる。
た従来の製造方法においては、ＩｎＰブロック層を成長
させるためｎ−ＩｎＰ基板の温度を約６００℃に昇温し
たときに、メサ形成によって剥ぎ出しとなったメサスト
ライプ両脇の側部のＩｎＧａＡｓＰ活性層の表面でＰ
（リン）及びＡｓ（ヒ素）の離脱、並びに、ＰからＡｓ
への置換及びＡｓからＰへの置換が起こり、このため、
ＩｎＧａＡｓＰ活性層とＩｎＰブロック層とのヘテロ界
面の結晶品質の劣化が生じていた。この界面の品質劣化
は、Ｐ及びＡｓの蒸気圧がＩｎ及びＧａのそれより大き
く、６００℃付近ではＰ及びＡｓが容易に蒸発してしま
うことに起因している。結晶品質の劣化した界面は、結
晶欠陥や結晶転位の発生源となり、半導体レーザの初期
故障の原因の一つとなっていた。尚、ここで言う初期故
障には、製品出荷後の故障だけではなく、製品出荷前の
スクリーニング試験で発見される故障も含まれる。
【０００５】そこで、本発明は、上記したような従来技
術の課題を解決するためになされたものであり、その目
的とするところは、初期故障の少ないメサ埋め込み型半
導体レーザの製造方法を提供することにある。
術の課題を解決するためになされたものであり、その目
的とするところは、初期故障の少ないメサ埋め込み型半
導体レーザの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係るメサ埋め込
み型半導体レーザの製造方法は、基板上にバッファ層、
活性層、クラッド層を順次積層する工程と、前記クラッ
ド層上にマスク層を形成する工程と、前記マスク層をマ
スクとして、前記クラッド層、前記活性層、前記バッフ
ァ層をそれぞれ等方性エッチングする工程と、前記基板
の温度を５５０℃以下の温度とし、Ｖ族材料ガス及びII
I族材料ガスを導入することによって、前記エッチング
によって露出した前記クラッド層、前記活性層、前記バ
ッファ層のそれぞれの面に、保護層を形成する工程と、
前記基板の温度を５５０℃より高い温度に昇温し、Ｖ族
材料ガス、III族材料ガス、及びドーパントをそれぞれ
導入することによって、前記保護層の上にブロック層を
成長させる工程とを有することを特徴としている。
み型半導体レーザの製造方法は、基板上にバッファ層、
活性層、クラッド層を順次積層する工程と、前記クラッ
ド層上にマスク層を形成する工程と、前記マスク層をマ
スクとして、前記クラッド層、前記活性層、前記バッフ
ァ層をそれぞれ等方性エッチングする工程と、前記基板
の温度を５５０℃以下の温度とし、Ｖ族材料ガス及びII
I族材料ガスを導入することによって、前記エッチング
によって露出した前記クラッド層、前記活性層、前記バ
ッファ層のそれぞれの面に、保護層を形成する工程と、
前記基板の温度を５５０℃より高い温度に昇温し、Ｖ族
材料ガス、III族材料ガス、及びドーパントをそれぞれ
導入することによって、前記保護層の上にブロック層を
成長させる工程とを有することを特徴としている。
【０００７】また、本発明に係るメサ埋め込み型半導体
レーザの製造方法の他の態様は、ＩｎＰ基板上にバッフ
ァ層、活性層及びクラッド層からなるメサストライプを
形成する工程と、前記ＩｎＰ基板の温度を５５０℃以下
の温度に昇温し、Ｖ族材料ガス及びIII族材料ガスを導
入することによって、前記メサストライプの両脇の側部
上に低温成長保護層を堆積させる工程と、前記ＩｎＰ基
板の温度を５５０℃より高い温度に昇温し、Ｖ族材料ガ
ス、III族材料ガス、及びドーパントを導入することに
よって、前記低温成長保護層の上にＩｎＰブロック層を
成長させる工程とを有することを特徴としている。
レーザの製造方法の他の態様は、ＩｎＰ基板上にバッフ
ァ層、活性層及びクラッド層からなるメサストライプを
形成する工程と、前記ＩｎＰ基板の温度を５５０℃以下
の温度に昇温し、Ｖ族材料ガス及びIII族材料ガスを導
入することによって、前記メサストライプの両脇の側部
上に低温成長保護層を堆積させる工程と、前記ＩｎＰ基
板の温度を５５０℃より高い温度に昇温し、Ｖ族材料ガ
ス、III族材料ガス、及びドーパントを導入することに
よって、前記低温成長保護層の上にＩｎＰブロック層を
成長させる工程とを有することを特徴としている。
【０００８】また、前記低温成長保護層を堆積させる工
程において、前記ＩｎＰ基板の温度を４５０℃〜５５０
℃の範囲内とし、前記Ｖ族材料ガスをＰＨ３とし、前記
III族材料ガスをＴＭＩｎとすることができる。
程において、前記ＩｎＰ基板の温度を４５０℃〜５５０
℃の範囲内とし、前記Ｖ族材料ガスをＰＨ３とし、前記
III族材料ガスをＴＭＩｎとすることができる。
【０００９】また、前記低温成長保護層を堆積させる工
程において、前記ＩｎＰ基板の温度を３５０℃〜４５０
℃とし、前記Ｖ族材料ガスをＡｓＨ３とし、前記III族
材料ガスをＴＥＧａとすることができる。
程において、前記ＩｎＰ基板の温度を３５０℃〜４５０
℃とし、前記Ｖ族材料ガスをＡｓＨ３とし、前記III族
材料ガスをＴＥＧａとすることができる。
【００１０】また、前記ＩｎＰブロック層を成長させる
工程において、前記ＩｎＰ基板の温度を６００℃程度と
し、前記Ｖ族材料ガスをＰＨ３とし、前記III族材料ガ
スをＴＭＩｎとし、前記ドーパントをＤＭＺｎ又はＳｉ
２Ｈ６とすることができる。
工程において、前記ＩｎＰ基板の温度を６００℃程度と
し、前記Ｖ族材料ガスをＰＨ３とし、前記III族材料ガ
スをＴＭＩｎとし、前記ドーパントをＤＭＺｎ又はＳｉ
２Ｈ６とすることができる。
【００１１】また、前記ＩｎＰブロック層の成長速度を
１μｍ／時〜３μｍ／時、前記ＩｎＰブロック層を成長
させる工程におけるＶ族材料ガスの流量Ｆ１とIII族材
料ガスの流量Ｆ２の比Ｆ１／Ｆ２を５０〜１５０とする
ことが望ましい。
１μｍ／時〜３μｍ／時、前記ＩｎＰブロック層を成長
させる工程におけるＶ族材料ガスの流量Ｆ１とIII族材
料ガスの流量Ｆ２の比Ｆ１／Ｆ２を５０〜１５０とする
ことが望ましい。
【００１２】また、前記メサストライプを形成する工程
において、前記バッファ層をＩｎＰバッファ層とし、前
記活性層をＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層とし、
前記クラッド層をＩｎＰクラッド層とすることができ
る。
において、前記バッファ層をＩｎＰバッファ層とし、前
記活性層をＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層とし、
前記クラッド層をＩｎＰクラッド層とすることができ
る。
【００１３】また、前記ＩｎＧａＡｓＰ層又はＩｎＧａ
Ａｓ層の成長速度を０．５μｍ／時〜１μｍ／時とし、
前記ＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層を成長させる
工程におけるＶ族材料ガスの流量Ｆ１１とIII族材料ガ
スの流量Ｆ１２の比Ｆ１１／Ｆ１２を２００〜２５０と
することが望ましい。
Ａｓ層の成長速度を０．５μｍ／時〜１μｍ／時とし、
前記ＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層を成長させる
工程におけるＶ族材料ガスの流量Ｆ１１とIII族材料ガ
スの流量Ｆ１２の比Ｆ１１／Ｆ１２を２００〜２５０と
することが望ましい。
【００１４】
【発明の実施の形態】実施の形態１ 図１から図７までは、本発明の実施の形態１に係るメサ
埋め込み型半導体レーザの製造方法における工程（その
１〜７）を概略的に示す断面図である。また、図８は、
図４及び図５の工程（２回目のＭＯＶＰＥプロセス）に
おける温度、成長層、及び導入ガスを示す説明図であ
る。
埋め込み型半導体レーザの製造方法における工程（その
１〜７）を概略的に示す断面図である。また、図８は、
図４及び図５の工程（２回目のＭＯＶＰＥプロセス）に
おける温度、成長層、及び導入ガスを示す説明図であ
る。
【００１５】実施の形態１においては、図１に示される
ように、先ず、１回目のＭＯＶＰＥプロセスを実行す
る。このＭＯＶＰＥプロセスにおいては、ｎ−ＩｎＰ基
板１の面指数（１００）の面上に、ｎ−ＩｎＰバッファ
層２（例えば、ｎ＝５×１０１ ７ｃｍ−３）、ＩｎＧａ
ＡｓＰ活性層（又はＩｎＧａＡｓ層）３、ｐ−ＩｎＰク
ラッド層４（例えば、ｐ＝１×１０１８ｃｍ−３）を順
に成長させる。ＭＯＶＰＥプロセスは、成長室（図示せ
ず）内において実行される。成長室に導入されるＶ族材
料ガスとしてはフォスフィン（ＰＨ３）及びアルシン
（ＡｓＨ３）が用いられ、III族材料ガスとしてはトリ
メチルインジウム（ＴＭＩｎ）及びトリエチルガリウム
（ＴＥＧａ）が用いられ、ｎ形ドーパント材料としては
ジシラン（Ｓｉ２Ｈ６）が用いられ、ｐ形ドーパント材
料としてはジメチル亜鉛（ＤＭＺｎ）が用いられる。ま
た、１回目のＭＯＶＰＥプロセスにおいては、ヒータ
（図示せず）によりｎ−ＩｎＰ基板１の温度を約６００
℃に昇温している。また、ｎ−ＩｎＰバッファ層２及び
ｐ−ＩｎＰクラッド層４の成長速度は１μｍ／時〜３μ
ｍ／時、ｎ−ＩｎＰバッファ層２及びｐ−ＩｎＰクラッ
ド層４を成長させる工程におけるＶ族材料ガスの流量と
III族材料ガスの流量の比は５０〜１５０であることが
望ましい。さらにまた、ＩｎＧａＡｓＰ層（又はＩｎＧ
ａＡｓ層）３の成長速度は０．５μｍ／時〜１μｍ／
時、ＩｎＧａＡｓＰ層（又はＩｎＧａＡｓ層）３を成長
させる工程におけるＶ族材料ガスの流量Ｆ１１とIII族
材料ガスの流量Ｆ１２の比Ｆ１１／Ｆ１２は２００〜２
５０であることが望ましい。
ように、先ず、１回目のＭＯＶＰＥプロセスを実行す
る。このＭＯＶＰＥプロセスにおいては、ｎ−ＩｎＰ基
板１の面指数（１００）の面上に、ｎ−ＩｎＰバッファ
層２（例えば、ｎ＝５×１０１ ７ｃｍ−３）、ＩｎＧａ
ＡｓＰ活性層（又はＩｎＧａＡｓ層）３、ｐ−ＩｎＰク
ラッド層４（例えば、ｐ＝１×１０１８ｃｍ−３）を順
に成長させる。ＭＯＶＰＥプロセスは、成長室（図示せ
ず）内において実行される。成長室に導入されるＶ族材
料ガスとしてはフォスフィン（ＰＨ３）及びアルシン
（ＡｓＨ３）が用いられ、III族材料ガスとしてはトリ
メチルインジウム（ＴＭＩｎ）及びトリエチルガリウム
（ＴＥＧａ）が用いられ、ｎ形ドーパント材料としては
ジシラン（Ｓｉ２Ｈ６）が用いられ、ｐ形ドーパント材
料としてはジメチル亜鉛（ＤＭＺｎ）が用いられる。ま
た、１回目のＭＯＶＰＥプロセスにおいては、ヒータ
（図示せず）によりｎ−ＩｎＰ基板１の温度を約６００
℃に昇温している。また、ｎ−ＩｎＰバッファ層２及び
ｐ−ＩｎＰクラッド層４の成長速度は１μｍ／時〜３μ
ｍ／時、ｎ−ＩｎＰバッファ層２及びｐ−ＩｎＰクラッ
ド層４を成長させる工程におけるＶ族材料ガスの流量と
III族材料ガスの流量の比は５０〜１５０であることが
望ましい。さらにまた、ＩｎＧａＡｓＰ層（又はＩｎＧ
ａＡｓ層）３の成長速度は０．５μｍ／時〜１μｍ／
時、ＩｎＧａＡｓＰ層（又はＩｎＧａＡｓ層）３を成長
させる工程におけるＶ族材料ガスの流量Ｆ１１とIII族
材料ガスの流量Ｆ１２の比Ｆ１１／Ｆ１２は２００〜２
５０であることが望ましい。
【００１６】次に、化学気相堆積（ＣＶＤ）法により、
ｐ−ＩｎＰクラッド層４上にＳｉＯ ２膜を膜付けする。
そして、リソグラフィー法及びエッチングによりＳｉＯ
２膜をパターニングして、図２に示されるようなＳｉＯ
２ストライプ５を形成する。このとき、ＳｉＯ２ストラ
イプ５の長手方向（図２が描かれている紙面に垂直な方
向）は〔０１１〕であり、ＳｉＯ２ストライプ５の幅
（図２における水平方向）は、３μｍ〜６μｍである。
ｐ−ＩｎＰクラッド層４上にＳｉＯ ２膜を膜付けする。
そして、リソグラフィー法及びエッチングによりＳｉＯ
２膜をパターニングして、図２に示されるようなＳｉＯ
２ストライプ５を形成する。このとき、ＳｉＯ２ストラ
イプ５の長手方向（図２が描かれている紙面に垂直な方
向）は〔０１１〕であり、ＳｉＯ２ストライプ５の幅
（図２における水平方向）は、３μｍ〜６μｍである。
【００１７】次に、ＳｉＯ２ストライプ５をマスクとし
て、臭化水素（ＨＢｒ）、過酸化水素（Ｈ２Ｏ２）、及
び水の混合液により、ｎ−ＩｎＰ基板１、ｎ−ＩｎＰバ
ッファ層２、ＩｎＧａＡｓＰ活性層３、及びｐ−ＩｎＰ
クラッド層４をエッチングし、図３に示されるようなメ
サ構造（メサストライプ）を形成する。
て、臭化水素（ＨＢｒ）、過酸化水素（Ｈ２Ｏ２）、及
び水の混合液により、ｎ−ＩｎＰ基板１、ｎ−ＩｎＰバ
ッファ層２、ＩｎＧａＡｓＰ活性層３、及びｐ−ＩｎＰ
クラッド層４をエッチングし、図３に示されるようなメ
サ構造（メサストライプ）を形成する。
【００１８】次に、図４及び図５並びに図８に示される
ように、２回目のＭＯＶＰＥプロセスを実行して、Ｉｎ
Ｐ低温成長保護層７、ｐ−ＩｎＰ層８（例えば、ｐ＝５
×１０１７ｃｍ−３）、及びｎ−ＩｎＰ層９（例えば、
ｎ＝１×１０１８ｃｍ−３）をこの順に成長させる。２
回目のＭＯＶＰＥプロセスにおいて成長室に導入される
Ｖ族材料ガスとしてはＰＨ３が用いられ、III族材料ガ
スとしてはＴＭＩｎが用いられ、ｎ形ドーパント材料と
してはＳｉ２Ｈ６が用いられ、ｐ形ドーパント材料とし
てはＤＭＺｎが用いられる。また、ＩｎＰ低温成長保護
層７、ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９の成長速度
は１μｍ／時〜３μｍ／時、ＩｎＰ低温成長保護層７、
ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９を成長させる工程
におけるＶ族材料ガスの流量Ｆ１とIII族材料ガスの流
量Ｆ２の比Ｆ１／Ｆ２は５０〜１５０であることが望ま
しい。
ように、２回目のＭＯＶＰＥプロセスを実行して、Ｉｎ
Ｐ低温成長保護層７、ｐ−ＩｎＰ層８（例えば、ｐ＝５
×１０１７ｃｍ−３）、及びｎ−ＩｎＰ層９（例えば、
ｎ＝１×１０１８ｃｍ−３）をこの順に成長させる。２
回目のＭＯＶＰＥプロセスにおいて成長室に導入される
Ｖ族材料ガスとしてはＰＨ３が用いられ、III族材料ガ
スとしてはＴＭＩｎが用いられ、ｎ形ドーパント材料と
してはＳｉ２Ｈ６が用いられ、ｐ形ドーパント材料とし
てはＤＭＺｎが用いられる。また、ＩｎＰ低温成長保護
層７、ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９の成長速度
は１μｍ／時〜３μｍ／時、ＩｎＰ低温成長保護層７、
ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９を成長させる工程
におけるＶ族材料ガスの流量Ｆ１とIII族材料ガスの流
量Ｆ２の比Ｆ１／Ｆ２は５０〜１５０であることが望ま
しい。
【００１９】２回目のＭＯＶＰＥプロセスにおいては、
先ず、メサストライプを備えたｎ−ＩｎＰ基板１を成長
室内に置き、成長室にＰＨ３を導入しながらｎ−ＩｎＰ
基板１の温度を６００℃より十分低い温度（例えば、４
５０℃〜５５０℃）に昇温し、ＰＨ３を導入しながら成
長室にＴＭＩｎを導入して、メサストライプの両脇の側
部６上に、ＩｎＰ低温成長保護層７を堆積させる。そし
て、所定時間ＴＭＩｎを導入した後、ＴＭＩｎの供給を
停止し、ＰＨ３のみのフローに切り替える。
先ず、メサストライプを備えたｎ−ＩｎＰ基板１を成長
室内に置き、成長室にＰＨ３を導入しながらｎ−ＩｎＰ
基板１の温度を６００℃より十分低い温度（例えば、４
５０℃〜５５０℃）に昇温し、ＰＨ３を導入しながら成
長室にＴＭＩｎを導入して、メサストライプの両脇の側
部６上に、ＩｎＰ低温成長保護層７を堆積させる。そし
て、所定時間ＴＭＩｎを導入した後、ＴＭＩｎの供給を
停止し、ＰＨ３のみのフローに切り替える。
【００２０】次に、ｎ−ＩｎＰ基板１の温度を約６００
℃に昇温し、III族材料ガスＴＭＩｎ及びｐ形ドーパン
トＤＭＺｎを導入してｐ−ＩｎＰ層８を成長させ、その
後、ｐ形ドーパントＤＭＺｎをｎ形ドーパンＳｉ２Ｈ６
に切り替えてｎ−ＩｎＰ層９を成長させ、図５に示され
るように、ｐ−ＩｎＰ層８及びｎ−ＩｎＰ層９からなる
ＩｎＰブロック層１０を形成する。
℃に昇温し、III族材料ガスＴＭＩｎ及びｐ形ドーパン
トＤＭＺｎを導入してｐ−ＩｎＰ層８を成長させ、その
後、ｐ形ドーパントＤＭＺｎをｎ形ドーパンＳｉ２Ｈ６
に切り替えてｎ−ＩｎＰ層９を成長させ、図５に示され
るように、ｐ−ＩｎＰ層８及びｎ−ＩｎＰ層９からなる
ＩｎＰブロック層１０を形成する。
【００２１】次に、図６に示されるように、ＳｉＯ２ス
トライプ５をエッチング除去する。
トライプ５をエッチング除去する。
【００２２】次に、図７に示されるように、３回目のＭ
ＯＶＰＥプロセスを実行する。このＭＯＶＰＥプロセス
においては、ｐ−ＩｎＰクラッド層１１とｐ−ＩｎＧａ
Ａｓ層１２を成長させ、ストライプ型半導体レーザの基
本構造を完成させる。
ＯＶＰＥプロセスを実行する。このＭＯＶＰＥプロセス
においては、ｐ−ＩｎＰクラッド層１１とｐ−ＩｎＧａ
Ａｓ層１２を成長させ、ストライプ型半導体レーザの基
本構造を完成させる。
【００２３】次に、ｐ−ＩｎＧａＡｓ層１２上にｐ形コ
ンタクト電極及びボンディング電極を形成する。その
後、ｎ−ＩｎＰ基板１を研磨し、ｎ形コンタクト電極及
びボンディング電極を形成する。さらに、劈開法により
チップ化し、ヒートシンク及びヘッダ上にボンディング
した後、ワイヤを配線して素子化する。尚、ＩｎＰ低温
成長保護層７は、ＩｎＰブロック層１０及びコンタクト
層の成長中に、アニール効果による固相成長で単結晶化
する。
ンタクト電極及びボンディング電極を形成する。その
後、ｎ−ＩｎＰ基板１を研磨し、ｎ形コンタクト電極及
びボンディング電極を形成する。さらに、劈開法により
チップ化し、ヒートシンク及びヘッダ上にボンディング
した後、ワイヤを配線して素子化する。尚、ＩｎＰ低温
成長保護層７は、ＩｎＰブロック層１０及びコンタクト
層の成長中に、アニール効果による固相成長で単結晶化
する。
【００２４】以上説明したように、実施の形態１の製造
方法においては、ＩｎＰブロック層１０を成長させる約
６００℃の高温成長工程（図５）の前に、４５０℃〜５
５０℃の低温成長工程（図４）を実行し、ＩｎＰ低温成
長保護層７を形成している。このため、約６００℃の高
温成長工程においては、メサストライプ両脇の側部６の
ＩｎＧａＡｓＰ活性層３の表面がＩｎＰ低温成長保護層
７によって覆われているので、ＩｎＧａＡｓＰ活性層３
の表面におけるＰ及びＡｓの離脱、並びに、ＰからＡｓ
への置換及びＡｓからＰへの置換等に起因するヘテロ界
面結晶品質の劣化を防止することができる。この結果、
メサ埋め込み型半導体レーザの初期故障の原因の一つで
ある、結晶欠陥、結晶転位等の発生を防止することがで
きる。
方法においては、ＩｎＰブロック層１０を成長させる約
６００℃の高温成長工程（図５）の前に、４５０℃〜５
５０℃の低温成長工程（図４）を実行し、ＩｎＰ低温成
長保護層７を形成している。このため、約６００℃の高
温成長工程においては、メサストライプ両脇の側部６の
ＩｎＧａＡｓＰ活性層３の表面がＩｎＰ低温成長保護層
７によって覆われているので、ＩｎＧａＡｓＰ活性層３
の表面におけるＰ及びＡｓの離脱、並びに、ＰからＡｓ
への置換及びＡｓからＰへの置換等に起因するヘテロ界
面結晶品質の劣化を防止することができる。この結果、
メサ埋め込み型半導体レーザの初期故障の原因の一つで
ある、結晶欠陥、結晶転位等の発生を防止することがで
きる。
【００２５】実施の形態２ 図９は、実施の形態２に係るメサ埋め込み型半導体レー
ザの製造方法における温度、成長層、及び導入ガスを示
す説明図である。実施の形態２の製造方法は、低温成長
保護層をＧａＡｓ低温成長保護層とした点のみが、上記
実施の形態１における製造方法と相違する。尚、実施の
形態２の製造方法の説明においても、図１から図７まで
を参照する。
ザの製造方法における温度、成長層、及び導入ガスを示
す説明図である。実施の形態２の製造方法は、低温成長
保護層をＧａＡｓ低温成長保護層とした点のみが、上記
実施の形態１における製造方法と相違する。尚、実施の
形態２の製造方法の説明においても、図１から図７まで
を参照する。
【００２６】実施の形態２においては、図１から図３ま
でに示されるように、１回目のＭＯＶＰＥプロセスによ
りメサストライプを形成する。
でに示されるように、１回目のＭＯＶＰＥプロセスによ
りメサストライプを形成する。
【００２７】次に、図４及び図５並びに図９に示される
ように、２回目のＭＯＶＰＥプロセスを実行して、Ｇａ
Ａｓ低温成長保護層（図４及び図５のＩｎＰ低温成長保
護層７に対応）、ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９
をこの順に形成する。２回目のＭＯＶＰＥプロセスにお
いて成長室に導入されるＶ族材料ガスとしてはＰＨ３及
びＡｓＨ３が用いられ、III族材料ガスとしてはＴＥＧ
ａ及びＴＭＩｎが用いられ、ｎ形ドーパント材料として
はＳｉ２Ｈ６が用いられ、ｐ形ドーパント材料としては
ＤＭＺｎが用いられる。
ように、２回目のＭＯＶＰＥプロセスを実行して、Ｇａ
Ａｓ低温成長保護層（図４及び図５のＩｎＰ低温成長保
護層７に対応）、ｐ−ＩｎＰ層８、及びｎ−ＩｎＰ層９
をこの順に形成する。２回目のＭＯＶＰＥプロセスにお
いて成長室に導入されるＶ族材料ガスとしてはＰＨ３及
びＡｓＨ３が用いられ、III族材料ガスとしてはＴＥＧ
ａ及びＴＭＩｎが用いられ、ｎ形ドーパント材料として
はＳｉ２Ｈ６が用いられ、ｐ形ドーパント材料としては
ＤＭＺｎが用いられる。
【００２８】２回目のＭＯＶＰＥプロセスにおいては、
先ず、メサストライプを備えたｎ−ＩｎＰ基板１を成長
室内に置き、成長室にＰＨ３を導入しながらｎ−ＩｎＰ
基板１の温度を６００℃より十分低い温度（例えば、３
５０℃〜４５０℃）に昇温し、ＰＨ３をＡｓＨ３に切替
え、ＴＥＧａを導入して、メサストライプの両脇の側部
６上に、ＧａＡｓ低温成長保護層を堆積させる。そし
て、所定時間ＴＥＧａを導入した後、ＴＥＧａの供給を
停止し、ＡｓＨ３のフローに切り替える。
先ず、メサストライプを備えたｎ−ＩｎＰ基板１を成長
室内に置き、成長室にＰＨ３を導入しながらｎ−ＩｎＰ
基板１の温度を６００℃より十分低い温度（例えば、３
５０℃〜４５０℃）に昇温し、ＰＨ３をＡｓＨ３に切替
え、ＴＥＧａを導入して、メサストライプの両脇の側部
６上に、ＧａＡｓ低温成長保護層を堆積させる。そし
て、所定時間ＴＥＧａを導入した後、ＴＥＧａの供給を
停止し、ＡｓＨ３のフローに切り替える。
【００２９】次に、ｎ−ＩｎＰ基板１の温度を約６００
℃に昇温し、導入ガスをＡｓＨ３からＰＨ３に切替え、
III族材料ガスＴＭＩｎ及びｐ形ドーパントＤＭＺｎを
導入してｐ−ＩｎＰ層８を成長させ、その後、ｐ形ドー
パントＤＭＺｎをｎ形ドーパンＳｉ２Ｈ６に切り替えて
ｎ−ＩｎＰ層９を成長させ、図５に示されるように、ｐ
−ＩｎＰ層８及びｎ−ＩｎＰ層９からなるＩｎＰブロッ
ク層１０を形成する。
℃に昇温し、導入ガスをＡｓＨ３からＰＨ３に切替え、
III族材料ガスＴＭＩｎ及びｐ形ドーパントＤＭＺｎを
導入してｐ−ＩｎＰ層８を成長させ、その後、ｐ形ドー
パントＤＭＺｎをｎ形ドーパンＳｉ２Ｈ６に切り替えて
ｎ−ＩｎＰ層９を成長させ、図５に示されるように、ｐ
−ＩｎＰ層８及びｎ−ＩｎＰ層９からなるＩｎＰブロッ
ク層１０を形成する。
【００３０】以上説明したように、実施の形態２の製造
方法においては、ＩｎＰブロック層１０を成長させる約
６００℃の高温成長工程の前に、３５０℃〜４５０℃の
低温成長工程を実行し、ＧａＡｓ低温成長保護層を形成
している。このため、約６００℃の高温成長工程におい
ては、メサストライプ両脇の側部６のＩｎＧａＡｓＰ活
性層３の表面がＧａＡｓ低温成長保護層によって覆われ
ているので、ＩｎＧａＡｓＰ活性層３の表面におけるＰ
及びＡｓの離脱、並びに、ＰからＡｓへの置換及びＡｓ
からＰへの置換等に起因するヘテロ界面結晶品質の劣化
を防止することができる。この結果、メサ埋め込み型半
導体レーザの初期故障の原因の一つである、結晶欠陥、
結晶転位等の発生を防止することができる。
方法においては、ＩｎＰブロック層１０を成長させる約
６００℃の高温成長工程の前に、３５０℃〜４５０℃の
低温成長工程を実行し、ＧａＡｓ低温成長保護層を形成
している。このため、約６００℃の高温成長工程におい
ては、メサストライプ両脇の側部６のＩｎＧａＡｓＰ活
性層３の表面がＧａＡｓ低温成長保護層によって覆われ
ているので、ＩｎＧａＡｓＰ活性層３の表面におけるＰ
及びＡｓの離脱、並びに、ＰからＡｓへの置換及びＡｓ
からＰへの置換等に起因するヘテロ界面結晶品質の劣化
を防止することができる。この結果、メサ埋め込み型半
導体レーザの初期故障の原因の一つである、結晶欠陥、
結晶転位等の発生を防止することができる。
【００３１】尚、実施の形態２において、上記以外の点
は、実施の形態１と同一である。
は、実施の形態１と同一である。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ＩｎＰブロック層を成長させる高温成長工程の前に、５
５０℃以下の低温成長工程を実行し、低温成長保護層を
形成しているので、ＩｎＧａＡｓＰ活性層の表面におけ
るＰ及びＡｓの離脱、並びに、ＰからＡｓへの置換及び
ＡｓからＰへの置換等に起因するヘテロ界面結晶品質の
劣化を防止することができる。この結果、メサ埋め込み
型半導体レーザの初期故障の原因の一つである、結晶欠
陥、結晶転位等の発生を防止することができる。
ＩｎＰブロック層を成長させる高温成長工程の前に、５
５０℃以下の低温成長工程を実行し、低温成長保護層を
形成しているので、ＩｎＧａＡｓＰ活性層の表面におけ
るＰ及びＡｓの離脱、並びに、ＰからＡｓへの置換及び
ＡｓからＰへの置換等に起因するヘテロ界面結晶品質の
劣化を防止することができる。この結果、メサ埋め込み
型半導体レーザの初期故障の原因の一つである、結晶欠
陥、結晶転位等の発生を防止することができる。
【図１】 本発明の実施の形態１に係るメサ埋め込み型
半導体レーザの製造方法における工程（その１）を概略
的に示す断面図である。
半導体レーザの製造方法における工程（その１）を概略
的に示す断面図である。
【図２】 実施の形態１に係る製造方法における工程
（その２）を概略的に示す断面図である。
（その２）を概略的に示す断面図である。
【図３】 実施の形態１に係る製造方法における工程
（その３）を概略的に示す断面図である。
（その３）を概略的に示す断面図である。
【図４】 実施の形態１に係る製造方法における工程
（その４）を概略的に示す断面図である。
（その４）を概略的に示す断面図である。
【図５】 実施の形態１に係る製造方法における工程
（その５）を概略的に示す断面図である。
（その５）を概略的に示す断面図である。
【図６】 実施の形態１に係る製造方法における工程
（その６）を概略的に示す断面図である。
（その６）を概略的に示す断面図である。
【図７】 実施の形態１に係る製造方法における工程
（その７）を概略的に示す断面図である。
（その７）を概略的に示す断面図である。
【図８】 実施の形態１に係るメサ埋め込み型半導体レ
ーザの製造方法の２回目のＭＯＶＰＥプロセスにおける
温度、成長層、及び導入ガスを示す説明図である。
ーザの製造方法の２回目のＭＯＶＰＥプロセスにおける
温度、成長層、及び導入ガスを示す説明図である。
【図９】 本発明の実施の形態２に係るメサ埋め込み型
半導体レーザの製造方法の２回目のＭＯＶＰＥプロセス
における温度、成長層、及び導入ガスを示す説明図であ
る。
半導体レーザの製造方法の２回目のＭＯＶＰＥプロセス
における温度、成長層、及び導入ガスを示す説明図であ
る。
【図１０】 従来のメサ埋め込み型半導体レーザの製造
方法の２回目のＭＯＶＰＥプロセスにおける温度、成長
層、及び導入ガスを示す説明図である。
方法の２回目のＭＯＶＰＥプロセスにおける温度、成長
層、及び導入ガスを示す説明図である。
１ ｎ−ＩｎＰ基板、 ２ ＩｎＰバッファ層、 ３
ＩｎＧａＡｓＰ（又はＩｎＧａＡｓ）活性層、 ４ Ｉ
ｎＰクラッド層、 ５ ＳｉＯ２ストライプ、６ メサ
ストライプの側部、 ７ ＩｎＰ低温成長保護層、 ８
ｐ−ＩｎＰ層、 ９ ｎ−ＩｎＰ層、 １０ ＩｎＰ
ブロック層、 １１ ｐ−ＩｎＰクラッド層、 １２
ｐ−ＩｎＧａＡｓコンタクト層。
ＩｎＧａＡｓＰ（又はＩｎＧａＡｓ）活性層、 ４ Ｉ
ｎＰクラッド層、 ５ ＳｉＯ２ストライプ、６ メサ
ストライプの側部、 ７ ＩｎＰ低温成長保護層、 ８
ｐ−ＩｎＰ層、 ９ ｎ−ＩｎＰ層、 １０ ＩｎＰ
ブロック層、 １１ ｐ−ＩｎＰクラッド層、 １２
ｐ−ＩｎＧａＡｓコンタクト層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA11 BA08 BA11 BA25 BA51 BB12 CA04 FA10 HA01 JA06 JA10 JA12 LA14 5F045 AA04 AB12 AB17 AB18 AB32 AC01 AC08 AC09 AC19 AD07 AD08 AD09 AD10 AF04 AF13 BB12 CA12 DA53 EE12 HA13 5F073 AA22 AA89 CA12 CB02 CB07 DA05 DA23 EA28
Claims (8)
- 【請求項１】 基板上にバッファ層、活性層、クラッド
層を順次積層する工程と、 前記クラッド層上にマスク層を形成する工程と、 前記マスク層をマスクとして、前記クラッド層、前記活
性層、前記バッファ層をそれぞれ等方性エッチングする
工程と、 前記基板の温度を５５０℃以下の温度とし、Ｖ族材料ガ
ス及びIII族材料ガスを導入することによって、前記エ
ッチングによって露出した前記クラッド層、前記活性
層、前記バッファ層のそれぞれの面に、保護層を形成す
る工程と、 前記基板の温度を５５０℃より高い温度に昇温し、Ｖ族
材料ガス、III族材料ガス、及びドーパントをそれぞれ
導入することによって、前記保護層の上にブロック層を
成長させる工程とを有することを特徴とするメサ埋め込
み型半導体レーザの製造方法。 - 【請求項２】 ＩｎＰ基板上にバッファ層、活性層及び
クラッド層からなるメサストライプを形成する工程と、 前記ＩｎＰ基板の温度を５５０℃以下の温度に昇温し、
Ｖ族材料ガス及びIII族材料ガスを導入することによっ
て、前記メサストライプの両脇の側部上に低温成長保護
層を堆積させる工程と、 前記ＩｎＰ基板の温度を５５０℃より高い温度に昇温
し、Ｖ族材料ガス、III族材料ガス、及びドーパントを
導入することによって、前記低温成長保護層の上にＩｎ
Ｐブロック層を成長させる工程とを有することを特徴と
するメサ埋め込み型半導体レーザの製造方法。 - 【請求項３】 前記低温成長保護層を堆積させる工程に
おいて、前記ＩｎＰ基板の温度が４５０℃〜５５０℃の
範囲内であり、前記Ｖ族材料ガスがＰＨ３であり、前記
III族材料ガスがＴＭＩｎであることを特徴とする請求
項２に記載の製造方法。 - 【請求項４】 前記低温成長保護層を堆積させる工程に
おいて、前記ＩｎＰ基板の温度が３５０℃〜４５０℃で
あり、前記Ｖ族材料ガスがＡｓＨ３であり、前記III族
材料ガスがＴＥＧａであることを特徴とする請求項２に
記載の製造方法。 - 【請求項５】 前記ＩｎＰブロック層を成長させる工程
において、前記ＩｎＰ基板の温度が６００℃程度であ
り、前記Ｖ族材料ガスがＰＨ３であり、前記III族材料
ガスがＴＭＩｎであり、前記ドーパントがＤＭＺｎ又は
Ｓｉ２Ｈ６であることを特徴とする請求項２に記載の製
造方法。 - 【請求項６】 前記ＩｎＰブロック層の成長速度は、１
μｍ／時〜３μｍ／時であり、前記ＩｎＰブロック層を
成長させる工程におけるＶ族材料ガスの流量Ｆ１とIII
族材料ガスの流量Ｆ２の比Ｆ１／Ｆ２は、５０〜１５０
であることを特徴とする請求項２に記載の製造方法。 - 【請求項７】 前記メサストライプを形成する工程にお
いて、前記バッファ層がＩｎＰバッファ層であり、前記
活性層がＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層であり、
前記クラッド層がＩｎＰクラッド層であることを特徴と
する請求項２に記載の製造方法。 - 【請求項８】 前記ＩｎＧａＡｓＰ層又はＩｎＧａＡｓ
層の成長速度は、０．５μｍ／時〜１μｍ／時であり、
前記ＩｎＧａＡｓＰ層又はＩｎＧａＡｓ層を成長させる
工程におけるＶ族材料ガスの流量Ｆ１１とIII族材料ガ
スの流量Ｆ１ ２の比Ｆ１１／Ｆ１２は、２００〜２５０
であることを特徴とする請求項７に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173921A JP2002368339A (ja) | 2001-06-08 | 2001-06-08 | メサ埋め込み型半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001173921A JP2002368339A (ja) | 2001-06-08 | 2001-06-08 | メサ埋め込み型半導体レーザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368339A true JP2002368339A (ja) | 2002-12-20 |
Family
ID=19015289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001173921A Pending JP2002368339A (ja) | 2001-06-08 | 2001-06-08 | メサ埋め込み型半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041688A (ja) * | 2006-08-01 | 2008-02-21 | Mitsubishi Electric Corp | 半導体レーザ素子の製造方法 |
| CN103397376A (zh) * | 2013-07-23 | 2013-11-20 | 中国科学院长春光学精密机械与物理研究所 | 一种采用lp-mocvd系统生长低位错密度高铟组分铟镓砷材料的方法 |
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| JPH11274645A (ja) * | 1998-03-20 | 1999-10-08 | Toshiba Corp | 半導体素子及びその製造方法 |
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| JP2000332360A (ja) * | 1999-05-25 | 2000-11-30 | Nec Corp | 半導体レーザの製造方法 |
-
2001
- 2001-06-08 JP JP2001173921A patent/JP2002368339A/ja active Pending
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| CN103397376A (zh) * | 2013-07-23 | 2013-11-20 | 中国科学院长春光学精密机械与物理研究所 | 一种采用lp-mocvd系统生长低位错密度高铟组分铟镓砷材料的方法 |
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