JP3266114B2 - 半導体レーザの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体レーザの
製造方法に係り、詳しくは、発光層として働く活性層が
埋込層により覆われた埋込型構造を有する半導体レーザ
の製造方法に関する。

【０００２】

【従来の技術】半導体レーザは、低損失の光ファイバー
の開発に伴って光通信システムの光源として、あるいは
ディジタル・オーディオ・ディスクやレーザプリンタな
どのＡＶ（Audio Video)機器、情報機器などの光源とし
て広く用いられている。このような半導体レーザで優れ
た特性を得るには、発光層として働く活性層内にうまく
光を閉じ込めること、この活性層に効率良く電流を注入
する（電流を狭窄させる）ことなどが要件となる。

【０００３】上述のような要件を満足するために、従来
から、活性層の両面を互いに異なった半導体層からなる
下部クラッド層及び上部クラッド層により挟んだダブル
ヘテロ接合構造、及び活性層を半導体層からなる埋込層
により覆った埋込型構造を採用した半導体レーザが開発
されている。

【０００４】図８は、従来の半導体レーザの構成を示す
断面図である。同図において、ｐ型ＩｎＰ（インジュウ
ム・燐）基板５１上には、ｐ型ＩｎＰからなる下部クラ
ッド層５２及びｎ型ＩｎＰからなる上部クラッド層５３
によって両面が挟まれた、平面形状がストライプ状のＩ
ｎＧａＡｓＰ（インジウム・ガリウム・砒素・燐）から
なる活性層５４が形成されて、ダブルヘテロ接合構造に
なっている。活性層５４の側面にはｐ型ＩｎＰからなる
第１埋込層５５、ｎ型ＩｎＰからなる第１電流ブロック
層５６及びｐ型ＩｎＰからなる第２電流ブロック層５７
が形成されている。そして、上部クラッド層５３及び第
２電流ブロック層５７は、ｎ型ＩｎＰからなる第２埋込
層５８により覆われている。ここで、下部クラッド層５
２及び上部クラッド層５３によって両面が挟まれた活性
層５４の平面形状をストライプ状に形成するのは、レー
ザ光を活性層５４の一部のみに閉じ込めることにより、
ｐｎ接合に平行方向の光強度分布を得る、いわゆる、水
平横モードの半導体レーザを形成するためである。

【０００５】このような構造の半導体レーザにおいて、
ｐ型ＩｎＰ基板５１と第２埋込層５８との間に順方向電
圧を加えると、上部クラッド層５３からは電子が活性層
５４に流入する一方、下部クラッド層５２からは正孔が
活性層５４に流入して、電子及び正孔は活性層５４内に
閉じ込められる。そして、電子と正孔との再結合が繰り
返えされることにより、誘導放出と光増幅とが促進され
て、活性層５４からレーザ光が発生することになる。

【０００６】次に、図７（ａ）〜（ｄ）を参照して、同
半導体レーザの製造方法について工程順に説明する。ま
ず、図７（ａ）に示すように、ｐ型ＩｎＰ基板５１上
に、ｐ型ＩｎＰからなる下部クラッド層５２、ＩｎＧａ
ＡｓＰからなる活性層５４及びｎ型ＩｎＰからなる上部
クラッド層５３を順次に積層して、半導体積層構造６０
を形成する。次に、半導体積層構造６０の上部クラッド
層５３上にシリコン酸化膜からなるストライプ状のマス
ク膜５９を形成した後、図７（ｂ）に示すように、この
マスク膜５９をエッチングマスクとして用いて下部クラ
ッド層５２、活性層５４及び上部クラッド層５３を選択
的にエッチングして、半導体積層構造６０をメサ（台
地）状に形成する。この場合、半導体積層構造６０の平
面形状はマスク膜５９の形状に従って、ストライプ状に
なる。

【０００７】次に、図７（ｃ）に示すように、ＭＯＶＰ
Ｅ(Metal Organic Vapor Phase Epitaxy：有機金属気相
成長）法により、マスク膜５９を選択成長用マスクとし
て用いて、マスク膜５９の周囲にｐ型ＩｎＰからなる第
１埋込層５５、ｎ型ＩｎＰからなる第１電流ブロック層
５６及びｐ型ＩｎＰからなる第２電流ブロック層５７を
順次に形成する。次に、マスク膜５９を除去した後、図
（ｄ）に示すように、ＭＯＶＰＥ法により露出された上
部クラッド層５３及び第２電流ブロック層５７を含む全
面にｎ型ＩｎＰからなる第２埋込層５８を形成して、図
８に示したような半導体レーザを完成させる。

【０００８】しかしながら、上述したような従来の半導
体レーザの製造方法では、図７（ｃ）に示すように、第
１埋込層５５上に第１電流ブロック層５６を形成すると
きに、この第１電流ブロック層５６の先端部５６Ａがマ
スク膜５９及び上部クラッド層５３の付け根部分まで成
長して、第１電流ブロック層５６と上部クラッド層５３
とが接触し易いという欠点がある。このため、両層５
６、５３間にリーク電流が流れて、半導体レーザの特に
高温高出力時に特性劣化を招く可能性があった。

【０００９】そのような第１電流ブロック層５６の先端
部５６Ａの成長を抑制して両層５６、５３間の接触を回
避するようにした半導体レーザの製造方法が、Y.Ohkura
etal.Electron.Lett. vol.28, p1844, Fig.2(1992)、
に開示されている。この文献では、上述の第１電流ブロ
ック層５６の成長前に、成長速度の遅い（２１１）B面
を成長させることにより、第１電流ブロック層５６の成
長を抑制している。しかしながら、上記文献の製造方法
では上述の（２１１）B面を安定良く成長させるのは困
難なので、第１電流ブロック層５６と上部クラッド層５
３との接触を回避することはあまり期待できない。

【００１０】上記両層５６、５３間の接触を回避するよ
うにした他の半導体レーザの製造方法が、特開平７−９
４８２８号公報に開示されている。同公報では、第１電
流ブロック層５６を構成するｎ型ＩｎＰ層の成長時にド
ーパントとしてセレン（Ｓｅ）を用いることにより、同
ｎ型ＩｎＰ層の成長を抑制して、第１電流ブロック層５
６と上部クラッド層５３との接触を回避するようにして
いる。

【００１１】

【発明が解決しようとする課題】ところで、上記特開平
７−９４８２８号公報記載の従来の半導体レーザの製造
方法では、第１電流ブロック層の成長時のドーピング濃
度がゆらぎ易いため、同第１電流ブロック層の成長速度
を確実に抑制できないので、依然として第１電流ブロッ
ク層と上部クラッド層との接触を回避できない、という
問題がある。したがって、第１電流ブロック層５６と上
部クラッド層５３との間にリーク電流が流れるので、半
導体レーザの高温高出力時に特性劣化を招くという不具
合は解決されない。

【００１２】この発明は、上述の事情に鑑みてなされた
もので、電流ブロック層とクラッド層との接触を回避し
て、高温高出力時の特性劣化を防止することができるよ
うにした半導体レーザの製造方法を提供することを目的
としている。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上に、下部クラ
ッド層及び上部クラッド層によって両面が挟まれた活性
層が形成され、該活性層の側面が電流ブロック層により
囲まれ、かつ少なくとも上記上部クラッド層が埋込層に
より覆われてなる半導体レーザの製造方法であって、上
記半導体基板上に、上記下部クラッド層、上記活性層及
び上記上部クラッド層を構成する半導体層を順次に積層
する半導体積層構造形成工程と、上記半導体積層構造の
上記上部クラッド層上に第１マスク膜を形成する第１マ
スク膜形成工程と、上記第１マスク膜をエッチングマス
クとして上記下部クラッド層、上記活性層及び上記上部
クラッド層を選択的にエッチングする半導体積層構造エ
ッチング工程と、上記第１マスク膜の周囲に第１埋込層
を構成する第１半導体層を形成する第１半導体層形成工
程と、上記第１マスク膜を囲むように第２マスク膜を形
成する第２マスク膜形成工程と、上記第２マスク膜の周
囲に第１電流ブロック層を構成する第２半導体層を形成
する第２半導体層形成工程と、上記第２マスク膜を除去
した後、上記第１マスク膜の周囲に第２電流ブロック層
を構成する第３半導体層を形成する第３半導体層形成工
程と、上記第１マスク膜を除去した後、露出された上記
上部クラッド層及び上記第３半導体層を含む全面に第２
埋込層を構成する第４半導体層を形成する第４半導体層
形成工程とを含むことを特徴としている。

【００１４】請求項２記載の発明は、半導体基板上に、
下部クラッド層及び上部クラッド層によって両面が挟ま
れた活性層が形成され、該活性層の側面が電流ブロック
層により囲まれ、かつ少なくとも上記上部クラッド層が
埋込層により覆われてなる半導体レーザの製造方法であ
って、上記半導体基板上に、上記下部クラッド層、上記
活性層及び上記上部クラッド層を構成する半導体層を順
次に積層する半導体積層構造形成工程と、上記半導体積
層構造の上記上部クラッド層上に第１マスク膜を形成す
る第１マスク膜形成工程と、上記第１マスク膜をエッチ
ングマスクとして上記下部クラッド層、上記活性層及び
上記上部クラッド層を選択的にエッチングする半導体積
層構造エッチング工程と、上記第１マスク膜を囲むよう
にエッチング速度が該第１マスク膜のそれよりも大きい
第２マスク膜を形成する第２マスク膜形成工程と、上記
第２マスク膜の周囲に第１電流ブロック層を構成する第
２半導体層を形成する第２半導体層形成工程と、上記第
２マスク膜を上記第１マスク膜よりも上記エッチング速
度が大きい性質を利用して選択的に除去した後、上記第
１マスク膜の周囲に第２電流ブロック層を構成する第３
半導体層を形成する第３半導体層形成工程と、上記第１
マスク膜を除去した後、露出された上記上部クラッド層
及び上記第３半導体層を含む全面に第２埋込層を構成す
る第４半導体層を形成する第４半導体層形成工程とを含
むことを特徴としている。

【００１５】請求項３記載の発明は、請求項１又は２記
載の半導体レーザの製造方法に係り、上記第１マスク膜
形成工程において、上記第１マスク膜の形成と同時に、
この後の第２マスク膜形成工程において用いられる目合
せ用マーカを形成することを特徴としている。

【００１６】請求項４記載の発明は、請求項２又は３記
載の半導体レーザの製造方法に係り、上記第２マスク膜
形成工程と上記第２半導体層形成工程との間に、上記第
２マスク膜の周囲に第１埋込層を構成する第１半導体層
を形成する第１半導体層形成工程を含むことを特徴とし
ている。

【００１７】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の半導体レーザの製造方法に係り、上
記第１マスク膜の平面形状をストライプ状に形成するこ
とを特徴としている。

【００１８】また、請求項６記載の発明は、請求項１乃
至５のいずれか１に記載の半導体レーザの製造方法に係
り、上記第１マスク膜としてシリコン窒化膜を用いるこ
とを特徴としている。

【００１９】また、請求項７記載の発明は、請求項１乃
至６のいずれか１に記載の半導体レーザの製造方法に係
り、上記第２マスク膜としてシリコン酸化膜を用いるこ
とを特徴としている。

【００２０】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載の半導体レーザの製造方法に係
り、上記活性層としてインジウム・ガリウム・砒素・燐
化合物半導体を用いることを特徴としている。

【００２１】また、請求項９記載の発明は、請求項１乃
至８のいずれか１に記載の半導体レーザの製造方法に係
り、上記半導体基板、上記下部クラッド層及び上記上部
クラッド層としてインジウム・燐化合物半導体を用いる
ことを特徴としている。

【００２２】また、請求項１０記載の発明は、請求項１
乃至９のいずれか１に記載の半導体レーザの製造方法に
係り、上記第１及び第２埋込層、上記第１及び第２電流
ブロック層としてインジウム・燐化合物半導体を用いる
ことを特徴としている。

【００２３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１（ａ）〜（ｄ）及び図２（ｅ）〜（ｈ）は、この発
明の第１実施例である半導体レーザの製造方法を工程順
に示す工程図である。以下、図１及び図２を参照して、
同半導体レーザの製造方法について工程順に説明する。
まず、図１（ａ）に示すように、ＭＯＶＰＥ法により、
ｐ型ＩｎＰ基板１上に、厚さが略０．１μｍ、不純物濃
度が略５×１０^１７／ｃｍ^３のｐ型ＩｎＰからなる下部
クラッド層２、厚さが略０．２μｍ、発光波長が略１．
３μｍの量子井戸構造を有するＩｎＧａＡｓＰからなる
活性層４及び厚さが略０．４μｍ、不純物濃度が略１×
１０^１８／ｃｍ^３のｎ型ＩｎＰからなる上部クラッド層
３を順次に積層して、半導体積層構造１０を形成する。
このときのＭＯＶＰＥ法は、温度が略６５０℃、成長圧
力が略１００mbar（略７６Torr:Torricelli）、Ｖ族元素
供給量とIII族元素供給量との比（Ｖ族／III族）が、Ｉ
ｎＰ成長時は１２０、ＩｎＧａＡｓＰ成長時は１００、
に設定した成長条件で行った。なお、原料としては、Ｔ
ＭＩｎ（トリメチル・インジウム）、ＴＥＧａ（トリエ
チル・ガリウム）、ＴＢＰ（ターシャル・ブチル・フォ
スフィン）、ＴＢＡｓ（ターシャル・ブチル・アルシ
ン）、ＰＨ_３（フォスフィン）、ｐ型ドーパントはＤＥ
Ｚｎ（ジエチル・ジンク）、ｎ型ドーパントはＳｉ_２Ｈ
_６（ジシラン）を用いた。

【００２４】続いて、ＣＶＤ（Chemical Vapor Deposit
ion）法により、半導体積層構造１０の上部クラッド層３
上に、幅が略２μｍのシリコン窒化膜からなるストライ
プ状の第１マスク膜９を形成する。このとき、同時に上
部クラッド層３上の第１マスク膜９の周囲に一対の目合
せ用マーカ１１を形成する。図６は、図１（ａ）に対応
した上面図を示している。この目合せ用マーカ１１は、
後の工程で形成される第２マスク膜をストライプ状の活
性層に対して正確に左右対称に位置決めするように行う
フォトリソグラフィ法に用いるためのものである。目合
せ用マーカ１１の形状は、例えば矩形状、Ｌ字状、トン
ボ状、ストライプ状などを選ぶことができる。

【００２５】次に、図１（ｂ）に示すように、第１マス
ク膜９をエッチングマスクとして用いて下部クラッド層
２、活性層４及び上部クラッド層３を選択的にエッチン
グして、半導体積層構造１０をメサ状に形成する。エッ
チャアントとしては、ＨＢｒ（臭化水素）、Ｈ_２Ｏ
_２（過酸化水素水）及びＨ_２Ｏ（水）の混合液を用い
た。このエッチングによって、半導体積層構造１０の平
面形状、すなわち活性層４の平面形状は第１マスク膜９
の形状に従って、ストライプ状になる。また、このエッ
チング時に、目合せ用マーカ１１に対応した位置のｐ型
ＩｎＰ基板１の表面には凹凸部１Ａが形成され、この凹
凸部１Ａは目合せ用マーカ１１と同じ機能を有してい
る。

【００２６】次に、図１（ｃ）に示すように、ＭＯＶＰ
Ｅ法により、第１マスク膜９を選択成長用マスクとして
用いて、厚さが略０．５μｍ、不純物濃度が略５×１０
^１７／ｃｍ^３のｐ型ＩｎＰからなる第１埋込層５を形成
する。

【００２７】次に、図１（ｄ）に示すように、ＣＶＤ法
により、第１マスク膜９を含む全面にシリコン酸化膜１
２を堆積する。続いて、このシリコン酸化膜１２の第２
マスク膜とすべき領域上のみにフォトリソグラフィ法に
よりフォトレジスト膜１３を形成する。

【００２８】次に、フォトレジスト膜１３をエッチング
マスクとして用いて、図２（ｅ）に示すように、ＨＦ
（弗酸）によりシリコン酸化膜１２の不要部をエッチン
グして、第１マスク膜９を囲むように幅が略２．５μｍ
のシリコン酸化膜からなる第２マスク膜１４を形成す
る。このとき、上述の凹凸部１Ａ（目合せ用マーカ１１
に相当）を用いてフォトリソグラフィを行うことによ
り、第２マスク膜１４を第１マスク膜９に正確に囲むよ
うに位置合わせして形成することができる。すなわち、
フォトリソグラフィ時に凹凸部１Ａは目合せ用マーカ１
１と同じように認識されるので、凹凸部１Ａは目合せ用
マーカ１１がなくともこれと同じ役割を果たすことがで
きる。したがって、第２マスク膜１４をストライプ状の
活性層４に対して正確に左右対称に位置決めすることが
できるので、第２マスク膜１４は第１マスク膜９を正確
に囲むように形成される。また、上述の凹凸部１Ａを、
この後の電極形成工程などにおいて行われるフォトリソ
グラフィの目合わせ用マーカとして用いることにより、
電極パターン形成時の精度を向上させることができるな
どの利点が得られる。

【００２９】次に、図２（ｆ）に示すように、ＭＯＶＰ
Ｅにより、第２マスク膜１４を選択成長用マスクとして
用いて、第２マスク膜１４の周囲に、厚さが略０．５μ
ｍ、不純物濃度が略１×１０^１８／ｃｍ^３のｎ型ＩｎＰ
からなる第１電流ブロック層６を形成する。このとき、
既に形成されている第１埋込層５の先端部が第２マスク
膜１４により完全に覆われた状態で、第１電流ブロック
層６の形成が行われるので、この第１電流ブロック層６
の先端部６Ａは第２マスク膜１４の存在によって上部ク
ラッド層３に接触しないように成長する。したがって、
第１電流ブロック層６と上部クラッド層３との接触を確
実に回避することができる。

【００３０】次に、第２マスク膜１４を除去して、第１
マスク膜９のみを残すようにする。これは、図２（ｆ）
に示した構造のｐ型ＩｎＰ基板１を弗酸液に浸すことに
より、弗酸に対するシリコン酸化膜のエッチング速度が
シリコン窒化膜のそれより大きい性質を利用して、第２
マスク膜１４を選択的に除去するようにする。続いて、
図２（ｇ）に示すように、ＭＯＶＰＥにより、残ってい
る第１マスク膜９を選択成長用マスクとして用いて、第
１マスク膜９の周囲に、厚さが略０．５μｍ、不純物濃
度が略１×１０^１８／ｃｍ^３のｐ型ＩｎＰからなる第２
電流ブロック層７を形成する。このとき、第２マスク膜
１４が除去されて第１埋込層５の先端部にできる空間に
はすぐに第２電流ブロック層７が埋め込まれるため、第
１電流ブロック層６と上部クラッド層３との間はその第
２電流ブロック層７により分離されているので、両層
６、３間の接触のおそれは全くない。

【００３１】次に、第１マスク膜９を熱燐酸（Ｈ_３ＰＯ
_４）でエッチングした後、図２（ｈ）に示すように、Ｍ
ＯＶＰＥ法により露出された上部クラッド層３及び第２
電流ブロック層７を含む全面に、厚さが略１．５μｍ、
不純物濃度が略１×１０^１８／ｃｍ^３のｎ型ＩｎＰから
なる第２埋込層８を形成して、図８に示したのと略同一
構造の半導体レーザを完成させる。

【００３２】このように、この例の構成によれば、第１
マスク膜９をエッチングマスクとして上部クラッド層３
を含む半導体積層構造１０をメサ状に形成した後、第１
マスク膜９を囲むように第２マスク膜１４を形成して、
この第２マスク膜１４を選択成長用マスクとして用いて
第２マスク膜１４の周囲に第１電流ブロック層６を形成
するようにしたので、第２マスク膜１４の存在によって
第１電流ブロック層６と上部クラッド層３との接触を回
避することができる。したがって、高温高出力時の特性
劣化を防止することができる。また、特性劣化を防止で
きることに伴い、製造歩留りを向上させることができる
ので、コストダウンを図ることができる。

【００３３】◇第２実施例 図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｈ）は、この発
明の第２実施例である半導体レーザの製造方法を工程順
に示す工程図である。この例の半導体レーザの製造方法
の構成が、上述の第１実施例のそれと大きく異なるとこ
ろは、第１マスク膜をエッチングマスクとして半導体積
層構造をメサ状に形成した後、すぐに第１マスク膜を囲
むように第２マスク膜を形成して、この第２マスク膜を
選択成長用マスクとして用いるようにした点である。以
下、図３及び図４を参照して、同半導体レーザの製造方
法について工程順に説明する。まず、図３（ａ）に示す
ように、ＭＯＶＰＥ法により、ｐ型ＩｎＰ基板２１上
に、厚さが略０．１μｍ、不純物濃度が略５×１０^１７
／ｃｍ^３のｐ型ＩｎＰからなる下部クラッド層２２、厚
さが略０．２μｍ、発光波長が略１．３μｍの量子井戸
構造を有するＩｎＧａＡｓＰからなる活性層２４及び厚
さが略０．４μｍ、不純物濃度が略１×１０^１８／ｃｍ
^３のｎ型ＩｎＰからなる上部クラッド層２３を順次に積
層して、半導体積層構造３０を形成する。このときのＭ
ＯＶＰＥ法は、第１実施例と略同じ成長条件で行った。
続いて、ＣＶＤ法により、半導体積層構造３０の上部ク
ラッド層２３上に、幅が略２μｍのシリコン窒化膜から
なるストライプ状の第１マスク膜２９を形成する。この
とき、同時に上部クラッド層２３上の第１マスク膜２９
の周囲に一対の目合せ用マーカ３１を形成する。このと
きの基板２１の上面形状は図６と略同じになる。

【００３４】次に、図３（ｂ）に示すように、第１マス
ク膜２９をエッチングマスクとして用いて下部クラッド
層２２、活性層２４及び上部クラッド層２３を選択的に
エッチングして、半導体積層構造３０をメサ状に形成す
る。このエッチングによって、半導体積層構造３０の平
面形状、すなわち活性層２４の平面形状は第１マスク膜
２９の形状に従って、ストライプ状になる。また、この
エッチング時に、目合せ用マーカ３１に対応した位置の
ｐ型ＩｎＰ基板２１の表面には凹凸部２１Ａが形成され
る。

【００３５】次に、図３（ｃ）に示すように、ＣＶＤ法
により、第１マスク膜２９を含む全面にシリコン酸化膜
３２を堆積する。続いて、このシリコン酸化膜３２の第
２マスク膜とすべき領域上のみにフォトリソグラフィ法
によりフォトレジスト膜３３を形成する。

【００３６】次に、フォトレジスト膜３３をエッチング
マスクとして用いて、図３（ｄ）に示すように、弗酸に
よりシリコン酸化膜３２の不要部をエッチングして、第
１マスク膜２９を囲むように幅が略２．５μｍのシリコ
ン酸化膜からなる第２マスク膜３４を形成する。このと
き、上述の凹凸部２１Ａ（目合せ用マーカ３１に相当）
を用いてフォトリソグラフィを行うことにより、第２マ
スク膜３４を第１マスク膜２９に正確に囲むように位置
合わせして形成することができる。

【００３７】次に、図４（ｅ）に示すように、ＭＯＶＰ
Ｅにより、第２マスク膜３４を選択成長用マスクとして
用いて、第２マスク膜３４の周囲に、厚さが略０．５μ
ｍ、不純物濃度が略５×１０^１７／ｃｍ^３のｐ型ＩｎＰ
からなる第１埋込層２５及び厚さが略０．５μｍ、不純
物濃度が略１×１０^１８／ｃｍ^３のｎ型ＩｎＰからなる
第１電流ブロック層２６を形成する。すなわち、第２マ
スク膜３４を選択成長用マスクとして用いて、第１埋込
層２５及び第１電流ブロック層２６を連続的に形成す
る。このとき、既に形成されている第２マスク膜３４を
選択成長用マスクとして用いて、第１電流ブロック層２
６の形成が行われるので、この第１電流ブロック層２６
の先端部２６Ａは第２マスク膜３４の存在によって上部
クラッド層２３に接触しないように成長する。したがっ
て、第１電流ブロック層２６と上部クラッド層２３との
接触を確実に回避することができる。

【００３８】次に、図４（ｆ）に示すように、弗酸に対
するシリコン酸化膜のエッチング速度がシリコン窒化膜
のそれより大きい性質を利用して、第２マスク膜３４を
選択的に除去して、第１マスク膜２９のみを残すように
する。

【００３９】次に、図４（ｇ）に示すように、ＭＯＶＰ
Ｅにより、残っている第１マスク膜２９を選択成長用マ
スクとして用いて、第１マスク膜２９の周囲に、厚さが
略０．５μｍ、不純物濃度が略１×１０^１８／ｃｍ^３の
ｐ型ＩｎＰからなる第２電流ブロック層２７を形成す
る。このとき、第２マスク膜３４が除去されて第１埋込
層２５の先端部にできる空間にはすぐに第２電流ブロッ
ク層２７が埋め込まれるため、第１電流ブロック層２６
と上部クラッド層２３との間はその第２電流ブロック層
２７により分離されているので、両層２６、２３間の接
触のおそれは全くない。

【００４０】次に、第１マスク膜２９を熱燐酸でエッチ
ングした後、図４（ｈ）に示すように、ＭＯＶＰＥ法に
より露出された上部クラッド層２３及び第２電流ブロッ
ク層２７を含む全面に、厚さが略１．５μｍ、不純物濃
度が略１×１０^１８／ｃｍ^３のｎ型ＩｎＰからなる第２
埋込層２８を形成して、半導体レーザを完成させる。

【００４１】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例によれば、第１マスク膜をエッ
チングマスクとして半導体積層構造をメサ状に形成した
後、すぐに第１マスク膜を囲むように第２マスク膜を形
成して、この第２マスク膜を選択成長用マスクとして用
いて第１埋込層及び第１電流ブロック層を連続的に形成
するので、工程を簡略化できる。

【００４２】◇第３実施例 図５（ａ）〜（ｄ）は、この発明の第３実施例である半
導体レーザの製造方法を工程順に示す工程図である。こ
の第３実施例の半導体レーザの製造方法の構成が、上述
の第２実施例のそれと大きく異なるところは、この第２
マスク膜を選択成長用マスクとして用いたとき、第１埋
込層の形成を省略するようにした点である。以下、図５
を参照して、同半導体レーザの製造方法について工程順
に説明する。

【００４３】上述の第２実施例における図３（ａ）〜
（ｄ）に示した工程と略同様な工程により、図５（ａ）
に示したように、第１マスク膜３９を囲むように第２マ
スク膜４４を形成した後、ＭＯＶＰＥにより、第２マス
ク膜４４を選択成長用マスクとして用いて、第２マスク
膜４４の周囲にｎ型ＩｎＰからなる第１電流ブロック層
４６を形成する。このとき、既に形成されている第２マ
スク膜４４を選択成長用マスクとして用いて、第１電流
ブロック層４６の形成が行われるので、この第１電流ブ
ロック層４６の先端部４６Ａは第２マスク膜４４の存在
によって上部クラッド層２３に接触しないように成長す
る。したがって、第１電流ブロック層４６と上部クラッ
ド層２３との接触を確実に回避することができる。

【００４４】次に、図５（ｂ）に示すように、弗酸に対
するシリコン酸化膜のエッチング速度がシリコン窒化膜
のそれより大きい性質を利用して、第２マスク膜４４を
選択的に除去して、第１マスク膜２９のみを残すように
する。

【００４５】次に、図５（ｃ）に示すように、ＭＯＶＰ
Ｅにより、残っている第１マスク膜２９を選択成長用マ
スクとして用いて、第１マスク膜２９の周囲にｐ型Ｉｎ
Ｐからなる第２電流ブロック層４７を形成する。このと
き、第２マスク膜４４が除去されて第１電流ブロック層
４６の先端部４６Ａにできる空間にはすぐに第２電流ブ
ロック層４７が埋め込まれるため、第１電流ブロック層
４６と上部クラッド層２３との間はその第２電流ブロッ
ク層４７により分離されているので、両層４６、２３間
の接触のおそれは全くない。

【００４６】次に、第１マスク膜２９を熱燐酸でエッチ
ングした後、図５（ｄ）に示すように、ＭＯＶＰＥ法に
より露出された上部クラッド層２３及び第２電流ブロッ
ク層４７を含む全面にｎ型ＩｎＰからなる第２埋込層４
８を形成して、半導体レーザを完成させる。

【００４７】この例の場合、上述の第１及び第２実施例
と比較して、第１埋込層の形成を省略しているが、この
第１埋込層の働きはｐ型ＩｎＰ基板２１及び下部クラッ
ド層２２によって補われて、電流狭窄の作用が行われる
ので、問題はない。

【００４８】このように、この例の構成によっても、第
２実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例によれば、第１埋込層の形成を
省略しているので、その分工程をより簡略化することが
できる。

【００４９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、エッチ
ングマスクとしての第１マスク膜はシリコン窒化膜を、
選択成長用マスクとしての第２マスク膜はシリコン酸化
膜を用いる例で説明したが、逆に第１マスクとしてシリ
コン酸化膜を、第２マスクとしてシリコン窒化膜を用い
るようにしても良い。これら第１及び第２マスク膜は、
選択的にエッチング除去できるマスク膜の組み合わせで
あればそれらの例に限ることなく、他の絶縁膜を用いる
ことができる。

【００５０】また、発光層としての活性層は、インジウ
ム・ガリウム・砒素・燐化合物半導体に限らず、インジ
ウム・ガリウム・砒素（InGaAs）、インジウム・砒素・
燐（InAsP）などを用いることができる。また、発光部
の構造は量子井戸構造でもバルク構造でも良い。また、
各半導体層の厚さ及び不純物濃度、半導体層の形成手段
などの条件は一例を示したものであり、目的、用途など
により変更することができる。

【００５１】

【発明の効果】以上説明したように、この発明の半導体
レーザの製造方法によれば、第１マスク膜をエッチング
マスクとしてクラッド層を含む半導体積層構造をメサ状
に形成した後、第１マスク膜を囲むように第２マスク膜
を形成して、この第２マスク膜を選択成長用マスクとし
て用いて第２マスク膜の周囲に電流ブロック層を形成す
るようにしたので、第２マスク膜の存在によって電流ブ
ロック層とクラッド層との接触を回避することができ
る。したがって、高温高出力時の特性劣化を防止するこ
とができる。また、特性劣化を防止できることに伴い、
製造歩留りを向上させることができるので、コストダウ
ンを図ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例である半導体レーザの製
造方法を工程順に示す工程図である。

【図２】同半導体レーザの製造方法を工程順に示す工程
図である。

【図３】この発明の第２実施例である半導体レーザの製
造方法を工程順に示す工程図である。

【図４】同半導体レーザの製造方法を工程順に示す工程
図である。

【図５】この発明の第３実施例である半導体レーザの製
造方法を工程順に示す工程図である。

【図６】同半導体レーザの製造方法の一工程における半
導体基板を概略示す上面図である。

【図７】従来の半導体レーザの製造方法を工程順に示す
工程図である。

【図８】従来の半導体レーザの構成を示す断面図であ
る。

【符号の説明】

１、２１ ｐ型ＩｎＰ基板 １Ａ、２１Ａ 凹凸部（目合せ用マーカ） ２、２２ 下部クラッド層（ｐ型ＩｎＰ） ３、２３ 上部クラッド層（ｎ型ＩｎＰ） ４、２４ 活性層（ＩｎＧａＡｓＰ） ５、２５ 第１埋込層（ｐ型ＩｎＰ） ６、２６、４６ 第１電流ブロック層（ｎ型Ｉｎ
Ｐ） ６Ａ、２６Ａ、４６Ａ 第１電流ブロック層の先端
部 ７、２７ 第２電流ブロック層（ｐ型ＩｎＰ） ８、２８、４８ 第２埋込層（ｎ型ＩｎＰ） ９、２９、３９ 第１マスク膜 １０、３０ 半導体積層構造 １１、３１ 目合せ用マーカ １２、３２ シリコン酸化膜 １３、３３ フォトレジスト膜 １４、３４、４４ 第２マスク膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−165685（ＪＰ，Ａ) 特開 平３−102890（ＪＰ，Ａ) 特開 平６−125131（ＪＰ，Ａ) 特開 平６−291416（ＪＰ，Ａ) 特開 平７−94828（ＪＰ，Ａ) 特開 平１−300581（ＪＰ，Ａ) Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅ ｒｓ，28［19］，ｐ．1844−1845 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01S 5/00 - 5/50

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、下部クラッド層及び上
   部クラッド層によって両面が挟まれた活性層が形成さ
   れ、該活性層の側面が電流ブロック層により囲まれ、か
   つ少なくとも前記上部クラッド層が埋込層により覆われ
   てなる半導体レーザの製造方法であって、 前記半導体基板上に、前記下部クラッド層、前記活性層
   及び前記上部クラッド層を構成する半導体層を順次に積
   層する半導体積層構造形成工程と、 前記半導体積層構造の前記上部クラッド層上に第１マス
   ク膜を形成する第１マスク膜形成工程と、 前記第１マスク膜をエッチングマスクとして前記下部ク
   ラッド層、前記活性層及び前記上部クラッド層を選択的
   にエッチングする半導体積層構造エッチング工程と、 前記第１マスク膜の周囲に第１埋込層を構成する第１半
   導体層を形成する第１半導体層形成工程と、 前記第１マスク膜を囲むように第２マスク膜を形成する
   第２マスク膜形成工程と、 前記第２マスク膜の周囲に第１電流ブロック層を構成す
   る第２半導体層を形成する第２半導体層形成工程と、 前記第２マスク膜を除去した後、前記第１マスク膜の周
   囲に第２電流ブロック層を構成する第３半導体層を形成
   する第３半導体層形成工程と、 前記第１マスク膜を除去した後、露出された前記上部ク
   ラッド層及び前記第３半導体層を含む全面に第２埋込層
   を構成する第４半導体層を形成する第４半導体層形成工
   程とを含むことを特徴とする半導体レーザの製造方法。
2. 【請求項２】 半導体基板上に、下部クラッド層及び上
   部クラッド層によって両面が挟まれた活性層が形成さ
   れ、該活性層の側面が電流ブロック層により囲まれ、か
   つ少なくとも前記上部クラッド層が埋込層により覆われ
   てなる半導体レーザの製造方法であって、 前記半導体基板上に、前記下部クラッド層、前記活性層
   及び前記上部クラッド層を構成する半導体層を順次に積
   層する半導体積層構造形成工程と、 前記半導体積層構造の前記上部クラッド層上に第１マス
   ク膜を形成する第１マスク膜形成工程と、 前記第１マスク膜をエッチングマスクとして前記下部ク
   ラッド層、前記活性層及び前記上部クラッド層を選択的
   にエッチングする半導体積層構造エッチング工程と、 前記第１マスク膜を囲むようにエッチング速度が該第１
   マスク膜のそれよりも大きい第２マスク膜を形成する第
   ２マスク膜形成工程と、 前記第２マスク膜の周囲に第１電流ブロック層を構成す
   る第２半導体層を形成する第２半導体層形成工程と、 前記第２マスク膜を前記第１マスク膜よりも前記エッチ
   ング速度が大きい性質を利用して選択的に除去した後、
   前記第１マスク膜の周囲に第２電流ブロック層を構成す
   る第３半導体層を形成する第３半導体層形成工程と、 前記第１マスク膜を除去した後、露出された前記上部ク
   ラッド層及び前記第３半導体層を含む全面に第２埋込層
   を構成する第４半導体層を形成する第４半導体層形成工
   程とを含むことを特徴とする半導体レーザの製造方法。
3. 【請求項３】 前記第１マスク膜形成工程において、前
   記第１マスク膜の形成と同時に、この後の第２マスク膜
   形成工程において用いられる目合せ用マーカを形成する
   ことを特徴とする請求項１又は２記載の半導体レーザの
   製造方法。
4. 【請求項４】 前記第２マスク膜形成工程と前記第２半
   導体層形成工程との間に、前記第２マスク膜の周囲に第
   １埋込層を構成する第１半導体層を形成する第１半導体
   層形成工程を含むことを特徴とする請求項２又は３記載
   の半導体レーザの製造方法。
5. 【請求項５】 前記第１マスク膜の平面形状をストライ
   プ状に形成することを特徴とする請求項１乃至４のいず
   れか１に記載の半導体レーザの製造方法。
6. 【請求項６】 前記第１マスク膜としてシリコン窒化膜
   を用いることを特徴とする請求項１乃至５のいずれか１
   に記載の半導体レーザの製造方法。
7. 【請求項７】 前記第２マスク膜としてシリコン酸化膜
   を用いることを特徴とする請求項１乃至６のいずれか１
   に記載の半導体レーザの製造方法。
8. 【請求項８】 前記活性層としてインジウム・ガリウム
   ・砒素・燐化合物半導体を用いることを特徴とする請求
   項１乃至７のいずれか１に記載の半導体レーザの製造方
   法。
9. 【請求項９】 前記半導体基板、前記下部クラッド層及
   び前記上部クラッド層としてインジウム・燐化合物半導
   体を用いることを特徴とする請求項１乃至８のいずれか
   １に記載の半導体レーザの製造方法。
10. 【請求項１０】 前記第１及び第２埋込層、前記第１及
    び第２電流ブロック層としてインジウム・燐化合物半導
    体を用いることを特徴とする請求項１乃至９のいずれか
    １に記載の半導体レーザの製造方法。