JP4072938B2 - 半導体光素子及びその製造方法 - Google Patents

半導体光素子及びその製造方法 Download PDF

Info

Publication number
JP4072938B2
JP4072938B2 JP2001141184A JP2001141184A JP4072938B2 JP 4072938 B2 JP4072938 B2 JP 4072938B2 JP 2001141184 A JP2001141184 A JP 2001141184A JP 2001141184 A JP2001141184 A JP 2001141184A JP 4072938 B2 JP4072938 B2 JP 4072938B2
Authority
JP
Japan
Prior art keywords
layer
active region
mass transport
mesa stripe
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001141184A
Other languages
English (en)
Other versions
JP2002344085A (ja
Inventor
進 近藤
龍三 伊賀
松幸 小笠原
康洋 近藤
悦男 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2001141184A priority Critical patent/JP4072938B2/ja
Priority to DE60212755T priority patent/DE60212755T2/de
Priority to EP02252724A priority patent/EP1251610B1/en
Priority to US10/124,835 priority patent/US6717187B2/en
Publication of JP2002344085A publication Critical patent/JP2002344085A/ja
Priority to US10/775,806 priority patent/US6982469B2/en
Priority to US11/240,903 priority patent/US7060518B2/en
Application granted granted Critical
Publication of JP4072938B2 publication Critical patent/JP4072938B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Lasers (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は光通信に有用な埋め込み型の半導体光素子及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体材料を用いた発光素子や光変調器の製作に当たっては、素子性能や信頼性等の向上のために埋め込み構造が用いられている。
この埋め込み構造の一つとしてマストランスポートによる埋め込み構造がある(特開平8−250806号公報)。
このマストランスポートとは、メサストライプに加工された活性層側面の加工ダメージをいわゆるウェットエッチングで除去し、その後成長装置に装填し、昇温時にクラッド層の一部が融解し活性層側面に移動し再結晶化することにより、活性層側面をクラッド領域の材料で埋め込むものである。
【0003】
これによって、ドライエッチングの表面加工層の除去や、昇温時の熱ダメージを防げるという特徴がある。
しかし、このマストランスポートでは、クラッド領域の材料の一部が溶解して活性層側面に移動し、再結晶化することにより埋め込みを行うために、クラッド層に添加されている不純物も一緒に移動し再結晶化した埋め込み部位に取り込まれることになる。
このため接合領域の面積が増えたり、リーク電流の原因となったりする。
【0004】
また、溶解したクラッド層の材料に含まれている不純物が、埋め込み部位に隣接する活性層に拡散し、活性層の発光特性を劣化させる原因にもなる。
特に、マストランスポートで形成された部位にp形不純物の亜鉛(Zn)が含くまれると、pn接合埋め込みの場合にはp形埋め込み層とマストランスポートで形成した部位が連続したり、鉄(Fe)を添加した半絶縁層による埋め込みの場合には、FeとZnの相互拡散の原因となり、リーク電流や接合容量の増える要因となる。
【0005】
高抵抗埋め込み層には、従来、鉄(Fe)をドーピングした半導体結晶が用いられているが、埋め込み層に含まれる鉄(Fe)とp型クラッド層とp型コンタクト層のドーパントである亜鉛(Zn)とが埋め込み界面で相互拡散する問題があった。
その結果、亜鉛が埋め込み層に拡散し、素子特性劣化、特に変調特性劣化の要因となっていた。
【0006】
ところが、最近、Ruをドーパントとした半絶縁性InP結晶がエピタキシャル成長法により得られている(A.Dadger et.al, Appl.ied Physics Letters 73, N026 pp3878-3880 (1998)) 。
ビスジメチルペンタディエニルルテニウム(bis(η5-2,4-dimethylpentadienyl ruthenium(II)) をRuの原料ガスとして用い、有機金属気相エピタキシ(MOVPE)法により、Ruを4×1018cm3まで添加したInP結晶を成長している。
【0007】
RuはZnとほとんど相互拡散をおこさないことが見いだされ、電子に対してのみならず正孔に対しても十分補償可能なものである。
また、Ruを添加した高抵抗埋め込み層を用いた半導体レーザ作製の報告がなされている(A.van Geelen et. al, 11th International Conference on Indium Phosphide and Related materials TuB1-2 (1999))。
この報告では、Ruを添加した高抵抗InP層とその上に形成したn型InPホールブロック層を埋め込み層として用いた半導体レーザの製作が述べられている。
埋め込み層の成長は、MOVPE法を用いたエピタキシャル成長により行われており、マストランスポートは用いられていない。
【0008】
【発明が解決しようとする課題】
従来技術では、マストランスポートで形成された部位がp型となる、接合容量が増える、電流のリークパスができる、等の問題があるため素子の性能が低下し、製作歩留まりが低かった。
また、Ruの添加はエピタキシャル成長法により行われており、マストランスポートによる添加は行われていなかった。
【0009】
本発明は、これらの従来素子の有する欠点を解決するため、及びマストランスポートを用いた作製方法の欠点を解決するためになされたものである。
即ち、pn埋め込み構造ではリークパスを防ぎ、半絶縁性埋め込みでは、相互拡散を防ぎ、リークや接合容量の少ない高性能な半導体光素子、及びそれを製作歩留まり良く製造する方法を提供するものである。
【0010】
【課題を解決するための手段】
前記目的を達成する本発明の請求項1に係る半導体光素子は、半導体基板上に、少なくとも第一の導電型を有するクラッド層、光吸収層である活性領域、第二の導電型を有するクラッド層が積層された積層体からなるメサストライプがあり、該活性領域の幅は該メサストライプの幅よりも狭く、該活性領域の両側面が該メサストライプの側面の内側にあり、該メサストライプの両側を埋め込み層で埋め込んだ高速電界吸収型光変調器である半導体光素子において、少なくとも該活性領域の両側面にある空隙に、マストランスポートによりルテニウムを添加した半絶縁層を配することによりメサ構造内部の接合面積の増加を抑制して接合容量の増加を抑制することを特徴とする。
前記目的を達成する本発明の請求項2に係る半導体光素子は、請求項1において、前記活性領域は、InGaAlAs井戸層及びInAlAs障壁層よりなるMQW層であることを特徴とする。
【0011】
前記目的を達成する本発明の請求項3に係る半導体光素子の製造方法は、第一の導電型を有する半導体基板上に、第一の導電型を有するクラッド層、光吸収層である活性領域、及び第二の導電形を有するクラッド層を順次積層して積層体を形成する第1の工程と、該積層体上に誘電体薄膜からなるマスクを形成し、該マスクを介して該積層体層をエッチングし、メサストライプを形成する第2の工程と、選択的なエッチングにより該活性領域の両側面をエッチングし、該活性領域の幅が該メサストライプ幅よりも狭く、該活性領域の両側面が該メサストライプの側面の内側になるようにする第3の工程と、該活性領域の両側面をマストランスポートにより埋め込む第4の工程と、マストランスポートにより活性領域の両側面が埋め込まれたメサストライプ構造の両わきを、半絶縁性半導体で埋め込む第5の工程とからなる高速電界吸収型光変調器である半導体光素子の製造方法において、前記高速電界吸収型光変調器におけるメサ構造内部の接合面積の増加を抑制して接合容量の増加を抑制するために上記第4の工程においてルテニウム(元素記号:Ru)を含む原料ガスを流しながらマストランスポートを行うことにより該活性領域の両側面にある空隙にルテニウムを添加した半絶縁層を形成することを特徴とする。
前記目的を達成する本発明の請求項に係る半導体光素子の製造方法は、請求項3の第4の工程において、500℃から650℃までルテニウムを含む有機金属ガスを流すことを特徴とする。
【0012】
〔作用〕
Ruを添加した半導体層は半絶縁性であり、p形不純物との相互拡散がなく、安定した高抵抗層を実現でき、良質な電流狭窄層を実現できる。
そのため、活性領域の両脇にRu添加層を配することによりpn接合面積を減少させたり、活性領域側壁のリーク電流を少なくし、高周波特性が良く、効率のよい、変調器や発光素子を実現できる。
【0013】
また、Ruはマストランスポートを行う際に雰囲気中にRuを含む有機金属ガスを供給すれば、マストランスポートで形成した部位に簡単に添加することができる。
そのため、マストランスポートにより活性領域の両脇を埋め込めば、その埋め込んだ領域(マストランスポート形成部位)は半絶縁性となる。
Ruの持つ正孔(ホール)に対する補償効果により、例えマストランスポート形成部位にp型不純物の亜鉛(Zn)が混入しても半絶縁性の層ができる。
【0014】
【発明の実施の形態】
〔実施例1〕
本発明の第1の実施例を図1に示す。
本実施例は、InGaAlAs/InAlAs−MQWを光吸収層に用いた電界吸収型光変調器(EA変調器)である。
【0015】
図1に示すように、n型InP基板10上に層厚約1μmのn型InPクラッド層12、活性領域14、層厚1.5μmのp型InPクラッド層16、層厚0.1μmのp型インジウムガリウム砒素燐(InGaAsP:組成波長1.3ミクロン)電極層18、層厚0.3μmのp型インジウムガリウム砒素(InGaAs)電極層20の順に積層した。
【0016】
それぞれの化合物半導体は特に断らない限り、InP基板に格子整合する組成である。
このときの活性領域14は下から層厚40nmの無添加(故意に添加していない)InGaAsP層(組成波長1.3μm)、6対のInGaAs井戸層(圧縮歪み0.5%、層厚5nm)、InAlAs障壁層(伸張歪み0.4%、層厚11nm)からなるMQW層、層厚40nmの無添加InGaAsP層(組成波長1.3μm)からなる。
【0017】
この積層体がメサストライプに加工され、その両脇を半絶縁InP埋め込み層26で埋め込んでいる。
更にn型InP基板10の裏面にAuGeNiのn型電極30を、p型インジウムガリウム砒素(InGaAs)電極層20の上にAuZn/Auのp型ストライプ電極28をそれぞれ形成している。
この構造が従来の埋め込み型光素子と異なる点は、活性領域14と半絶縁InP埋め込み層26との間にRu添加InP層24が配されていることである。
【0018】
即ち、活性領域14の幅がメサストライプの幅よりも狭く、活性領域14の両側面がメサストライプの側壁より内側に入り込んでおり、この様にして出来た空隙にRu添加InP層24が配されている。
この様な構成をとったために、活性領域の両側にpn接合が形成されず、従来問題となっていた容量の増加は起こらない。また、リーク電流も発生しない。
【0019】
従来、活性領域の両側に空隙がある場合には、マストランスポートによりクラッド層の一部が融解し、この空隙に移動して再結晶化するため、クラッド層に添加されている不純物が取り込まれ、活性領域の両側にpn接合が形成されていた。
また、従来のマストランスポートにより活性領域の両脇を埋め込んだものではRuの添加は行われておらず、取り込まれた不純物は補償されないままであった。
【0020】
本実施例では、n型InP基板10上に素子を作製した場合を説明したが、基板はn型InPに限られず、半絶縁性のInP基板でもp型InP基板でも可能である。
半絶縁性のInP基板の場合、n型電極は基板裏面に形成されるのではなく、n型InPクラッド層12に電気的な接触が得られるように形成する事が必要である。
【0021】
また、p型InP基板の場合には、p型InP基板上に層厚約1μmのp型InPクラッド層、活性領域、層厚1.5μmのn型InPクラッド層、層厚0.1μmのn型インジウムガリウム砒素燐(InGaAsP:組成波長1.3ミクロン)電極層、層厚0.3μmのn型インジウムガリウム砒素(InGaAs)電極層の順に積層すればよい。
活性領域の構造はn型InP基板上のものと同じでよい。
そして、基板裏面にAuZn/Auのp型電極、n型インジウムガリウム砒素(InGaAs)電極層の上にAuGeNiのn型ストライプ電極電極を形成する。
【0022】
次に、この電界吸収型光変調器の製造方法を説明する。
まず、図2(a)に示すようにn型InP基板10上に公知のMOVPE法により層厚約1μmのn型InPクラッド層12、活性領域14、層厚1.5μmのp型InPクラッド層16、層厚0.1μmのp型インジウムガリウム砒素燐(InGaAsP,組成波長1.3ミクロン)電極層18、層厚0.3μmのp型インジウムガリウム砒素(InGaAs)電極層20の順に成長した。
【0023】
それぞれの化合物半導体は特に断らない限り、InP基板に格子整合する組成である。
このときの活性領域14は層厚40nmの無添加(故意に添加していない)InGaAsP層(組成波長1.3μm)、6対のInGaAs井戸層(圧縮歪み0.5%、層厚5nm)、InAlAs障壁層(伸張歪み0.4%、層厚11nm)からなるMQW層、層厚40nmの無添加InGaAsP層(組成波長1.3μm)からなる。
原料はトリメチルインジウム、トリエチルガリウム、トリメチルアルミニウム、ジエチル亜鉛、フォスフィン、アルシン、シランである。
【0024】
次に、図2(b)に示すように、p型インジウムガリウム砒素(InGaAs)電極層20の上にプラズマCVD法やスパッタ法によりSiO2等の誘電体膜を形成し、通常のフォトリソグラフィーでストライプ状に加工した誘電体マスク22を形成する。
そして、図2(c)に示す様に、反応性イオンエッチング(RIE)により、垂直メサストライプを形成する。
【0025】
更に、塩酸でInP層12,16の側壁をエッチングし、更に、室温で硫酸系エッチング液(例えば、硫酸:過酸化水素:水=3:1:1の混合液)で活性領域14及び電極層18,20の側壁をエッチングした。
この様な選択的に材料をエッチングするエッチング液を用いることにより、図3(a)に示す様に、活性領域14の幅がメサストライプ幅よりも狭くなるようにすることができる。
【0026】
また、エッチングを行うことによりメサ側面の変成層や加工によるダメージを除去することができる。
続いて、MOVPE成長装置に装填し、水素とフォスフィンを導入しながら加熱し、500℃から更にRuを含む有機金属原料ガスであるビスジメチルペンタディエニルルテニウム(bis(η5-2,4-dimethylpentadienyl ruthenium(II)) を流し、昇温する。
【0027】
このまま、650℃まで昇温し、ビスジメチルペンタジエニルルテニウムを流したままマストランスポートを行った。
この結果、活性領域14周辺のInP層12,16から、InPがマストランスポートされ活性領域側壁にマストランスポート形成部位24が形成された。
このとき、図3(b)に示すように、ビスジメチルペンタディエニルルテニウム(bis(η5-2,4-dimethylpentadienyl ruthenium(II)) は熱分解しRuを生じ、マストランスポート形成部位24にRu金属が取り込まれ、半絶縁性となる。
この図3(b)に示す工程が従来技術と著しく異なるところである。
【0028】
従来のマストランスポートにおいてはRu添加を行わないので、クラッドInPに含まれていた不純物がそのままマストランスポート形成部位に添加されていた。
しかしながら、本発明のようにマストランスポートを行うときにRuを含む有機金属原料ガスを流すため、マストランスポート形成部位24にRuが添加される。
RuはクラッドInPに含まれていた不純物を補償し、マストランスポート形成部位24を半絶縁にする。
【0029】
次に、図3(c)に示すように、この垂直メサストライプ基板上に、公知のMOVPE法により、Ruを添加しながらInP層26を成長させた。
原料としてトリメチルインジウム、トリエチルガリウム、トリメチルアルミニウム、アルシンを用い、Ruの原料としてビスジメチルペンタディエニルルテニウム(bis(η5-2,4-dimethylpentadienyl ruthenium(II)) を用いた。
この後、誘電体マスク22を除去し、AuZn/Auのp型ストライプ電極28を蒸着とリフトオフにより形成し、基板側にAuGeNin型電極30を蒸着により形成した。
【0030】
この様にして作製した電界吸収型光変調器の断面構造は、図1に示したものと同じである。
この様にして作製された電界吸収型光変調器の断面を走査型電子顕微鏡で観察したところ、活性領域14とマストランスポート形成部位24との間、及びメサストライプと埋め込み層26との間には空隙が無く、良質なマストランスポート形成部位24と埋め込み層が得られていることが判った。
この構造は劈開後実装し、その特性を評価したところ、電界吸収型光変調器として好適なものであった。即ち、この変調器の容量は0.5pFであり、従来の1pFに対し半減した。
このため、高速変調器として極めて好適であり、15GHzの高速変調が可能であった。
【0031】
更に、暗電流についても改善が得られ、2Vの逆バイアス時で、90%の素子(チップ)で1nA以下となった。
本発明のマストランスポートによる埋め込みは、従来のエピタキシャル成長による埋め込み層に比べ容易に空孔のない埋め込みが実現でき、かつ、RuとZnの相互拡散も生じないために、活性層側面のリーク電流は極めて少ない特徴をもっている。
【0032】
このため、電界吸収型光変調器のような、逆バイアス型デバイスにおいても、十分良好な埋め込み構造が実現できた。
この変調器は印可電圧1.5Vで消光比15dB,15GHzの変調特性を得た。
上記の実施例では、埋め込み層26としてRu添加InP埋め込み層を用いたが、これに限られるものではない。
光の伝搬モードを調整するため、埋め込み層として組成により屈折率を変えることが可能なRu添加InGaAsP層としても良く、また、埋め込み層として従来から用いられているFe添加InP層を用いても、またp型InPとn型InP層の積層体を用いても同様な効果が期待できる。
【0033】
ここでは、InGaAlAs/InAlAs−MQWを光吸収層に用いた電界吸収型光変調器を例として示したが、MQWを活性層とするレーザも同様にして作製できる。
また、活性層をMQWからバルク層に代えても同様な効果が得られることは云うまでもない。
また、MQWをInGaAsP系の材料で構成しても同様の効果を得ることが出来る。
【0034】
〔実施例2〕
本発明の第2の実施例としてpn接合埋め込みレーザを取り上げ説明する。
作製方法を説明しながら、その構造を逐次説明する。
実施例1と同様にして、図1(a)から図3(b)に示された工程により、図4(a)に示すメサストライプ構造を制作する。
マストランスポートの工程においては、Ruを含む有機金属原料ガスであるビスジメチルペンタディエニルルテニウム(bis(η5-2,4-dimethylpentadienyl ruthenium(II)) を流し、マストランスポート形成部位24にRuを添加したことは云うまでもない。
その結果、マストランスポート形成部位24は半絶縁化されている。
【0035】
つぎに、成長装置から取り出さずに、そのまま、図4(b)に示すように、マストランスポートよりも低い温度でZnを添加したp型InP埋め込み層40を0.7μm、続けてSiを添加したn型InP埋め込み層42を約1.3μm成長した。
ここで注意してほしいのは、マストランスポート形成部位24がRu添加により半絶縁化されているため、この領域とp型InP埋め込み層40が接してもリーク電流は発生しないことである。
【0036】
この後、誘電体マスク22を除去し、基板側にAuGeNiのn型電極30、メサ上部にAuZnのp型電極28を形成した。
この構造のレーザは活性層側面のリークが防げるため、発光効率が5%向上した。
ここでは、n型InP基板を例としたが、p型基板においても、導電型を逆にすれば容易に実現できる。
以上のようにして、発光効率のよいレーザを歩留まり良く実現できた。
【0037】
このように説明したように本発明は、埋め込み構造半導体光素子の活性領域を、ルテニウム(Ru)を添加した半絶縁層で埋め込むことにより、従来問題となっていたリーク電流や接合容量の増大を抑制するものであり、この考えを素子構造及び作製方法として実現したものである。
尚、上記実施例において、Ruを含む有機金属原料ガスとして、ビスジメチルペンタディエニルルテニウムが挙げたが、これに限るものではなく、Ruを含む他の有機金属原料ガスでも良い。
【0038】
【発明の効果】
以上、実施例に基づいて具体的に説明したように、本発明によれば、Ruを添加した半導体層が半絶縁性となり、p形不純物との相互拡散がなく、安定した高抵抗層を実現でき、良質な電流狭窄層を実現できる。
このため、pn接合面積を減少させたり、活性領域側壁のリーク電流を少なくし、高周波特性が良く、効率のよい、変調器や発光素子を実現できるという著しい効果を奏する。
また、Ruはマストランスポートを行う際に雰囲気中にRuを含む有機金属ガスを供給すれば、マストランスポートで形成した部位に簡単に添加することができる。
このためpn埋め込み構造では、リークパスを防ぎ、半絶縁性埋め込みでは、相互拡散を防ぎ、リークや接合容量の少ない高性能な半導体光素子を製作歩留まり良く製造する方法を提供するという著しい効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る電界吸収型光変調器の構造を示す断面図である。
【図2】図2(a)〜(c)は本発明にかかる第1の実施例の作製方法を示す工程図である。
【図3】図3(a)〜(c)は本発明にかかる第1の実施例の作製方法を示す工程図である。
【図4】図4(a)〜(c)は本発明にかかる第2実施例の作製方法を示す工程図である。
【符号の説明】
10 n型InP基板
12 n型InPクラッド層
14 活性領域
16 p型InPクラッド層
18 p型InGaAsP電極層
20 p型InGaAs電極層
22 誘電体マスク
24 Ru添加層
26 半絶縁埋め込み層
28 p型電極
30 n型電極
40 p型InP埋め込み層
42 n型InP埋め込み層

Claims (4)

  1. 半導体基板上に、少なくとも第一の導電型を有するクラッド層、光吸収層である活性領域、第二の導電型を有するクラッド層が積層された積層体からなるメサストライプがあり、該活性領域の幅は該メサストライプの幅よりも狭く、該活性領域の両側面が該メサストライプの側面の内側にあり、該メサストライプの両側を埋め込み層で埋め込んだ高速電界吸収型光変調器である半導体光素子において、少なくとも該活性領域の両側面にある空隙に、マストランスポートによりルテニウムを添加した半絶縁層を配することによりメサ構造内部の接合面積の増加を抑制して接合容量の増加を抑制することを特徴とする半導体光素子。
  2. 前記活性領域は、InGaAlAs井戸層及びInAlAs障壁層よりなるMQW層であることを特徴とする請求項1記載の半導体光素子。
  3. 半導体基板上に、少なくとも第一の導電型を有するクラッド層、光吸収層である活性領域、及び第二の導電形を有するクラッド層を順次積層して積層体を形成する第1の工程と、該積層体上に誘電体薄膜からなるマスクを形成し、該マスクを介して該積層体層をエッチングし、メサストライプを形成する第2の工程と、選択的なエッチングにより該活性領域の両側面をエッチングし、該活性領域の幅が該メサストライプ幅よりも狭く、該活性領域の両側面が該メサストライプの側面の内側になるようにする第3の工程と、該活性領域の両側面をマストランスポートにより埋め込む第4の工程と、マストランスポートにより活性領域の両側面が埋め込まれたメサストライプ構造の両わきを、半絶縁性半導体で埋め込む第5の工程とからなる高速電界吸収型光変調器である半導体光素子の製造方法において、前記高速電界吸収型光変調器におけるメサ構造内部の接合面積の増加を抑制して接合容量の増加を抑制するために上記第4の工程においてルテニウムを含む原料ガスを流しながらマストランスポートを行うことにより該活性領域の両側面にある空隙にルテニウムを添加した半絶縁層を形成することを特徴とする半導体光素子の製造方法。
  4. 第4の工程において、500℃から650℃までルテニウムを含む有機金属ガスを流すことを特徴とする請求項3記載の半導体光素子の製造方法。
JP2001141184A 2001-04-18 2001-05-11 半導体光素子及びその製造方法 Expired - Fee Related JP4072938B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001141184A JP4072938B2 (ja) 2001-05-11 2001-05-11 半導体光素子及びその製造方法
DE60212755T DE60212755T2 (de) 2001-04-18 2002-04-17 Optische Halbleitervorrichtung und Herstellungsverfahren
EP02252724A EP1251610B1 (en) 2001-04-18 2002-04-17 Semiconductor optical device and the fabrication method
US10/124,835 US6717187B2 (en) 2001-04-18 2002-04-18 Semiconductor optical device and the fabrication method
US10/775,806 US6982469B2 (en) 2001-04-18 2004-02-09 Semiconductor optical device and the fabrication method
US11/240,903 US7060518B2 (en) 2001-04-18 2005-09-30 Semiconductor optical device and the fabrication method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001141184A JP4072938B2 (ja) 2001-05-11 2001-05-11 半導体光素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002344085A JP2002344085A (ja) 2002-11-29
JP4072938B2 true JP4072938B2 (ja) 2008-04-09

Family

ID=18987672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001141184A Expired - Fee Related JP4072938B2 (ja) 2001-04-18 2001-05-11 半導体光素子及びその製造方法

Country Status (1)

Country Link
JP (1) JP4072938B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007096939A1 (ja) * 2006-02-20 2007-08-30 Fujitsu Limited 光半導体装置とその製造方法
JP5104054B2 (ja) * 2007-06-19 2012-12-19 住友電気工業株式会社 半導体光素子及びその製造方法
JP2008288284A (ja) * 2007-05-15 2008-11-27 Sumitomo Electric Ind Ltd 半導体光素子及びその製造方法
JP5098878B2 (ja) * 2008-08-01 2012-12-12 住友電気工業株式会社 半導体発光素子の製造方法
JP5257296B2 (ja) * 2009-08-20 2013-08-07 富士通株式会社 光半導体装置及び光半導体装置の製造方法

Also Published As

Publication number Publication date
JP2002344085A (ja) 2002-11-29

Similar Documents

Publication Publication Date Title
JP3654435B2 (ja) 半導体光素子及びその製造方法
US7060518B2 (en) Semiconductor optical device and the fabrication method
EP1750336B1 (en) Semiconductor optical device and a method of fabricating the same
US20080037607A1 (en) Semiconductor laser diode with a ridge structure buried by a current blocking layer made of un-doped semiconductor grown at a low temperature and a method for producing the same
JP2004179274A (ja) 光半導体装置
US5227015A (en) Method of fabricating semiconductor laser
US20080063020A1 (en) Group III Nitride Semiconductor Optical Device Group III Nitride Semiconductor Optical Device
JP2014045083A (ja) 半導体光素子及び半導体光素子の作製方法
JP4072938B2 (ja) 半導体光素子及びその製造方法
JP4072937B2 (ja) 半導体光素子
JP3242958B2 (ja) 光半導体素子
JP3317271B2 (ja) 半導体光素子およびその製造方法
JP3241002B2 (ja) 半導体レーザの製造方法
JP2005209909A (ja) 半導体光素子及びその製造方法
JPH077232A (ja) 光半導体装置
JP2003078212A (ja) 埋込型半導体光素子
JP3266114B2 (ja) 半導体レーザの製造方法
JP2009105458A (ja) 光半導体装置
JP2555984B2 (ja) 半導体レーザおよびその製造方法
JPH1140897A (ja) 半導体レーザ素子及びその製造方法
JPS63244785A (ja) 半導体発光素子及びその製造方法
JPH11243250A (ja) 半導体レーザ素子及びその製造方法
JPH08236858A (ja) p型基板埋め込み型半導体レーザ及びその製造方法
JPH05175599A (ja) 半導体レーザおよびその製造方法
JP2000091702A (ja) 半導体レーザ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040803

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041004

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050513

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050524

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20050617

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060731

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080118

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4072938

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120201

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees