JPH05175599A - 半導体レーザおよびその製造方法 - Google Patents
半導体レーザおよびその製造方法Info
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- JPH05175599A JPH05175599A JP35439791A JP35439791A JPH05175599A JP H05175599 A JPH05175599 A JP H05175599A JP 35439791 A JP35439791 A JP 35439791A JP 35439791 A JP35439791 A JP 35439791A JP H05175599 A JPH05175599 A JP H05175599A
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Abstract
(57)【要約】
【目的】 半絶縁性高抵抗層埋め込み構造半導体レーザ
の埋め込み層に庇などを形成する工程無しで異常なく電
流阻止層を形成する。 【構成】 半導体基板１上に、第１のバッファ層２，活
性層３，クラッド層４を形成し、第２のバッファ層３ａ
を介して電流阻止層７を形成し、電流阻止層７の活性層
３がある部分に溝を設け、そこに活性層３，クラッド層
４を包むようにオーバークラッド層９を形成する。
の埋め込み層に庇などを形成する工程無しで異常なく電
流阻止層を形成する。 【構成】 半導体基板１上に、第１のバッファ層２，活
性層３，クラッド層４を形成し、第２のバッファ層３ａ
を介して電流阻止層７を形成し、電流阻止層７の活性層
３がある部分に溝を設け、そこに活性層３，クラッド層
４を包むようにオーバークラッド層９を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、光伝送用光源として重
要である高抵抗層埋め込み構造の半導体レーザ、および
その製造方法に関するものである。
要である高抵抗層埋め込み構造の半導体レーザ、および
その製造方法に関するものである。
【０００２】
【従来の技術】半絶縁性高抵抗ＩｎＰ結晶を埋め込み層
とする高抵抗層埋め込み構造半導体レーザは、素子容量
が小さく高速変調が可能となることから、大容量光伝送
用の光源として重要視されている。
とする高抵抗層埋め込み構造半導体レーザは、素子容量
が小さく高速変調が可能となることから、大容量光伝送
用の光源として重要視されている。
【０００３】図３は、従来の半導体レーザの製造過程で
異常が発生した状態を示す断面図である。１ａは半導体
基板、２ａはバッファ層、３ａは活性層、４ａはクラッ
ド層、１０ａは電極層、１８はマスクであり、バッファ
層２ａ，活性層３ａ，クラッド層４ａでメサストライプ
が形成される。この高抵抗層埋め込み構造半導体レーザ
では、素子容量低減のため３μｍ程度の厚い埋め込み層
２７を必要とする。
異常が発生した状態を示す断面図である。１ａは半導体
基板、２ａはバッファ層、３ａは活性層、４ａはクラッ
ド層、１０ａは電極層、１８はマスクであり、バッファ
層２ａ，活性層３ａ，クラッド層４ａでメサストライプ
が形成される。この高抵抗層埋め込み構造半導体レーザ
では、素子容量低減のため３μｍ程度の厚い埋め込み層
２７を必要とする。
【０００４】このため、埋め込み層２７形成時における
メサストライプの高さも３μｍ程度と高くなり、このよ
うな高いメサストライプの両わきをＩｎＰへのＦｅドー
ピングが容易である有機金属成長法により半絶縁性高抵
抗ＩｎＰを含む電流阻止層（埋め込み層２７）を埋め込
む場合、図３に示すような異常成長部分２７ａや異常溝
１７が発生し、素子の平坦化を実現することができなか
った。
メサストライプの高さも３μｍ程度と高くなり、このよ
うな高いメサストライプの両わきをＩｎＰへのＦｅドー
ピングが容易である有機金属成長法により半絶縁性高抵
抗ＩｎＰを含む電流阻止層（埋め込み層２７）を埋め込
む場合、図３に示すような異常成長部分２７ａや異常溝
１７が発生し、素子の平坦化を実現することができなか
った。
【０００５】このため、メサストライプの形成工程にお
いて図４に示すようなマスク１８に庇１８ａを設け異常
成長の発生を抑えていた。（参考文献：真田達行ほか
アプライドフィジックス レターズ ｖｏｌ．５１（１
９８７）１０５４−１０５６）
いて図４に示すようなマスク１８に庇１８ａを設け異常
成長の発生を抑えていた。（参考文献：真田達行ほか
アプライドフィジックス レターズ ｖｏｌ．５１（１
９８７）１０５４−１０５６）
【０００６】
【発明が解決しようとする課題】従来は以上のように構
成されていたので、庇１８ａの形成のためのプロセスが
複雑となるばかりでなく、素子の共振方向に沿って活性
層３を均一に揃えることが困難であった。また、製造工
程の途中において庇１８ａが破損すると平坦化埋め込み
ができなくなり半導体レーザ製造における歩留りを著し
く損なうことになる。
成されていたので、庇１８ａの形成のためのプロセスが
複雑となるばかりでなく、素子の共振方向に沿って活性
層３を均一に揃えることが困難であった。また、製造工
程の途中において庇１８ａが破損すると平坦化埋め込み
ができなくなり半導体レーザ製造における歩留りを著し
く損なうことになる。
【０００７】以上のことにより本発明の目的は、素子の
平坦化が容易な半絶縁性高抵抗層埋め込み構造の半導体
レーザ、およびその製造方法を提供することにある。
平坦化が容易な半絶縁性高抵抗層埋め込み構造の半導体
レーザ、およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体レー
ザは、半導体基板上に第１のバッファ層と活性層とクラ
ッド層からなるストライプ上のメサストライプを有し、
その両側面に電流阻止層を配置し、電流阻止層と半導体
基板との間に活性層と同一の結晶からなる第２のバッフ
ァ層を有し、この第２のバッファ層と活性層の間がクラ
ッド層により隔てられ、このクラッド層の幅が活性層の
幅より広くなっている。
ザは、半導体基板上に第１のバッファ層と活性層とクラ
ッド層からなるストライプ上のメサストライプを有し、
その両側面に電流阻止層を配置し、電流阻止層と半導体
基板との間に活性層と同一の結晶からなる第２のバッフ
ァ層を有し、この第２のバッファ層と活性層の間がクラ
ッド層により隔てられ、このクラッド層の幅が活性層の
幅より広くなっている。
【０００９】そして、本発明の半導体レーザは、第１の
バッファ層上にストライプ状の半導体結晶層と活性層と
クラッド層が形成された素子基板上全面に電流阻止層を
形成し、ストライプ状の活性層が形成された電流注入領
域に相当する場所に溝を形成し、その溝を液層成長法に
より形成したオーバークラッド層で埋め込む。
バッファ層上にストライプ状の半導体結晶層と活性層と
クラッド層が形成された素子基板上全面に電流阻止層を
形成し、ストライプ状の活性層が形成された電流注入領
域に相当する場所に溝を形成し、その溝を液層成長法に
より形成したオーバークラッド層で埋め込む。
【００１０】
【作用】異常成長の発生しない状態で電流阻止層が形成
され、その後クラッド層が活性層を包み込む状態でメサ
ストライプが完成する。
され、その後クラッド層が活性層を包み込む状態でメサ
ストライプが完成する。
【００１１】
【実施例】図１は本発明の１実施例であるｎ基板Ｆｅド
ープＩｎＰ埋め込み構造半導体レーザの構造を示す断面
図である。１は表面が（１００）結晶面のｎ型のＩｎＰ
を含む半導体基板（キャリア濃度２×１０18ｃｍ-3）、
２はＳｅをドーパントとするｎ型のＩｎＰを含む第１の
バッファ層（キャリア濃度１×１０18ｃｍ-3）である。
ープＩｎＰ埋め込み構造半導体レーザの構造を示す断面
図である。１は表面が（１００）結晶面のｎ型のＩｎＰ
を含む半導体基板（キャリア濃度２×１０18ｃｍ-3）、
２はＳｅをドーパントとするｎ型のＩｎＰを含む第１の
バッファ層（キャリア濃度１×１０18ｃｍ-3）である。
【００１２】３は発光波長１．５５μｍに相当するノン
ドープＩｎＧａＡｓＰ半導体結晶からなる活性層（厚さ
０．１μｍ）、３ａは活性層３と同一の結晶からなる第
２のバッファ層、４はＺｎをドーパントとするｐ型のＩ
ｎＰを含むクラッド層（キャリア濃度１×１０18ｃ
ｍ-3、厚さ０．２μｍ）である。活性層３はクラッド層
４と第１のバッファ層２に上下から挾まれている。
ドープＩｎＧａＡｓＰ半導体結晶からなる活性層（厚さ
０．１μｍ）、３ａは活性層３と同一の結晶からなる第
２のバッファ層、４はＺｎをドーパントとするｐ型のＩ
ｎＰを含むクラッド層（キャリア濃度１×１０18ｃ
ｍ-3、厚さ０．２μｍ）である。活性層３はクラッド層
４と第１のバッファ層２に上下から挾まれている。
【００１３】７はＦｅドープＩｎＰ結晶からなる半絶縁
性高抵抗の電流阻止層、８は電流阻止層７上に形成され
たＳｉＯ2 膜（第２のマスク）、９はｐ型のＩｎＰを含
むオーバークラッド層（キャリア濃度１×１０18ｃ
ｍ-3）、１０はｐ型のＩｎＧａＡｓからなる電極層、１
１は素子上面に形成されたｐ型電極、１２は半導体基板
１裏面の全面に形成されたｎ型電極である
性高抵抗の電流阻止層、８は電流阻止層７上に形成され
たＳｉＯ2 膜（第２のマスク）、９はｐ型のＩｎＰを含
むオーバークラッド層（キャリア濃度１×１０18ｃ
ｍ-3）、１０はｐ型のＩｎＧａＡｓからなる電極層、１
１は素子上面に形成されたｐ型電極、１２は半導体基板
１裏面の全面に形成されたｎ型電極である
【００１４】埋め込み層領域は、電流阻止層７と第２の
バッファ層３ａから構成されており、オーバークラッド
層９と電極層１０は電流阻止層７の間を埋め込む形で形
成されている。ＳｉＯ2 膜８は、ｐ型電極１１と電流阻
止層７を分離している。また、活性層３とクラッド層４
とオーバークラッド層９と電極層１０でメサストライプ
１６が形成されている。
バッファ層３ａから構成されており、オーバークラッド
層９と電極層１０は電流阻止層７の間を埋め込む形で形
成されている。ＳｉＯ2 膜８は、ｐ型電極１１と電流阻
止層７を分離している。また、活性層３とクラッド層４
とオーバークラッド層９と電極層１０でメサストライプ
１６が形成されている。
【００１５】次に、製造方法を説明する。図２は図１の
製造工程の各段階において形成される製品の断面図であ
る。
製造工程の各段階において形成される製品の断面図であ
る。
【００１６】先ず、図２（ａ）に示すように、半導体基
板１上に第１のバッファ層２，活性層３，クラッド層４
およびノンドープＩｎＧａＡｓ層５（半導体結晶層）を
減圧有機金属気相成長法により順次積層し、その上に線
幅約１．５μｍのストライプ状のレジストパターン６を
形成する
板１上に第１のバッファ層２，活性層３，クラッド層４
およびノンドープＩｎＧａＡｓ層５（半導体結晶層）を
減圧有機金属気相成長法により順次積層し、その上に線
幅約１．５μｍのストライプ状のレジストパターン６を
形成する
【００１７】次に、図２（ｂ）に示すように、レジスト
パターン６をマスクとして、硫酸系のエッチング液を用
いてノンドープＩｎＧａＡｓ層５をエッチングし、更に
塩酸系のエッチング液を用いてクラッド層４をエッチン
グし、幅１．０μｍ，高さ０．３μｍの第１のメサスト
ライプ１３を形成する。
パターン６をマスクとして、硫酸系のエッチング液を用
いてノンドープＩｎＧａＡｓ層５をエッチングし、更に
塩酸系のエッチング液を用いてクラッド層４をエッチン
グし、幅１．０μｍ，高さ０．３μｍの第１のメサスト
ライプ１３を形成する。
【００１８】次に、図２（ｃ）に示すように、レジスト
パターン６を除去し、半導体基板１全面に厚さ３μｍの
電流阻止層７を形成する。
パターン６を除去し、半導体基板１全面に厚さ３μｍの
電流阻止層７を形成する。
【００１９】この後、電流阻止層７上にＳｉＯ2膜８を
形成し、このＳｉＯ2膜８の第１のメサストライプ１３
の上にあたる部分を除去し、このＳｉＯ2 膜８をマスク
として塩酸系エッチング液により電流阻止層７の一部を
エッチングする。このとき、図２（ｄ）に示すように、
活性層３とノンドープＩｎＧａＡｓ層５がエッチングス
トッパーとなり溝１４が形成される。
形成し、このＳｉＯ2膜８の第１のメサストライプ１３
の上にあたる部分を除去し、このＳｉＯ2 膜８をマスク
として塩酸系エッチング液により電流阻止層７の一部を
エッチングする。このとき、図２（ｄ）に示すように、
活性層３とノンドープＩｎＧａＡｓ層５がエッチングス
トッパーとなり溝１４が形成される。
【００２０】引き続き、硫酸系のエッチング液を用いて
ノンドープＩｎＧａＡｓ層５と活性層３の一部とをエッ
チングする。このとき、クラッド層２と第１のバッファ
層４がエッチングストッパーとなり図２（ｅ）に示すよ
うに、第２のメサストライプ１５が形成される。
ノンドープＩｎＧａＡｓ層５と活性層３の一部とをエッ
チングする。このとき、クラッド層２と第１のバッファ
層４がエッチングストッパーとなり図２（ｅ）に示すよ
うに、第２のメサストライプ１５が形成される。
【００２１】次に、図２（ｆ）に示すように、溝１４内
に液層成長によりオーバークラッド層９と電極層１０を
順次形成し、第２のメサストライプ１５を含むメサスト
ライプ１６を形成し素子全体を平坦化する。最後に素子
上面にｐ型電極１１，半導体基板１裏面全面にｎ型電極
１２をそれぞれ形成し、個々に切り出すことにより図１
に示した半導体レーザを得る。
に液層成長によりオーバークラッド層９と電極層１０を
順次形成し、第２のメサストライプ１５を含むメサスト
ライプ１６を形成し素子全体を平坦化する。最後に素子
上面にｐ型電極１１，半導体基板１裏面全面にｎ型電極
１２をそれぞれ形成し、個々に切り出すことにより図１
に示した半導体レーザを得る。
【００２２】製造された半導体レーザの室温における特
性は、発振しきい値電流１５ｍＡ、外部微分量子効率
０．２０ｍＷ／ｍＡ、最高出力は２０ｍＷであり、変調
強度が３ｄＢ低下する遮断周波数は１３ＧＨｚであっ
た。
性は、発振しきい値電流１５ｍＡ、外部微分量子効率
０．２０ｍＷ／ｍＡ、最高出力は２０ｍＷであり、変調
強度が３ｄＢ低下する遮断周波数は１３ＧＨｚであっ
た。
【００２３】なお、本実施例では、活性層としてＩｎＧ
ａＡｓＰ半導体結晶からなるものとしたが、多重量子井
戸構造や歪層超格子などの複数の半導体層から構成され
る活性層を備えた半導体レーザと、さらには、回折格子
を備えた半導体レーザとなどの場合においても同様の構
造の高抵抗埋め込み構造半導体レーザを得ることができ
る。
ａＡｓＰ半導体結晶からなるものとしたが、多重量子井
戸構造や歪層超格子などの複数の半導体層から構成され
る活性層を備えた半導体レーザと、さらには、回折格子
を備えた半導体レーザとなどの場合においても同様の構
造の高抵抗埋め込み構造半導体レーザを得ることができ
る。
【００２４】
【発明の効果】以上のように、本発明では、厚い電流阻
止層を異常成長せずに形成できるので庇のついた選択成
長用のマスクを必要としないで素子の平坦化が可能とな
り、プロセスを省略できて半導体レーザの製造歩留りが
著しく向上するという効果がある。
止層を異常成長せずに形成できるので庇のついた選択成
長用のマスクを必要としないで素子の平坦化が可能とな
り、プロセスを省略できて半導体レーザの製造歩留りが
著しく向上するという効果がある。
【００２５】また、本発明では、クラッド層は液層成長
法で活性層を囲むように成長させているので、活性層の
側面が高品位に保て活性層側面の結晶品質の劣化が抑え
られるので、半導体レーザの長期安定動作が可能となる
効果がある。
法で活性層を囲むように成長させているので、活性層の
側面が高品位に保て活性層側面の結晶品質の劣化が抑え
られるので、半導体レーザの長期安定動作が可能となる
効果がある。
【図１】本発明の１実施例である半絶縁性高抵抗層埋め
込み構造半導体レーザの構成を示す断面図である。
込み構造半導体レーザの構成を示す断面図である。
【図２】図１の製造工程の各段階において形成される製
品を示す断面図である。
品を示す断面図である。
【図３】従来の埋め込み層に異常がみられる半絶縁性高
抵抗層埋め込み構造半導体レーザの断面図である。
抵抗層埋め込み構造半導体レーザの断面図である。
【図４】従来の半絶縁性高抵抗層埋め込み構造半導体レ
ーザの製造工程途中の状態を示す断面図である。
ーザの製造工程途中の状態を示す断面図である。
１ 半導体基板 ２ 第１のバッファ層 ３ 活性層 ３ａ 第２のバッファ層 ４ クラッド層 ５ ノンドープＩｎＧａＡｓ層 ７ 電流阻止層 ８ ＳｉＯ2膜 ９ オーバークラッド層 １０ 電極層 １１ ｐ型電極 １２ ｎ型電極
Claims (2)
- 【請求項１】 第１の導電型を有する半導体基板と、 第１の導電型を有する第１のバッファ層と活性層と前記
活性層より幅が広い第２の導電型を有するクラッド層と
からなり、この順に前記半導体基板上に積層されストラ
イプ状に形成されたメサストライプと、 前記メサストライプの両側面に配置され半絶縁性高抵抗
層を有する電流阻止層と、 前記半導体基板と電流阻止層の間に配置され前記活性層
と同一の結晶からなり前記クラッド層で前記活性層と隔
てられている第２のバッファ層とを有することを特徴と
する半導体レーザ。 - 【請求項２】 第１の導電型を有する半導体基板上に、
第１の導電型を有する第１のバッファ層，活性層，第２
の導電型を有するクラッド層およびクラッド層と異なる
結晶からなる半導体結晶層をこの順に積層して積層体を
形成する工程と、 前記積層体上に第１のマスクを形成する工程と、 前記第１のマスクを介して前記クラッド層までエッチン
グする工程と、 前記第１のマスクを除去し、素子基板全面に半絶縁性高
抵抗層からなる電流阻止層を形成する工程と、 エッチングされた前記活性層の部分に相当する位置は前
記電流阻止層が露出している第２のマスクを前記電流阻
止層上に形成する工程と、 前記第２のマスクを介し前記活性層と前記半導体結晶層
をエッチングストッパー層として前記電流阻止層の一部
を除去し溝を形成する工程と、 前記クラッド層と第１のバッファ層とをエッチングスト
ッパーとして前記半導体結晶層と前記活性層の一部とを
除去する工程と、 前記電流阻止層の溝内に第２の導電型を有するオーバー
クラッド層を液層成長法により形成する工程とを備えた
ことを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35439791A JPH05175599A (ja) | 1991-12-20 | 1991-12-20 | 半導体レーザおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35439791A JPH05175599A (ja) | 1991-12-20 | 1991-12-20 | 半導体レーザおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175599A true JPH05175599A (ja) | 1993-07-13 |
Family
ID=18437286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35439791A Pending JPH05175599A (ja) | 1991-12-20 | 1991-12-20 | 半導体レーザおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114280726A (zh) * | 2021-12-23 | 2022-04-05 | 扬州群发换热器有限公司 | 一种含有空气隙的氮化硅波导的制备方法 |
-
1991
- 1991-12-20 JP JP35439791A patent/JPH05175599A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114280726A (zh) * | 2021-12-23 | 2022-04-05 | 扬州群发换热器有限公司 | 一种含有空气隙的氮化硅波导的制备方法 |
| CN114280726B (zh) * | 2021-12-23 | 2024-01-30 | 扬州群发换热器有限公司 | 一种含有空气隙的氮化硅波导的制备方法 |
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