JPH05235477A - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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- JPH05235477A JPH05235477A JP3112692A JP3112692A JPH05235477A JP H05235477 A JPH05235477 A JP H05235477A JP 3112692 A JP3112692 A JP 3112692A JP 3112692 A JP3112692 A JP 3112692A JP H05235477 A JPH05235477 A JP H05235477A
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- Japan
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- semiconductor
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Abstract
(57)【要約】
【目的】 大面積ウェハで均一性，再現性に優れた光半
導体素子を得るために、選択成長により活性層，電流ブ
ロック層を作製する一括成長／プロセスの方法を提供す
る。 【構成】 ＭＯＶＰＥ選択成長によりまず、ｎ−ＩｎＰ
クラッド層２、活性層３、ｐ−ＩｎＰクラッド層４を作
製し活性領域全体を（１１１）Ｂ面で被う。その後、Ｓ
ｉＯ2 膜２１を部分的に除去し、（１１１）Ｂ面の成長
速度抑制の効果を用い活性領域の両側に電流ブロック層
を選択成長する。 【効果】 半導体エッチングしないため大面積で高均一
な光半導体素子が得られる。また、電流ブロック層を作
製しているため高性能な素子が実現できる。
導体素子を得るために、選択成長により活性層，電流ブ
ロック層を作製する一括成長／プロセスの方法を提供す
る。 【構成】 ＭＯＶＰＥ選択成長によりまず、ｎ−ＩｎＰ
クラッド層２、活性層３、ｐ−ＩｎＰクラッド層４を作
製し活性領域全体を（１１１）Ｂ面で被う。その後、Ｓ
ｉＯ2 膜２１を部分的に除去し、（１１１）Ｂ面の成長
速度抑制の効果を用い活性領域の両側に電流ブロック層
を選択成長する。 【効果】 半導体エッチングしないため大面積で高均一
な光半導体素子が得られる。また、電流ブロック層を作
製しているため高性能な素子が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、光通信，光情報処理な
どに用いられる、光半導体素子の製造方法に関する。
どに用いられる、光半導体素子の製造方法に関する。
【０００２】
【従来の技術】光通信や光情報処理に用いられる半導体
レーザには、より一層の高性能化が必要になってきてい
る。一方で加入者系光通信用などの所用が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウェハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。
レーザには、より一層の高性能化が必要になってきてい
る。一方で加入者系光通信用などの所用が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウェハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。
【０００３】図３，図４にＭＯＶＰＥを用いた光通信用
半導体レーザの典型的な製造方法を示す。ここでは単一
モード動作する分布帰還型（ＤＦＢ）レーザであり、埋
め込みリッジ構造により電流狭窄を行っている。まず、
ｎ型インジウム・リン（ＩｎＰ）基板１上にグレーティ
ングを形成した後、ｎ型インジウム・ガリウム・砒素・
燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓＰ活性
層３、ｐ型ＩｎＰクラッド層４を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を幅２μｍのストライプ
状に形成し（図３（ｂ））、基板１に達するまでメサエ
ッチングを行う（図３（ｃ））。その後、全面にｐ型Ｉ
ｎＰ層５、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭窄している
（図４（ｅ））。
半導体レーザの典型的な製造方法を示す。ここでは単一
モード動作する分布帰還型（ＤＦＢ）レーザであり、埋
め込みリッジ構造により電流狭窄を行っている。まず、
ｎ型インジウム・リン（ＩｎＰ）基板１上にグレーティ
ングを形成した後、ｎ型インジウム・ガリウム・砒素・
燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓＰ活性
層３、ｐ型ＩｎＰクラッド層４を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を幅２μｍのストライプ
状に形成し（図３（ｂ））、基板１に達するまでメサエ
ッチングを行う（図３（ｃ））。その後、全面にｐ型Ｉ
ｎＰ層５、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭窄している
（図４（ｅ））。
【０００４】
【発明が解決しようとする課題】このように多数の半導
体レーザを製造するためには、大面積のウェハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御可能であるが、導波路幅はＳｉＯ2 などをマスクとし
て用いたメサエッチングにより制御しており、サイドエ
ッチングなどにより十分な制御性が得られないなどの問
題があった。例えば図３（ｃ）に示したメサエッチング
において、ＳｉＯ2 膜２１の幅が正確に２μｍになって
いても、メサ構造のばらつきや活性層エッチング時のサ
イドエッチングにより、活性層幅がばらついてしまう。
特に２インチ基板などの大口径ウェハを用いたプロセス
ではウェハ面内のばらつきはかなり大きくなる。また制
御性の良いドライエッチングによる方法においても活性
層にダメージを与えるという問題があった。活性層，導
波路幅のばらつきや活性層内の欠陥は、しきい値電流，
発振波長，ビームパターン，信頼性などの素子特性に影
響を与えるため、素子の歩留まりを低下させるだけでな
く、設計通りの動作が得られにくいなどの問題があり改
善の必要があった。
体レーザを製造するためには、大面積のウェハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御可能であるが、導波路幅はＳｉＯ2 などをマスクとし
て用いたメサエッチングにより制御しており、サイドエ
ッチングなどにより十分な制御性が得られないなどの問
題があった。例えば図３（ｃ）に示したメサエッチング
において、ＳｉＯ2 膜２１の幅が正確に２μｍになって
いても、メサ構造のばらつきや活性層エッチング時のサ
イドエッチングにより、活性層幅がばらついてしまう。
特に２インチ基板などの大口径ウェハを用いたプロセス
ではウェハ面内のばらつきはかなり大きくなる。また制
御性の良いドライエッチングによる方法においても活性
層にダメージを与えるという問題があった。活性層，導
波路幅のばらつきや活性層内の欠陥は、しきい値電流，
発振波長，ビームパターン，信頼性などの素子特性に影
響を与えるため、素子の歩留まりを低下させるだけでな
く、設計通りの動作が得られにくいなどの問題があり改
善の必要があった。
【０００５】本発明の目的は、上記の問題点を解決し、
高性能，高歩留まりな光半導体素子の製造方法を提供す
ることにある。
高性能，高歩留まりな光半導体素子の製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明は、半導体基板上
に、間に光導波路形成領域を挟んで対向する２本の誘電
体薄膜ストライプを形成する工程と、前記誘電体薄膜ス
トライプ以外の前記半導体基板上に活性層を含む半導体
多層膜を積層する選択成長工程とを含む光半導体素子の
製造方法において、前記選択成長工程を活性層領域が
（１１１）Ｂ面で被われるまで行う工程と、その後に、
前記誘電体薄膜ストライプの対向する内側の側縁部を部
分的に除去し、前記半導体基板の一部を露出させる工程
と、この工程に引き続き前記選択成長した半導体多層膜
の両側に電流ブロック層を選択成長する工程とを付加さ
せたことを特徴とする。
に、間に光導波路形成領域を挟んで対向する２本の誘電
体薄膜ストライプを形成する工程と、前記誘電体薄膜ス
トライプ以外の前記半導体基板上に活性層を含む半導体
多層膜を積層する選択成長工程とを含む光半導体素子の
製造方法において、前記選択成長工程を活性層領域が
（１１１）Ｂ面で被われるまで行う工程と、その後に、
前記誘電体薄膜ストライプの対向する内側の側縁部を部
分的に除去し、前記半導体基板の一部を露出させる工程
と、この工程に引き続き前記選択成長した半導体多層膜
の両側に電流ブロック層を選択成長する工程とを付加さ
せたことを特徴とする。
【０００７】
【作用】本発明の方法では、（１００）方位の半導体基
板表面の［０１１］方向に２本の平行なＳｉＯ2 膜など
の誘電体薄膜ストライプを形成し、ダブルヘテロ（Ｄ
Ｈ）構造をＭＯＶＰＥ法により選択成長すると、ストラ
イプに挟まれた部分は表面が平坦な（１００）面、側面
が平滑な（１１１）Ｂ面であるリッジ状に成長するた
め、活性層をメサエッチングなどの均一性に欠ける手法
を用いずにＳｉＯ2 のパターニングだけで決定できる。
また、活性層上部のクラッド層を（１１１）Ｂ面で被わ
れるまで選択成長するため、誘電体薄膜ストライプの対
向する内側の側縁部を部分的に除去し、電流ブロック層
を形成する際、（１１１）Ｂ面上の成長が抑制され、電
流ブロック層の形成が選択成長により容易に行える。
板表面の［０１１］方向に２本の平行なＳｉＯ2 膜など
の誘電体薄膜ストライプを形成し、ダブルヘテロ（Ｄ
Ｈ）構造をＭＯＶＰＥ法により選択成長すると、ストラ
イプに挟まれた部分は表面が平坦な（１００）面、側面
が平滑な（１１１）Ｂ面であるリッジ状に成長するた
め、活性層をメサエッチングなどの均一性に欠ける手法
を用いずにＳｉＯ2 のパターニングだけで決定できる。
また、活性層上部のクラッド層を（１１１）Ｂ面で被わ
れるまで選択成長するため、誘電体薄膜ストライプの対
向する内側の側縁部を部分的に除去し、電流ブロック層
を形成する際、（１１１）Ｂ面上の成長が抑制され、電
流ブロック層の形成が選択成長により容易に行える。
【０００８】この様に、素子作製プロセスがＳｉＯ2 な
どの誘電体薄膜のパターンニングおよび選択成長のみに
よって構成され、諸問題の根元となる半導体のエッチン
グを全く用いる必要がない。こうして、大面積ウェハを
用いた均一性，再現性に優れた一括成長／プロセスによ
り素子を作製でき、活性層を選択成長で形成することに
よる利点を最大限引き出すことができる。
どの誘電体薄膜のパターンニングおよび選択成長のみに
よって構成され、諸問題の根元となる半導体のエッチン
グを全く用いる必要がない。こうして、大面積ウェハを
用いた均一性，再現性に優れた一括成長／プロセスによ
り素子を作製でき、活性層を選択成長で形成することに
よる利点を最大限引き出すことができる。
【０００９】
【実施例】図１，図２に本発明による方法を用いた埋め
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１を（厚さ約２０００オングストローム）
を堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ，間隔２μｍの２本のストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＳｉドープｎ
−ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）、Ｚｎドープｐ−ＩｎＰクラッド層４（層厚１．
７μｍ、キャリア濃度５×１０17ｃｍ-3）を選択成長し
た（図１（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブ
ロック層における値である。次に活性領域を中心として
幅１０μｍのストライプ状にＳｉＯ2 膜２１を除去し
（図１（ｃ））、残されたＳｉＯ2 膜２１を用いて、ｐ
−ＩｎＰ層５（層厚１０００オングストローム、キャリ
ア濃度５×１０17ｃｍ-3）、ｎ−ＩｎＰ層６（層厚０．
５μｍ、キャリア濃度１×１０18ｃｍ-3）、ｐ−ＩｎＰ
層５（層厚１．５μｍ、キャリア濃度５×１０17ｃ
ｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層７（層厚０．３
μｍ、キャリア濃度１×１０19ｃｍ-3）を選択成長し
（図２（ｄ））、再び全面に形成したＳｉＯ2 膜２１の
活性領域上部のみを幅２μｍのストライプ状に除去して
（図２（ｅ））、ｐ側電極３２およびｎ側電極３３を形
成してレーザを完成した（図２（ｆ））。
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１を（厚さ約２０００オングストローム）
を堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ，間隔２μｍの２本のストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＳｉドープｎ
−ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）、Ｚｎドープｐ−ＩｎＰクラッド層４（層厚１．
７μｍ、キャリア濃度５×１０17ｃｍ-3）を選択成長し
た（図１（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブ
ロック層における値である。次に活性領域を中心として
幅１０μｍのストライプ状にＳｉＯ2 膜２１を除去し
（図１（ｃ））、残されたＳｉＯ2 膜２１を用いて、ｐ
−ＩｎＰ層５（層厚１０００オングストローム、キャリ
ア濃度５×１０17ｃｍ-3）、ｎ−ＩｎＰ層６（層厚０．
５μｍ、キャリア濃度１×１０18ｃｍ-3）、ｐ−ＩｎＰ
層５（層厚１．５μｍ、キャリア濃度５×１０17ｃ
ｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層７（層厚０．３
μｍ、キャリア濃度１×１０19ｃｍ-3）を選択成長し
（図２（ｄ））、再び全面に形成したＳｉＯ2 膜２１の
活性領域上部のみを幅２μｍのストライプ状に除去して
（図２（ｅ））、ｐ側電極３２およびｎ側電極３３を形
成してレーザを完成した（図２（ｆ））。
【００１０】このレーザを共振器長３００μｍで評価し
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。こうし
て大面積高均一成長が可能なＭＯＶＰＥ成長を用いるこ
とにより、特性歩留まりの高い、低価格な半導体レーザ
を製造することが可能となる。なお本実施例では活性層
にバルクＩｎＧａＡｓＰを用いたが、量子井戸構造（Ｍ
ＱＷ）を用いることにより一層の特性改善が図れる。ま
た、電流ブロック層の構造もｐｎｐｎのサイクリック構
造の他、ＩｎＧａＡｓのワイドギャップ層やＦｅドープ
ＩｎＰなどの高抵抗層を用いることにより一層の特性改
善が図れる。
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。こうし
て大面積高均一成長が可能なＭＯＶＰＥ成長を用いるこ
とにより、特性歩留まりの高い、低価格な半導体レーザ
を製造することが可能となる。なお本実施例では活性層
にバルクＩｎＧａＡｓＰを用いたが、量子井戸構造（Ｍ
ＱＷ）を用いることにより一層の特性改善が図れる。ま
た、電流ブロック層の構造もｐｎｐｎのサイクリック構
造の他、ＩｎＧａＡｓのワイドギャップ層やＦｅドープ
ＩｎＰなどの高抵抗層を用いることにより一層の特性改
善が図れる。
【００１１】
【発明の効果】以上説明したように、本発明の光半導体
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウェハを用いた一括成長／プロセスにより行う
ことにより、高特性の低価格半導体レーザを高歩留まり
で作製することが可能となった。
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウェハを用いた一括成長／プロセスにより行う
ことにより、高特性の低価格半導体レーザを高歩留まり
で作製することが可能となった。
【図１】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図２】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図３】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
【図４】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
１ ｎ−ＩｎＰ基板 ２ ｎ−ＩｎＰクラッド層 ３ 活性層（量子井戸構造を含む） ４ ｐ−ＩｎＰクラッド層 ５ ｐ−ＩｎＰ層 ６ ｎ−ＩｎＰ層 ７ ｐ+ −ＩｎＧａＡｓキャップ層 ８ ｎ−ＩｎＧａＡｓＰガイド層 ２１ ＳｉＯ2 膜 ３１ プロトン注入領域 ３２ ｐ側電極 ３３ ｎ側電極
【手続補正書】
【提出日】平成４年３月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】このレーザを共振器長３００μｍで評価し
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。こうし
て大面積高均一成長が可能なＭＯＶＰＥ成長を用いるこ
とにより、特性歩留まりの高い、低価格な半導体レーザ
を製造することが可能となる。なお本実施例では活性層
にバルクＩｎＧａＡｓＰを用いたが、量子井戸構造（Ｍ
ＱＷ）を用いることにより一層の特性改善が図れる。ま
た、電流ブロック層の構造もｐｎｐｎのサイリスタ構造
の他、ＩｎＧａＡｓのワイドギャップ層やＦｅドープＩ
ｎＰなどの高抵抗層を用いることにより一層の特性改善
が図れる。
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。こうし
て大面積高均一成長が可能なＭＯＶＰＥ成長を用いるこ
とにより、特性歩留まりの高い、低価格な半導体レーザ
を製造することが可能となる。なお本実施例では活性層
にバルクＩｎＧａＡｓＰを用いたが、量子井戸構造（Ｍ
ＱＷ）を用いることにより一層の特性改善が図れる。ま
た、電流ブロック層の構造もｐｎｐｎのサイリスタ構造
の他、ＩｎＧａＡｓのワイドギャップ層やＦｅドープＩ
ｎＰなどの高抵抗層を用いることにより一層の特性改善
が図れる。
Claims (1)
- 【請求項１】半導体基板上に、間に光導波路形成領域を
挟んで対向する２本の誘電体薄膜ストライプを形成する
工程と、前記誘電体薄膜ストライプ以外の前記半導体基
板上に活性層を含む半導体多層膜を積層する選択成長工
程とを含む光半導体素子の製造方法において、 前記選択成長工程を活性層領域が（１１１）Ｂ面で被わ
れるまで行う工程と、 その後に、前記誘電体薄膜ストライプの対向する内側の
側縁部を部分的に除去し、前記半導体基板の一部を露出
させる工程と、 この工程に引き続き前記選択成長した半導体多層膜の両
側に電流ブロック層を選択成長する工程とを付加させた
ことを特徴とする光半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112692A JPH05235477A (ja) | 1992-02-19 | 1992-02-19 | 光半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112692A JPH05235477A (ja) | 1992-02-19 | 1992-02-19 | 光半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235477A true JPH05235477A (ja) | 1993-09-10 |
Family
ID=12322735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112692A Pending JPH05235477A (ja) | 1992-02-19 | 1992-02-19 | 光半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992935A (ja) * | 1995-09-23 | 1997-04-04 | Nec Corp | 光半導体素子及びその製造方法 |
| EP0827243A1 (en) * | 1996-08-30 | 1998-03-04 | Nec Corporation | Optical semiconductor device and method for making the same |
-
1992
- 1992-02-19 JP JP3112692A patent/JPH05235477A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992935A (ja) * | 1995-09-23 | 1997-04-04 | Nec Corp | 光半導体素子及びその製造方法 |
| EP0827243A1 (en) * | 1996-08-30 | 1998-03-04 | Nec Corporation | Optical semiconductor device and method for making the same |
| US6134368A (en) * | 1996-08-30 | 2000-10-17 | Nec Corporation | Optical semiconductor device with a current blocking structure and method for making the same |
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