JP2932690B2 - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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- JP2932690B2 JP2932690B2 JP33917490A JP33917490A JP2932690B2 JP 2932690 B2 JP2932690 B2 JP 2932690B2 JP 33917490 A JP33917490 A JP 33917490A JP 33917490 A JP33917490 A JP 33917490A JP 2932690 B2 JP2932690 B2 JP 2932690B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、光通信、光情報処理などに用いられる、半
導体レーザや光導波路などの単体、あるいはそれらを集
積した光半導体素子の製造方法に関する。
導体レーザや光導波路などの単体、あるいはそれらを集
積した光半導体素子の製造方法に関する。
（従来の技術） 光通信などに用いられる半導体レーザの構造として
は、埋め込みヘテロ構造（BH）が一般的である。
は、埋め込みヘテロ構造（BH）が一般的である。
例えば、代表的な埋め込み構造半導体レーザである、
２重チャンネルプレーナ埋め込みヘテロ構造（DC−PB
H）半導体レーザの作製プロセスを第２図に示す。この
作製プロセスでは、ｎ−InP基板１の上にｎ−InPクラッ
ド層２、InGaAsP活性層３、ｐ−InPクラッド層４を成長
した（ａ）後、レジスト膜22を２本のストライプ状にパ
ターニングし、メサエッチングを行う（ｂ）。そしてｐ
−InPブロック層７、ｎ−InPブロック層８、ｐ−InP層
５およびp+−InGaAsPキャップ層６を全面に成長し、最
後にｐ側電極32およびｎ側電極33を形成する（ｃ）。こ
の構造は、埋め込み領域を一般的なpnpnサイリスタ構造
とするだけでなく、活性層を間に挿入して耐圧を高めて
いるため、高出力、高効率動作が実現できるという特徴
をもつ。ただし、結晶成長は液相エピタキシャル成長法
（LPE）に限定される。また、第３図は、埋め込みリッ
ジ構造半導体レーザの作製プロセス図であり、ダブルヘ
テロ（DH）構造を成長した（ａ）後、SiO3膜ストライプ
23を形成し、活性層３の下までメサエッチングした
（ｂ）後、全面にｐ−InPクラッド槽５、p+−InGaAsPキ
ャップ層６を成長している（ｃ）。この構造は、pnホモ
接合で電流をブロックしている。
２重チャンネルプレーナ埋め込みヘテロ構造（DC−PB
H）半導体レーザの作製プロセスを第２図に示す。この
作製プロセスでは、ｎ−InP基板１の上にｎ−InPクラッ
ド層２、InGaAsP活性層３、ｐ−InPクラッド層４を成長
した（ａ）後、レジスト膜22を２本のストライプ状にパ
ターニングし、メサエッチングを行う（ｂ）。そしてｐ
−InPブロック層７、ｎ−InPブロック層８、ｐ−InP層
５およびp+−InGaAsPキャップ層６を全面に成長し、最
後にｐ側電極32およびｎ側電極33を形成する（ｃ）。こ
の構造は、埋め込み領域を一般的なpnpnサイリスタ構造
とするだけでなく、活性層を間に挿入して耐圧を高めて
いるため、高出力、高効率動作が実現できるという特徴
をもつ。ただし、結晶成長は液相エピタキシャル成長法
（LPE）に限定される。また、第３図は、埋め込みリッ
ジ構造半導体レーザの作製プロセス図であり、ダブルヘ
テロ（DH）構造を成長した（ａ）後、SiO3膜ストライプ
23を形成し、活性層３の下までメサエッチングした
（ｂ）後、全面にｐ−InPクラッド槽５、p+−InGaAsPキ
ャップ層６を成長している（ｃ）。この構造は、pnホモ
接合で電流をブロックしている。
（発明が解決しようとする課題） このような半導体レーザを制御性、再現性よく作製す
るには、層構造を精密に制御することが重要である。層
厚はMOVPEなどの気相成長法を用いれば充分に制御が可
能である。しかし、活性層幅は従来SiO2膜などをマスク
として用いたメサエッチングにより制御しており、メサ
エッチングではサイドエッチングなどにより充分な制御
性が得られない。
るには、層構造を精密に制御することが重要である。層
厚はMOVPEなどの気相成長法を用いれば充分に制御が可
能である。しかし、活性層幅は従来SiO2膜などをマスク
として用いたメサエッチングにより制御しており、メサ
エッチングではサイドエッチングなどにより充分な制御
性が得られない。
これらのメサエッチングにおいて、レジスト膜として
のSiO2膜の幅が正確な設計値になっていても、メサ構造
のばらつきや活性層エッチング時のサイドエッチングに
より、活性層幅はばらついてしまう。特に２インチ基板
などの大口径ウエハを用いたプロセスではウエハ面内の
ばらつきはかなり大きくなる。活性層、導波路幅のばら
つきはしきい値電流、発振波長、ビームパターンなどの
素子特性に影響を与えるから、素子の歩留まりを低下さ
せるだけでなく、設計通りの動作が得られにくいなどの
問題があり、改善が必要であった。このように、従来の
光半導体素子の製造方法においては、活性層や光導波路
の幅の制御において解決すべき課題があった。本発明は
活性層や光導波路の幅を精密に制御できる光半導体素子
の製造方法の提供にある。
のSiO2膜の幅が正確な設計値になっていても、メサ構造
のばらつきや活性層エッチング時のサイドエッチングに
より、活性層幅はばらついてしまう。特に２インチ基板
などの大口径ウエハを用いたプロセスではウエハ面内の
ばらつきはかなり大きくなる。活性層、導波路幅のばら
つきはしきい値電流、発振波長、ビームパターンなどの
素子特性に影響を与えるから、素子の歩留まりを低下さ
せるだけでなく、設計通りの動作が得られにくいなどの
問題があり、改善が必要であった。このように、従来の
光半導体素子の製造方法においては、活性層や光導波路
の幅の制御において解決すべき課題があった。本発明は
活性層や光導波路の幅を精密に制御できる光半導体素子
の製造方法の提供にある。
（課題を解決するための手段） 上記の課題を解決するための光半導体素子の製造方法
は、 平坦な半導体表面にSiO2などの薄膜を形成した後、こ
の薄膜を２本の平行なストライプ状に加工し、該薄膜が
形成されていない領域の前記半導体表面に選択的に半導
体結晶の成長を行い、前記ストライプにはさまれた領域
に成長した半導体層を半導体レーザの活性層や光導波路
などに用いる光半導体素子の製造方法において、 （100）第１導電型半導体基板上に２本の薄膜ストラ
イプを＜011＞方向に形成した後、第１導電型半導体ク
ラッド層、半導体活性層、第２導電型半導体クラッド層
及び第１導電型半導体ブロック層を前記半導体結晶とし
て選択的に連続成長し、その際２本の薄膜ストライプに
かこまれた領域の成長層では、前記第２導電型半導体ク
ラッド層で成長が停止するとともに、一方２本の薄膜ス
トライプの外側の領域では前記第１導電型半導体ブロッ
ク層が形成されるまで前記半導体結晶の成長工程を継続
し、さらに薄膜ストライプを除去した後、少なくとも全
面に第２導電型半導体クラッド層および第２導電型半導
体コンタクト層を成長してなる光半導体素子の製造方法
である。
は、 平坦な半導体表面にSiO2などの薄膜を形成した後、こ
の薄膜を２本の平行なストライプ状に加工し、該薄膜が
形成されていない領域の前記半導体表面に選択的に半導
体結晶の成長を行い、前記ストライプにはさまれた領域
に成長した半導体層を半導体レーザの活性層や光導波路
などに用いる光半導体素子の製造方法において、 （100）第１導電型半導体基板上に２本の薄膜ストラ
イプを＜011＞方向に形成した後、第１導電型半導体ク
ラッド層、半導体活性層、第２導電型半導体クラッド層
及び第１導電型半導体ブロック層を前記半導体結晶とし
て選択的に連続成長し、その際２本の薄膜ストライプに
かこまれた領域の成長層では、前記第２導電型半導体ク
ラッド層で成長が停止するとともに、一方２本の薄膜ス
トライプの外側の領域では前記第１導電型半導体ブロッ
ク層が形成されるまで前記半導体結晶の成長工程を継続
し、さらに薄膜ストライプを除去した後、少なくとも全
面に第２導電型半導体クラッド層および第２導電型半導
体コンタクト層を成長してなる光半導体素子の製造方法
である。
（作用） 本発明の根本をなす平坦基板上に選択成長の様子を第
４図に示す。同図（ａ）に示すように（100）方位半導
体基板１上に、＜011＞方向のストライプ状に薄膜21を
選択的に形成し、MOVPEによって結晶成長すると、同図
（ｂ）に示すように成長層の側面は（111）Ｂ面が形成
される。また各成長層の表面は（100）面を形成してお
り、界面も非常にフラットである。混晶を成長したとき
の組成も、薄膜のストライプ幅が極端に広くなければ面
内で均一であり、光半導体素子の活性層や導波路層に充
分に適用できる。また側面は（111）面となるから、SiO
2膜のパターニングが精密であれば、成長層幅の制御性
も非常によくなるという特徴がある。
４図に示す。同図（ａ）に示すように（100）方位半導
体基板１上に、＜011＞方向のストライプ状に薄膜21を
選択的に形成し、MOVPEによって結晶成長すると、同図
（ｂ）に示すように成長層の側面は（111）Ｂ面が形成
される。また各成長層の表面は（100）面を形成してお
り、界面も非常にフラットである。混晶を成長したとき
の組成も、薄膜のストライプ幅が極端に広くなければ面
内で均一であり、光半導体素子の活性層や導波路層に充
分に適用できる。また側面は（111）面となるから、SiO
2膜のパターニングが精密であれば、成長層幅の制御性
も非常によくなるという特徴がある。
成長を続けていくと（100）表面の面積は除々に小さ
くなり、最後には両側の（111）Ｂ面がつながって成長
は終了し、これ以上原料を供給しても成長は行われな
い。このことを利用すれば、活性層以外の領域のみにｎ
−InPブロック層を成長することができ、第２図のDC−P
BH構造と同様の効果を有する構造が作製できる。
くなり、最後には両側の（111）Ｂ面がつながって成長
は終了し、これ以上原料を供給しても成長は行われな
い。このことを利用すれば、活性層以外の領域のみにｎ
−InPブロック層を成長することができ、第２図のDC−P
BH構造と同様の効果を有する構造が作製できる。
（実施例） まず、第１図に本発明の半導体レーザの作製プロセス
を示す。（100）方位のｎ−InP基板１の表面にCVD法を
用いてSiO2膜21（厚さ約0.2μｍ）を堆積し、フォトリ
ソグラフィの手法を用いて幅２μｍ、間隔２μｍの２本
のストライプを形成した（ａ）。そして、減圧MOVPE法
により、Siドープｎ−InPクラッド層２（層厚0,1μｍ、
キャリア濃度１×1018cm2）、InGaAsP活性層３（1.55μ
ｍ組成、層厚0.08μｍ）、Znドープｐ−InPクラッド層
４（層厚1.5μｍ、キャリア濃度７×1017cm2）、Siドー
プInPブロック層８（層厚0.8μｍ、キャリア濃度１×10
18cm2）を選択成長した（ｂ）。SiO2膜21にはさまれた
領域にはｎ−InPブロック層８は成長しないようにする
ことができた。次にSiO2膜21を除去し、全面にｐ−InP
層５（層厚0.5μｍ、キャリア濃度７×1017cm2）、p+−
InGaAsキャップ層６（層厚0.3μｍ、キャリア濃度１×1
019cm2）を成長した。最後にSiO2膜24を形成して活性層
直上部を除去し、ｐ側電極32を形成し、基板側にもｎ側
電極33を形成してレーザを慣性した（ｃ）。
を示す。（100）方位のｎ−InP基板１の表面にCVD法を
用いてSiO2膜21（厚さ約0.2μｍ）を堆積し、フォトリ
ソグラフィの手法を用いて幅２μｍ、間隔２μｍの２本
のストライプを形成した（ａ）。そして、減圧MOVPE法
により、Siドープｎ−InPクラッド層２（層厚0,1μｍ、
キャリア濃度１×1018cm2）、InGaAsP活性層３（1.55μ
ｍ組成、層厚0.08μｍ）、Znドープｐ−InPクラッド層
４（層厚1.5μｍ、キャリア濃度７×1017cm2）、Siドー
プInPブロック層８（層厚0.8μｍ、キャリア濃度１×10
18cm2）を選択成長した（ｂ）。SiO2膜21にはさまれた
領域にはｎ−InPブロック層８は成長しないようにする
ことができた。次にSiO2膜21を除去し、全面にｐ−InP
層５（層厚0.5μｍ、キャリア濃度７×1017cm2）、p+−
InGaAsキャップ層６（層厚0.3μｍ、キャリア濃度１×1
019cm2）を成長した。最後にSiO2膜24を形成して活性層
直上部を除去し、ｐ側電極32を形成し、基板側にもｎ側
電極33を形成してレーザを慣性した（ｃ）。
このレーザを共振器長300μｍで評価したところ、し
きい値電流は平均15.2mA、標準偏差0.6mA、スロープ効
率は平均0.21W/A、標準偏差0.07W/Aであった。活性層幅
は平均1.82μｍ、標準偏差0.13μｍであった。この結果
から、本発明の、活性層を選択成長する構造による半導
体レーザは、従来の活性層をメサエッチングする構造に
よるものと比べて、活性層幅の制御性に優れ、特性のば
らつきも少ないものが得られることが確認された。ま
た、最大光出力は100mW以上であた、従来のDC−PBH構造
と同様の原理により、耐圧の高い、高出力動作が実現で
きることがわかった。従来のDC−PBH構造と比べ、活性
層両脇にｎ−InPブロック層が存在していないが、活性
層直上以外の領域にｐ−InPブロック層およびｎ−InPブ
ロック層を選択成長すれば、よりDC−PBH構造の効果を
生じさせることができる。
きい値電流は平均15.2mA、標準偏差0.6mA、スロープ効
率は平均0.21W/A、標準偏差0.07W/Aであった。活性層幅
は平均1.82μｍ、標準偏差0.13μｍであった。この結果
から、本発明の、活性層を選択成長する構造による半導
体レーザは、従来の活性層をメサエッチングする構造に
よるものと比べて、活性層幅の制御性に優れ、特性のば
らつきも少ないものが得られることが確認された。ま
た、最大光出力は100mW以上であた、従来のDC−PBH構造
と同様の原理により、耐圧の高い、高出力動作が実現で
きることがわかった。従来のDC−PBH構造と比べ、活性
層両脇にｎ−InPブロック層が存在していないが、活性
層直上以外の領域にｐ−InPブロック層およびｎ−InPブ
ロック層を選択成長すれば、よりDC−PBH構造の効果を
生じさせることができる。
本実施例では、活性層をバルクのInGaA−sPとした
が、量子井戸構造を用いることも可能である。また、グ
レーティングを表面に形成した基板上にガイド層を含む
DH構造を選択成長すれば、分布帰還型（DFB）半導体レ
ーザも作製可能である。さらに、高抵抗InP層を電流ブ
ロック領域のみに選択成長させることにより、より漏れ
電流の少ない構造にすることも可能である。
が、量子井戸構造を用いることも可能である。また、グ
レーティングを表面に形成した基板上にガイド層を含む
DH構造を選択成長すれば、分布帰還型（DFB）半導体レ
ーザも作製可能である。さらに、高抵抗InP層を電流ブ
ロック領域のみに選択成長させることにより、より漏れ
電流の少ない構造にすることも可能である。
（発明の効果） 以上に述べたように、本発明の光半導体素子の作製方
法を用いば、メサエッチングが不要となり、活性層幅の
均一性、制御性が良好な半導体レーザが作製できる。大
面積均一成長が可能なMOVPE成長を用いることにより、
素子作製の歩留まりが大幅に向上し、半導体レーザの製
造コストを低減することが可能となる。
法を用いば、メサエッチングが不要となり、活性層幅の
均一性、制御性が良好な半導体レーザが作製できる。大
面積均一成長が可能なMOVPE成長を用いることにより、
素子作製の歩留まりが大幅に向上し、半導体レーザの製
造コストを低減することが可能となる。
第１図は本発明を適用して作製した半導体レーザの作製
工程を表す図であり、第２図および第３図はそれぞれ従
来の半導体レーザの作製工程を表す図である。第４図は
本発明の基本となる選択成長の様子を表した図である。 １…ｎ−InP基板、２…ｎ−InPクラッド層、３…InGaAs
P活性層、４…ｐ−InPクラッド層、５…ｐ−InP層、６
…p+InGaAsキャップ層、７…ｐ−InPブロック層、８…
ｎ−InPブロック層、21…SiO2膜、22…レジスト膜、23
…SiO2膜ストライプ、24…SiO2膜、32…ｐ側電極、33…
ｎ側電極。
工程を表す図であり、第２図および第３図はそれぞれ従
来の半導体レーザの作製工程を表す図である。第４図は
本発明の基本となる選択成長の様子を表した図である。 １…ｎ−InP基板、２…ｎ−InPクラッド層、３…InGaAs
P活性層、４…ｐ−InPクラッド層、５…ｐ−InP層、６
…p+InGaAsキャップ層、７…ｐ−InPブロック層、８…
ｎ−InPブロック層、21…SiO2膜、22…レジスト膜、23
…SiO2膜ストライプ、24…SiO2膜、32…ｐ側電極、33…
ｎ側電極。
Claims (1)
- 【請求項１】平坦な半導体表面にSiO2などの薄膜を形成
した後、この薄膜を２本の平行なストライプ状に加工
し、該薄膜が形成されていない領域の前記半導体表面に
選択的に半導体結晶の成長を行い、前記ストライプには
さまれた領域に成長した半導体層を半導体レーザの活性
層や光導波路などに用いる光半導体素子の製造方法にお
いて、 （100）第１導電型半導体基板上に２本の薄膜ストライ
プを＜011＞方向に形成した後、第１導電型半導体クラ
ッド層、半導体活性層、第２導電型半導体クラッド層及
び第１導電型半導体ブロック層を前記半導体結晶として
選択的に連続成長し、その際２本の薄膜ストライプにか
こまれた領域の成長層では、前記第２導電型半導体クラ
ッド層で成長が停止するとともに、一方２本の薄膜スト
ライプの外側の領域では前記第１導電型半導体ブロック
層が形成されるまで前記半導体結晶の成長工程を継続
し、さらに薄膜ストライプを除去した後、少なくとも全
面に第２導電型半導体クラッド層および第２導電型半導
体コンタクト層を成長してなる光半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33917490A JP2932690B2 (ja) | 1990-11-30 | 1990-11-30 | 光半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33917490A JP2932690B2 (ja) | 1990-11-30 | 1990-11-30 | 光半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206985A JPH04206985A (ja) | 1992-07-28 |
| JP2932690B2 true JP2932690B2 (ja) | 1999-08-09 |
Family
ID=18324941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33917490A Expired - Lifetime JP2932690B2 (ja) | 1990-11-30 | 1990-11-30 | 光半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932690B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08234148A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 光半導体装置及びその製造方法 |
-
1990
- 1990-11-30 JP JP33917490A patent/JP2932690B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206985A (ja) | 1992-07-28 |
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