JP2006286809A - 光半導体デバイス及びその製造方法 - Google Patents

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Abstract

【課題】 再成長半導体層との界面でＡｓ／Ｐ置換が生じないようにし、結晶欠陥が発生しないようにする。
【解決手段】 半導体基板１，２と、第１半導体層３、活性層４、第２半導体層５を順に積層させてなるストライプ状積層体１１と、ストライプ状積層体１１を埋め込む埋込層７とを備え、埋込層７の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されており、埋込層７が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されている。
【選択図】 図１

Description

本発明は、例えば光ファイバ通信システムに用いて好適の光半導体デバイス及びその製造方法に関する。
近年、光通信用モジュールの小型化、低消費電力化に伴って、高温時においても動作可能な半導体レーザや光変調器などの光デバイスが求められている。
光ファイバ通信システムにおいて用いられる光デバイスには、これまで、主にＩｎＧａＡｓＰ系の材料が用いられてきている。
最近では、ヘテロ接合のバンド構造の点で高温時に十分な高速動作を実現できるＡｌＧａＩｎＡｓ系の材料を用いた光デバイスの開発が進められている。
また、埋め込み構造の光デバイスは、駆動電流を低減することができ、高速化を図ることができるため、注目を集めている。
ここで、図６は、従来のＡｌＧａＩｎＡｓ系の材料からなる埋め込み型半導体レーザ（光半導体デバイス）の一例を示している。
従来のＡｌＧａＩｎＡｓ系の材料からなる埋め込み型半導体レーザは、図６に示すように、ｎ型ＩｎＰ基板１００上に、バッファ層を兼ねるｎ型ＩｎＰ下側クラッド層１０１、ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪量子井戸活性層１０２、ｐ型ＩｎＰ上側クラッド層１０３、ｐ型ＩｎＧａＡｓコンタクト層１０４を順に積層し、メサ形状に加工された光導波路を有し、このメサ構造の光導波路の両側がＩｎＰ層（ここでは半絶縁性ＩｎＰ層）１０５で埋め込まれた構造になっている。なお、図６中、符号１０６はｎ側電極であり、符号１０７はｐ側電極であり、符号１０８はＳｉＯ2膜である。
このような構造の埋め込み型半導体レーザの作製方法としては、いくつかの方法が検討されているが、通常、以下の方法によって作製される。
まず、図７（Ａ）に示すように、ｎ型ＩｎＰ基板１００上に、バッファ層を兼ねるｎ型ＩｎＰ下側クラッド層１０１、ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪量子井戸活性層１０２、ｐ型ＩｎＰ上側クラッド層１０３、ｐ型ＩｎＧａＡｓコンタクト層１０４の各層を結晶成長させて積層構造を形成し、エッチングによってメサ形状に加工する。
その後、図７（Ｂ）に示すように、例えばＭＯＣＶＤ法などを用いて、メサ構造の両側にＩｎＰ層（ここでは半絶縁性ＩｎＰ層）を再成長させて、ＩｎＰ埋込層（ここでは半絶縁性ＩｎＰ埋込層）１０５を形成する。
この作製方法は、導波路形状などに柔軟に対応でき、非常に応用範囲の広い作製方法である。また、図６に示すような高速化に適した比較的高いメサ構造を高抵抗半導体層（ここでは半絶縁性ＩｎＰ層）で埋め込んだ構造を実現するには、最も現実的な方法である。
なお、ＡｌＧａＩｎＡｓ系の材料からなる埋め込み型半導体レーザに関する文献としては、例えば特許文献１及び特許文献２がある。
特開平８−１７２２４１号公報 特開２００２−１３４８４２号公報
しかしながら、図６に示すような従来の埋め込み型半導体レーザでは、活性層はＡｌＧａＩｎＡｓ系の材料により形成されているのに対し、下側クラッド層、上側クラッド層及び半導体基板は、いずれもＩｎＰにより形成されている。このため、メサ構造の光導波路の両側に埋込層を再成長させて埋め込む際に、活性層の側面にはＶ族元素のヒ素（Ａｓ）が露出した状態になる一方、下側クラッド層及び上側クラッド層の側面や半導体基板の表面にはＶ族元素のリン（Ｐ）が露出した状態になる。
この場合、埋込再成長工程中、結晶成長温度まで昇温させる昇温工程において、成長炉の中を、全ての面においてＶ族元素（Ａｓ，Ｐ）の脱離を防ぐことができるような雰囲気にすることは難しい。
そこで、Ａｓに比べて蒸気圧の高いＰの脱離を防ぐために、成長炉の中をホスフィン（ＰＨ3）雰囲気にして昇温工程を行なうのが一般的である。
しかしながら、Ｐに比べれば蒸気圧が低いとしても、ＡｌＧａＩｎＡｓ系の材料からなる活性層の側面が、Ａｓを含まないＰＨ3雰囲気で高温（例えば６００℃程度）にさらされると、Ａｓ／Ｐの置換が生じ、この結果、再成長させた埋込層と活性層との界面で結晶欠陥が生じることになる。このような結晶欠陥が生じてしまうと、駆動電流（動作電流）の上昇を招くことになる。また、通電により結晶が劣化してしまうことになり、信頼性の低下を招くことにもなる。
本発明は、このような課題に鑑み創案されたもので、再成長半導体層との界面でＡｓ／Ｐ置換が生じないようにし、結晶欠陥が発生しないようにした、光半導体デバイス及びその製造方法を提供することも目的とする。
このため、本発明の光半導体デバイスは、半導体基板と、第１半導体層、活性層、第２半導体層を順に積層させてなるストライプ状積層体と、ストライプ状積層体を埋め込む埋込層とを備え、埋込層の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されており、埋込層が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されていることを特徴としている。
また、本発明の光半導体デバイスの製造方法は、半導体基板上に、Ｖ族組成がＡｓのみからなる化合物半導体からなる、第１半導体層、活性層、第２半導体層を順に結晶成長させ、半導体基板の表面に第１半導体層の一部が残るようにメサ形状に加工してストライプ状積層体を形成し、Ａｓを含む雰囲気で結晶成長温度まで昇温させた後、ストライプ状積層体が埋め込まれるように埋込層を結晶成長させる工程を含むことを特徴としている。
したがって、本発明の光半導体デバイス及びその製造方法によれば、再成長半導体層との界面でＡｓ／Ｐ置換が生じないようにすることができ、結晶欠陥が発生しないようにすることができる。これにより、動作電流が高くなってしまうのを防止することができるという利点がある。また、通電によって結晶が劣化してしまうのを防止することができ、信頼性を向上させることができるという利点もある。さらに、動作電流の高い素子の割合を低減することができ、また、通電劣化の大きい素子の割合を低減することもできるため、歩留まりが良くなるという利点もある。
以下、図面により、本発明の実施の形態にかかる光半導体デバイス及びその製造方法について説明する。
［第１実施形態］
まず、第１実施形態にかかる光半導体デバイス及びその製造方法について、図１及び図２を参照しながら説明する。
本実施形態にかかる光半導体デバイスは、例えば、Ｖ族組成がヒ素（Ａｓ）のみからなる化合物半導体により形成されている活性層（例えばＡｌＧａＩｎＡｓ系活性層）を備える半導体レーザ（半導体発光デバイス）であって、電流狭窄構造として半絶縁性埋込ヘテロ構造（ＳＩ−ＢＨ構造；Semi-Insulating Buried Heterostructure）を採用したものである。
つまり、本半導体レーザは、図１に示すように、ｎ型ＩｎＰ基板１（ｎ−ＩｎＰ基板，半導体基板）上に、ｎ型ＩｎＰバッファ層２（例えば厚さ０．５μｍ）と、ｎ型ＩｎＡｌＡｓクラッド層３（第１半導体層，下側クラッド層）と、ＡｌＧａＩｎＡｓ系（ＡｌＧａＩｎＡｓ，ＩｎＡｌＡｓ，ＩｎＧａＡｓを含む）の化合物半導体からなる歪多重量子井戸構造のＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層４（導波路コア層）と、ｐ型ＩｎＡｌＡｓクラッド層５（第２半導体層，上側クラッド層）と、ｐ型ＩｎＧａＡｓコンタクト層６と、半絶縁性ＩｎＰ埋込層７（電流ブロック層，高抵抗半導体層）と、ｐ側電極８と、ｎ側電極９と、ＳｉＯ2膜（絶縁膜）１０とを備えるものとして構成される。
ここで、歪多重量子井戸活性層４は、厚さ４．２ｎｍの１．５％圧縮歪ＡｌＧａＩｎＡｓ井戸層と、バンドギャップ波長１．０μｍ、厚さ１０ｎｍのＡｌＧａＩｎＡｓバリア層とを１０層積層させた構造になっている。
また、半絶縁性ＩｎＰ埋込層７は、例えばＦｅをドープしたＦｅ−ＩｎＰ埋込層としている。また、ｐ側電極８は、コンタクト層６上に形成され、例えばＴｉ／Ｐｔ／Ａｕ電極としている。また、表面を覆うようにＳｉＯ2膜１０が形成されている。さらに、ｎ側電極９は、半導体基板１の裏面側に形成され、例えばＡｕＧｅ電極としている。
また、ｎ型ＩｎＡｌＡｓクラッド層３の厚さは例えば０．５μｍとし、ｐ型ＩｎＡｌＡｓクラッド層５の厚さは例えば１．７μｍとし、ｐ型ＩｎＧａＡｓコンタクト層６の厚さは例えば０．５μｍとしている。
本実施形態では、下側クラッド層３は、半導体基板１上に形成されたバッファ層２の表面を覆うように半導体基板１の端面近傍まで延びるベース部３Ａ（ここは電流ブロック層としても機能する）と、ベース部３Ａから突出している突出部３Ｂとを備えるものとして構成される。
ここで、バッファ層２を設けるか否かは任意である。このため、バッファ層２を設けない場合には、下側クラッド層３のベース部３Ａは、半導体基板１の表面を覆うように形成されることになる。一般に、バッファ層２は、半導体基板１と一体的なものとして見ることもできるため、上位概念化して「半導体基板」という場合には、半導体基板１とバッファ層２とを含むものとする。
また、本実施形態では、下側クラッド層３をベース部３Ａと突出部３Ｂとを備えるものとし、一体的に形成しているが、ベース部３Ａと突出部３Ｂとを別々の半導体層として構成しても良い。例えば、突出部３Ｂに相当する部分のみを下側クラッド層（第１半導体層）とし、この下側クラッド層と半導体基板１（バッファ層を含む場合もある）との間に、ベース部３Ａに相当する半導体層（Ｖ族組成がＡｓのみからなる化合物半導体であれば良い；第３半導体層，電流ブロック層）を形成すれば良い。この場合、例えば、下側クラッド層（突出部）はＡｌＧａＩｎＡｓ層とし、半導体層（ベース層）はＩｎＡｌＡｓ層とすれば良い。
そして、本実施形態では、下側クラッド層３の突出部３Ｂ、活性層４、上側クラッド層５、コンタクト層６を多層構造に積層させたものとして、メサ構造のストライプ状積層体（メサ構造体）１１が構成される。
なお、下側クラッド層３の突出部３Ｂ、活性層４、上側クラッド層５により、メサ構造を有するストライプ状の光導波路が形成されると見ることもできる。また、メサ構造のストライプ状積層体は、ここでは、下方から上方まで幅が等しい垂直メサ構造になっているが、これに限られるものではなく、上方にいくにしたがって幅が広くなる逆メサ構造や上方にいくにしたがって幅が狭くなる順メサ構造であっても良い。また、これらを組み合わせた形状のメサ構造であっても良い。
また、ストライプ状積層体１１は、後述するように、下側クラッド層３、活性層４、上側クラッド層５、及び、表面に電極（ここではｐ側電極）が形成されるコンタクト層６を積層させて多層構造にした後で、ストライプ状のメサ形状にエッチングすることによって形成されるため、所定高さ以上の高さ（例えば３μｍ程度）を有するメサ構造を有するものとなる。この場合、メサ構造の頂部に電極が接することになる。これにより、素子の寄生容量を低減することができ、高速動作を実現できるようになる。なお、このような高いメサ構造を有するストライプ状積層体１１は、バンドギャップが広く、屈折率が低い厚膜の上側クラッド層を含むものとして構成される。また、ストライプ状積層体１１は、コンタクト層６を含まないものとして構成しても良い。
特に、本実施形態では、ストライプ状積層体１１を構成する下側クラッド層３、活性層４、上側クラッド層５及びコンタクト層６は、それぞれ、ｎ型ＩｎＡｌＡｓ層、ＡｌＧａＩｎＡｓ層、ｐ型ＩｎＡｌＡｓ層、ｐ型ＩｎＧａＡｓ層であり、いずれもＶ族組成がＡｓのみからなる化合物半導体により形成されている。
この場合、後述するように、メサ構造のストライプ状積層体１１の両側に半絶縁性ＩｎＰ埋込層７を再成長させて埋め込む埋込再成長工程において、結晶成長温度（再成長温度）まで昇温させる際に結晶成長炉内の雰囲気中に露出するのは、下側クラッド層３の表面及び側面、活性層４の側面、上側クラッド層５の側面及びコンタクト層６の側面であり、これらの面は全てＶ族元素としてＡｓのみを含む化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成されているため［つまり、従来のようにリン（Ｐ）を含む面がないため］、Ａｓを含む雰囲気で埋込再成長工程を行なうことが可能となる。
このように構成することで、埋込再成長工程において、高温で結晶表面が異なるＶ族元
素を含む雰囲気［例えば、ＩｎＰ半導体結晶に対するアルシン（ＡｓＨ3）雰囲気、ＡｌＧａＩｎＡｓ半導体結晶に対するホスフィン（ＰＨ3）雰囲気］にさらされることがなくなる。これにより、Ａｓ／Ｐ置換が生じないようにすることができ、欠陥の発生を著しく抑制することができる。この結果、駆動電流の増大や通電による結晶の劣化を抑制できることになる。
このようにして作製されたデバイスは、埋込層７の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成され、埋込層７が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されたものとなる。
ここでは、埋込層７の側面及び底面が接している面は、下側クラッド層３、活性層４、上側クラッド層５及びコンタクト層６により構成される。また、下側クラッド層３を突出部３Ｂのみとする場合には、埋込層７の側面及び底面が接している面は、下側クラッド層３（突出部３Ｂ）、活性層４、上側クラッド層５、コンタクト層６、第３半導体層（電流ブロック層）により構成される。
一方、埋込層７が接していない部分は、ｎ型ＩｎＰ基板１、ｎ型ＩｎＰバッファ層２により構成される。なお、後述するように、下側クラッド層３、活性層４、上側クラッド層５、コンタクト層６、下側クラッド層３を突出部３Ｂのみとする場合の第３半導体層（電流ブロック層）の各層を多層構造にし、埋込層７の側面及び底面が接する面を構成する層だけを、Ｖ族組成がＡｓのみからなる化合物半導体により形成する場合には、埋込層７の側面及び底面が接する面を構成する層以外の層が、埋込層７が接していない部分に含まれ、Ａｓ以外のＶ族元素を含むものとして形成される場合もある。
なお、本実施形態では、埋込層７の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されたものとなるように、下側クラッド層３、活性層４、上側クラッド層５及びコンタクト層６、さらには、下側クラッド層３を突出部３Ｂのみとする場合には第３半導体層（電流ブロック層）の各層の全体を、Ｖ族組成がＡｓのみからなる化合物半導体により形成しているが、これに限られるものではない。
例えば、下側クラッド層３、活性層４、上側クラッド層５、コンタクト層６、下側クラッド層３を突出部３Ｂのみとする場合の第３半導体層（電流ブロック層）の各層は、それぞれの層を多層構造（表面から内部へ向かう方向に複数の層を有する多層構造；例えば２層構造）にし、埋込層７の側面及び底面が接する面を構成する層だけを、Ｖ族組成がＡｓのみからなる化合物半導体により形成するようにしても良い。
また、下側クラッド層３、活性層４、上側クラッド層５、コンタクト層６、下側クラッド層３を突出部３Ｂのみとする場合の第３半導体層（電流ブロック層）の各層を、Ｖ族組成がＡｓのみからなる化合物半導体材料により形成する場合、それぞれの層を、一つの組成の材料で構成せずに、複数の異なる組成の層からなる多層構造（厚さ方向に複数の層を有する多層構造）にしても良いし、組成が連続的に変化している組成傾斜層として構成しても良い。
特に、本実施形態の構造では、ｎ型ＩｎＡｌＡｓ下側クラッド層３のベース部３Ａが、半導体基板１上に形成されたバッファ層２の表面を覆うように半導体基板１の端面近傍まで延びているため、ｐ型ＩｎＡｌＡｓ上側クラッド層５の側面と半絶縁性ＩｎＰ埋込層７の側面がヘテロ接合されるだけでなく、半絶縁性ＩｎＰ埋込層７の底面とｎ型ＩｎＡｌＡｓ下側クラッド層３の表面もヘテロ接合されることになる。つまり、ｐ型ＩｎＡｌＡｓ上側クラッド層５〜半絶縁性ＩｎＰ埋込層７〜ｎ型ＩｎＡｌＡｓ下側クラッド層３という、リーク電流が流れる経路に電子や正孔に対して障壁となる２つのヘテロ接合が形成されることになる。
このため、ｐ型ＩｎＡｌＡｓ上側クラッド層５〜ＡｌＧａＩｎＡｓ活性層４〜ｎ型ＩｎＡｌＡｓ下側クラッド層３という電流経路よりも、ｐ型ＩｎＡｌＡｓ上側クラッド層５〜半絶縁性ＩｎＰ埋込層７〜ｎ型ＩｎＡｌＡｓ下側クラッド層３というリーク電流の経路の方が電流が流れにくくなる。これにより、従来の半絶縁性埋込ヘテロ構造（ＳＩ−ＢＨ構造）の場合よりも、リーク電流を低減させることができる。
なお、ここでは、下側クラッド層３、活性層４、上側クラッド層５及びコンタクト層６を、それぞれ、ｎ型ＩｎＡｌＡｓ層、ＡｌＧａＩｎＡｓ層、ｐ型ＩｎＡｌＡｓ層、ｐ型ＩｎＧａＡｓ層としているが、これに限られるものではなく、下側クラッド層３、活性層４、上側クラッド層５及びコンタクト層６は、いずれもＶ族組成がＡｓのみからなる化合物半導体により形成すれば良い。
例えば、Ｖ族組成がＡｓのみからなる化合物半導体としては、例えば、組成式ＡｌxＧａyＩｎ1-x-yＡｓ（０≦ｘ≦１，０≦ｙ≦１）で表される化合物半導体、Ｔｌ（タリウム）を含むＴｌＧａＩｎＡｓ系の化合物半導体、Ｍｎ（マンガン）を含むＧａＩｎＭｎＡｓ系の化合物半導体などを挙げることができる。
このうち、ＡｌxＧａyＩｎ1-x-yＡｓ（０≦ｘ≦１，０≦ｙ≦１）で表される四元化合物半導体はＩｎ組成がほぼ一定でＡｌとＧａの比を変化させることで、ＩｎＰ基板と格子整合した状態でバンドギャップの異なる材料を実現することができる点で好ましい。
一般的には、ｘ，ｙを式ｘ＝０．４７７−１．０２０ｙを満たすように設定することがＩｎＰに格子整合するための条件とされており、ｘ＝０の場合、即ち、Ｇａ0.47Ｉｎ0.53Ａｓの場合、及び、ｙ＝０の場合、即ち、Ａｌ0.48Ｉｎ0.52Ａｓの場合は、ＩｎＰと同じ格子定数になるとされている。なお、量子井戸層やバリア層（障壁層）のように薄膜の場合には、ｘ，ｙの値を意図的に上記格子整合条件からずらすことで、薄膜に圧縮歪や引張歪を入れることができるため、上述のように、本実施形態では、井戸層に圧縮歪を入れている。
次に、本実施形態にかかる光半導体デバイスとしての半導体レーザの製造方法について、図２（Ａ）〜（Ｆ）を参照しながら説明する。
まず、図２（Ａ）に示すように、ｎ型ＩｎＰ基板１上に、ｎ型ＩｎＰバッファ層２、ｎ型ＩｎＡｌＡｓクラッド層３（第１半導体層，下側クラッド層）、ＡｌＧａＩｎＡｓ系の化合物半導体からなる歪多重量子井戸構造のＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層４（導波路コア層）、ｐ型ＩｎＡｌＡｓクラッド層５（第２半導体層，上側クラッド層）、ｐ型ＩｎＧａＡｓコンタクト層６を、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Chemical Vapor Deposition）法などによって、順に成長させて、積層構造の半導体積層体を形成する。
次に、図２（Ｂ）に示すように、表面にエッチング用マスクとしてＳｉＯ2マスク１２を形成する。ＳｉＯ2マスク１２は、通常のフォトリソグラフィ技術を用いて、例えば幅１．８μｍのストライプ状に加工して形成する。
次いで、図２（Ｃ）に示すように、ＳｉＯ2マスク１２を用いて、例えばエッチングガスとして塩素を用いたドライエッチングによって、活性層４の下側に形成されている下側クラッド層３の一部が半導体基板１上に形成されたバッファ層２の表面に残るようにメサ形状に加工して、所定の高さ以上の高さ（例えば高さ２．７μｍ）を有するメサ構造のストライプ状積層体１１（メサ構造体）を形成する。ここで、メサエッチングによってバッファ層２上に残される下側クラッド層３の厚さは任意に設定することができ、少なくともバッファ層２の表面が覆われるようにすれば良い。
この場合、デバイス表面の露出している部分は、ｎ型ＩｎＡｌＡｓ下側クラッド層３の表面及び側面、ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ活性層４の側面、ｐ型ＩｎＡｌＡｓ上側クラッド層５の側面及びｐ型ＩｎＧａＡｓコンタクト層６の側面となり、これらの面は全てＶ族元素としてＡｓのみを含む化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成されたものとなる［つまり、従来のようにＰを含む面がない］。
なお、本実施形態では、バッファ層２が露出しないようにするために、メサ加工の加工プロセスとしては、底面が平坦になるドライエッチングを用いるのが望ましいが、例えば、下側クラッド層３の厚さを厚くしておいて、ウェットエッチングを用いることも可能である。
続いて、メサ表面に形成されたダメージ層を臭化水素酸系溶液によるウェットエッチングによって薄く除去し、硫化アンモニウム溶液で浸漬処理した後、結晶成長炉に入れて、例えばＭＯＶＰＥ法によって、メサ構造のストライプ状積層体１１（メサ構造体）の両側が埋め込まれるように、半絶縁性ＩｎＰ埋込層７を再成長させる（埋込再成長工程）。
つまり、埋込再成長工程では、まず、結晶成長炉内にＶ族ガスとしてＡｓＨ3を供給して、ＡｓＨ3雰囲気とした状態で、再成長温度（例えば６００℃）まで昇温させる（昇温工程）。
この場合、上述のように、デバイス表面の露出している面は、全てＶ族元素としてＡｓのみを含むものであり、また、昇温工程はＡｓＨ3雰囲気で行なわれるため、高温で結晶表面が異なるＶ族元素を含む雰囲気にさらされることがなく、Ａｓ／Ｐ置換が生じないよ
うにすることができ、欠陥の発生を著しく抑制することができる。この結果、駆動電流の増大や通電による結晶の劣化を抑制できることになる。
そして、結晶成長炉内を再成長温度まで昇温させ、温度が安定した状態になった後に、Ｖ族ガスをＡｓＨ3からＰＨ3に切り替えるとともに、ＩＩＩ族ガスとしてＴＭＩ（トリメチルインジウム）を供給することで、例えばＭＯＶＰＥ法によって、図２（Ｄ）に示すように、メサ構造のストライプ状積層体１１（メサ構造体）の両側が埋め込まれるように、半絶縁性ＩｎＰ埋込層７を再成長させる。
そして、図２（Ｅ）に示すように、ＳｉＯ2マスク１２を除去する。
その後、図２（Ｆ）に示すように、全面にＳｉＯ2膜１０（絶縁膜）を形成する。そして、コンタクト層近傍の上方のみＳｉＯ2膜１０を除去して、例えばＴｉ／Ｐｔ／Ａｕからなるｐ側電極８を形成する。一方、ｎ型ＩｎＰ基板１の裏面側には、例えばＡｕＧｅからなるｎ側電極９を形成する。
したがって、本実施形態にかかる光半導体デバイス及びその製造方法によれば、再成長半導体層（埋込層７）との界面でＡｓ／Ｐ置換が生じないようにすることができ、結晶欠陥の発生を低減することができる。これにより、動作電流が高くなってしまうのを防止することができるという利点がある。また、通電によって結晶が劣化してしまうのを防止することができ、信頼性を向上させることができるという利点もある。さらに、動作電流の高い素子の割合を低減することができ、また、通電劣化の大きい素子の割合を低減することもできるため、歩留まりが良くなるという利点もある。
［第２実施形態］
次に、本発明の第２実施形態にかかる光半導体デバイス及びその製造方法について、図３及び図４を参照しながら説明する。
本実施形態にかかる光半導体デバイス（半導体レーザ）は、上述の第１実施形態のものに対し、メサ構造のストライプ状積層体の高さが低く、電流狭窄構造としてｎｐｎｐサイリスタ構造を用いた埋込ヘテロ構造（ＢＨ構造；Buried Heterostructure）を採用している点で異なる。
つまり、本半導体レーザでは、図３に示すように、ｎ型ＩｎＰ基板１（ｎ−ＩｎＰ基板，半導体基板）上に、下側クラッド層の一部を兼ねるｎ型ＩｎＰバッファ層２と、ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３（第１半導体層）と、ＡｌＧａＩｎＡｓ系（ＡｌＧａＩｎＡｓ，ＩｎＡｌＡｓ，ＩｎＧａＡｓを含む）の化合物半導体からなる歪多重量子井戸構造のＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層４（導波路コア層）と、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４（第２半導体層）と、ｐ型ＩｎＧａＡｓコンタクト層６と、ｐ型ＩｎＰ埋込層１５と、ｎ型ＩｎＰ埋込層１６と、ｐ型ＩｎＰ上側クラッド層１７と、ｐ側電極８と、ｎ側電極９と、ＳｉＯ2膜（絶縁膜）１０とを備えるものとして構成される。なお、図３では、図１に示したものと同一のものには同一の符号を付している。
ここでは、活性層４の上下に、ＡｌＧａＩｎＡｓ系の化合物半導体からなり、光ガイド層（バンドギャップ波長０．９５μｍ）を形成している。
また、下側光ガイド層１３は、半導体基板１上に形成されたバッファ層２の表面を覆うように半導体基板１の端面近傍まで延びるベース部１３Ａ（ここは電流狭窄構造の一部を構成する）と、ベース部１３Ａから突出している突出部１３Ｂとを備えるものとして構成される。なお、ベース部１３Ａは、製品になった状態では一部除去されている場合もある。
ここで、バッファ層２を設けるか否かは任意である。このため、バッファ層２を設けない場合には、光ガイド層１３のベース部１３Ａは、半導体基板１の表面を覆うように形成されることになる。一般に、バッファ層２は、半導体基板１と一体的なものとして見ることもできるため、上位概念化して「半導体基板」という場合には、半導体基板１とバッファ層２とを含むものとする。
また、本実施形態では、下側光ガイド層１３をベース部１３Ａと突出部１３Ｂとを備えるものとし、一体的に形成しているが、ベース部１３Ａと突出部１３Ｂとを別々の半導体層として構成しても良い。例えば、突出部１３Ｂに相当する部分のみを下側光ガイド層（第１半導体層）とし、この下側光ガイド層と半導体基板１（バッファ層を含む場合もある）との間に、ベース部１３Ａに相当する半導体層（Ｖ族組成がＡｓのみからなる化合物半導体であれば良い；第３半導体層）を形成すれば良い。この場合、例えば、下側光ガイド層（突出部）はＡｌＧａＩｎＡｓ層とし、半導体層（ベース層）はＩｎＡｌＡｓ層とすれば良い。
そして、本実施形態では、下側光ガイド層１３の突出部１３Ｂ、活性層４、上側光ガイド層１４を多層構造に積層させたものとして、メサ構造のストライプ状積層体（メサ構造体）１１が構成される。なお、下側光ガイド層１３の突出部１３Ｂ、活性層４、上側光ガイド層１４により、メサ構造を有するストライプ状の光導波路が形成されると見ることもできる。
本実施形態では、メサ構造のストライプ状積層体１１は、厚膜の上側クラッド層やコンタクト層を含んでおらず、所定高さよりも低い高さを有するメサ構造になっている。このような比較的低いメサ構造のストライプ状積層体１１の場合、ｐ型ＩｎＰ埋込層１５及びｎ型ＩｎＰ埋込層１６で埋め込んだ後、全面に、バンドギャップが広く、屈折率が低い厚膜の上側クラッド層（ｐ型ＩｎＰ上側クラッド層１７）を形成することになる。
特に、本実施形態では、ストライプ状積層体１１を構成する下側光ガイド層１３、活性層４、上側光ガイド層１４は、それぞれ、ｎ型ＡｌＧａＩｎＡｓ層、ＡｌＧａＩｎＡｓ層、ｐ型ＩｎＡｌＡｓ層、ｐ型ＡｌＧａＩｎＡｓ層であり、いずれもＶ族組成がＡｓのみからなる化合物半導体により形成されている。
この場合、後述するように、メサ構造のストライプ状積層体１１の両側にｐ型ＩｎＰ埋込層１５及びｎ型ＩｎＰ埋込層１６を再成長させて埋め込む埋込再成長工程において、結晶成長温度まで昇温させる際に結晶成長炉内の雰囲気中に露出するのは、下側光ガイド層１３の表面及び側面、活性層４の側面、上側光ガイド層１４の側面であり、これらの面は全てＶ族元素としてヒ素（Ａｓ）のみを含む化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成されているため［つまり、従来のようにリン（Ｐ）を含む面がないため］、Ａｓを含む雰囲気で埋込再成長工程を行なうことが可能となる。
このように構成することで、埋込再成長工程において、高温で結晶表面が異なるＶ族元
素を含む雰囲気にさらされることがなくなる。これにより、Ａｓ／Ｐ置換が生じないようにすることができ、欠陥の発生を著しく抑制することができる。この結果、駆動電流の増大や通電による結晶の劣化を抑制できることになる。
このようにして作製されたデバイスは、埋込層１５の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成されたものとなる。
このようにして作製されたデバイスは、埋込層１５の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成され、埋込層１５が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されたものとなる。
ここでは、埋込層１５の側面及び底面が接している面は、下側光ガイド層１３、活性層４、上側光ガイド層１４により構成される。また、下側光ガイド層１３を突出部１３Ｂのみとする場合には、埋込層１５の側面及び底面が接している面は、下側光ガイド層１３（突出部１３Ｂ）、活性層４、上側光ガイド層１４、第３半導体層により構成される。
一方、埋込層１５が接していない部分は、ｎ型ＩｎＰ基板１、ｎ型ＩｎＰバッファ層２により構成される。なお、後述するように、下側光ガイド層１３、活性層４、上側光ガイド層１４、下側光ガイド層１３を突出部１３Ｂのみとする場合の第３半導体層の各層を多層構造にし、埋込層１５の側面及び底面が接する面を構成する層だけを、Ｖ族組成がＡｓのみからなる化合物半導体により形成する場合には、埋込層１５の側面及び底面が接する面を構成する層以外の層が、埋込層１５が接していない部分に含まれ、Ａｓ以外のＶ族元素を含むものとして形成される場合もある。
なお、本実施形態では、埋込層１５の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されたものとなるように、下側光ガイド層１３、活性層４及び上側光ガイド層１４、さらには、下側光ガイド層１３を突出部１３Ｂのみとする場合には第３半導体層の各層の全体を、Ｖ族組成がＡｓのみからなる化合物半導体により形成しているが、これに限られるものではない。
例えば、下側光ガイド層１３、活性層４及び上側光ガイド層１４、下側光ガイド層１３を突出部１３Ｂのみとする場合の第３半導体層の各層は、それぞれの層を多層構造（表面から内部へ向かう方向に複数の層を有する多層構造；例えば２層構造）にし、埋込層１５の側面及び底面が接する面を構成する層だけを、Ｖ族組成がＡｓのみからなる化合物半導体により形成するようにしても良い。
また、下側光ガイド層１３、活性層４及び上側光ガイド層１４、下側光ガイド層１３を突出部１３Ｂのみとする場合の第３半導体層の各層を、Ｖ族組成がＡｓのみからなる化合物半導体材料により形成する場合、それぞれの層を、一つの組成の材料で構成せずに、複数の異なる組成の層からなる多層構造（厚さ方向に複数の層を有する多層構造）にしても良いし、組成が連続的に変化している組成傾斜層として構成しても良い。
特に、本実施形態の構造では、下側光ガイド層１３のベース部１３Ａが、半導体基板１上に形成されたバッファ層２の表面を覆うように半導体基板１の端面近傍まで延びているため、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４の側面とｐ型ＩｎＰ埋込層１５の側面がヘテロ接合されるだけでなく、ｐ型ＩｎＰ埋込層１５の底面とｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３の表面もヘテロ接合されることになる。つまり、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４〜ｐ型ＩｎＰ埋込層１５〜ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３という、リーク電流が流れる経路に電子や正孔に対して障壁となる２つのヘテロ接合が形成されることになる。
このため、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４〜ｐ型ＩｎＰ埋込層１５〜ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３という電流経路よりも、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４〜ｐ型ＩｎＰ埋込層１５〜ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３というリーク電流の経路の方が電流が流れにくくなる。これにより、リーク電流を低減させることができる。
なお、ここでは、下側光ガイド層１３、活性層４及び上側光ガイド層１４を、それぞれ、ｎ型ＡｌＧａＩｎＡｓ層、ＡｌＧａＩｎＡｓ層、ｐ型ＡｌＧａＩｎＡｓ層としているが、これに限られるものではなく、下側光ガイド層１３、活性層４及び上側光ガイド層１４は、いずれもＶ族組成がＡｓのみからなる化合物半導体により形成すれば良い。
例えば、Ｖ族組成がＡｓのみからなる化合物半導体としては、例えば、組成式ＡｌxＧａyＩｎ1-x-yＡｓ（０≦ｘ≦１，０≦ｙ≦１）で表される化合物半導体、Ｔｌ（タリウム）を含むＴｌＧａＩｎＡｓ系の化合物半導体、Ｍｎ（マンガン）を含むＧａＩｎＭｎＡｓ系の化合物半導体などを挙げることができる。
なお、構成の詳細は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
次に、本実施形態にかかる光半導体デバイスとしての半導体レーザの製造方法について、図４（Ａ）〜（Ｆ）を参照しながら説明する。
まず、図４（Ａ）に示すように、ｎ型ＩｎＰ基板１上に、ｎ型ＩｎＰバッファ層２、ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３、ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層４、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４を、例えば有機金属気相成長（ＭＯＶＰＥ；Metal Organic Chemical Vapor Deposition）法などによって、順に成長させて、積層構造の半導体積層体を形成する。
次に、図４（Ｂ）に示すように、表面にエッチング用マスクとしてＳｉＯ2マスク１２を形成する。ＳｉＯ2マスク１２は、通常のフォトリソグラフィ技術を用いてストライプ状に加工して形成する。
次いで、図４（Ｃ）に示すように、ＳｉＯ2マスク１２を用いて、例えばエッチングガスとして塩素を用いたドライエッチングによって、活性層４の下側に形成されている下側光ガイド層１３の一部が半導体基板１上に形成されたバッファ層２の表面に残るようにメサ形状に加工して、比較的高さの低いメサ構造のストライプ状積層体１１（メサ構造体）を形成する。ここで、メサエッチングによってバッファ層２上に残される下側光ガイド層１３の厚さは任意に設定することができ、少なくともバッファ層２の表面が覆われるようにすれば良い。
この場合、デバイス表面の露出している部分は、ｎ型ＡｌＧａＩｎＡｓ下側光ガイド層１３の表面及び側面、ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ活性層４の側面、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４の側面となり、これらの面は全てＶ族元素としてヒ素（Ａｓ）のみを含む化合物半導体（ＩＩＩ−Ｖ族化合物半導体）により形成されたものとなる［つまり、従来のようにリン（Ｐ）を含む面がない］。
なお、本実施形態では、バッファ層２が露出しないようにするために、メサ加工の加工プロセスとしては、底面が平坦になるドライエッチングを用いるのが望ましいが、例えば、下側光ガイド層１３の厚さを厚くしておいて、ウェットエッチングを用いることも可能である。
続いて、メサ表面に形成されたダメージ層を臭化水素酸系溶液によるウェットエッチングによって薄く除去し、硫化アンモニウム溶液で浸漬処理した後、結晶成長炉に入れて、例えばＭＯＶＰＥ法によって、メサ構造のストライプ状積層体１１（メサ構造体）の両側が埋め込まれるように、ｐ型ＩｎＰ埋込層１５及びｎ型ＩｎＰ埋込層１６を再成長させる（埋込再成長工程）。
つまり、埋込再成長工程では、まず、結晶成長炉内にＶ族ガスとしてアルシン（ＡｓＨ3）を供給して、ＡｓＨ3雰囲気とした状態で、再成長温度（例えば６００℃）まで昇温させる（昇温工程）。
この場合、上述のように、デバイス表面の露出している面は、全てＶ族元素としてＡｓのみを含むものであり、また、昇温工程はＡｓＨ3雰囲気で行なわれるため、高温で結晶表面が異なるＶ族元素を含む雰囲気にさらされることがなく、Ａｓ／Ｐ置換が生じないよ
うにすることができ、欠陥の発生を著しく抑制することができる。この結果、駆動電流の増大や通電による結晶の劣化を抑制できることになる。
そして、結晶成長炉内を再成長温度まで昇温させ、温度が安定した状態になった後に、Ｖ族ガスをアルシン（ＡｓＨ3）からホスフィン（ＰＨ3）に切り替えるとともに、ＩＩＩ族ガスとしてＴＭＩ（トリメチルインジウム）を供給することで、例えばＭＯＶＰＥ法によって、図４（Ｄ）に示すように、メサ構造のストライプ状積層体１１（メサ構造体）の両側が埋め込まれるように、ｐ型ＩｎＰ埋込層１５及びｎ型ＩｎＰ埋込層１６を順に再成長させる。
このようにして、埋込再成長工程を行なった後、ＳｉＯ2マスク１２を除去し、図４（Ｅ）に示すように、例えばＭＯＶＰＥ法によって、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４及びｎ型ＩｎＰ埋込層１６上の全面に、ｐ型ＩｎＰ上側クラッド層１７、ｐ型ＩｎＧａＡｓコンタクト層６を順に成長させて形成する。
その後、図４（Ｆ）に示すように、全面にＳｉＯ2膜１０（絶縁膜）を形成した後、コンタクト層近傍の上方のみＳｉＯ2膜１０を除去して、例えばＴｉ／Ｐｔ／Ａｕからなるｐ側電極８を形成する。一方、ｎ型ＩｎＰ基板１の裏面側には、例えばＡｕＧｅからなるｎ側電極９を形成する。
このように、本実施形態では、ｐ型ＡｌＧａＩｎＡｓ上側光ガイド層１４で１回目の結晶成長を終了し、メサ加工を行なって、ストライプ状積層体１１を形成し、このストライプ状積層体１１がｐ型ＩｎＰ埋込層１５及びｎ型ＩｎＰ埋込層１６で埋め込まれるように再成長させた後に、全面にｐ型ＩｎＰ上側クラッド層１７及びｐ型ＩｎＧａＡｓコンタクト層６を形成するようにしている。
したがって、本実施形態にかかる光半導体デバイス及びその製造方法によれば、再成長半導体層（埋込層１５）との界面でＡｓ／Ｐ置換が生じないようにすることができ、結晶欠陥の発生を低減することができる。これにより、動作電流が高くなってしまうのを防止することができるという利点がある。また、通電によって結晶が劣化してしまうのを防止することができ、信頼性を向上させることができるという利点もある。さらに、動作電流の高い素子の割合を低減することができ、また、通電劣化の大きい素子の割合を低減することもできるため、歩留まりが良くなるという利点もある。
［その他］
なお、上述の各実施形態では、ＡｓＨ3雰囲気で再成長温度まで昇温させるようにしているが、これに限られるものではなく、Ａｓを含む雰囲気で再成長温度まで昇温させるようにすれば良い。Ａｓを含む雰囲気にするためには、再成長温度（例えば６００℃程度）で熱分解によりＡｓが生成されるガス（Ｖ族原料ガス）を供給すれば良い。例えば、ＴＢＡ（ターシャルブチルアルシン）を供給して、Ａｓを含む雰囲気にしても良い。
また、上述の各実施形態では、回折格子層を有しないファブリ・ペロー型の半導体レーザを例に説明しているが、これに限られるものではない。例えば、回折格子層を有する分布帰還型(Distributed Feed-Back)レーザや分布反射型（Distributed BraggReflector）レーザにも本発明を適用することができる。また、例えば、上述の各実施形態の半導体レーザと同様の構造を有する半導体変調器（例えば電界吸収型変調器；ＥＡ変調器）や半導体変調器を集積した半導体レーザなどの他のデバイスにも本発明を適用することができる。
また、上述の各実施形態では、ｎ型ＩｎＰ基板（第１の導電型の半導体基板）上に形成した半導体レーザを例に説明しているが、これに限られるものはない。例えばｐ型ＩｎＰ基板（第２の導電型の半導体基板）上に形成しても良いし、高抵抗ＩｎＰ基板（ＳＩ−ＩｎＰ基板）上に形成しても良い。また、ＩｎＰ以外の半導体材料からなる基板上に形成しても良い。例えばＧａＡｓ基板上にＧａＩｎＰ下部クラッド層を有する半導体レーザなどに適用することができる。
例えば、上述の第２実施形態の構造の変形例として、ｐ型ＩｎＰ基板上に形成する場合、例えば図５に示すような構成になる。つまり、例えば図５に示すように、ｐ型ＩｎＰ基板２０（半導体基板）上に、下側クラッド層の一部を兼ねるｐ型ＩｎＰバッファ層２１と、ｐ型ＡｌＧａＩｎＡｓ下側光ガイド層１４（第１半導体層）と、ＡｌＧａＩｎＡｓ系（ＡｌＧａＩｎＡｓ，ＩｎＡｌＡｓ，ＩｎＧａＡｓを含む）の化合物半導体からなる歪多重量子井戸構造のＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層４（導波路コア層）と、ｎ型ＡｌＧａＩｎＡｓ上側光ガイド層１３（第２半導体層）と、ｐ型ＩｎＰ埋込層２２と、ｎ型ＩｎＰ埋込層２３と、ｐ型ＩｎＰ埋込層２４と、ｎ型ＩｎＰ上側クラッド層２５と、ｎ型ＩｎＧａＡｓコンタクト層２６とを備えるものとして構成される。なお、図５では、図３に示したものと同一のものには同一の符号を付している。
なお、上述の第２実施形態及びこの変形例では、いずれも埋込層をｐ型ＩｎＰ層及びｎ型ＩｎＰ層としているが、これに限られるものではなく、例えば、Ｆｅ−ＩｎＰ層などの半絶縁性ＩｎＰ埋込層（高抵抗半導体層）としても良い［ＳＩ−ＰＢＨ（semi-insulating blocked planar buried heterostructure）構造］。また、上述の第１実施形態の構造のものにおいて、埋込層としてｐ型ＩｎＰ層やｎ型ＩｎＰ層を用いても良い。さらに、埋込層は、上述の第１実施形態、第２実施形態及びその変形例のものに限られるわけではなく、Ｐを含む化合物半導体により形成されていれば良い。例えば、第２実施形態のものにおいて、ｐ型ＩｎＰ層１５に代えて、ｐ型ＩｎＰ層とｐ型ＩｎＧａＡｓＰ層との２層構造にしても良い。この場合、上述の製造方法の埋込工程において、ＴＭＩとともにＴＥＧ（トリエチルガリウム）を供給すれば良い。
また、上述の各実施形態では、活性層４をＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸構造としているが、これに限られるものではなく、例えば他の構造の多重量子井戸構造、厚膜のバルク構造、量子ドット（例えばＩｎＡｓ量子ドットやＧａＩｎＡｓ量子ドット）を用いる構造などであっても良い。
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することができる。
（付記１）
半導体基板と、
第１半導体層、活性層、第２半導体層を含むストライプ状積層体と、
前記ストライプ状積層体を埋め込む埋込層とを備え、
前記埋込層の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されており、前記埋込層が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されていることを特徴とする、光半導体デバイス。
（付記２）
前記第１半導体層が、前記半導体基板の端面近傍まで延びるベース部と、前記ベース部から突出している突出部とを備え、
前記ストライプ状積層体が、前記突出部と、前記活性層と、前記第２半導体層とを含み、
前記埋込層の側面及び底面が接している面が、前記第１半導体層、前記活性層及び前記第２半導体層により構成されることを特徴とする、付記１記載の光半導体デバイス。
（付記３）
前記半導体基板の端面近傍まで延びる第３半導体層を備え、
前記第３半導体層上に前記第１半導体層が形成されており、
前記埋込層の側面及び底面が接している面が、前記第１半導体層、前記活性層、前記第２半導体層及び前記第３半導体層により構成されることを特徴とする、付記１記載の光半導体デバイス。
（付記４）
前記半導体基板が、ＩｎＰ基板であることを特徴とする、付記１〜３のいずれか１項に記載の光半導体デバイス。
（付記５）
前記活性層が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されていることを特徴とする、付記１〜４のいずれか１項に記載の光半導体デバイス。
（付記６）
前記第１半導体層及び前記第２半導体層が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されていることを特徴とする、付記１、２、４、５のいずれか１項に記載の光半導体デバイス。
（付記７）
前記第１半導体層、前記第２半導体層及び前記第３半導体層が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されていることを特徴とする、付記３記載の光半導体デバイス。
（付記８）
前記埋込層が、Ｐを含む化合物半導体により形成されていることを特徴とする、付記１〜７のいずれか１項に記載の光半導体デバイス。
（付記９）
前記埋込層が、半絶縁性ＩｎＰ層であることを特徴とする、付記８記載の光半導体デバイス。
（付記１０）
前記埋込層として、ｎ型ＩｎＰ層と、ｐ型ＩｎＰ層とを含むことを特徴とする、付記８記載の光半導体デバイス。
（付記１１）
前記第１半導体層及び前記第２半導体層が、クラッド層であり、
前記ストライプ状積層体が、メサ構造になっており、
前記メサ構造の頂部に接する電極を備えることを特徴とする、付記１〜９のいずれか１項に記載の光半導体デバイス。
（付記１２）
前記ストライプ状積層体が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されるコンタクト層を含むことを特徴とする、付記１１記載の光半導体デバイス。
（付記１３）
前記ストライプ状積層体及び前記埋込層を覆うクラッド層を備えることを特徴とする、付記１〜１０のいずれか１項に記載の光半導体デバイス。
（付記１４）
前記クラッド層が、ＩｎＰ層であることを特徴とする、付記１３記載の光半導体デバイス。
（付記１５）
半導体基板上に、Ｖ族組成がＡｓのみからなる化合物半導体からなる、第１半導体層、活性層、第２半導体層を結晶成長させ、
前記半導体基板の表面に前記第１半導体層の一部が残るようにメサ形状に加工してストライプ状積層体を形成し、
Ａｓを含む雰囲気で結晶成長温度まで昇温させた後、前記ストライプ状積層体が埋め込まれるように埋込層を結晶成長させる工程を含むことを特徴とする、光半導体デバイスの製造方法。
（付記１６）
前記埋込工程において、アルシン雰囲気又はターシャルブチルアルシン雰囲気で結晶成長温度まで昇温させることを特徴とする、付記１５記載の光半導体デバイスの製造方法。
（付記１７）
前記埋込工程において、アルシン雰囲気又はターシャルブチルアルシン雰囲気で結晶成長温度まで昇温させた後、アルシン又はターシャルブチルアルシンからホスフィンに切り替えるとともに、トリメチルインジウムを供給してＩｎＰ埋込層を結晶成長させることを特徴とする、付記１５記載の光半導体デバイスの製造方法。
本発明の第１実施形態にかかる光半導体デバイスの構成を示す模式的斜視図である。 （Ａ）〜（Ｆ）は、本発明の第１実施形態にかかる光半導体デバイスの製造方法を説明するための模式的断面図である。 本発明の第２実施形態にかかる光半導体デバイスの構成を示す模式的断面図である。 （Ａ）〜（Ｆ）は、本発明の第２実施形態にかかる光半導体デバイスの製造方法を説明するための模式的断面図である。 本発明の第２実施形態の変形例にかかる光半導体デバイスの構成を示す模式的断面図である。 従来のＡｌＧａＩｎＡｓ系の材料からなる埋め込み型半導体レーザを示す模式的斜視図である。 （Ａ），（Ｂ）は、従来のＡｌＧａＩｎＡｓ系の材料からなる埋め込み型半導体レーザの製造方法を説明するための模式的断面図である。
符号の説明
１ ｎ型ＩｎＰ基板（ｎ−ＩｎＰ基板，半導体基板）
２ ｎ型ＩｎＰバッファ層
３ ｎ型ＩｎＡｌＡｓクラッド層（第１半導体層，下側クラッド層）
３Ａ ベース部
３Ｂ 突出部
４ ＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ歪多重量子井戸活性層（導波路コア層）
５ ｐ型ＩｎＡｌＡｓクラッド層（第２半導体層，上側クラッド層）
６ ｐ型ＩｎＧａＡｓコンタクト層
７ 半絶縁性ＩｎＰ埋込層（電流ブロック層，高抵抗半導体層）
８ ｐ側電極
９ ｎ側電極
１０ ＳｉＯ2膜（絶縁膜）
１１ ストライプ状積層体（メサ構造体）
１２ ＳｉＯ2マスク
１３ ｎ型ＡｌＧａＩｎＡｓ光ガイド層（第２半導体層，上側又は下側クラッド層）
１３Ａ ベース部
１３Ｂ 突出部
１４ ｐ型ＡｌＧａＩｎＡｓ光ガイド層（第１半導体層，上側又は下側クラッド層）
１５ ｐ型ＩｎＰ埋込層
１６ ｎ型ＩｎＰ埋込層
１７ ｐ型ＩｎＰクラッド層（上側クラッド層）
２０ ｐ型ＩｎＰ基板（半導体基板）
２１ ｐ型ＩｎＰバッファ層
２２ ｐ型ＩｎＰ埋込層
２３ ｎ型ＩｎＰ埋込層
２４ ｐ型ＩｎＰ埋込層
２５ ｎ型ＩｎＰクラッド層（上側クラッド層）
２６ ｎ型ＩｎＧａＡｓコンタクト層

Claims (10)

  1. 半導体基板と、
    第１半導体層、活性層、第２半導体層を含むストライプ状積層体と、
    前記ストライプ状積層体を埋め込む埋込層とを備え、
    前記埋込層の側面及び底面が接している面が、Ｖ族組成がＡｓのみからなる化合物半導体により形成されており、前記埋込層が接していない部分がＡｓ以外のＶ族元素を含むものとして形成されていることを特徴とする、光半導体デバイス。
  2. 前記第１半導体層が、前記半導体基板の端面近傍まで延びるベース部と、前記ベース部から突出している突出部とを備え、
    前記ストライプ状積層体が、前記突出部と、前記活性層と、前記第２半導体層とを含み、
    前記埋込層の側面及び底面が接している面が、前記第１半導体層、前記活性層及び前記第２半導体層により構成されることを特徴とする、請求項１記載の光半導体デバイス。
  3. 前記半導体基板の端面近傍まで延びる第３半導体層を備え、
    前記第３半導体層上に前記第１半導体層が形成されており、
    前記埋込層の側面及び底面が接している面が、前記第１半導体層、前記活性層、前記第２半導体層及び前記第３半導体層により構成されることを特徴とする、請求項１記載の光半導体デバイス。
  4. 前記半導体基板が、ＩｎＰ基板であることを特徴とする、請求項１〜３のいずれか１項に記載の光半導体デバイス。
  5. 前記活性層が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の光半導体デバイス。
  6. 前記第１半導体層及び前記第２半導体層が、ＡｌＧａＩｎＡｓ系の化合物半導体により形成されていることを特徴とする、請求項１〜５のいずれか１項に記載の光半導体デバイス。
  7. 前記埋込層が、Ｐを含む化合物半導体により形成されていることを特徴とする、請求項１〜６のいずれか１項に記載の光半導体デバイス。
  8. 半導体基板上に、Ｖ族組成がＡｓのみからなる化合物半導体からなる、第１半導体層、活性層、第２半導体層を結晶成長させ、
    前記半導体基板の表面に前記第１半導体層の一部が残るようにメサ形状に加工してストライプ状積層体を形成し、
    Ａｓを含む雰囲気で結晶成長温度まで昇温させた後、前記ストライプ状積層体が埋め込まれるように埋込層を結晶成長させる工程を含むことを特徴とする、光半導体デバイスの製造方法。
  9. 前記埋込工程において、アルシン雰囲気又はターシャルブチルアルシン雰囲気で結晶成長温度まで昇温させることを特徴とする、請求項８記載の光半導体デバイスの製造方法。
  10. 前記埋込工程において、アルシン雰囲気又はターシャルブチルアルシン雰囲気で結晶成長温度まで昇温させた後、アルシン又はターシャルブチルアルシンからホスフィンに切り替えるとともに、トリメチルインジウムを供給してＩｎＰ埋込層を結晶成長させることを特徴とする、請求項８記載の光半導体デバイスの製造方法。
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