JP2011035114A - メサ型フォトダイオード及びその製造方法 - Google Patents

メサ型フォトダイオード及びその製造方法 Download PDF

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Abstract

【課題】メサ型フォトダイオードの安定なデバイス特性及び長期信頼性を得る。
【解決手段】メサ（受光領域メサ１９）の側面２３と、メサの上面２４における少なくとも当該メサの肩の部分（肩部２５）とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層（例えば、ノンドープＩｎＰ層１７）により連続的に被覆されている。半導体層においてメサの側面２３を覆う部分の層厚Ｄ１が８５０ｎｍ以上である。
【選択図】図１

Description

本発明は、メサ型フォトダイオード及びその製造方法に関する。
メサ型フォトダイオードの特徴としては、寄生容量が低減できること、モジュール実装が容易であること、受光部以外に光吸収層がないため光結合漏れによる周波数応答特性劣化がないこと、等が挙げられる。また、メサ型フォトダイオードは、そのｐｎ接合を結晶成長により形成できるため、ｐｎ接合の位置制御、並びに、電界分布の制御が容易である。
さらに、メサ型に加工された光吸収層の側壁を半導体層によって被覆した構造にすることにより、半導体と誘電体保護膜（例えばＳｉＮ膜）との界面は、光吸収層を構成するバンドギャップの小さい半導体層（例えばＩｎＧａＡｓ）と誘電体保護膜との界面ではなく、経時的に安定な、ワイドバンドギャップの半導体層（例えばＩｎＰ）と誘電体保護膜との界面になるため、安定な長期信頼性を得ることが可能である。
メサ型フォトダイオードのｐｎ接合を半導体層により被覆する技術は、例えば、特許文献１、２に記載されている。
特許文献１の技術では、ＦｅドープＩｎＰ基板上にｎ型半導体層、ｉ型半導体層、ｐ型半導体層を積層してＰＩＮ構造を形成し、ｉ型半導体層及びｐ型半導体層をエッチングすることにより円錐台状に第１のメサを形成する。次に、パッシベーション半導体層を形成し、このパッシベーション半導体層とｎ型半導体層とをエッチングすることによって、第１のメサを含み第１のメサと同心円状の第２のメサを形成する。次に、全体を覆うように絶縁膜を形成し、ｎ型電極層及びｐ型電極層を形成する。
特許文献２の技術では、ｎ型ＩｎＰ基板上にｎ型ＩｎＡｌＡｓバッファ層、ｎ型ＩｎＡｌＡｓ増倍層、ｐ型ＩｎＡｌＡｓ層とｐ型ＩｎＧａＡｓ層からなる電界調整層、ｐ型ＩｎＧａＡｓ光吸収層、ｐ型ＩｎＡｌＡｓキャップ層、ｐ型ＩｎＧａＡｓコンタクト層を積層する。次に、酸化シリコン膜（ＳｉＯ２膜）をパターニングしてＳｉＯ２マスクを形成し、そのＳｉＯ２マスクを介してｐ型ＩｎＧａＡｓ光吸収層、ｐ型ＩｎＡｌＡｓキャップ層及びｐ型ＩｎＧａＡｓコンタクト層をエッチングすることにより円錐台状に第１のメサを形成する。次にＳｉＯ２マスクを利用してｐ型ＩｎＰ埋め込み層及び高抵抗ＩｎＰ埋め込み層を積層する。次に、高抵抗ＩｎＰ埋め込み層、ｐ型ＩｎＰ埋め込み層、電界調整層、ｎ型ＩｎＡｌＡｓ増倍層及びｎ型ＩｎＡｌＡｓバッファ層をエッチングすることによって、第１のメサを含み第１のメサと同心円状の第２のメサを形成する。次に、絶縁性保護膜を形成し、ｐ型ＩｎＧａＡｓコンタクト層及びｎ型ＩｎＰ基板の一部をそれぞれ露出させてｐ電極及びｎ電極を形成し、ｎ型ＩｎＰ基板の裏面に窒化シリコン反射防止膜を形成する。
特開平９−２１３９８８号公報 特開２００４−１１９５６３号公報
ところで、特許文献１には、パッシベーション半導体層（ＩｎＰ埋め込み層）の成長条件に関しては、「層厚約１０ｎｍ〜５００ｎｍ」との記載があるだけであり、それ以外の構造上の特徴については記載がない。
本発明者が特許文献１の構造のメサ型フォトダイオードを作製したところ、初期的なＶ−Ｉ特性の悪化、長期信頼性の劣化が確認できた。
一方、特許文献２では、選択成長技術を用いて円形メサ側面の厚さを厚くする工夫をしている。しかしながら、ｐ型ＩｎＧａＡｓコンタクト層近傍の高抵抗ＩｎＰ埋め込み層の形状を見ると、ｐ型ＩｎＧａＡｓコンタクト層の上にはＩｎＰ層がない。更に、ＩｎＰ層におけるメサ近傍の部分の上面が窪んでいるために、その窪みとメサとの間に介在するＩｎＰ層の層厚が薄くなっている。このような構造では、逆バイアス電圧印加時に、ＩｎＰ層における層厚の薄い箇所に局所的な電界集中が発生するため、デバイス特性が安定しにくい。
このように、メサ型フォトダイオードの安定なデバイス特性及び長期信頼性を得ることは困難だった。
上述のように特許文献１の構造のメサ型フォトダイオードでは初期的なＶ−Ｉ特性の悪化及び長期信頼性の劣化が生じる理由は、ＩｎＰ埋め込み層が薄い（５００ｎｍ以下である）ため、逆バイアス電圧印加時に空乏層が伸びて、空乏層と誘電体保護膜との電気的な接触が生じ、界面状態が不安定になるためであると考えられる。
そこで、本発明は、半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、がこの順に積層成長されることによって構成された積層構造を有し、
前記第２導電型の半導体層及び前記光吸収層がメサを構成し、
前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆され、
前記メサは前記半導体層を介して誘電体保護膜により被覆され、
前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が８５０ｎｍ以上であることを特徴とするメサ型フォトダイオードを提供する。
このメサ型フォトダイオードによれば、メサの側面と、メサの上面における少なくとも当該メサの肩の部分とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆されている。この構造により、逆バイアス印加時における局所的な電界集中の発生を好適に抑制でき、安定なデバイス特性を得ることができる。また、半導体層においてメサの側面を覆う部分の層厚Ｄ１が８５０ｎｍ以上であるので、逆バイアス電圧を印加したときにメサからの空乏層広がりによる空乏層と誘電体保護膜との電気的な接触を、この半導体層によって好適に抑制することができる。よって、安定した長期信頼性を得ることができる。
また、本発明は、半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、がこの順に積層成長されることによって構成された積層構造を有し、
前記第２導電型の半導体層及び前記光吸収層がメサを構成し、
前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆され、
前記メサは前記半導体層を介して誘電体保護膜により被覆され、
前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が下記式（１）により表されることを特徴とするメサ型フォトダイオード。
Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
上記式（１）において、κは半導体の比誘電率、ε０は真空の誘電率、ｑは電気素量、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度、Ｖは逆バイアス電圧である。
また、本発明は、半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、をこの順に積層成長させることによって積層構造を形成する第１工程と、
前記第２導電型の半導体層及び前記光吸収層をエッチングによりメサに加工する第２工程と、
前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とを、それらの上に成長させた第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆する第３工程と、
前記メサを前記半導体層を介して誘電体保護膜により被覆する第４工程と、
をこの順に行い、
前記第３工程では、前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が８５０ｎｍ以上となるように、前記半導体層を成長させることを特徴とするメサ型フォトダイオードの製造方法を提供する。
本発明によれば、メサ型フォトダイオードの安定なデバイス特性及び長期信頼性を得ることができる。
第１の実施形態に係るメサ型フォトダイオード（表面入射型のメサ型ＰＩＮフォトダイオード）の構成を示す断面図である。 第１の実施形態に係るメサ型フォトダイオードの製造方法を説明するための一連の工程図としての断面図である。 第１の実施形態に係るメサ型フォトダイオードの製造方法を説明するための一連の工程図としての断面図である。 第１の実施形態に係るメサ型フォトダイオードの製造方法を説明するための一連の工程図としての断面図である。 第１の実施形態に係るメサ型フォトダイオードの製造方法を説明するための一連の工程図としての断面図である。 第１の実施形態に係るメサ型フォトダイオードの製造方法を説明するための一連の工程図としての断面図である。 逆バイアス電圧と暗電流値との関係を示す図である。 メサ側面の半導体層（ＩｎＰ層）の層厚と暗電流値との関係を示す図である。 第２の実施形態に係るメサ型フォトダイオード（裏面入射型のメサ型ＰＩＮフォトダイオード）の構成を示す断面図である。 第３の実施形態に係るメサ型フォトダイオード（裏面入射型のメサ型アバランシェフォトダイオード）の構成を示す断面図である。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
〔第１の実施形態〕
図１は第１の実施形態に係るメサ型フォトダイオード１の構成を示す断面図である。
本実施形態に係るメサ型フォトダイオード１は、半導体基板（例えば、高抵抗型ＩｎＰ基板１１）上に、積層構造を有している。この積層構造は、第１導電型の半導体からなるバッファ層（例えば、ｎ型半導体バッファ層１２）と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層（例えば、ノンドープＩｎＰエッチング停止層１３）と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）と、第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）と、がこの順に積層成長されることによって構成されている。第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）及び光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）がメサ（受光領域メサ１９）を構成している。メサ（受光領域メサ１９）の側面２３と、メサの（受光領域メサ１９）の上面２４における少なくとも当該メサ（受光領域メサ１９）の肩の部分（肩部２５）とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層（例えば、ノンドープＩｎＰ層１７）により連続的に被覆されている。メサ（受光領域メサ１９）は半導体層（例えば、ノンドープＩｎＰ層１７）を介して誘電体保護膜（表面保護膜１８）により被覆されている。半導体層（例えば、ノンドープＩｎＰ層１７）においてメサ（受光領域メサ１９）の側面２３を覆う部分の層厚Ｄ１が８５０ｎｍ以上である。
また、本実施形態に係るメサ型フォトダイオード１は、半導体基板（例えば、高抵抗型ＩｎＰ基板１１）上に、積層構造を有している。この積層構造は、第１導電型の半導体からなるバッファ層（例えば、ｎ型半導体バッファ層１２）と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層（例えば、ノンドープＩｎＰエッチング停止層１３）と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）と、第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）と、がこの順に積層成長されることによって構成されている。第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）及び光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）がメサ（受光領域メサ１９）を構成している。メサ（受光領域メサ１９）の側面２３と、メサの（受光領域メサ１９）の上面２４における少なくとも当該メサ（受光領域メサ１９）の肩の部分（肩部２５）とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層（例えば、ノンドープＩｎＰ層１７）により連続的に被覆されている。メサ（受光領域メサ１９）は半導体層（例えば、ノンドープＩｎＰ層１７）を介して誘電体保護膜（表面保護膜１８）により被覆されている。半導体層（例えば、ノンドープＩｎＰ層１７）においてメサ（受光領域メサ１９）の側面２３を覆う部分の層厚Ｄ１が下記式（１）により表される。
Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
上記式（１）において、κは半導体の比誘電率、ε０は真空の誘電率、ｑは電気素量、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度、Ｖは逆バイアス電圧である。
また、本実施形態に係るメサ型フォトダイオードの製造方法では、以下の第１乃至第４工程をこの順に行う。第１工程では、半導体基板（例えば、高抵抗型ＩｎＰ基板１１）上に、第１導電型の半導体からなるバッファ層（例えば、ｎ型半導体バッファ層１２）と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層（例えば、ノンドープＩｎＰエッチング停止層１３）と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）と、第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）と、をこの順に積層成長させることによって積層構造を形成する。第２工程では、第２導電型の半導体層（例えば、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６）及び光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４）をエッチングによりメサ（受光領域メサ１９）に加工する。第３工程では、メサ（受光領域メサ１９）の側面２３と、メサの（受光領域メサ１９）の上面２４における少なくとも当該メサ（受光領域メサ１９）の肩の部分（肩部２５）とを、それらの上に成長させた第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層（例えば、ノンドープＩｎＰ層１７）により連続的に被覆する。第４工程では、メサ（受光領域メサ１９）を半導体層（例えば、ノンドープＩｎＰ層１７）を介して誘電体保護膜（表面保護膜１８）により被覆する。第３工程では、半導体層（例えば、ノンドープＩｎＰ層１７）においてメサ（受光領域メサ１９）の側面２３を覆う部分の層厚Ｄ１が８５０ｎｍ以上となるように、半導体層（例えば、ノンドープＩｎＰ層１７）を成長させる。
以下、詳細に説明する。
先ず、第１の実施形態に係るメサ型フォトダイオード１の構成を説明する。
本実施形態に係るメサ型フォトダイオード１は、表面入射型のメサ型ＰＩＮ−ＰＤ（表面入射型のメサ型ＰＩＮフォトダイオード）である。図１に示すように、本実施形態に係るメサ型フォトダイオード１は、例えば、高抵抗型ＩｎＰ基板１１と、この高抵抗型ＩｎＰ基板１１上にＭＯＶＰＥ法により順次に積層成長されたｎ型半導体バッファ層１２、ノンドープＩｎＰエッチング停止層１３、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６と、を有している。
ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６は、メサ形状に加工されて、受光領域メサ１９を構成している。
なお、本実施形態の場合、例えば、ノンドープＩｎＰエッチング停止層１３も受光領域メサ１９の一部を構成している。
受光領域メサ１９の側面２３は、例えば、当該受光領域メサ１９の裾が広がる方向に傾斜する斜面となっている。すなわち、側面２３には、例えば、オーバーハングする部分が存在しておらず、受光領域メサ１９の形状はいわゆる「順メサ形状」である。なお、受光領域メサ１９の平面形状は、例えば円形であることが好ましい一例である。
このような形状の受光領域メサ１９の側面２３と、受光領域メサ１９の上面２４における少なくとも当該受光領域メサ１９の肩の部分（以下、肩部２５）とは、それらの上に成長（再成長）されたノンドープＩｎＰ層１７により連続的に被覆されている。
なお、受光領域メサ１９の肩部２５は、例えば、受光領域メサ１９の上面２４の周縁部に沿って延在するリング状の部分である。
ここで、ノンドープＩｎＰ層１７の層厚は、例えば、受光領域メサ１９の側面２３上での層厚Ｄ１は８５０ｎｍ以上であり、受光領域メサ１９の上面２４上での層厚Ｄ２は５００ｎｍ以上８５０ｎｍ未満である。
ノンドープＩｎＰ層１７は、例えばＳｉＮからなる表面保護膜１８により被覆されている。すなわち、ノンドープＩｎＰ層１７は、誘電体膜により被覆されている。なお、表面保護膜１８は、受光領域メサ１９の形成範囲の外側における所定箇所では、ｎ型半導体バッファ層１２を介さずに高抵抗型ＩｎＰ基板１１に接している。
受光領域メサ１９の上面２４上には、例えば、ノンドープＩｎＰ層１７に形成されたリング状の開口４３を介して、リング状のｐ電極４０が設けられている。
受光領域メサ１９の形成範囲の外側においては、ｎ型半導体バッファ層１２上にｎ電極４１が設けられている。
表面保護膜１８上には、段差配線電極４２が設けられている。この段差配線電極４２は、受光領域メサ１９の上面２４上においては、例えば、ｐ電極４０上を覆うようなリング形状に形成されており、該ｐ電極４０の上端部と接している。
高抵抗型ＩｎＰ基板１１は、該高抵抗型ＩｎＰ基板１１が所望の厚さとなるように、その裏面が研磨されている。
ここで、このような構成のメサ型フォトダイオード１においては、ｐ型ＩｎＧａＡｓキャップ層１５及びｐ＋型ＩｎＧａＡｓコンタクト層１６がｐ領域を構成し、ノンドープＩｎＧａＡｓ光吸収層１４及びノンドープＩｎＰ層１７がｎ領域を構成している。そして、このｐ領域とｎ領域との境界面がｐｎ接合面を構成している。
次に、第１の実施形態に係るメサ型フォトダイオード（メサ型ＰＩＮ−ＰＤ）の製造方法を説明する。
先ず、図２に示すように、高抵抗型ＩｎＰ基板１１上に、ｎ型半導体バッファ層１２、ノンドープＩｎＰエッチング停止層１３、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６をＭＯＶＰＥ法で順次に積層成長させる。
次に、図３に示すように、ノンドープＩｎＰエッチング停止層１３を用いたエッチングにより、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６を平面視円形のメサ形状に加工する。すなわち、ｐ＋型ＩｎＧａＡｓコンタクト層１６上にエッチングマスクを形成し、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６をエッチングする。このエッチングは、ウェットエッチングでも良いし、ドライエッチングでも良い。
次に、図４に示すように、ノンドープＩｎＰエッチング停止層１３における露出部分を選択的にエッチング除去する。これにより、ＩｎＰエッチング停止層１３、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６が平面視円形の受光領域メサ１９に加工される。
次に、図５に示すように、ＭＯＶＰＥ法によって、受光領域メサ１９の側面２３上及び上面２４上にノンドープＩｎＰ層１７を成長（再成長）させる。これにより、受光領域メサ１９の側面２３及び上面２４が、ノンドープＩｎＰ層１７により被覆される。
ここで、ノンドープＩｎＰ層１７の層厚は、受光領域メサ１９の上面２４上での層厚Ｄ２は５００ｎｍ以上８５０ｎｍ未満となり、受光領域メサ１９の側面２３上での層厚Ｄ１は８５０ｎｍ以上となるようにする。詳細は後述するように、成長温度を例えば６００℃以下に設定することにより、受光領域メサ１９の上面２４上と側面２３上とでノンドープＩｎＰ層１７の層厚Ｄ１、Ｄ２に差を設けることができる。これにより、受光領域メサ１９の側面２３がノンドープＩｎＰ層１７により被覆性良くカバーされる。
次に、図６に示すように、受光領域メサ１９のｐ＋型ＩｎＧａＡｓコンタクト層１６上に直接ｐ電極４０（図１）を形成するために、ノンドープＩｎＰ層１７の所望部分を選択エッチングにより除去し、該ノンドープＩｎＰ層１７に、例えばリング形状の開口４３を形成する。
ここで、この選択エッチングの際には、フォトレジストを用いたパターニングによりノンドープＩｎＰ層１７上にエッチングマスクを形成する。受光領域メサ１９の上面２４上のノンドープＩｎＰ層１７は平坦であるため、そのエッチングマスクの形成に際して用いられる露光用のマスクとノンドープＩｎＰ層１７とが干渉しないようにできる。このため、その露光用のマスクとノンドープＩｎＰ層１７とを適切な距離に容易に近づけることができ、フォトレジストへのパターン転写精度を十分に確保することができる。よって、エッチングマスクのパターンの位置精度、ひいてはｐ電極４０の形成位置の精度を十分に確保することができる。
次に、ｎ型半導体バッファ層１２上に直接ｎ電極４１（図１）を形成するために、ノンドープＩｎＰ層１７において、受光領域メサ１９の周囲に位置する部分における所望箇所を選択エッチングにより除去する。
次に、ノンドープＩｎＰ層１７及びｎ型半導体バッファ層１２において、ｐ電極４０（図１）と接続されるｐパッド４２ａ（図１）が形成される箇所を選択エッチングにより除去し、その箇所において高抵抗型ＩｎＰ基板１１を露出させる。
次に、図１に示すように、表面保護膜１８を例えばＳｉＮ膜により形成する。次に、半導体製造プロセスで一般的に用いられるリフトオフ技術等により表面保護膜１８においてリング状の上記開口４３に位置する部分に穴開けし、この穴を介してｐ電極４０をｐ＋型ＩｎＧａＡｓコンタクト層１６上に形成する。また、同様に、リフトオフ技術等によりｎ型半導体バッファ層１２上の表面保護膜１８に穴開けし、この穴を介してｎ電極４１をｎ型半導体バッファ層１２上に形成する。更に、段差配線電極４２を、例えば、ＴｉＰｔＡｕ蒸着とミリングにより形成する。なお、段差配線電極４２は、受光領域メサ１９の周囲においては、表面保護膜１８を介して高抵抗型ＩｎＰ基板１１上に設けられている。すなわち、段差配線電極４２における受光領域メサ１９の周囲の部分と高抵抗型ＩｎＰ基板１１との間にはノンドープＩｎＰ層１７及びｎ型半導体バッファ層１２は介在していない。段差配線電極４２において、表面保護膜１８を介して高抵抗型ＩｎＰ基板１１上に設けられている部分は、ｐパッド４２ａを構成する。次に、高抵抗型ＩｎＰ基板１１の裏面を研磨することにより、該高抵抗型ＩｎＰ基板１１を所望の厚さに加工する。
以上により、第１の実施形態に係るメサ型フォトダイオード１を製造することができる。
次に、ノンドープＩｎＰ層１７の層厚の最適範囲について説明する。
上述のように、受光領域メサ１９の側面２３上でのノンドープＩｎＰ層１７の層厚Ｄ１は、８５０ｎｍ以上となるようにする。層厚Ｄ１を８５０ｎｍ以上にする理由は、こうすることにより、良好なデバイス特性を実現できることを見出したためである。以下、その詳細を説明する。
一般的に、ｐｎ接合部に逆バイアス電圧をかけたときの空乏層広がりを計算した場合、空乏層幅Ｗは下記の式（２）で表される。
Ｗ＝（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（２）
κ：半導体（ＩｎＰ）の比誘電率＝１２．３５
ε０：真空の誘電率＝８．８５×１０−１４（ｃ／Ｖ・ｃｍ）
ｑ：電気素量＝１．６×１０−１９（ｃ）
Ｎｄ：ｐｎ接合部のｎ型領域のドナー濃度＝１．０×１０１５ｃｍ−３
Ｎａ：ｐｎ接合部のｐ型領域のアクセプタ濃度＝１．０×１０１９ｃｍ−３
Ｖ：逆バイアス電圧
上記式（１）から、逆バイアス電圧がＶ＝−２Ｖのときの空乏層幅は約１．７μｍと算出できる。ただし、これは平面接合の場合の値であり、実際の円形のメサ型構造の場合には、ｐｎ接合面が鋭角的な２次元形状になっていることの影響、及び、再成長界面のＳｉパイルアップ層の影響等を考慮すると、空乏層幅は経験的に約１／２の０．８μｍ程度に縮小する。
本発明者は、本実施形態の効果を検証するために、後述する実施例１の条件でメサ型フォトダイオード１を作製した。また、比較例として、ノンドープＩｎＰ層１７の層厚を受光領域メサ１９の側面２３上で５５０ｎｍとした以外は実施例１と同様のメサ型フォトダイオードも作製した。なお、サンプル数はそれぞれ６である。
これらのサンプルの電気特性として、逆バイアス電圧（横軸）と暗電流値（縦軸）との関係を評価した結果を図７に示す。
図７に示すように、側面２３上でのノンドープＩｎＰ層１７の層厚Ｄ１が５５０ｎｍの場合（Ｌ１１〜Ｌ１６）と比較して、側面２３上でのノンドープＩｎＰ層１７の層厚Ｄ１が１３００ｎｍの場合（Ｌ１〜Ｌ６）には、「逆バイアス電圧２Ｖでの暗電流値Ｉｄが１ｎＡ以下、暗電流値１μＡでのブレークダウン電圧値Ｖｂｒが２７Ｖ以上、Ｖ−Ｉ特性のバラツキを抑制」といった良好な特性が得られる。
また、図８は、受光領域メサ１９の側面２３上でのノンドープＩｎＰ層１７の層厚（横軸）と、逆バイアス電圧２Ｖでの暗電流値（縦軸）との関係を示す。
図８に示すように、層厚Ｄ１が厚くなるにしたがって暗電流値が低減するとともに、特性バラツキも抑制できることがわかる。この結果は、層厚Ｄ１を、逆バイアス電圧印加時のｐｎ接合部から広がる空乏層の広がり幅以上に厚くすることにより、良好な特性が得られることを示している。すなわち、層厚Ｄ１を下記式（１）で表される範囲に設定することにより、良好な特性が得られる。
Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
式（１）において、κは半導体（ＩｎＰ）の比誘電率＝１２．３５、ε０は真空の誘電率＝８．８５×１０−１４（ｃ／Ｖ・ｃｍ）、ｑは電気素量＝１．６×１０−１９（ｃ）、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度＝１．０×１０１５ｃｍ−３、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度＝１．０×１０１９ｃｍ−３、Ｖは逆バイアス電圧である。
本実施形態の場合、式（１）において、Ｎａはｐ＋型ＩｎＧａＡｓコンタクト層１６の不純物濃度であり、ＮｄはノンドープＩｎＰ層１７の不純物濃度である。すなわち、Ｎａは、上述のｐｎ接合面を有するｐｎ接合部のうち、ｐ領域とｎ領域との濃度差が最も大きい部分におけるｐ型領域の不純物濃度（アクセプタ濃度）であり、Ｎｄは、ｐｎ接合部のうちｐ領域とｎ領域との濃度差が最も大きい部分におけるｎ型領域の不純物濃度（ドナー濃度）である。
実験的には受光領域メサ１９の側面２３上のノンドープＩｎＰ層１７の層厚Ｄ１を８５０ｎｍ以上の厚さにすることにより良好なデバイス特性を実現できることを見出した。なお、製造上におけるノンドープＩｎＰ層１７の層厚Ｄ１以外の様々なバラツキ要因を考慮すると、層厚Ｄ１は１０００ｎｍ以上であることがより好ましい。すなわち、換言すると、層厚Ｄ１は、上記式（１）で表される値に１５〜２０％程度の上乗せ分を加算した厚さ以上に設定することが好ましい。
また、上述のように、受光領域メサ１９の上面２４上でのノンドープＩｎＰ層１７の層厚Ｄ２は、８５０ｎｍ未満となるようにする。換言すれば、層厚Ｄ２は、層厚Ｄ１未満にする。層厚Ｄ２を８５０ｎｍ未満（層厚Ｄ１未満）にする理由は、こうすることにより、ｐ電極４０及びｎ電極４１の形成のための選択エッチングの作業効率が向上し、高歩留まりにすることができることを見出したためである。
例えば、本実施形態では、受光領域メサ１９のｐ＋型ＩｎＧａＡｓコンタクト層１６に直接ｐ電極４０を形成するために、ノンドープＩｎＰ層１７の所望部分を選択エッチングにより例えばリング形状に除去する。このとき、受光領域メサ１９の上面２４上のノンドープＩｎＰ層１７の層厚Ｄ２が側面２３上のノンドープＩｎＰ層１７の層厚Ｄ１と同じ８５０ｎｍ以上であると、選択エッチング作業が困難であるとともに、コンタクト抵抗の増大を招き、デバイス特性悪化の原因になる。つまり、ノンドープＩｎＰ層１７を一括して成長し、かつ、上面２４上の層厚Ｄ２を側面２３上の層厚Ｄ１よりも薄くする（８５０ｎｍ未満にする）ことにより、電極形成のための選択エッチングの作業効率が向上し、高歩留まりにすることができる。
また、上述のように、受光領域メサ１９の側面２３上でのノンドープＩｎＰ層１７の層厚Ｄ２は、５００ｎｍ以上となるようにする。層厚Ｄ２を５００ｎｍ以上にする理由は、こうすることにより、逆バイアス印加時における局所的な電界集中の発生を好適に抑制でき、安定なデバイス特性を得ることができることを見出したためである。
ノンドープＩｎＰ層１７が５００ｎｍ未満である場合、逆バイアス電圧印加時に空乏層が伸びて、空乏層と表面保護膜１８との電気的な接触が生じて界面状態が不安定になることがある。あるいは局所的な電界集中が発生し、デバイス特性が安定しないことがある。
受光領域メサ１９の上面２４上のノンドープＩｎＰ層１７の層厚Ｄ２が５００ｎｍ以上であり、かつ、上面２４と側面２３とをノンドープＩｎＰ層１７により連続的に覆う構造にすることによって、逆バイアス印加時における局所的な電界集中を好適に抑制し、安定なデバイス特性を得ることができる。
次に、上述のような層厚Ｄ１、Ｄ２を実現するためのノンドープＩｎＰ層１７の成長条件を説明する。
上述のように、成長温度（例えば、成長時の高抵抗型ＩｎＰ基板１１の温度）は、６００℃以下に設定する。その理由は、成長温度を６００℃以下に設定することにより、受光領域メサ１９の上面２４上での層厚Ｄ２と比較して受光領域メサ１９の側面２３上での層厚Ｄ１が厚くなる傾向にあることを見出したためである。
すなわち、本発明者は、受光領域メサ１９の上面２４上と側面２３上とにノンドープＩｎＰ層１７が連続している構造において、上面２４上の層厚Ｄ２と側面２３上の層厚Ｄ１とに差を設けるためには、成長温度を限定する必要があることを見出した。６００℃を超える温度で成長させた場合には、層厚Ｄ２と層厚Ｄ１との差が小さくなるため、層厚Ｄ１が８５０ｎｍ以上であり、層厚Ｄ２が５００ｎｍ以上８５０ｎｍ未満である構造を実現することが困難である。これに対し、成長温度を６００℃以下に設定することにより、層厚Ｄ２と比較して層厚Ｄ１を厚くすることができる。これは、Ｖ族原料であるＰＨ３の分解効率の温度依存性が大きいため、成長温度が低くなると実効的なＶ族圧（Ｐ圧）が低くなり、III族原料（Ｉｎ）のマイグレーションが促進し、成長しやすい高次面（受光領域メサ１９の側面２３）に多く取り込まれることにより、受光領域メサ１９の側面２３のＩｎＰ成長速度が増加し、層厚Ｄ１が厚くなるためである。
また、成長温度は、５００℃以上に設定する。その理由は、５００℃未満にした場合、表面モフォロジの悪化があり、デバイス特性が劣化するためである。すなわち、５００℃未満で成長させると、表面モフォロジが悪化し、逆バイアス電圧２Ｖでの暗電流値Ｉｄが１０ｎＡ以上、暗電流値１μＡでのブレークダウン電圧値Ｖｂｒが１５Ｖ以下、Ｖ−Ｉ特性のバラツキが大きい等、デバイス特性が劣化する可能性が高まってしまう。これに対し、５００℃以上に設定することにより、「逆バイアス電圧２Ｖでの暗電流値Ｉｄが１ｎＡ以下、暗電流値１μＡでのブレークダウン電圧値Ｖｂｒが２７Ｖ以上、Ｖ−Ｉ特性のバラツキを抑制」といった良好な特性が得られる。
以上のような第１の実施形態によれば、受光領域メサ１９の側面２３と、受光領域メサ１９の上面２４における少なくとも受光領域メサ１９の肩部２５とは、それらの上に成長されたノンドープＩｎＰ層１７により連続的に被覆されている。この構造により、逆バイアス印加時における局所的な電界集中の発生を好適に抑制でき、安定なデバイス特性（周波数応答特性、暗電流特性、ブレークダウン電圧特性等）を得ることができる。なぜなら、メサ型フォトダイオード１の暗電流特性、及び、長期寿命のばらつきの原因となる光吸収層（例えば、ノンドープＩｎＧａＡｓ光吸収層１４（バンドギャップが小さい半導体））の空乏層が表面に露出しないようにでき、その上に形成する誘電体膜（表面保護膜１８）と接する半導体をワイドギャップのノンドープＩｎＰ層１７とすることができるからである。このようなメサ型フォトダイオード１は、作製が容易で、且つ、ギガビット応答を高信頼に得られるというメリットを有する。このようなメサ型フォトダイオード１は、例えば、次世代の加入者系光通信システム用途、或いは、データ通信システム用途に好適に用いることができる。
また、ノンドープＩｎＰ層１７において受光領域メサ１９の側面２３を覆う部分の層厚Ｄ１が８５０ｎｍ以上であるので、逆バイアス電圧印加時にｐｎ接合部から空乏層が広がった状態でも、空乏層と表面保護膜１８との電気的な接触を、ノンドープＩｎＰ層１７によって好適に抑制することができる。或いは、表面保護膜１８と接触する空乏層表面部分の電界強度を低くすることができる（例えば、約５０ｋＶ／ｃｍ以下にすることができる）。よって、メサ型フォトダイオード１の安定したデバイス特性を得ることができるとともに長期信頼性特性を得ることができる。
さらに、受光領域メサ１９の上面２４上にもノンドープＩｎＰ層１７が形成されているとともに、このノンドープＩｎＰ層１７は側面２３上と上面２４上とに連続的に形成されているので、逆バイアス電圧印加時に局所的な電界集中が起こりにくく、ブレークダウン電圧値のバラツキを抑制することができる。
また、受光領域メサ１９の側面２３上及び上面２４上にノンドープＩｎＰ層１７を成長させた後、受光領域メサ１９の上面２４上にｐ電極４０を形成し、その後もノンドープＩｎＰ層１７を少なくとも側面２３上及び受光領域メサ１９の肩部２５上に残留させるので、ｐ電極４０の形成位置の精度を十分に確保することができる。ここで、特許文献２の構成では、選択成長によりメサが埋め込まれているが、この構成では、埋め込み層がメサ頂部よりも高く形成されると、埋め込み層の成長後の電極パターン形成工程に支障をきたすことがある。例えば、メサの頂部に電極パターンを形成するためには、フォトレジストを用いたパターニングにより形成したエッチングマスクを用いて、保護膜に開口を形成する。その際に、埋め込み層と露光用のマスクとの干渉により、該露光用のマスクとメサ頂部との距離を十分に近づけることができないと、フォトレジストへのパターン転写精度が落ちてしまう。その結果、エッチングマスクのパターンの位置精度、ひいては電極の形成位置の精度が低下してしまう。これに対して、本実施形態では、ノンドープＩｎＰ層１７が受光領域メサ１９の側面２３上及び上面２４上に再成長されているので、再成長後において上面２４上のノンドープＩｎＰ層１７の平坦性が保たれる。このため、ｐ電極４０の形成用のエッチングマスクを形成する際に用いられる露光用のマスクとノンドープＩｎＰ層１７とが干渉しないようにできる。このため、その露光用のマスクとノンドープＩｎＰ層１７とを適切な距離に容易に近づけることができ、フォトレジストへのパターン転写精度を十分に確保することができる。よって、エッチングマスクのパターンの位置精度、ひいてはｐ電極４０の形成位置の精度を十分に確保することができる。
更に、本実施形態では、ＭＯＶＰＥ法によりｎ型半導体バッファ層１２、ノンドープＩｎＰエッチング停止層１３、ノンドープＩｎＧａＡｓ光吸収層１４、ｐ型ＩｎＧａＡｓキャップ層１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１６を順次に積層成長することによって、ｐｎ接合の形成が完了するので、ｐｎ接合の位置制御、並びに、電界分布の制御が容易であるとともに、その成長後の段階で成長の出来栄えチェックを行うことができる。
次に、実施例１を説明する。
実施例１では、上記の第１の実施形態において、ノンドープＩｎＰ層１７の層厚を受光領域メサ１９の上面２４上では５００ｎｍ（層厚Ｄ２）、側面２３上では１３００ｎｍ（層厚Ｄ１）とした。また、ｎ型半導体バッファ層１２の膜厚を約１μｍ、ノンドープＩｎＰエッチング停止層１３の膜厚を約２０〜１００ｎｍ、ノンドープＩｎＧａＡｓ光吸収層１４の膜厚を約２μｍ、ｐ型ＩｎＧａＡｓキャップ層１５の膜厚を約０．２μｍ、ｐ＋型ＩｎＧａＡｓコンタクト層１６の膜厚を約０．２μｍとした。また、受光領域メサ１９の直径は、５０〜８０μｍ程度とした。また、高抵抗型ＩｎＰ基板１１の裏面研磨では、高抵抗型ＩｎＰ基板１１を１５０μｍ程度の厚さとなるように研磨した。
このような実施例１により製造されたメサ型フォトダイオード１では、２Ｖの逆バイアス電圧を印加するときの暗電流が１ｎＡ程度以下の低暗電流となり、かつ、ＧＨｚから１０数ＧＨｚの応答特性が確認され、さらには、暗電流の経時的安定性も、たとえば１５０℃のエージングで５０００時間経過後も暗電流の増加がない高信頼な特性が確認された。
〔第２の実施形態〕
図９は第２の実施形態に係るメサ型フォトダイオード１００の構成を示す断面図である。
先ず、第２の実施形態に係るメサ型フォトダイオード１００の構成を説明する。
本実施形態に係るメサ型フォトダイオード１００は、裏面入射型のメサ型ＰＩＮ−ＰＤ（裏面入射型のメサ型ＰＩＮフォトダイオード）である。図９に示すように、本実施形態に係るメサ型フォトダイオード１００は、例えば、ｎ型ＩｎＰ基板１１１と、このｎ型ＩｎＰ基板１１１上にＭＯＶＰＥ法により順次に積層成長されたｎ型半導体バッファ層１１２、ノンドープＩｎＰエッチング停止層１１３、ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６と、を有している。
ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６は、メサ形状に加工されて、受光領域メサ１１９を構成している。
なお、本実施形態の場合、例えば、ノンドープＩｎＰエッチング停止層１１３も受光領域メサ１１９の一部を構成している。
受光領域メサ１１９の側面１２３は、例えば、当該受光領域メサ１１９の裾が広がる方向に傾斜する斜面となっている。すなわち、側面１２３には、例えば、オーバーハングする部分が存在しておらず、受光領域メサ１１９の形状はいわゆる「順メサ形状」である。なお、受光領域メサ１１９の平面形状は、例えば円形であることが好ましい一例である。
このような形状の受光領域メサ１１９の側面１２３と、受光領域メサ１１９の上面１２４における少なくとも当該受光領域メサ１１９の肩の部分（以下、肩部１２５）とは、それらの上に成長（再成長）されたノンドープＩｎＰ層１１７により連続的に被覆されている。受光領域メサ１１９の肩部１２５は、例えば、受光領域メサ１１９の上面１２４の周縁部に沿って延在するリング状の部分である。
ここで、ノンドープＩｎＰ層１１７の層厚は、受光領域メサ１１９の上面１２４上での層厚Ｄ２は５００ｎｍ以上８５０ｎｍ未満であり、受光領域メサ１１９の側面１２３上での層厚Ｄ１は８５０ｎｍ以上である。
更に、受光領域メサ１１９を含み、受光領域メサ１１９と同心円状の第２のメサ１５０が形成されている。第２のメサ１５０の底部は、ｎ型ＩｎＰ基板１１１の上面に位置している。
ノンドープＩｎＰ層１１７、第２のメサ１５０の側面１５１及びｎ型ＩｎＰ基板１１１における第２のメサ１５０の周囲の部分は、例えばＳｉＮ等の表面保護膜１１８により被覆されている。すなわち、ノンドープＩｎＰ層１１７は、誘電体膜（表面保護膜１１８）により被覆されている。
受光領域メサ１１９の上面１２４上には、ノンドープＩｎＰ層１１７に形成された、例えば円形の開口１２６を介して、例えば円形のｐ電極１４０が設けられている。
受光領域メサ１１９の形成範囲の外側においては、ｎ型ＩｎＰ基板１１１上にｎ電極１４１が設けられている。
ｎ型ＩｎＰ基板１１１は、該ｎ型ＩｎＰ基板１１１が所望の厚さとなるように、その裏面が鏡面研磨されている。そのｎ型ＩｎＰ基板１１１の裏面には、ＡＲコート１４３が形成されている。
ここで、このような構成のメサ型フォトダイオード１００においては、ｐ型ＩｎＧａＡｓキャップ層１１５及びｐ＋型ＩｎＧａＡｓコンタクト層１１６がｐ領域を構成し、ノンドープＩｎＧａＡｓ光吸収層１１４及びノンドープＩｎＰ層１１７がｎ領域を構成している。そして、このｐ領域とｎ領域との境界面がｐｎ接合面を構成している。
次に、第２の実施形態に係るメサ型フォトダイオード（メサ型ＰＩＮ−ＰＤ）の製造方法を説明する。
先ず、ｎ型ＩｎＰ基板１１１上に、ｎ型半導体バッファ層１１２、ノンドープＩｎＰエッチング停止層１１３、ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６をＭＯＶＰＥ法で順次に積層成長させる。
次に、ノンドープＩｎＰエッチング停止層１１３を用いたエッチングにより、ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６を平面視円形のメサ形状に加工する。すなわち、ｐ＋型ＩｎＧａＡｓコンタクト層１１６上にエッチングマスクを形成し、ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６をエッチングする。このエッチングは、ウェットエッチングでも良いし、ドライエッチングでも良い。
次に、ノンドープＩｎＰエッチング停止層１１３における露出部分を選択的にエッチング除去する。これにより、ノンドープＩｎＰエッチング停止層１１３、ノンドープＩｎＧａＡｓ光吸収層１１４、ｐ型ＩｎＧａＡｓキャップ層１１５、及び、ｐ＋型ＩｎＧａＡｓコンタクト層１１６が平面視円形の受光領域メサ１１９に加工される。
次に、ＭＯＶＰＥ法によって、受光領域メサ１１９の側面１２３上及び上面１２４上にノンドープＩｎＰ層１１７を成長（再成長）させる。これにより、受光領域メサ１１９の側面１２３及び上面１２４が、ノンドープＩｎＰ層１１７により連続的に被覆される。
ここで、ノンドープＩｎＰ層１１７の層厚は、受光領域メサ１１９の上面１２４上での層厚Ｄ２は５００ｎｍ以上８５０ｎｍ未満となるようにする。また、受光領域メサ１１９の側面１２３上での層厚Ｄ１は８５０ｎｍ以上となるようにする。
或いは、層厚Ｄ１は下記式（１）で表される範囲に設定する。
Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
式（１）において、κは半導体（ＩｎＰ）の比誘電率＝１２．３５、ε０は真空の誘電率＝８．８５×１０−１４（ｃ／Ｖ・ｃｍ）、ｑは電気素量＝１．６×１０−１９（ｃ）、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度＝１．０×１０１５ｃｍ−３、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度＝１．０×１０１９ｃｍ−３、Ｖは逆バイアス電圧である。
本実施形態の場合、式（１）において、Ｎａはｐ＋型ＩｎＧａＡｓコンタクト層１１６の不純物濃度であり、ＮｄはノンドープＩｎＰ層１１７の不純物濃度である。すなわち、Ｎａは、上述のｐｎ接合面を有するｐｎ接合部のうち、ｐ領域とｎ領域との濃度差が最も大きい部分におけるｐ型領域の不純物濃度（アクセプタ濃度）であり、Ｎｄは、ｐｎ接合部のうちｐ領域とｎ領域との濃度差が最も大きい部分におけるｎ型領域の不純物濃度（ドナー濃度）である。
ノンドープＩｎＰ層１１７の成長温度を、例えば５００℃以上６００℃以下に設定することにより、このように層厚Ｄ２と層厚Ｄ１とに差を設けることができる。
次に、受光領域メサ１１９のｐ＋型ＩｎＧａＡｓコンタクト層１１６上に直接ｐ電極１４０を形成するために、ノンドープＩｎＰ層１１７の所望部分を選択エッチングにより除去し、該ノンドープＩｎＰ層１１７に円形の開口１２６を形成する。
この選択エッチングの際には、フォトレジストを用いたパターニングによりノンドープＩｎＰ層１１７上にエッチングマスクを形成する。受光領域メサ１１９の上面１２４上のノンドープＩｎＰ層１１７は平坦であるため、そのエッチングマスクの形成に際して用いられる露光用のマスクとノンドープＩｎＰ層１１７とが干渉しないようにできる。このため、その露光用のマスクとノンドープＩｎＰ層１１７とを適切な距離に容易に近づけることができ、フォトレジストへのパターン転写精度を十分に確保することができる。よって、エッチングマスクのパターンの位置精度、ひいてはｐ電極４０の形成位置の精度を十分に確保することができる。
次に、ＳｉＯ２ないしＳｉＮ膜、あるいは、フォトレジストにより構成されたマスクを用いて、受光領域メサ１９を含む同心円状にノンドープＩｎＰ層１１７及びｎ型半導体バッファ層１１２をエッチングする。これにより、受光領域メサ１９を含む第２のメサ１５０を円形に形成する。
次に、表面保護膜１１８を例えばＳｉＮ膜により形成する。次に、半導体製造プロセスで一般的に用いられるリフトオフ技術等により表面保護膜１１８において円形の上記開口１２６に位置する部分に穴開けし、この穴を介してｐ電極１４０をｐ＋型ＩｎＧａＡｓコンタクト層１１６上に形成する。また、同様に、リフトオフ技術等により表面保護膜１１８において第２のメサ１５０の外側に位置する部分に穴開けし、この穴を介してｎ電極１４１をｎ型ＩｎＰ基板１１１上に形成する。
次に、ｎ型ＩｎＰ基板１１１の裏面を鏡面研磨することにより、該ｎ型ＩｎＰ基板１１１を所望の厚さに加工する。更に、ｎ型ＩｎＰ基板１１１の裏面にＡＲコート１４３を形成する。
以上により、第２の実施形態に係るメサ型フォトダイオード１００を製造することができる。
以上のような第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。
次に、実施例２を説明する。
実施例２では、上記の第２の実施形態において、ノンドープＩｎＰ層１１７の層厚を受光領域メサ１１９の上面１２４上では５００ｎｍ、側面１２３上では１３００ｎｍとした。また、ｎ型半導体バッファ層１１２の膜厚を約１μｍ、ノンドープＩｎＰエッチング停止層１１３の膜厚を約２０〜１００ｎｍ、ノンドープＩｎＧａＡｓ光吸収層１１４の膜厚を約２μｍ、ｐ型ＩｎＧａＡｓキャップ層１１５の膜厚を約０．２μｍ、ｐ＋型ＩｎＧａＡｓコンタクト層１１６の膜厚を約０．２μｍとした。また、受光領域メサ１１９の直径は、５０〜８０μｍ程度とした。また、第２のメサ１５０を形成する際に用いるマスクの開口の直径を６０〜１４０μｍ程度とした。また、ｎ型ＩｎＰ基板１１１の裏面研磨では、ｎ型ＩｎＰ基板１１１を１５０μｍ程度の厚さとなるように研磨した。
このような実施例２により製造されたメサ型フォトダイオード１では、２Ｖの逆バイアス電圧を印加するときの暗電流が１ｎＡ程度以下の低暗電流となり、かつ、ＧＨｚから１０数ＧＨｚの応答特性が確認され、さらには、暗電流の経時的安定性も、たとえば１５０℃のエージングで５０００時間経過後も暗電流の増加がない高信頼な特性が確認された。
〔第３の実施形態〕
図１０は第３の実施形態に係るメサ型フォトダイオード２００の構成を示す断面図である。
先ず、第３の実施形態に係るメサ型フォトダイオード２００の構成を説明する。
本実施形態に係るメサ型フォトダイオード２００は、裏面入射型メサ型ＡＰＤ（ＡＰＤ：アバランシェフォトダイオード）である。
図１０に示すように、本実施形態に係るメサ型フォトダイオード２００は、例えば、ｎ型ＩｎＰ基板２１１と、このｎ型ＩｎＰ基板２１１上にガスソースＭＢＥ（Ｇａｓ Ｓｏｕｒｃｅ Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法により順次に積層成長されたｎ型半導体バッファ層２１２、ノンドープＩｎＡｌＡｓ増倍層２１３、ｐ型ＩｎＡｌＡｓ電界緩和層２１４、ｐ型ＩｎＰエッチング停止層２１５、ｐ−型ＩｎＧａＡｓ光吸収層２１６、ｐ型ＩｎＧａＡｓキャップ層２１７、及び、ｐ＋型ＩｎＧａＡｓコンタクト層２１８と、を備えている。
ｐ−型ＩｎＧａＡｓ光吸収層２１６、ｐ型ＩｎＧａＡｓキャップ層２１７、及び、ｐ＋型ＩｎＧａＡｓコンタクト層２１８は、メサ形状に加工されて、受光領域メサ２２７を構成している。受光領域メサ２２７の側面２２３は、当該受光領域メサ２２７の裾に向けて下り傾斜する斜面となっている。なお、受光領域メサ２２７の平面形状は、例えば円形である。
受光領域メサ２２７の側面２２３と、受光領域メサ２２７の上面２２４における少なくとも当該受光領域メサ２２７の肩の部分（以下、肩部２２５）とは、それらの上に成長（再成長）されたノンドープＩｎＰ層２１９により連続的に被覆されている。肩部２２５は、受光領域メサ２２７の上面２２４の周縁部に沿って延在するリング状の部分である。
ここで、ノンドープＩｎＰ層２１９の層厚は、受光領域メサ２２７の上面２２４上での層厚Ｄ１は５００ｎｍ以上８５０ｎｍ未満であり、受光領域メサ２２７の側面２２３上での層厚Ｄ１は８５０ｎｍ以上である。
更に、受光領域メサ２２７を含み、受光領域メサ２２７と同心円状の第２のメサ２５０が形成されている。第２のメサ２５０の底部は、ｎ型ＩｎＰ基板２１１の上面に位置している。
ノンドープＩｎＰ層２１９、第２のメサ２５０の側面２５１及びｎ型ＩｎＰ基板２１１における第２のメサ２５０の周囲の部分は、例えばＳｉＮ等の表面保護膜２２０により被覆されている。すなわち、ノンドープＩｎＰ層２１９は、誘電体膜（表面保護膜２２０）により被覆されている。
受光領域メサ２２７の上面２２４上には、ノンドープＩｎＰ層２１９に形成された円形の開口２２６を介して、円形のｐ電極２４０が設けられている。
受光領域メサ２２７の形成範囲の外側においては、ｎ型ＩｎＰ基板２１１上にｎ電極２４１が設けられている。
ｎ型ＩｎＰ基板２１１は、該ｎ型ＩｎＰ基板２１１が所望の厚さとなるように、その裏面が鏡面研磨されている。そのｎ型ＩｎＰ基板２１１の裏面には、ＡＲコート２４３が形成されている。
ここで、このような構成のメサ型フォトダイオード２００においては、ｐ型ＩｎＡｌＡｓ電界緩和層２１４、ｐ型ＩｎＰエッチング停止層２１５、ｐ−型ＩｎＧａＡｓ光吸収層２１６、ｐ型ＩｎＧａＡｓキャップ層２１７及びｐ＋型ＩｎＧａＡｓコンタクト層２１８がｐ領域を構成し、ノンドープＩｎＡｌＡｓ増倍層２１３及びノンドープＩｎＰ層２１９がｎ領域を構成している。そして、このｐ領域とｎ領域との境界面がｐｎ接合面を構成している。
次に、第３の実施形態に係るメサ型フォトダイオード（裏面入射型メサ型ＡＰＤ）の製造方法を説明する。
先ず、ｎ型ＩｎＰ基板２１１上に、ｎ型半導体バッファ層２１２、ノンドープＩｎＡｌＡｓ増倍層２１３、ｐ型ＩｎＡｌＡｓ電界緩和層２１４、ｐ型ＩｎＰエッチング停止層２１５、ｐ−型ＩｎＧａＡｓ光吸収層２１６、ｐ型ＩｎＧａＡｓキャップ層２１７、及び、ｐ＋型ＩｎＧａＡｓコンタクト層２１８をガスソースＭＢＥ法で順次に積層成長させる。
次に、平面視円形の受光領域メサ２２７を、ｐ型ＩｎＰエッチング停止層２１５を用いたエッチングにより形成する。すなわち、ｐ＋型ＩｎＧａＡｓコンタクト層２１８上にエッチングマスクを形成し、ｐ＋型ＩｎＧａＡｓコンタクト層２１８、ｐ型ＩｎＧａＡｓキャップ層２１７及びｐ−型ＩｎＧａＡｓ光吸収層２１６をメサ形状にエッチングする。これにより、これらｐ−型ＩｎＧａＡｓ光吸収層２１６、ｐ型ＩｎＧａＡｓキャップ層２１７、及び、ｐ＋型ＩｎＧａＡｓコンタクト層２１８を受光領域メサ２２７に加工する。なお、このエッチングは、ウェットエッチングでも良いし、ドライエッチングでも良い。また、このエッチングの際のエッチングマスクは、上記の第１の実施形態と同様に、例えば、ＳｉＯ２ないしＳｉＮ膜で形成するか、又は、フォトレジストで形成する。
次に、ＭＯＶＰＥ法によって、受光領域メサ２２７の側面２２３上及び上面２２４上にノンドープＩｎＰ層２１９を再成長する。これにより、受光領域メサ２２７の側面２２３及び上面２２４が、ノンドープＩｎＰ層２１９により連続的に被覆される。
ここで、ノンドープＩｎＰ層２１９の層厚は、受光領域メサ２２７の上面２２４上での層厚Ｄ２は５００ｎｍ以上８５０ｎｍ未満となり、受光領域メサ２２７の側面２２３上での層厚Ｄ１は８５０ｎｍ以上となるようにする。
或いは、層厚Ｄ１は下記式（１）で表される範囲に設定する。
Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
式（１）において、κは半導体（ＩｎＰ）の比誘電率＝１２．３５、ε０は真空の誘電率＝８．８５×１０−１４（ｃ／Ｖ・ｃｍ）、ｑは電気素量＝１．６×１０−１９（ｃ）、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度＝１．０×１０１５ｃｍ−３、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度＝１．０×１０１９ｃｍ−３、Ｖは逆バイアス電圧である。
本実施形態の場合、式（１）において、Ｎａはｐ＋型ＩｎＧａＡｓコンタクト層２１８の不純物濃度であり、ＮｄはノンドープＩｎＰ層２１９の不純物濃度である。すなわち、Ｎａは、上述のｐｎ接合面を有するｐｎ接合部のうち、ｐ領域とｎ領域との濃度差が最も大きい部分におけるｐ型領域の不純物濃度（アクセプタ濃度）であり、Ｎｄは、ｐｎ接合部のうちｐ領域とｎ領域との濃度差が最も大きい部分におけるｎ型領域の不純物濃度（ドナー濃度）である。
ノンドープＩｎＰ層２１９の成長温度を、例えば５００℃以上６００℃以下に設定することにより、このように層厚Ｄ２と層厚Ｄ１とに差を設けることができる。
次に、受光領域メサ２２７のｐ＋型ＩｎＧａＡｓコンタクト層２１８上に直接ｐ電極２４０を形成するために、ノンドープＩｎＰ層２１９の所望部分を選択エッチングにより除去し、該ノンドープＩｎＰ層２１９に例えば円形の開口２２６を形成する。
この選択エッチングの際には、フォトレジストを用いたパターニングによりノンドープＩｎＰ層２１９上にエッチングマスクを形成する。受光領域メサ２２７の上面２２４上のノンドープＩｎＰ層２１９は平坦であるため、そのエッチングマスクの形成に際して用いられる露光用のマスクとノンドープＩｎＰ層２１９とが干渉しないようにできる。このため、その露光用のマスクとノンドープＩｎＰ層２１９とを適切な距離に容易に近づけることができ、フォトレジストへのパターン転写精度を十分に確保することができる。よって、エッチングマスクのパターンの位置精度、ひいてはｐ電極２４０の形成位置の精度を十分に確保することができる。
次に、ＳｉＯ２ないしＳｉＮ膜、あるいは、フォトレジストにより構成されたマスクを用いて、受光領域メサ２２７を含む同心円状にノンドープＩｎＰ層２１９、ｐ型ＩｎＰエッチング停止層２１５、ｐ型ＩｎＡｌＡｓ電界緩和層２１４、ノンドープＩｎＡｌＡｓ増倍層２１３及びｎ型半導体バッファ層２１２をエッチングする。これにより、受光領域メサ２２７を含む第２のメサ２５０を円形に形成する。
次に、表面保護膜２２０を例えばＳｉＮ膜により形成する。次に、半導体製造プロセスで一般的に用いられるリフトオフ技術等により表面保護膜２２０において円形の上記開口２２６に位置する部分に穴開けし、この穴を介してｐ電極２４０をｐ＋型ＩｎＧａＡｓコンタクト層２１８上に形成する。また、同様に、リフトオフ技術等により表面保護膜２２０において第２のメサ２５０の外側に位置する部分に穴開けし、この穴を介してｎ電極２４１をｎ型ＩｎＰ基板２１１上に形成する。
次に、ｎ型ＩｎＰ基板２１１の裏面を鏡面研磨することにより、該ｎ型ＩｎＰ基板２１１を所望の厚さに加工する。更に、ｎ型ＩｎＰ基板２１１の裏面にＡＲコート２４３を形成する。
以上により、第３の実施形態に係るメサ型フォトダイオード２００を製造することができる。
以上のような第３の実施形態によれば、第１の実施形態と同様の効果が得られる。
次に、実施例３を説明する。
実施例３では、上記の第３の実施形態において、ｎ型半導体バッファ層２１２の膜厚を約１μｍ、ノンドープＩｎＡｌＡｓ増倍層２１３の膜厚を０．２〜０．３μｍ、ｐ型ＩｎＡｌＡｓ電界緩和層２１４の膜厚を２０〜１００ｎｍ、ｐ型ＩｎＰエッチング停止層２１５の膜厚を２０〜１００ｎｍ、ｐ−型ＩｎＧａＡｓ光吸収層２１６の膜厚を０．５〜２μｍ、ｐ型ＩｎＧａＡｓキャップ層２１７の膜厚を約０．２μｍ、ｐ＋型ＩｎＧａＡｓコンタクト層２１８の膜厚を約０．２μｍとした。また、受光領域メサ２２７の直径は、３０〜５０μｍ程度とした。また、ｐ電極２４０を形成するための開口２２６の直径を２０〜４０μｍ程度とした。また、ｐ電極２４０及びｎ電極２４１を形成した後のｎ型ＩｎＰ基板２１１の裏面研磨では、ｎ型ＩｎＰ基板２１１を１５０μｍ程度の厚さとなるように研磨した。また、第２のメサ２５０を形成する際に用いるマスクの開口の直径を４０〜１１０μｍ程度とした。
このような実施例３により製造されたメサ型フォトダイオード２００では、ブレークダウン電圧値Ｖｂｒ（暗電流が１０μＡで定義）が２０〜４５Ｖ、０．９Ｖｂｒのバイアス電圧を印加するときの暗電流が４０ｎＡ程度以下の低暗電流となり、かつ、ＧＨｚ応答特性が確認され、さらには、暗電流の経時的安定性も、たとえば１５０℃のエージングで５０００時間経過後も暗電流の増加がない高信頼な特性が確認された。
なお、上記の各実施形態では、再成長層がノンドープの半導体（ノンドープＩｎＰ層１７、１１７、２１９）である例を説明したが、再成長層は、ｐ型ないしｎ型で、例えば、約１×１０１６ｃｍ−３以下の低濃度ＩｎＰ層、あるいは、半絶縁性ＩｎＰ層によって構成しても、上記と同様の効果が得られる。
また、上記の第１乃至第３の実施形態では、第２導電型の半導体層がそれぞれ２層である例を説明した。すなわち、第１の実施形態では第２導電型の半導体層がｐ型ＩｎＧａＡｓキャップ層１５及びｐ＋型ＩｎＧａＡｓコンタクト層１６の２層からなり、第２の実施形態では第２導電型の半導体層がｐ型ＩｎＧａＡｓキャップ層１１５及びｐ＋型ＩｎＧａＡｓコンタクト層１１６の２層からなり、第３の実施形態では第２導電型の半導体層がｐ型ＩｎＧａＡｓキャップ層２１７及びｐ＋型ＩｎＧａＡｓコンタクト層２１８の２層からなる例をそれぞれ説明した。しかし、これらの例に限らず、第２導電型の半導体層は、３層以上に分かれていても良いし、或いは、単層であるが、不純物濃度が上層に向かうにつれて徐々に増大する構造であっても良い。そして、第２導電型の半導体層の最上層にｐ電極を直接形成すると良い。
また、上記の第１及び第２の実施形態の場合、各メサ型フォトダイオード１、１００は、ノンドープの半導体からなるエッチング停止層（ノンドープＩｎＰエッチング停止層１３、１１３）に代えて、第１導電型（例えば、ｎ型）の半導体からなるエッチング停止層を有することとしても良い。
また、上記の第１及び第２の実施形態の場合、各メサ型フォトダイオード１、１００は、ノンドープの半導体からなる光吸収層（ノンドープＩｎＧａＡｓ光吸収層１４、１１４）に代えて、第１導電型又は第２導電型の半導体からなる光吸収層を有することとしても良い。
また、第３の実施形態では、ｐ型電界緩和層をＩｎＡｌＡｓ層で構成した例を説明したが、ｐ型のＩｎＡｌＧａＡｓ層、ｐ型のＩｎＰ層、或いは、ｐ型のＩｎＧａＡｓＰ層でｐ型電界緩和層を構成してもよい。
また、上記の第３の実施形態の場合、メサ型フォトダイオード２００は、ノンドープの半導体からなる増倍層（ノンドープＩｎＡｌＡｓ増倍層２１３）に代えて、第１導電型（例えば、ｎ型）の半導体からなる増倍層を備えることとしても良い。
１ メサ型フォトダイオード
１１ 高抵抗型ＩｎＰ基板（半導体基板）
１２ ｎ型半導体バッファ層（バッファ層）
１３ ノンドープＩｎＰエッチング停止層（エッチング停止層）
１４ ノンドープＩｎＧａＡｓ光吸収層（光吸収層）
１５ ｐ型ＩｎＧａＡｓキャップ層（第２導電型の半導体層）
１６ ｐ＋型ＩｎＧａＡｓコンタクト層（第２導電型の半導体層）
１７ ノンドープＩｎＰ層（半導体層）
１８ 表面保護膜（誘電体保護膜）
１９ 受光領域メサ（メサ）
２３ 側面
２４ 上面
２５ 肩部
４０ ｐ電極
４１ ｎ電極
４２ 段差配線電極
４２ａ ｐパッド
４３ 開口
１００ メサ型フォトダイオード
１１１ ｎ型ＩｎＰ基板（半導体基板）
１１２ ｎ型半導体バッファ層（バッファ層）
１１３ ノンドープＩｎＰエッチング停止層（エッチング停止層）
１１４ ノンドープＩｎＧａＡｓ光吸収層（光吸収層）
１１５ ｐ型ＩｎＧａＡｓキャップ層（第２導電型の半導体層）
１１６ ｐ＋型ＩｎＧａＡｓコンタクト層（第２導電型の半導体層）
１１７ ノンドープＩｎＰ層（半導体層）
１１８ 表面保護膜（誘電体保護膜）
１１９ 受光領域メサ（メサ）
１２３ 側面
１２４ 上面
１２５ 肩部
１２６ 開口
１４０ ｐ電極
１４１ ｎ電極
１４３ ＡＲコート
１５０ 第２のメサ
１５１ 側面
２００ メサ型フォトダイオード
２１１ ｎ型ＩｎＰ基板
２１２ ｎ型半導体バッファ層（バッファ層）
２１３ ノンドープＩｎＡｌＡｓ増倍層（増倍層）
２１４ ｐ型ＩｎＡｌＡｓ電界緩和層（電界緩和層）
２１５ ｐ型ＩｎＰエッチング停止層（エッチング停止層）
２１６ ｐ−型ＩｎＧａＡｓ光吸収層（光吸収層）
２１７ ｐ型ＩｎＧａＡｓキャップ層（第２導電型の半導体層）
２１８ ｐ＋型ＩｎＧａＡｓコンタクト層（第２導電型の半導体層）
２１９ ノンドープＩｎＰ層（半導体層）
２２０ 表面保護膜（誘電体保護膜）
２２３ 側面
２２４ 上面
２２５ 肩部
２２６ 開口
２２７ 受光領域メサ（メサ）
２４０ ｐ電極
２４１ ｎ電極
２４３ ＡＲコート
２５０ 第２のメサ
２５１ 側面
Ｄ１ 層厚
Ｄ２ 層厚

Claims (12)

  1. 半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、がこの順に積層成長されることによって構成された積層構造を有し、
    前記第２導電型の半導体層及び前記光吸収層がメサを構成し、
    前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆され、
    前記メサは前記半導体層を介して誘電体保護膜により被覆され、
    前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が８５０ｎｍ以上であることを特徴とするメサ型フォトダイオード。
  2. 半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、がこの順に積層成長されることによって構成された積層構造を有し、
    前記第２導電型の半導体層及び前記光吸収層がメサを構成し、
    前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とは、それらの上に成長された第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆され、
    前記メサは前記半導体層を介して誘電体保護膜により被覆され、
    前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が下記式（１）により表されることを特徴とするメサ型フォトダイオード。
    Ｄ１≧１／２×（−２κε０／ｑ×（１／Ｎｄ＋１／Ｎａ）×Ｖ）１／２・・・・・・（１）
    上記式（１）において、κは半導体の比誘電率、ε０は真空の誘電率、ｑは電気素量、Ｎｄはｐｎ接合部のｎ型領域のドナー濃度、Ｎａはｐｎ接合部のｐ型領域のアクセプタ濃度、Ｖは逆バイアス電圧である。
  3. 前記半導体層において前記メサの上面を覆う部分の層厚Ｄ２が前記層厚Ｄ１未満であることを特徴とする請求項１又は２に記載のメサ型フォトダイオード。
  4. 前記層厚Ｄ２が５００ｎｍ以上であることを特徴とする請求項１乃至３の何れか一項に記載のメサ型フォトダイオード。
  5. 前記エッチング停止層は、第１導電型ないしノンドープであることを特徴とする請求項１乃至４の何れか一項に記載のメサ型フォトダイオード。
  6. 前記積層構造は、更に、前記バッファ層上に積層成長された第１導電型ないしノンドープの半導体からなる増倍層と、前記増倍層上に積層成長された第２導電型の半導体からなる電界緩和層と、を更に有し、
    前記電界緩和層上の前記エッチング停止層、並びに、前記光吸収層は、それぞれ第２導電型であり、
    当該メサ型フォトダイオードはメサ型アバランシェフォトダイオードであることを特徴とする請求項１乃至４の何れか一項に記載のメサ型フォトダイオード。
  7. 半導体基板上に、第１導電型の半導体からなるバッファ層と、第１導電型、第２導電型ないしノンドープの半導体からなるエッチング停止層と、第１導電型、第２導電型、ないしノンドープの半導体からなる光吸収層と、第２導電型の半導体層と、をこの順に積層成長させることによって積層構造を形成する第１工程と、
    前記第２導電型の半導体層及び前記光吸収層をエッチングによりメサに加工する第２工程と、
    前記メサの側面と、前記メサの上面における少なくとも当該メサの肩の部分とを、それらの上に成長させた第１導電型、第２導電型、半絶縁型、ないしノンドープの半導体層により連続的に被覆する第３工程と、
    前記メサを前記半導体層を介して誘電体保護膜により被覆する第４工程と、
    をこの順に行い、
    前記第３工程では、前記半導体層において前記メサの側面を覆う部分の層厚Ｄ１が８５０ｎｍ以上となるように、前記半導体層を成長させることを特徴とするメサ型フォトダイオードの製造方法。
  8. 前記第３工程では、前記半導体基板の温度を５００℃以上６００℃以下に設定して前記半導体層を成長させることを特徴とする請求項７に記載のメサ型フォトダイオードの製造方法。
  9. 前記第３工程では、前記半導体層において前記メサの上面を覆う部分の層厚Ｄ２が５００ｎｍ以上８５０ｎｍ未満となるように、前記半導体層を成長させることを特徴とする請求項７又は８に記載のメサ型フォトダイオードの製造方法。
  10. 前記第３工程では、前記メサの前記側面上及び前記上面上に前記半導体層を成長させ、
    前記第３工程の後で、前記メサの前記上面上に電極を形成し、その後も前記半導体層を少なくとも前記側面上及び前記メサの肩の部分の上に残留させることを特徴とする請求項７乃至９の何れか一項に記載のメサ型フォトダイオードの製造方法。
  11. 前記第１工程では、第１導電型ないしノンドープの前記エッチング停止層を成長させることを特徴とする請求項７乃至１０の何れか一項に記載のメサ型フォトダイオードの製造方法。
  12. 前記第１工程では、前記バッファ層上に第１導電型ないしノンドープの半導体からなる増倍層を、前記増倍層上に第２導電型の半導体からなる電界緩和層を、前記電界緩和層上に第２導電型の前記エッチング停止層を、前記エッチング停止層上に第２導電型の前記光吸収層を、この順に積層成長し、
    メサ型アバランシェフォトダイオードを製造することを特徴とする請求項７乃至１０の何れか一項に記載のメサ型フォトダイオードの製造方法。
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