JP2003023173A - ｐｉｎ型受光素子 - Google Patents

ｐｉｎ型受光素子

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Abstract

(57)【要約】 【課題】 リーク電流の低減に基づいた低暗電流と素子
容量の低減による高速応答及び高い受光感度を備えたｐ
ｉｎ型受光素子を提供する。 【解決手段】 ＩｎＰ等からなる半導体基板２０上に、
ＳｉドープしたＧａＩｎＡｓからなるｎ型半導体層３
０、アンドープＧａＩｎＡｓからなるｉ型半導体層３１
及びＺｎドープＧａＩｎＡｓからなるｐ型半導体層３２
が順次積層されており、ｉ型半導体層３１及びｐ型半導
体層３２の周囲はメサ型に形成されており、そのメサ部
の周囲にはパッシベーション半導体層４０を有してい
る。さらに、ｐ型半導体層３２のメサ中央部の受光領域
の厚みｈ２は、その周囲の厚みｈ１よりも薄くなってい
る。このような構造のｐｉｎ型受光素子では、低い暗電
流特性を保持しながら、空乏層容量が低減し応答速度が
格段に向上する。さらに、ｐ型半導体層３２での光吸収
が低減され、受光感度も大幅に向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光情報伝送系に用
いられるｐｉｎ型半導体受光素子に関する。
【０００２】
【従来の技術】ｐｉｎ型受光素子は、光ファイバ通信用
の受光デバイスとして用いられる。特に、光電子集積回
路に用いられる受光デバイスとして、メサ構造を備えた
ｐｉｎ型受光素子が形成されている。光電子集積回路
は、通信システムの高速化・大容量化に対応する光機能
および高性能でかつ低コストの光デバイスを実現するた
めに、光デバイスと電子回路を同一基板上に形成したデ
バイスである。メサ構造を備えたｐｉｎ型受光素子は、
現在、光通信分野で広く用いられているプレーナ構造よ
りも、集積の容易さや素子間の絶縁の容易さなどの点で
優れている。また、メサ型のｐｉｎ受光素子は、ｐｉｎ
構造をドーピングの均一性の高いエピタキシャル成長で
形成するため、ウエハの大口径化が容易であり、低コス
ト化が期待できる。また、メサ型では動作に寄与しない
不要な部分を除去しているため素子容量が小さく高速応
答が可能であるといった特徴を有する。
【０００３】メサ型のｐｉｎ受光素子では、メサ部のｐ
ｎ接合領域および半導体層表面が露出するために、他の
受光素子に比べて表面リーク電流に基づく暗電流が大き
い。この暗電流を低減するために、メサ部の側面を絶縁
体保護膜やＩｎＰパッシベーション半導体膜で被覆する
構造がとられている。特に、このＩｎＰパッシベーショ
ン構造による方法では、格段に暗電流を低減することが
できる。たとえば先行技術として、文献“1996年電子情
報通信学会総合大会論文集エレクトロニクス１、ＳＣ−
２−３、ｐｐ．435-436、１９９６）、および“特開平
０９−２１３９８８”などに詳細に記載されている。
【０００４】図１１に、従来のＩｎＰパッシベーション
構造を備えたメサ型のｐｉｎ受光素子の素子構造を示し
た。ＩｎＰ半導体基板２０上にｎ型半導体層３０／ｉ型
半導体層３１／ｐ型半導体層３２が順次積層される。ｉ
型半導体層３１及びｐ型半導体層３２は同一の第１の半
導体材料で構成されている。ここでは、たとえば第１の
半導体材料としてＧａＩｎＡｓを用いている。メサ型に
形成された光信号光の受光層の表面を第１の半導体材料
よりバンドギャップエネルギーの大きなノンドープ−Ｉ
ｎＰ材料で覆った構造となっている。これにより、メサ
型に形成されたｉ型半導体層３１及びｐ型半導体層３２
のメサ表面は、いわゆるワイドバンドギャップ半導体層
に対する良好な半導体ヘテロ接合になる。このバンドギ
ャップエネルギーの異なる半導体−半導体からなる半導
体ヘテロ接合の界面準位密度は、半導体−絶縁体保護膜
の界面準位密度に比べて非常に低いため、界面準位に基
づくリーク電流が低減できるため、格段に暗電流を小さ
くすることができる。
【０００５】また、文献“1996年電子情報通信学会総合
大会論文集エレクトロニクス１、ＳＣ−２−３、ｐｐ．
435-436、１９９６）によれば、ＩｎＰパッシベーショ
ン構造によるメサ型のｐｉｎ受光素子の応答速度は、受
光径が１００μｍφの素子において、―１Ｖ以下の比較
的低電圧駆動でも、２ＧＨｚ前後の高い応答速度を有し
ている。
【０００６】
【発明が解決しようとする課題】しかし、最近の光通信
システムでは、大容量化、高速化の要求が急速な勢いで
高まっており、半導体光デバイスの動作速度・応答速度
をさらに高速化する必要がある。図１１に示されたＩｎ
Ｐパッシベーション構造によるメサ型のｐｉｎ受光素子
構造では、次世代光伝送の主力となるであろう４０ＧＨ
ｚ程度の高速光通信用受光デバイスに用いることは困難
である。ＩｎＰパッシベーション構造によるメサ型のｐ
ｉｎ受光素子の応答速度は、主に、素子抵抗Ｒと素子容
量Ｃとの積ＣＲで決まるＣＲ時定数によって制限されて
いる。特に、図１１に示された従来の構造では、ｐ型半
導体層からｐ型不純物である亜鉛（Ｚｎ）がｉ型半導体
層中に拡散し、空乏層容量が大きくなることから、さら
なる高速化が困難であるという問題がある。
【０００７】また、メサ型のｐｉｎ受光素子の応答速度
の高速化のために、素子の素子容量を低減するための手
段として、メサ型受光素子のメサ径を小さくする必要が
あるが、これに伴って当然、受光径も小さくなるので、
受光感度も小さくなるという問題がある。
【０００８】本願発明者等は、試行錯誤を繰り返し、多
数のｐｉｎ型受光素子を試作した結果、メサ径を小さく
することに加えて、ｐｉｎ型受光素子の素子容量を低減
し、受光感度を向上させる手段として、ｐ型半導体層の
厚みを薄くする方法を見出した。しかし、ｐ型半導体層
の厚みを薄くすることによって、素子の暗電流が徐々に
増加し、素子特性が劣化するといった問題が、新たに生
じることがわかった
【０００９】そこで、本発明は、メサ型のｐｉｎ受光素
子の暗電流を増加させることなく、素子の素子容量の低
減による応答速度の向上と受光感度の向上を同時に実現
し、かつ他の電子デバイスとモノリシックに集積化が容
易な光伝送システム用受光素子を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうちで請求項１記載のｐｉｎ型受光素子
は、（ａ）半導体基板と、（ｂ）この半導体基板上に形
成され、第１導電型の不純物をドープして構成された第
１の半導体層と、（ｃ）この第１の半導体層上にメサ型
に形成され、第１の半導体材料に不純物を故意にドープ
しないで構成された第２の半導体層と、（ｄ）この第２
の半導体層上にメサ型に形成され、第１の半導体材料に
第１導電型とは異なる第２の導電型の不純物をドープし
て構成され、メサ部の中央部が薄く、メサ部の周囲の厚
みがその中央部よりも厚く形成された第３の半導体層
と、（ｅ）第１ないし第３の半導体層を覆うように形成
され、第１の半導体材料よりも大きいバンドギャップエ
ネルギーを有する第２の半導体材料に、不純物を故意に
ドープしないで構成された第４の半導体層とを備えるこ
とを特徴としたものである。
【００１１】このようなｐｉｎ型受光素子においては、
メサ周辺近傍では、第２及び第３の半導体層を構成する
第１の半導体材料よりも大きいバンドギャップエネルギ
ーを有する第２の半導体材料に、不純物を故意にドープ
しないで構成された第４の半導体層が、第１ないし第３
の半導体層を覆うように形成されている。したがって、
このような構造では、従来のメサ型のＩｎＰパッシベー
ション構造と同様の構造が実現されており、第１の半導
体層と第３の半導体層との間におけるｐｎ接合領域の界
面は、界面準位密度の少ない、いわゆるワイドバンドギ
ャップ半導体層に対する良好なヘテロ接合になってい
る。これにより、第３の半導体層が均一の厚みで形成さ
れた従来のＩｎＰパッシベーション構造を有するメサ型
ｐｉｎ受光素子と同様に、第２及び第３の半導体層の壁
面に沿って、界面準位密度の基づいてメサ表面を流れる
リーク電流を格段に低減できる。さらに、メサ表面を流
れるリーク電流は、メサ周囲近傍領域の第３の半導体層
の厚みに関係しており、メサ周辺近傍の第３の半導体層
の厚みのみを所定の厚み以上にすることで、十分にこの
リーク電流を低減することができる。
【００１２】さらに、本発明に係わるｐｉｎ型受光素子
では、メサ部中央の第３の半導体層の厚みが薄い構造を
備えているので、入射信号光に対する第３の半導体層で
の光吸収が低減され、主にフォトキャリアが生成される
第２の半導体層へ到達する信号光量が増大することによ
り、受光感度が向上する。
【００１３】また、本発明に係わるｐｉｎ型受光素子で
は、メサ部中央の第３の半導体層の厚みが薄い構造を備
えることによって、製造工程中に第３の半導体層から第
２の半導体層中への不純物の拡散を抑制でき、素子の素
子容量を低減することができる。
【００１４】メサ型のｐｉｎ受光素子の応答速度は、素
子抵抗と素子容量で決まるＣＲ時定数によって制限され
ているため、電子とホールの走行時間で決まる素子の動
作速度限界までは達していない。したがって本願発明の
ｐｉｎ型受光素子において、応答速度を４０ＧＨｚ程度
の高周波帯域まで拡大することは、十分可能である
【００１５】請求項２記載のｐｉｎ型受光素子は、請求
項１記載のｐｉｎ型受光素子において、第１の半導体材
料をＧａＩｎＡｓとするとともに、第２の半導体材料を
ＩｎＰとすることを特徴とする。
【００１６】請求項３記載のｐｉｎ型受光素子は、請求
項１記載のｐｉｎ型受光素子において、半導体基板と第
１ないし第４の半導体層とを覆うように形成された絶縁
体層をさらに備えることを特徴とする。
【００１７】請求項４記載のｐｉｎ型受光素子は、請求
項１ないし請求項３のいずれか一つに記載のｐｉｎ型受
光素子において、第１導電型をｎ型とするとともに、第
２導電型をｐ型とすることを特徴とする。
【００１８】請求項５記載のｐｉｎ型受光素子は、請求
項１ないし請求項４のいずれか一つに記載のｐｉｎ型受
光素子において、第３の半導体層の厚みが薄い領域に、
第３の半導体層上にオーミック接触して形成された第１
の電極層を備えることを特徴とする。これにより、第３
の半導体層の厚みが薄い領域を、メサ周辺部領域まで形
成することができるため、受光面積を広くすることが可
能となる。このため、比較的受光感度を大きくし易く、
かつ光ファイバを通して信号光を受信させるときに、光
ファイバとメサ型ｐｉｎ―ＰＤとの位置合わせを容易に
することができる。
【００１９】請求項６記載のｐｉｎ型受光素子は、請求
項１ないし請求項４のいずれか一つに記載のｐｉｎ型受
光素子において、第３の半導体層の厚みが厚い領域に、
第３の半導体層上にオーミック接触して形成された第１
の電極層を備えることを特徴とする。これは、第３の半
導体層が厚い周辺部に電極を形成することにより、第１
の電極層と、第１の半導体層及び第２の半導体層との間
におけるｐｎ接合領域との距離を大きくできるため、い
っそう暗電流を小さくすることができる。さらに、第１
の電極層下の第３の半導体層の厚みを厚くすることで、
さらに素子容量が低減することができる。素子容量の低
減と暗電流の抑制に基づいて素子特性を格段に向上させ
ることができる。
【００２０】請求項７記載のｐｉｎ型受光素子は、請求
項１ないし請求項６のいずれか一つに記載のｐｉｎ型受
光素子において、第３の半導体層のメサ部周囲の厚みｈ
１が、０．２μｍ≦ｈ１≦０．５μｍの範囲にあること
を特徴とする。
【００２１】これは、第３の半導体層のメサ部周囲の厚
みｈ１が０．２μｍ以上あれば、第２及び第３の半導体
層の壁面に沿って、界面準位密度の基づいてメサ表面を
流れるリーク電流を十分抑制できることが実験により明
らかにされた。また、逆に、第３の半導体層のメサ部周
囲の厚みｈ１の厚みが増すと素子容量も増加する。この
ため、第３の半導体層のメサ部周囲の厚みｈ１を０．５
μｍ以下にすることで、素子容量の増加を抑制できる。
【００２２】請求項８記載のｐｉｎ型受光素子は、請求
項１ないし請求項７のいずれか一つに記載のｐｉｎ型受
光素子において、第３の半導体層のメサ部中央の厚みｈ
２が、０．０２μｍ＜ｈ２≦０．２５μｍの範囲にある
ことを特徴とする。
【００２３】これは、メサ部中央の第３の半導体層の層
厚ｈ２を０．２５μｍより薄くすることによって受光感
度の向上および素子容量の低減が得られるが、同時に素
子抵抗が大きくなる。そのため、第２の半導体層中で生
成された正孔が第３の半導体層を走行し、第１の電極層
まで到達するための走行時間が長くなり、感度の低下及
び周波数特性の劣化の原因となる。メサ部中央の第３の
半導体層の層厚ｈ２を０．０２μｍ以上にすることで、
素子抵抗の増加およびこれにともなう感度の低下及び周
波数特性の劣化を抑制できる。
【００２４】
【発明の実施の形態】以下、本発明に係る諸々の実施形
態の構成および作用について、図１ないし図４を参照し
て説明する。なお、図面の説明においては同一の要素に
は同一の符号を付し、重複する説明を省略する。また、
図面の寸法比率は、説明のものと必ずしも一致していな
い。
【００２５】（第１の実施形態）図１に示すように、ｐ
ｉｎ型受光素子としてｐｉｎ―ＰＤ１が、第１ないし第
３の半導体層としてｎ型半導体層３０、ｉ型半導体層３
１及びｐ型半導体層３２を、半導体基板２０上に順次積
層して構成されている。ｉ型半導体層３１及びｐ型半導
体層３２は、メサ型にそれぞれ形成され、円錐台状の第
１のメサ部を一体として構成している。周辺が第１のメ
サ部を形成するｐ型半導体層３２は、メサ周辺部のみ厚
く、メサ中央部の受光領域が所定の厚みに薄く形成され
ている。また、ｎ型半導体層３０の周辺は、メサ型に形
成された円錐台状の第２のメサ部を構成している。この
第２のメサ部は、第１のメサ部の底面下にｉ型半導体層
３１との接合面より外側のｎ型半導体層３０の周辺に、
第１のメサ部と連続せずに単独で構成している。
【００２６】また、第２のメサ部の頂面上には、第２の
電極層として所定パターンのｎ型電極層６０が、ｎ型半
導体層３０に対してオーミック接触して形成されてい
る。第１のメサ部の中央の厚みの薄いｐ型半導体層３２
の頂面上には、第１の電極層として所定パターンのｐ型
電極層６１が、ｐ型半導体層３２に対してオーミック接
触して形成されている。第１のメサ部のｐ型半導体層の
厚みが厚い部分と薄い部分を含む頂面及び側壁上と、第
２のメサ部の頂面上とには、すなわち、ｐ型半導体層３
２、ｉ型半導体層３１及びｎ型半導体層３０の周囲に
は、第４の半導体層としてパッシベーション半導体層４
０が形成されている。
【００２７】さらに、半導体基板２０の表面上と、ｎ型
半導体層３０の側壁上と、パッシベーション半導体層４
０の表面上を被覆する絶縁体層として、第１のパッシベ
ーション絶縁体層８０が形成されている。ただし、第１
のパッシベーション絶縁体層８０は、ｎ型電極層６０及
びｐ型電極層６１の表面上にそれぞれ開口を有してい
る。
【００２８】なお、半導体基板２０は、Ｆｅを濃度約
０．７〜０．８ｗｔ・ｐｐｍでドープした直径３インチ
径で厚み６００μｍの半絶縁性のＩｎＰで構成されてい
る。ｎ型半導体層３０は、第１導電型の不純物としてＳ
ｉを濃度約４ｘ１０１８ｃｍ− ３でドープしたｎ型のＧ
ａＩｎＡｓで構成されており、層厚約５００ｎｍを有す
る。なお、ｎ型半導体層３０を構成する材料としては、
ＩｎＰまたはＧａＩｎＡｓＰなどのＩｎＰ基板に格子整
合する材料を用いてもよい。ｉ型半導体層３１は、第１
の半導体材料としてＧａＩｎＡｓを用いることにより、
故意に不純物をドープしない高抵抗性すなわちｉ型のＧ
ａＩｎＡｓで構成されており、層厚約２．５μｍを有す
る。ただし、一般に、ｉ型半導体層３１は、比較的低濃
度で含む不純物によって実質的に第１導電型を有するｎ
−型のＧａＩｎＡｓで構成されている。ｐ型半導体層３
２は、第１の半導体材料としてＧａＩｎＡｓを用いるこ
とにより、第１導電型とは異なる第２導電型の不純物と
してＺｎを濃度約１ｘ１０１ ９ｃｍ−３でドープしたｐ
型のＧａＩｎＡｓで構成されており、メサ部周辺領域の
層厚ｈ１が約３００ｎｍで、受光領域であるメサ中央部
領域の層厚ｈ２が約５０ｎｍを有する。特に、ｐ型半導
体層の層厚ｈ１については、暗電流を十分抑制するため
には２００ｎｍ以上の層厚とすることが望ましい。ま
た、逆に、ｐ型半導体層の層厚ｈ１の厚みが増すと素子
容量も増加するため、素子容量の増加を抑制するために
は５００ｎｍ以下にすることが望ましい。一方、ｐ型半
導体層の層厚ｈ２を薄くすることによって受光感度の向
上および素子容量の低減が得られるが、同時に素子抵抗
が大きくなる。そのため、ｉ型半導体層３１中で生成さ
れた正孔がｐ型半導体層３２を走行しｐ型電極層６１ま
で到達するための走行時間が長くなり、感度の低下及び
周波数特性の劣化の原因となるため、ｐ型半導体層の層
厚ｈ２としては、２０ｎｍ〜２５０ｎｍの層厚にするこ
とが望ましい。
【００２９】また、パッシベーション半導体層４０は、
第１の半導体材料より大きいバンドギャップエネルギー
を有する第２の半導体材料としてＩｎＰを用いることに
より、故意に不純物をドープしない高抵抗性すなわちｉ
型のＩｎＰで構成されており、層厚約１０〜５００ｎｍ
を有するが、メサ部表面を完全に覆うために、３００ｎ
ｍ以上の厚みにするのが望ましい。ｎ型電極層６０は、
ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮ
ｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそ
れぞれ有する。ｐ型電極層６１は、Ｔｉ／Ｐｔ／Ａｕで
構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各
層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍを
それぞれ有する。第１のパッシベーション絶縁体層８０
はＳｉＮで構成されており、層厚約１００〜２００ｎｍ
を有する。
【００３０】ここで、ｉ型半導体層３１及びｐ型半導体
層３２は、第１の半導体材料としてバンドギャップエネ
ルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成
されているが、それぞれ異なる導電型を有する。パッシ
ベーション半導体層４０は、ｉ型半導体層３１及びｐ型
半導体層３２を構成する第１の半導体材料よりも大きい
バンドギャップエネルギーを有する第２の半導体材料と
して、バンドギャップエネルギー約１．３５ｅＶを有す
るＩｎＰで構成され、高抵抗性を有する。
【００３１】続いて、第１の実施形態によるｐｉｎ−Ｐ
Ｄ１の製造工程について説明する。まず、図３（ａ）に
示すように、通常の有機金属気相成長（MOVPE; Metal O
rganic Vapor Phase Epitaxy）法に基づいて、半導体基
板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１
及びｐ型半導体層３２を、順次積層して形成する。ＩＩ
Ｉ族原料としてトリエチルガリウム(TEG; Triethyl Gal
lium)及びトリメチルインジウム(TMI; Trimethyl Indiu
m)、を、Ｖ族原料としてアルシン（AsH3; Arsine）及び
ホスフィン(PH3; Phosphine)を用いた。また、ドーパン
ト不純物の原料としては、ｎ型半導体に対してはシラン
(Si2H6)が使用でき、ｐ型半導体に対してはジエチル亜
鉛（DEZ; Diethyl Zinc）が使用できる。上記のガスを
適宜所定の流量で供給することにより、所望の厚さ、混
晶組成およびキャリア濃度が実現される。ｎ型半導体層
３０ないしｐ型半導体層３２の成長温度は適宜設定され
て良いが、結晶性を考慮すれば、いずれの層についても
６００℃〜７００℃が好ましい。
【００３２】続いて、図３（ｂ）に示すように、通常の
フォトリソグラフィ技術に基づいて、ｐ型半導体層３２
の第１のメサ部形成領域上に円状パターンの第１のマス
クを形成する。次に、通常のウエットエッチング法に基
づいて、第１のマスクから露出したｐ型半導体層３２の
周辺領域及びｉ型半導体層３１の周辺領域を、ｉ型半導
体層３１とｎ型半導体層３０の界面が露出するまでリン
酸（Ｈ３ＰＯ４）系のエッチング液で除去する。そのた
め、p型半導体層３２及びｉ型半導体層３１はメサ型に
順次加工され、第１のメサ部が形成される。
【００３３】続いて、図３（ｃ）に示すように、通常の
フォトリソグラフィ技術に基づいて、メサ部頂面上に同
心円上の第２のマスクを形成する。次に、通常のウエッ
トエッチング法に基づいて、第２のマスクから露出した
ｐ型半導体層３２のメサ中央部領域をリン酸（Ｈ３ＰＯ
４）系のエッチング液により、ｐ型半導体層３２を所定
の厚みだけ残して、エッチングする。そのため、p型半
導体層３２のメサ周辺部は当初の厚膜を維持した状態
で、メサ中央部の信号光受光領域のｐ型半導体層３２の
みが薄くエッチングされた凹状の形状５０が形成され
る。
【００３４】続いて、図３（ｄ）に示すように、通常の
ＭＯＶＰＥ法に基づいて、ｐ型半導体層３２、及びｉ型
半導体層３１の各表面上、つまり少なくとも第１のメサ
部の周囲に、パッシベーション半導体層４０を形成す
る。
【００３５】ここで、第１のメサ部のｐ型半導体層３２
及びｉ型半導体層３１が同一の半導体材料であるＧａＩ
ｎＡｓで構成されていることから、パッシベーション半
導体層４０を形成する際に、ｐ型半導体層３２及びｉ型
半導体層３１の構成材料から元素を蒸発させないために
行う処置が容易である。すなわち、ＧａＩｎＡｓの蒸発
を防止するためには、反応ガスにおけるＡｓの分圧を制
御すればよい。そのため、これらｐ型半導体層３２及び
ｉ型半導体層３１の周囲においては、パッシベーション
半導体層４０のエピタキシャル成長が良好かつ容易にな
る。
【００３６】仮に、第１のメサ部のｐ型半導体層３２及
びｉ型半導体層３１が相互に異なる半導体材料で構成さ
れている場合、例えばＧａＩｎＡｓ及びＩｎＰという複
数の半導体材料が存在すると、これらの構成材料から元
素を蒸発させないために行う処置が複雑になる。すなわ
ち、ＧａＩｎＡｓ及びＩｎＰの蒸発をそれぞれ防止する
ためには、反応ガスにおけるＡｓの分圧とＰの分圧とを
バランスさせて制御する必要がある。そのため、これら
ｐ型半導体層３２及びｉ型半導体層３１の周囲において
は、パッシベーション半導体層４０の良好なエピタキシ
ャル成長が困難になるので、ｐ型半導体層３２及びｉ型
半導体層３１を同一の半導体材料で構成することが望ま
しい。
【００３７】続いて、ｎ型半導体層３０、ｉ型半導体層
３１及びｐ型半導体層３２とこれら層の表面上に形成さ
れた、パッシベーション半導体層４０との結晶界面を整
え、再成長界面の界面準位をさらに低減するために、５
５０〜７００℃の温度で９０分〜１２０分の熱処理を行
う。これにより、ｐ型半導体層３２に接合するパッシベ
ーション半導体層４０及びｉ型半導体層３１の各界面領
域に、ｐ型半導体層３２から第２導電型の不純物として
Ｚｎを拡散してドープさせる。そのため、ｐ型半導体層
３２に接合するパッシベーション半導体層４０及びｉ型
半導体層３１の各界面領域に、不純物拡散領域が形成さ
れる。これによってパッシベーション半導体層４０とｐ
型半導体層３２との間におけるヘテロ接合領域付近で
は、ｎ型半導体層３０とｐ型半導体層３２との間におけ
るｐｎ接合領域の界面は、パッシベーション半導体層４
０内のホモ接合になる。そのため、ｉ型半導体層３１及
びｐ型半導体層３２の壁面に沿って流れるリーク電流が
いっそう低減することができる。なお、このようにｐ型
半導体層３２からパッシベーション半導体層４０及びｉ
型半導体層３１に拡散させる第２の導電型の不純物とし
ては、Ｚｎに限定する必要は何らなく、例えば、Ｂｅ、
Ｍｎ，Ｃｄ等の第２導電型を示す元素であれば良いが、
拡散しやすい元素の方が好ましい。
【００３８】この後、図４（ａ）に示すように、パッシ
ベーション半導体層４０の表面に所定パターンの第３の
マスクを形成し、この第３のマスクから露出したパッシ
ベーション半導体層４０の内側領域を塩酸（ＨＣｌ）系
のエッチング液で除去する。これにより、ｐ型半導体層
３２の所定領域には、ｐ型電極層形成領域として露出さ
れる。また、同時に、ｎ型半導体層３０の所定領域は、
ｎ型電極層形成領域として露出される。このとき、ｎ型
半導体層３０上に形成されたパッシベーション半導体層
４０で第１のメサ部の周囲領域の第２のメサ部形成領域
も除去され、ｎ型半導体層３０が露出される。
【００３９】続いて、図４（ｂ）に示すように、通常の
フォトリソグラフィ技術に基づいて、ｎ型半導体層３０
の第２のメサ部形成領域上に円状パターンの第４のマス
クを形成する。そして、通常のウエットエッチング法に
基づいて、第４のマスクから露出したｎ型半導体層３０
の周辺領域をリン酸（Ｈ３ＰＯ４）系のエッチング液で
除去する。これにより、ｎ型半導体層３０はメサ型に順
次加工され、第２のメサ部が形成される。なお、この工
程で、図示しない同一基板上に作製された電子素子とメ
サ型のｐｉｎ受光素子との素子分離が行われる。
【００４０】この後、通常のウエットエッチング法に基
づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０の周囲
を、塩酸系（ＨＣｌ）系またはフッ酸（ＨＦ）系のいず
れかの洗浄液に浸漬する。これにより、ｎ型半導体層３
０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベ
ーション半導体層４０の露出された各表面は、酸化膜や
各種の不純物などが除去され、洗浄される。
【００４１】なお、このような表面処理を行う洗浄液と
しては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０を構成す
る各半導体材料に対してほとんどエッチングすることな
く、非常に小さいエッチング速度で反応するものであっ
て、実質的にこれらの半導体材料の表面に存在する酸化
膜、各種の不純物等のみに反応するものが望ましい。
【００４２】その後、図４（ｃ）に示したように、通常
のプラズマ化学気相蒸着（CVD; Chemical Vapor Deposi
tion）法に基づいて、半導体基板２０、ｎ型半導体層３
０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベ
ーション半導体層４０の露出された各表面上に、第１の
パッシベーション絶縁体層８０を形成する。
【００４３】さらに、通常のフォトリソグラフィ技術に
基づいて、第１のパッシベーション絶縁体層８０の表面
上に所定パターンの第５のマスクを形成し、この第５の
マスクから露出した第１のパッシベーション絶縁体層８
０の内側領域を除去する。それにより、ｎ型電極層６０
及びｐ型電極層６１が形成されるｎ型半導体層３０およ
びｐ型半導体層３２の表面は、各種配線層形成領域とし
てそれぞれ露出される。
【００４４】続いて、上記の工程で露出されたｎ型半導
体層３０およびｐ型半導体層３２の所定領域に、ｎ型電
極層６０及びｐ型電極層６１を形成する方法について説
明する。通常のネガレジストを塗布し、通常のフォトリ
ソグラフィ技術に基づいて、このネガレジストの表面上
に所定パターンの第６のマスクを形成し、この第６のマ
スクから露出したｐ型半導体層３２の所定領域に、通常
の真空蒸着法に基づいて、ｐ型電極層６１を形成する。
その後、ｐ型電極層６１を形成する以外の領域にデポし
た金属は、通常のリフトオフ法を用いてレジストを除去
する際に同時に除去され、ｐ型電極パターンが形成され
る。同様に、通常のネガレジストを塗布し、通常のフォ
トリソグラフィ技術に基づいて、このネガレジストの表
面上に所定パターンの第７のマスクを形成し、この第７
のマスクから露出したｎ型半導体層３０の所定領域に、
通常の真空蒸着法に基づいて、ｎ型半導体層３０の露出
した所定領域にｎ型電極層６０を形成する。この時、ｎ
型電極層６０を形成する以外の領域にデポした金属は、
通常のリフトオフ法を用いてレジストを除去する際に同
時に除去され、ｎ型パターン電極が形成され、図６
（ｃ）に示したｐｉｎ型受光素子が完成される。
【００４５】このような製造工程においては、第１の半
導体材料であるＧａＩｎＡｓで共に構成されたｎ型半導
体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周
囲に、第１の半導体材料よりも大きいバンドギャップエ
ネルギーを有する第２の半導体材料であるＩｎＰで構成
されたパッシベーション半導体層４０を形成する。これ
により、パッシベーション半導体層４０は、同一の半導
体材料で構成されたｎ型半導体層３０、ｉ型半導体層３
１及びｐ型半導体層３２の表面上に、ワイドバンドギャ
ップ半導体層として形成される。
【００４６】これにより、パッシベーション半導体層４
０を構成する第２の半導体材料は、ｎ型半導体層３０、
ｉ型半導体層３１及びｐ型半導体層３２を構成する第１
の半導体材料に対する格子整合を一定に保持してエピタ
キシャル成長するので、比較的良好な結晶性で形成され
る。また、ｎ型半導体層３０とｐ型半導体層３２との間
におけるｐｎ接合領域の配置は、パッシベーション半導
体層４０を形成する工程に依存しないので、ｎ型半導体
層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成
する工程のみに基づいて決定される。したがって、パッ
シベーション半導体層４０によってｐｎ接合領域を完全
に被覆させることができる。
【００４７】次に、ｐｉｎ―ＰＤ１の作用について説明
する。このｐｉｎ−ＰＤ１においては、第１のメサ部の
ｐ型半導体層３２において、メサ中央部の受光領域の厚
みｈ２を薄くしてあるので、第１のメサ部のｐ型半導体
層３２からｉ型半導体層３１への亜鉛（Ｚｎ）不純物の
拡散が抑制されるため、空乏層容量が低減する。したが
って、素子のＣＲ時定数が低減し、応答速度が向上でき
る。さらに、第１のメサ部のｐ型半導体層３２におい
て、メサ中央部の受光領域の厚みｈ２を薄くすることに
よって、入射信号光に対するｐ型半導体層３２での光吸
収が低減され、ｉ型半導体層３１への信号光量が増加す
るため、このｉ型半導体層３１でのフォトキャリアの生
成が増大する。このことによって、メサ型のｐｉｎ受光
素子の受光感度は、さらに向上する。
【００４８】また、第１のメサ中央部のｐ型半導体層３
２を凹状に形成した受光領域として、第１のメサ部の周
辺部領域まで形成することができるので、受光面積を広
くすることが可能となるため、比較的受光感度を大きく
し易く、かつ光ファイバを通して信号光を受信させると
きに、光ファイバとメサ型ｐｉｎ―ＰＤとの位置合わせ
を容易にすることができる。
【００４９】一方、ｎ型半導体層３０、ｉ型半導体層３
１及びｐ型半導体層３２を構成する第１の半導体材料で
あるＧａＩｎＡｓよりも大きいバンドギャップエネルギ
ーを有する第２の半導体材料として、ＩｎＰに不純物を
故意にドープしないで構成されたパッシベーション半導
体層４０を、ｎ型半導体層３０、ｉ型半導体層３１及び
ｐ型半導体層３２の周囲に形成されている。これによ
り、ｎ型半導体層３０とｐ型半導体層３２との間におけ
るｐｎ接合領域の界面は、界面準位の少ない良好なパッ
シベーション半導体層４０に対するヘテロ接合になる。
したがって、ｉ型半導体層３１及びｐ型半導体層３２の
各壁面に沿って流れるリーク電流が低減できる。
【００５０】特に、第１のメサ部のｐ型半導体層３２に
おいては、メサ中央部の受光領域の厚みｈ２のみを薄く
し、メサ周辺部領域のｐ型半導体層３２の厚みｈ１を、
所定の厚みを維持しながら厚く保たれている。したがっ
て、ｉ型半導体層３１及びｐ型半導体層３２の各壁面に
沿って流れるリーク電流を十分低減できる程度に、ｎ型
半導体層３０とｐ型半導体層３２との間におけるｐｎ接
合領域の界面からｐ型半導体層３２の第１のメサ部周辺
の頂面上までの距離を十分大きくとれるので、暗電流の
抑制に基づいて素子特性を向上させることができる。
【００５１】（第２の実施形態）次に、本発明に係るｐ
ｉｎ型受光素子の第２の実施形態について説明する。図
２に示すように、ｐｉｎ型受光素子としてｐｉｎ―ＰＤ
２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様
にして構成されている。ただし、第１のメサ部のｐ型半
導体層３２の凹状にエッチングして厚みを薄くしたメサ
中央部の受光領域は、上記第１の実施形態のｐｉｎ−Ｐ
Ｄ１よりも径を小さくしｐ型電極層６１の内側に形成さ
れている。
【００５２】この所定パターンのｐ型電極層６１は、第
２の電極層として、第１のメサ部の周辺の厚みの厚いｐ
型半導体層３２の頂面上に、ｐ型半導体層３２に対して
オーミック接触して形成されている。
【００５３】次に、ｐｉｎ−ＰＤ２の製造工程について
説明する。このｐｉｎ−ＰＤ２は、上記第１の実施形態
のｐｉｎ―ＰＤ１とほぼ同様にして製造される。ただ
し、ｐｉｎ−ＰＤ１では、第１のメサ部頂上のｐ型半導
体層３２のメサ中央部領域のみをエッチングする工程に
おいて、図３（ｃ）に示したとおり第１のメサ部頂面上
に形成された同心円状の第２のマスクは、比較的大きな
同心円状のパターンを有している。この結果、その後の
エッチング工程において、メサ部周辺近傍までｐ型半導
体層３２が薄くエッチングされ、比較的大きな同心円の
凹状の形状５０が形成される。これに対して、ｐｉｎ−
ＰＤ２においては、第１のメサ部頂面上に形成された同
心円状の第２のマスクは、第２のマスクから露出したｐ
型半導体層３２のメサ中央部領域のエッチング工程で形
成された凹状の形状の径が小さいパターンを有する。し
たがって、その後に続いて行われるｐ型電極層形成工程
において、ｐ型半導体層３２のｐ型電極層６１が、エッ
チングされずに残ったメサ周辺部の厚膜を維持した領域
に形成されるだけの領域を確保できる。
【００５４】次に、ｐｉｎ−ＰＤ２の作用について説明
する。このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐ
ｉｎ―ＰＤ１とほぼ同様にして作用する。ただし、第１
のメサ部のｐ型半導体層の厚みが厚い周辺部に電極を形
成することにより、ｐ型電極層６１とｎ型半導体層３０
及びｐ型半導体層３２との間におけるｐｎ接合領域との
距離が大きいために、上記第１の実施形態のｐｉｎ―Ｐ
Ｄ１に比べて、いっそう暗電流を小さくすることができ
る。さらに、ｐ型電極層下のｐ型半導体層の厚みを厚く
することで、さらに素子容量が低減できる。以上の素子
容量の低減と暗電流の抑制に基づいて素子特性を格段に
向上させることができる。
【００５５】
【実施例】以下、本発明に係る実施例について、図５な
いし図１０を参照して説明する。まず、本発明者らは、
メサ型のｐｉｎ受光素子の構造と素子特性の関係を調べ
るために、メサ型のｐｉｎ受光素子のｐ型半導体層の厚
さとｐｉｎ受光素子の素子容量、受光感度及び暗電流の
関係について実験検討を行った。その結果を以下に説明
する。
【００５６】図１１に示した従来のｐｉｎ型受光素子に
おいては、信号光はｐ型半導体層で大きな光吸収を受け
るので、ｐ型半導体層の厚みを薄くすることによって、
このｐ型半導体層での信号光の吸収を減少させ、電子と
正孔から成るフォトキャリアが主に生成されるｉ型半導
体層まで到達する光量を大きくすることによって、受光
感度の改善が達成される。そこで、ｐｉｎ型受光素子の
受光感度を改善させるために、ｐ型半導体層の厚みの異
なるｐｉｎ型受光素子を多数試作し、その素子特性を評
価した。
【００５７】図９に、第１の半導体材料としてＧａＩｎ
Ａｓを用いたｐｉｎ型受光素子において、ｐ型半導体層
の厚みに対する受光感度の関係についての実験結果を示
す。合わせて、同図９には、ｐ型半導体層の厚みに対す
る素子容量の関係も示した。ここで、図９においては、
横軸にｐ型半導体層の厚みを設定し、縦軸に素子の受光
感度及び静電容量の値を設定した。また、ｐｉｎ受光素
子の受光感度を丸黒点で、素子容量を四角黒点で示す。
また、図１０に、ｐ型半導体層の厚みに対する暗電流の
関係についての実験結果を示した。このときのｐｉｎ型
受光素子の受光径は１００μｍであり、測定条件として
素子容量測定時の印加電圧が−３Ｖ、暗電流測定時の印
加電圧が−５Ｖで、素子を暗所に置いて測定して得られ
た値をそれぞれプロットした。また、図１０において
は、同様に横軸にｐ型半導体層の厚みを設定し、縦軸に
暗電流の値を設定した。
【００５８】図９に示したように、メサ領域のｐ型半導
体層の厚みを薄くすることによって、受光感度が向上し
ていることがわかる。さらに、従来の図１１に示したｐ
ｉｎ型受光素子の課題であった素子の素子容量も低下す
ることがわかった。ｐ型−ＧａＩｎＡｓ層の厚みを従来
の２５０ｎｍから５０ｎｍに薄くすることによって、素
子の素子容量を約２／３に低減することができた。これ
は、ｐ型半導体層の厚みを薄くすることにより、ｐ型半
導体層にドープされた不純物である亜鉛（Ｚｎ）がｉ型
半導体層中に拡散することが抑制されたためと考えられ
る。
【００５９】上記のように、メサ領域のｐ型半導体層の
厚みを薄くすることによって、ｐｉｎ型受光素子の受光
感度の向上および素子容量の低減に基づく素子特性の向
上が得られる。この素子の素子容量の低減と受光感度の
向上のためには、メサ型のｐｉｎ受光素子において、信
号光を受光するメサ中央部の窓領域の厚みのみを薄くす
ればよい。
【００６０】次に、ｐ型半導体層の厚みと暗電流の関係
を調査した。図１０に示したように、メサ領域のｐ型半
導体層の厚みを均一に薄くした場合、素子の暗電流が徐
々に増加する。
【００６１】しかし、本願発明による上記第１の実施形
態及び第２の実施形態のｐｉｎ型受光素子においては、
メサ部周辺のｐ型半導体層の厚みを所定の厚み以上に保
つことで、電流の増加が抑制でき、かつｐ型半導体層の
厚みを薄くすることにる素子容量の低減と受光感度の向
上に基づく素子特性の向上も達成できることがわかっ
た。
【００６２】第１のメサ部周辺のｐ型半導体層の厚みｈ
１を厚くし、メサ部中央のｐ型半導体層の厚みｈ２を薄
くした上記第１の実施形態及び第２の実施形態のｐｉｎ
型受光素子に対して、同様にｐｉｎ受光素子の構造と素
子特性の関係を調べるために、上記第１の実施形態及び
第２の実施形態のｐｉｎ型受光素子のｐ型半導体層の厚
さとｐｉｎ受光素子の素子容量、受光感度及び暗電流の
関係について実験検討を行った。その結果を以下に説明
する。
【００６３】上記の第１の実施形態及び第２の実施形態
の記載と略同一に第１のメサ中央部に形成した受光領域
のｐ型半導体層の厚みを薄くし、凹状に形成したｐｉｎ
型受光素子において、第１のメサ中央部のｐ型半導体層
の厚みｈ２を変えたときの素子の素子容量の値を測定し
た結果を図５に示す。測定したそれぞれのｐｉｎ型受光
素子の受光径は５０μｍである。測定は、素子に−３Ｖ
のバイアス電圧を印加して行った。図５においては、横
軸にメサ中央部のｐ型半導体層の厚みｈ２を設定し、縦
軸に素子の静電容量の値を設定した。また、第１の実施
形態のｐｉｎ型受光素子の実験結果を丸黒点で示し、第
２の実施形態のｐｉｎ型受光素子の実験結果を丸白点で
示す。
【００６４】図５に示すように、第１の実施形態及び第
２の実施形態のｐｉｎ型受光素子のいづれにおいても、
第１のメサ中央部のｐ型半導体層の厚みｈ２を薄くする
ことによって、素子の素子容量が低減している。従来の
第１のメサ部のｐ型半導体層の厚みが均一でかつ厚みが
２５０ｎｍと厚膜の構造を備えたＩｎＰパッシベーショ
ン半導体層付きのｐｉｎ型受光素子の素子容量の典型値
は０．４７ｐＦである。したがって、例えば、第１のメ
サ中央部のｐ型半導体層の厚みｈ２が５０ｎｍの厚みの
第１の実施形態のｐｉｎ型受光素子の素子容量は、従来
のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受
光素子の約８７％程度に低減される。特に、第２の実施
形態のｐｉｎ型受光素子においては、第１の実施形態の
ｐｉｎ型受光素子に比較して、さらに約２％程度、素子
容量が減少する。
【００６５】上記の実験結果から、第１の実施形態及び
第２の実施形態のｐｉｎ型受光素子のいづれにおいて
も、第１のメサ中央部のｐ型半導体層の厚みｈ２を薄く
することによって素子の素子容量が低減されていること
が分かる。
【００６６】同様に、上記の実施例で述べたｐｉｎ受光
素子を用いて、第１のメサ中央部のｐ型半導体層の厚み
ｈ２に対する受光感度の関係について測定した結果を図
６に示す。図６においては、横軸にメサ中央部のｐ型半
導体層の厚みｈ２を設定し、、縦軸にｐｉｎ型受光素子
の受光感度の値を設定した。また、第１の実施形態のｐ
ｉｎ型受光素子の実験結果を丸黒点で示し、第２の実施
形態のｐｉｎ型受光素子の実験結果を丸白点で示す。
【００６７】図６に示すように、第１の実施形態及び第
２の実施形態のｐｉｎ型受光素子のいづれにおいても、
ほぼ同様に、第１のメサ中央部のｐ型半導体層の厚みｈ
２を薄くすることによって、ｐｉｎ型受光素子の受光感
度が大幅に向上する。特に、メサ中央部のｐ型半導体層
の厚みｈ２を約１２５ｎｍ以下にすることで、大きな受
光感度が得られることが分かる。
【００６８】次に、上記の第１の実施形態及び第２の実
施形態の記載と略同一のメサ型のｐｉｎ受光素子に対し
て、第１のメサ中央部に受光領域のｐ型半導体層の厚み
のみを薄くし、メサ部の周辺領域のｐ型半導体層の厚み
は、従来のように厚膜のままにした構造を備えることに
よって、従来のメサ部のｐ型半導体層の厚みが均一であ
るＩｎＰパッシベーション半導体層を備えたｐｉｎ型受
光素子と同様の暗電流の抑制が行われることを確認する
実験を行った。ここで、２種類の対比するｐｉｎ型受光
素子としては、第２の実施形態の記載と略同一に第１の
メサ中央部に形成した受光領域のｐ型半導体層の厚みの
みをｈ２＝９０ｎｍまで薄くし、凹状に形成したｐｉｎ
型受光素子と、第１のメサ部のｐ型半導体層の厚みが均
一である点のみで第１の実施形態の記載とは異なるもの
とを、それぞれ試作した。
【００６９】これら２種類のｐｉｎ型受光素子をそれぞ
れ暗所に設置した上で、各電流−電圧特性を測定した結
果を図７に示す。図７においては、横軸にバイアス電圧
の電圧値を設定するとともに、縦軸に暗電流の電流値を
設定した。また、第１のメサ中央部に形成した受光領域
のｐ型半導体層の厚みのみを薄くし、凹状に形成したｐ
ｉｎ型受光素子の特性曲線を実線で示し、従来のｐ型半
導体層の厚みが均一でかつ厚膜のｐｉｎ型受光素子の特
性曲線を点線で示す。
【００７０】図７に示すように、第１のメサ中央部に形
成した受光領域のｐ型半導体層の厚みのみを薄くし、メ
サ部の周辺領域を厚膜のまま残した構造にすることによ
り、従来のメサ部のｐ型半導体層の厚みが均一でかつ厚
膜であるＩｎＰパッシベーション半導体層を備えたｐｉ
ｎ型受光素子と同様の低い暗電流特性が得られている。
ここでは、第２の実施形態のｐｉｎ型受光素子の電流−
電圧特性を示したが、第１の実施形態のｐｉｎ型受光素
子についても、同様の低い暗電流特性が得られている。
【００７１】そのため、本願の第１の実施形態及び第２
の実施形態のｐｉｎ型受光素子においては、従来のメサ
部のｐ型半導体層の厚みが均一でかつ厚膜であるＩｎＰ
パッシベーション半導体層を備えたｐｉｎ型受光素子と
同様に、暗電流の発生がパッシベーション半導体層の形
成に基づいて抑制されていることが分る。
【００７２】図５及び図６と同様に、上記の実施例で述
べたｐｉｎ受光素子を用いて、第１のメサ中央部のｐ型
半導体層の厚みｈ２に対する暗電流の関係について測定
した結果を図８に示す。測定は、素子に−５Ｖのバイア
ス電圧を印加して行った。図８においては、横軸にメサ
中央部のｐ型半導体層の厚みｈ２を設定し、、縦軸にｐ
ｉｎ型受光素子の暗電流の値を設定した。また、第１の
実施形態のｐｉｎ型受光素子の実験結果を丸黒点で示
し、第２の実施形態のｐｉｎ型受光素子の実験結果を丸
白点で示す。
【００７３】図８に示すように、第２の実施形態のｐｉ
ｎ型受光素子においては、第１の実施形態のｐｉｎ型受
光素子と同様のパッシベーション半導体層の形成に基づ
く暗電流の低減に加えて、メサ部のｐ型半導体層が厚い
周辺部に電極を形成したことにより、いっそう暗電流が
低減されていることがわかる。
【００７４】
【発明の効果】以上、詳細に説明したように、本発明の
ｐｉｎ型受光素子においては、第１のメサ部の第３の半
導体層において、メサ中央部の受光領域の厚みのみを薄
くすることによって、素子容量が低減される。したがっ
て、受光素子の応答速度を制限しているＣＲ時定数を小
さくできるので、高速応答特性が得られる。さらに、第
３の半導体層での信号光の光吸収が減少し、第２の半導
体層に到達する光量が増加するため、受光感度も向上す
る。
【００７５】また、メサ部周辺の第３の半導体層の厚み
を厚い状態で保持することにより、従来のＩｎＰパッシ
ベーション半導体層を備えたｐｉｎ型受光素子と同様
に、ｉ型半導体層及びｐ型半導体層の各壁面に沿って流
れるリーク電流が低減できる
【００７６】したがって、本発明のｐｉｎ型受光素子に
おいて、暗電流を抑制しながら、素子容量の低減および
受光感度の向上に基づいて素子特性が向上するという効
果を提供することができる。
【００７７】次に、本発明のｐｉｎ型受光素子の製造方
法においては、メサ型に加工された第３の半導体層のメ
サ周辺領域は厚い第１の半導体材料が形成され、受光領
域であるメサ型の中央領域のみ第３の半導体層の厚みが
薄い構造が、簡単に再現性よく実現される。さらに、第
１の半導体材料で共に構成された第２及び第３半導体層
の周囲に、ワイドバンドギャップ半導体層である第４の
半導体層を形成する。そのため、第４の半導体層の晶性
性が比較的良好に保持されるとともに、ｐｎ接合領域の
配置が、第１ないし第３の半導体層を形成する工程のみ
に基づいて決定される。したがって、第４の半導体層に
よってｐｎ接合領域を完全に被覆させるという効果を提
供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｐｉｎ型受光素
子の構造を示す断面図である。
【図２】本発明の第２の実施形態に係るｐｉｎ型受光素
子の構造を示す断面図である。
【図３】図１のｐｉｎ型受光素子の製造工程を順次示す
断面図である。
【図４】図１のｐｉｎ型受光素子における図３に後続す
る製造工程を順次示す断面図である。
【図５】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受
光素子におけるｐ型半導体層の厚みと素子の素子容量の
関係についての実験結果を示すグラフである。
【図６】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受
光素子におけるｐ型半導体層の厚みと素子の受光感度の
関係についての実験結果を示すグラフである。
【図７】図２のｐｉｎ型受光素子におけるバイアス電圧
―暗電流特性を示すグラフである。
【図８】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受
光素子におけるｐ型半導体層の厚みと素子の暗電流の関
係についての実験結果を示すグラフである。
【図９】従来のＩｎＰパッシベーション半導体層を備え
たｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子
の素子容量及び受光感度の関係についての実験結果を示
すグラフである。
【図１０】従来のＩｎＰパッシベーション半導体層を備
えたｐｉｎ型受光素子におけるｐ型半導体層の厚みと素
子の暗電流の関係についての実験結果を示すグラフであ
る。
【図１１】従来のＩｎＰパッシベーション半導体層を備
えたｐｉｎ型受光素子の構造を示す断面図である。
【符号の説明】
１，２…ｐｉｎ型受光素子 ２０…半導体基板 ３０…第１の半導体層 ３１…第２の半導体層 ３２…第３の半導体層 ４０…第４の半導体層 ６０…第１の電極層 ６１…第２の電極層 ８０…第１のパッシベーション絶縁体層 ｈ１…メサ周辺部における第３の半導体層の厚み ｈ２…メサ中央部における第３の半導体層の厚み

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 この半導体基板上に形成され、第１導電型の不純物をド
    ープして構成された第１の半導体層と、 この第１の半導体層上にメサ型に形成され、第１の半導
    体材料に不純物を故意にドープしないで構成された第２
    の半導体層と、 この第２の半導体層上にメサ型に形成され、前記第１の
    半導体材料に前記第１導電型とは異なる第２導電型の不
    純物をドープして構成され、メサ部の中央部が薄く、メ
    サ部周囲の厚みがその中央部よりも厚く形成された第３
    の半導体層と、前記第１ないし第３の半導体層を覆うよ
    うに形成され、前記第１の半導体材料よりも大きいバン
    ドギャップエネルギーを有する第２の半導体材料に、不
    純物を故意にドープしないで構成された第４の半導体層
    とを備えることを特徴とするｐｉｎ型受光素子。
  2. 【請求項２】前記第１の半導体材料はＧａＩｎＡｓであ
    り、前記第２の半導体材料はＩｎＰであることを特徴と
    する請求項１に記載のｐｉｎ型受光素子。
  3. 【請求項３】前記半導体基板と前記第１ないし第４の半
    導体層とを覆うように形成された絶縁体層をさらに備え
    ることを特徴とする請求項１又は請求項２に記載のｐｉ
    ｎ型受光素子。
  4. 【請求項４】前記第１導電型をｎ型であり、前記第２導
    電型をｐ型であることを特徴とする請求項１ないし請求
    項３のいずれか一つに記載のｐｉｎ型受光素子。
  5. 【請求項５】前記第３の半導体層の厚みが薄い領域に、
    前記第３の半導体層上にオーミック接触して形成された
    第１の電極層を備えることを特徴とする請求項１ないし
    請求項４のいずれか一つに記載のｐｉｎ型受光素子。
  6. 【請求項６】前記第３の半導体層の厚みが厚い領域に、
    前記第３の半導体層上にオーミック接触して形成された
    第１の電極層を備えることを特徴とする請求項１ないし
    請求項４のいずれか一つに記載のｐｉｎ型受光素子。
  7. 【請求項７】前記第３の半導体層において、メサ部周囲
    の厚みｈ１が、０．２μｍ≦ｈ１≦０．５μｍの範囲に
    あることを特徴とする請求項１ないし請求項６のいずれ
    か一つに記載のｐｉｎ型受光素子。
  8. 【請求項８】前記第３の半導体層において、メサ部中央
    の厚みｈ２が、０．０２μｍ＜ｈ２≦０．２５μｍの範
    囲にあることを特徴とする請求項１ないし請求項７のい
    ずれか一つに記載のｐｉｎ型受光素子。
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