JPH09213988A - ｐｉｎ型受光素子、光電変換回路及び光電変換モジュール - Google Patents

Abstract

(57)【要約】 【目的】 リーク電流の低減に基づいた暗電流の抑制に
よって素子特性が向上したｐｉｎ型受光素子及びその製
造方法を提供する。 【構成】 ｐｉｎ型受光素子１は、半導体基板２０上に
形成されて第１導電型の不純物をドープして構成された
第１の半導体層３０と、第１の半導体層３０上にメサ型
に形成されて第１の半導体材料に不純物を故意にドープ
しないで構成された第２の半導体層３１と、第２の半導
体層３１上にメサ型に形成されて第１の半導体材料に第
１導電型とは異なる第２導電型の不純物をドープして構
成された第３の半導体層３２と、第１ないし第３の半導
体層３０〜３２の周囲に形成されて第１の半導体材料よ
りも大きいバンドギャップエネルギーを有する第２の半
導体材料に不純物を故意にドープしないで構成された第
４の半導体層４０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光情報伝送系に用
いられるｐｉｎ型受光素子及びその製造方法に関し、こ
のｐｉｎ型受光素子と各種の電子素子とを同一の基板上
にモノリシックに集積化した光電変換回路及びその製造
方法に関するとともに、この光電変換回路をパッケージ
化した光電変換モジュールに関する。

【０００２】より詳細には、本発明は、特に高い信頼性
が要請された光ファイバ通信システムの送受信デバイス
に搭載されるのに適したｐｉｎ型受光素子、光電変換回
路及び光電変換モジュールに関するとともに、これら装
置の製造方法に関する。

【０００３】

【従来の技術】一般に、光電子集積回路には、ｐｉｎ型
フォトダイオード（pin-PD; p-i-n Photodiode）やアバ
ランシェ・フォトダイオード（APD; Avalanche Photodi
ode ）などの受光素子と、ヘテロ接合バイポーラトラン
ジスタ（HBT; HeterojunctionBipolar Transistor）や
電界効果トランジスタ（FET; Field Effect Transisto
r）などの電子素子とが、同一の基板上にモノリシック
に集積化されている。特に、ｐｉｎ型受光素子は、集積
の容易さや素子間の絶縁の容易さなどの点から、主とし
てメサ型に形成されている。

【０００４】なお、このようなメサ型のｐｉｎ型受光素
子を集積した光電子集積回路に関する先行技術は、文
献"IEEE Photonics Technology Letters, vol.2, no.7,
pp.505-506, 1990","Electronic Letters, vol.26, n
o.5, pp.305-307, 1990"などに詳細に記載されている。

【０００５】従来、メサ型のｐｉｎ型受光素子には、逆
バイアス電圧の印加時に生成した空乏層がメサ型に形成
された半導体層の壁面に露出することにより、その半導
体層を被覆するパッシベーション層の界面準位に対応
し、半導体層の壁面を流れるリーク電流が発生するとい
う問題があった。そのため、このようなリーク電流を低
減させる種々の措置が試行されている。

【０００６】例えば、ｎ⁺ 型ＩｎＰからなる半導体基板
上に、ｎ^- 型ＩｎＰからなる第１の半導体層と、ｎ^- 型
ＩｎＧａＡｓからなる第２の半導体層とを順次積層して
形成し、第２の半導体層をメサ型にエッチングした後
に、第１及び第２の半導体層の表面領域にＺｎを拡散し
てドープすることが行われている。このようなプレーナ
型のｐｉｎ型受光素子においては、第１及び第２の半導
体層の内部から延びる空乏層は、第１及び第２の半導体
層の表面に露出しない。

【０００７】また、ｎ⁺ 型ＩｎＰからなる半導体基板上
に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａＡ
ｓからなる第１の半導体層と、ｐ型ＩｎＰからなる第２
の半導体層とを順次積層して形成し、バッファ層、第１
及び第２の半導体層をメサ型にエッチングした後に、半
導体基板、バッファ層、第１及び第２の半導体層の周囲
をｎ^- 型ＩｎＰからなるパッシベーション層で被覆する
ことが行われている。このようなメサ型のｐｉｎ型受光
素子においては、第１及び第２の半導体層の間から延び
る空乏層は、バッファ層、第１及び第２の半導体層の表
面に露出しない。

【０００８】さらに、ｎ⁺ 型ＩｎＰからなる半導体基板
上に、ｉ型ＩｎＰからなるバッファ層と、ｉ型ＩｎＧａ
Ａｓからなる半導体層とを順次積層して形成し、バッフ
ァ層及び半導体層をメサ型にエッチングした後に、半導
体基板、バッファ層及び半導体層の周囲をｐ型ＩｎＰか
らなるパッシベーション層で被覆することが行われてい
る。このようなメサ型のｐｉｎ型受光素子においては、
半導体層及びパッシベーション層の間から延びる空乏層
は、バッファ層及び半導体層の表面に露出しない。

【０００９】なお、このようなメサ型のｐｉｎ型受光素
子における暗電流の低減に関する先行技術は、文献"IEE
E Transactions on Electron Devices, vol.ED-34, no.
2, pp.199-204,1990","Hewlett-Packard Journal, vol.
40, pp.69-75, October 1989"などに詳細に記載されて
いる。

【００１０】

【発明が解決しようとする課題】しかしながら、メサ型
のｐｉｎ型受光素子においてリーク電流を低減させる上
記従来の措置は、製造上の諸問題を含んでいる。

【００１１】例えば、半導体層の表面領域に不純物を拡
散させる工程に基づいて、ｐｎ接合領域の配置に対する
再現性が悪化するという問題がある。また、半導体層及
びパッシベーション層の各構成材料間の格子不整合に基
づいて、パッシベーション層をエピタキシャル成長させ
る際に生産性が乏しくなるという問題がある。そのた
め、リーク電流の低減が不十分であるので、暗電流の増
大に基づいて素子特性が劣化するという問題がある。

【００１２】さらに、このようなｐｉｎ型受光素子と各
種の電子素子とをモノリシックに集積化した光電子集積
回路には、暗電流の発生によって雑音が増大してしま
う。そのため、光信号に対する受信感度の劣化が増大す
るという問題がある。

【００１３】なお、プレーナ型のｐｉｎ型受光素子にお
いては、各種半導体層の表面にＺｎを拡散してドープさ
せるため、複雑な製造工程に起因してウエハの大口径化
を達成することは困難である。また、プレーナ型という
構造に基づいて、ｐｉｎ型受光素子と各種の電子素子と
をモノリシックに集積化することも困難である。

【００１４】そこで、本願発明は、以上の問題点に鑑み
てなされたものであり、リーク電流の低減によって暗電
流を抑制することにより、素子特性が向上したｐｉｎ型
受光素子及びその製造方法を提供することを目的とし、
このｐｉｎ型受光素子と各種の電子素子との集積化によ
って受信感度が向上した光電変換回路及びその製造方法
を提供することを目的とするとともに、この光電変換回
路をパッケージ化することによって受信感度が向上した
光電変換モジュールを提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうちで請求項１記載のｐｉｎ型受光素子
は、（ａ）半導体基板と、（ｂ）この半導体基板上に形
成され、第１導電型の不純物をドープして構成された第
１の半導体層と、（ｃ）この第１の半導体層上にメサ型
に形成され、第１の半導体材料に不純物を故意にドープ
しないで構成された第２の半導体層と、（ｄ）この第２
の半導体層上にメサ型に形成され、第１の半導体材料に
第１導電型とは異なる第２導電型の不純物をドープして
構成された第３の半導体層と、（ｅ）第１の半導体層上
にオーミック接触して形成された第１の電極層と、
（ｆ）第３の半導体層上にオーミック接触して形成され
た第２の電極層と、（ｇ）第１ないし第３の半導体層の
周囲に形成され、第１の半導体材料よりも大きいバンド
ギャップエネルギーを有する第２の半導体材料に、不純
物を故意にドープしないで構成された第４の半導体層と
を備えることを特徴としたものである。

【００１６】このようなｐｉｎ型受光素子においては、
第２及び第３の半導体層を構成する第１の半導体材料よ
りも大きいバンドギャップエネルギーを有する第２の半
導体材料に、不純物を故意にドープしないで構成された
第４の半導体層を、第１ないし第３の半導体層の周囲に
形成する。これにより、第１の半導体層と第３の半導体
層との間におけるｐｎ接合領域の界面は、いわゆるワイ
ドバンドギャップ半導体層に対するヘテロ接合になる。

【００１７】そのため、逆バイアス電圧の印加時に第１
の半導体層と第３の半導体層との間で生成された空乏層
は、第４の半導体層とその表面を被覆する絶縁体層との
界面にまで到達して露出することはない。したがって、
第４の半導体層と絶縁体層との間の界面準位に対応して
第２及び第３の半導体層の壁面に沿って流れるリーク電
流が低減することになる。

【００１８】ここで、請求項２記載のｐｉｎ型受光素子
は、請求項１記載のｐｉｎ型受光素子において、第３の
半導体層に接合する第４の半導体層の界面領域を、第２
の半導体材料に第２導電型の不純物をドープして構成さ
せたことを特徴とする。

【００１９】このようなｐｉｎ型受光素子においては、
第４の半導体層と第３の半導体層との間におけるヘテロ
接合領域付近で、第１の半導体層と第３の半導体層との
間におけるｐｎ接合領域の界面は、ワイドバンドギャッ
プ半導体層内のホモ接合になる。そのため、第２及び第
３の半導体層の壁面に沿って流れるリーク電流がいっそ
う低減することになる。

【００２０】なお、請求項３記載のｐｉｎ型受光素子
は、請求項１または請求項２記載のｐｉｎ型受光素子に
おいて、第１の半導体材料をＧａＩｎＡｓとするととも
に、第２の半導体材料をＩｎＰとすることを特徴とす
る。

【００２１】請求項４記載のｐｉｎ型受光素子は、請求
項１ないし請求項３記載のｐｉｎ型受光素子において、
半導体基板と第１ないし第４の半導体層との周囲に形成
された絶縁体層をさらに備えることを特徴とする。

【００２２】請求項５記載のｐｉｎ型受光素子は、請求
項１ないし請求項４のいずれか一つに記載のｐｉｎ型受
光素子において、第１導電型をｎ型とするとともに、第
２導電型をｐ型とすることを特徴とする。

【００２３】次に、上記の目的を達成するために、本発
明のうちで請求項６記載のｐｉｎ型受光素子の製造方法
は、（ａ）半導体基板上に、第１導電型の不純物をドー
プして構成された第１の半導体層と、第１の半導体材料
に不純物を故意にドープしないで構成された第２の半導
体層と、第１の半導体材料に第１導電型とは異なる第２
導電型の不純物をドープして構成された第３の半導体層
とを順次積層して形成する第１のフェーズと、（ｂ）こ
の第１のフェーズで形成された第２及び第３の半導体層
の周辺領域を除去することにより、当該第２及び第３の
半導体層をそれぞれメサ型に加工する第２のフェーズ
と、（ｃ）この第２のフェーズでメサ型に加工された第
２及び第３の半導体層と第１の半導体層との周囲に、第
１の半導体材料よりも大きいバンドギャップエネルギー
を有する第２の半導体材料に、不純物を故意にドープし
ないで構成された第４の半導体層を形成する第３のフェ
ーズと、（ｄ）この第３のフェーズで形成された第４の
半導体層の所定領域を除去することによって第１及び第
３の半導体層の所定領域をそれぞれ露出した上で、当該
第１の半導体層上に第１の電極層をオーミック接触して
形成するとともに、当該第３の半導体層上に第２の電極
層をオーミック接触して形成する第４のフェーズとを備
えることを特徴とする。

【００２４】このようなｐｉｎ型受光素子の製造方法に
おいては、第１の半導体材料で共に構成された第２及び
第３半導体層の周囲に、第１の半導体材料よりも大きい
バンドギャップエネルギーを有する第２の半導体材料で
構成された第４の半導体層を形成する。これにより、第
４の半導体層は、同一の半導体材料で構成された第２及
び第３の半導体層上に、いわゆるワイドバンドギャップ
半導体層として形成される。

【００２５】そのため、第４の半導体層を構成する第２
の半導体材料は、第２及び第３の半導体層を構成する第
１の半導体材料に対する格子整合を一定に保持してエピ
タキシャル成長するので、比較的良好な結晶性で形成さ
れる。また、第１の半導体層と第３の半導体層との間に
おけるｐｎ接合領域の配置は、第４の半導体層を形成す
る工程に依存しないので、第１ないし第３の半導体層を
形成する工程のみに基づいて決定される。

【００２６】ここで、請求項７記載のｐｉｎ型受光素子
の製造方法は、請求項６記載のｐｉｎ型受光素子の製造
方法において、第３の半導体層に接合する第４の半導体
層の界面領域に当該第３の半導体層から第２導電型の不
純物を拡散してドープさせる加熱処理を、第３のフェー
ズに含ませることを特徴とする。

【００２７】このようなｐｉｎ型受光素子の製造方法に
おいては、第４の半導体層と第３の半導体層との間にお
けるヘテロ接合領域付近で、第１の半導体層と第３の半
導体層との間におけるｐｎ接合領域の界面は、ワイドバ
ンドギャップ半導体内部のホモ接合になる。

【００２８】なお、請求項８記載のｐｉｎ型受光素子の
製造方法は、請求項７記載のｐｉｎ型受光素子の製造方
法において、第３の半導体層の周囲に第４の半導体層を
成長させる際に加えられた熱に基づいて、加熱処理を実
行させることを特徴とする。

【００２９】請求項９記載のｐｉｎ型受光素子の製造方
法は、請求項７記載のｐｉｎ型受光素子の製造方法にお
いて、半導体基板と第１ないし第４の半導体層との雰囲
気に加えられた熱に基づいて、加熱処理を実行させるこ
とを特徴とする。

【００３０】また、請求項１０記載のｐｉｎ型受光素子
の製造方法は、請求項６ないし請求項９のいずれかに一
つに記載のｐｉｎ型受光素子の製造方法において、第４
のフェーズに後続して第１及び第２の半導体材料の各表
面に存在する不純物のみに実質的に反応する洗浄液に第
１ないし第４の半導体層の周囲を浸漬することによって
当該第１ないし第４の半導体層の各表面を洗浄する第５
のフェーズと、この第５のステップで表面処理を受けた
第１ないし第４の半導体層と半導体基板との周囲に絶縁
体層を形成する第６のフェーズとをさらに備えることを
特徴とする。

【００３１】このようなｐｉｎ型受光素子の製造方法に
おいては、第１ないし第４の半導体層の各表面に存在し
ていた酸化膜や各種の不純物なとが除去される。

【００３２】なお、請求項１１記載のｐｉｎ型受光素子
の製造方法は、請求項１０記載のｐｉｎ型受光素子の製
造方法において、洗浄液にＨＣｌまたはＨＦのいずれか
を含ませることを特徴とする。

【００３３】次に、上記の目的を達成するために、本発
明のうちで請求項１２記載の光電変換回路は、（ａ）請
求項１ないし請求項５のいずれか一つに記載されたｐｉ
ｎ型受光素子と、（ｂ）半導体基板上にｐｉｎ型受光素
子とモノリシックに集積化して形成され、当該ｐｉｎ型
受光素子に電気接続された電子素子とを備えることを特
徴とする。

【００３４】このような光電変換回路においては、半導
体基板上に電子素子を請求項１ないし請求項５のいずれ
か一つに記載のｐｉｎ型受光素子とモノリシックに集積
化して形成する。そのため、ｐｉｎ型受光素子における
リーク電流が低減するので、電子素子における雑音の発
生が低減する。

【００３５】ここで、請求項１３記載の光電変換回路
は、請求項１２記載の光電変換回路において、半導体基
板上にモノリシックに集積化して形成され、相互に電気
接続されて受光素子アレイを構成する複数個のｐｉｎ型
受光素子を備えることを特徴とする。

【００３６】このような光電変換回路においては、個々
のｐｉｎ型受光素子におけるリーク電流が低減するの
で、受光素子アレイ全体におけるリーク電流も低減す
る。

【００３７】なお、請求項１４記載の光電変換回路は、
請求項１２または請求項１３記載の光電変換回路におい
て、電子回路素子をヘテロ接合バイポーラトランジスタ
とすることを特徴とする。

【００３８】請求項１５記載の光電変換回路は、請求項
１２または請求項１３記載の光電変換回路において、半
導体基板上に形成されたキャパシタと、半導体基板上に
絶縁体層を介在させて形成された抵抗器との少なくとも
一つで、電子回路素子を構成させることを特徴とする。

【００３９】請求項１６記載の光電変換回路は、請求項
１５記載の光電変換回路において、キャパシタを、ｐｉ
ｎ型受光素子の容量と同一の容量値を有する等価容量キ
ャパシタとすることを特徴とする。

【００４０】次に、上記の目的を達成するために、本発
明のうちで請求項１７記載の光電変換回路の製造方法
は、（ａ）請求項６ないし請求項１１のいずれか一つに
記載のｐｉｎ型受光素子の製造方法を実行する第１のス
テップと、（ｂ）半導体基板上に第１のステップで形成
されたｐｉｎ型受光素子とモノリシックに集積化して電
子素子を形成し、当該ｐｉｎ型受光素子と当該電子素子
とを電気接続する第２のステップとを備えることを特徴
とする。

【００４１】このような光電変換回路の製造方法におい
ては、半導体基板上に電子素子を請求項６ないし請求項
１１のいずれか一つに記載のｐｉｎ型受光素子の製造方
法で形成されたｐｉｎ型受光素子とモノリシックに集積
化して形成する。そのため、ｐｉｎ型受光素子において
は、第４の半導体層の結晶性が比較的良好に形成される
とともに、ｐｎ接合領域の配置が第１ないし第３の半導
体層を形成する工程のみに依存することになる。

【００４２】ここで、請求項１８記載の光電変換回路の
製造方法は、請求項１７記載の光電変換回路の製造方法
において、第４の半導体層上に電子素子を形成する際に
加えられた熱に基づいて、第３の半導体層に接合する当
該第４の半導体層の界面領域に当該第３の半導体層から
第２の導電型を有する不純物を拡散してドープさせる加
熱処理を、第２のステップに含ませることを特徴とす
る。

【００４３】このような光電変換回路の製造方法におい
ては、第４の半導体層と第３の半導体層との間における
ヘテロ接合領域付近で、第１の半導体層と第３の半導体
層との間におけるｐｎ接合領域の界面は、ワイドバンド
ギャップ半導体内部のホモ接合になる。

【００４４】次に、上記の目的を達成するために、本発
明のうちで請求項１９記載の光電変換モジュールは、
（ａ）導電性基体と、（ｂ）この導電性基体上に設置さ
れた請求項１６記載の光電変換回路と、（ｃ）導電性基
体上に設置され、ｐｉｎ型受光素子に電気接続された第
１のプリアンプと、（ｄ）この第１のプリアンプと同一
な構成を有して導電性基体上に設置され、等価容量キャ
パシタに電気接続された第２のプリアンプとを備えるこ
とを特徴とする。

【００４５】このような光電変換モジュールにおいて
は、半導体基板上にｐｉｎ型受光素子とともに電子素子
として等価容量キャパシタ及び抵抗器をモノリシックに
集積化して形成された請求項１６記載の光電変換回路
と、この光電変換回路に電気接続された第１及び第２の
プリアンプとを、導電性基体上にパッケージ化してい
る。

【００４６】そのため、ｐｉｎ型受光素子におけるリー
ク電流が低減するので、第１及び第２のプリアンプにお
ける雑音の発生が低減する。したがって、第１のプリア
ンプから出力された光電変換信号と、第２のプリアンプ
から出力された雑音補償信号とが、環境温度やバイアス
電源などの変動に起因した同相雑音を除去するために用
いられる。

【００４７】ここで、請求項２０記載の光電変換モジュ
ールは、請求項１９記載の光電変換モジュールにおい
て、導電性基体上に形成され、抵抗器に電気接続されて
ｐｉｎ型受光素子のバイアス回路を構成するバイパス用
キャパシタをさらに備えることを特徴とする。

【００４８】このような光電変換モジュールにおいて
は、ｐｉｎ型受光素子のバイアス回路を抵抗器及びバイ
パス用キャパシタによって低域通過型ＲＣフィルタとし
て構成するので、ｐｉｎ型受光素子におけるバイアス電
源の変動に起因した雑音の発生が低減する。

【００４９】なお、請求項２１記載の光電変換モジュー
ルは、請求項２０記載の光電変換モジュールにおいて、
バイバス用キャパシタを構成するダイキャップを、第１
のプリアンプ及び第２のプリアンプをモノリシックに構
成する半導体チップに隣接し、光電変換回路を搭載させ
たことを特徴とする。

【００５０】請求項２２記載の光電変換モジュールは、
請求項１９ないし請求項２１のいずれか一つに記載の光
電変換回路の製造方法において、導電性基体を、ＴＯパ
ッケージ規格のＴＯ１８構造を有して構成させたことを
特徴とする。

【００５１】

【発明の実施の形態】以下、本発明に係る諸々の実施形
態の構成および作用について、図１ないし図１８を参照
して説明する。なお、図面の説明においては同一の要素
には同一の符号を付し、重複する説明を省略する。ま
た、図面の寸法比率は、説明のものと必ずしも一致して
いない。

【００５２】第１の実施形態 図１に示すように、ｐｉｎ型受光素子としてｐｉｎ−Ｐ
Ｄ１が、第１ないし第３の半導体層としてｎ型半導体層
３０、ｉ型半導体層３１及びｐ型半導体層３２を、半導
体基板２０上に順次積層して構成されている。ｉ型半導
体層３１及びｐ型半導体層３２は、メサ型にそれぞれ形
成され、円錐台状の第１のメサ部を一体として構成して
いる。ｎ型半導体層３０は、メサ型に形成され、第１の
メサ部の底面下に配置された円錐台状の第２のメサ部を
単独で構成している。

【００５３】また、第２のメサ部の頂面上には、第１の
電極層として所定パターンのｎ型電極層６０が、ｎ型半
導体層３０に対してオーミック接触して形成されてい
る。第１のメサ部の頂面上には、第２の電極層として所
定パターンのｐ型電極層６１が、ｐ型半導体層３２に対
してオーミック接触して形成されている。第１のメサ部
の頂面及び側壁上と、第２のメサ部の頂面上とには、す
なわち、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型
半導体層３０の周囲には、第４の半導体層としてパッシ
ベーション半導体層４０が形成されている。

【００５４】さらに、半導体基板２０の表面上と、ｎ型
半導体層３０の側壁上と、パッシベーション半導体層４
０の表面上とにを被覆する絶縁体層として、第１のパッ
シベーション絶縁体層８０が形成されている。ただし、
第１のパッシベーション絶縁体層８０は、ｎ型電極層６
０及びｐ型電極層６１の表面上にそれぞれ開口を有して
いる。

【００５５】なお、半導体基板２０は、Ｆｅを濃度約
０．７〜０．８ｗｔ．ｐｐｍでドープした半絶縁性のＩ
ｎＰで構成されている。ｎ型半導体層３０は、第１導電
型の不純物としてＳｉを濃度約５×１０¹⁸ｃｍ^-3でドー
プしたｎ型のＩｎＰで構成されており、層厚約３００ｎ
ｍを有する。ｉ型半導体層３１は、第１の半導体材料と
してＧａＩｎＡｓを用いることにより、故意に不純物を
ドープしない高抵抗性すなわちｉ型のＧａＩｎＡｓで構
成されており、層厚約２．０μｍを有する。ただし、一
般に、ｉ型半導体層３１は、比較的低濃度で含む不純物
によって実質的に第１導電型を有するｎ^- 型のＧａＩｎ
Ａｓで構成されている。ｐ型半導体層３２は、第１の半
導体材料としてＧａＩｎＡｓを用いることにより、第１
導電型とは異なる第２導電型の不純物としてＺｎを濃度
約１×１０¹⁹ｍ^-3でドープしたｐ型のＧａＩｎＡｓで構
成されており、層厚約３００ｎｍを有する。

【００５６】また、パッシベーション半導体層４０は、
第１の半導体材料よりも大きいバンドギャップエネルギ
ーを有する第２の半導体材料としてＩｎＰを用いること
により、故意に不純物をドープしない高抵抗性すなわち
ｉ型のＩｎＰで構成されており、層厚約１０〜５００ｎ
ｍを有する。ｎ型電極層６０は、ＡｕＧｅ／Ｎｉで構成
されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として
約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ｐ型電
極層６１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ
領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎ
ｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。第
１のパッシベーション絶縁体層８０は、ＳｉＮで構成さ
れており、層厚約１００〜２００ｎｍを有する。

【００５７】ここで、ｉ型半導体層３１及びｐ型半導体
層３２は、第１の半導体材料としてバンドギャップエネ
ルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成
されているが、相互に異なる導電型を有する。パッシベ
ーション半導体層４０は、ｉ型半導体層３１及びｐ型半
導体層３２を構成する第１の半導体材料よりも大きいバ
ンドギャップエネルギーを有する第２の半導体材料とし
て、バンドギャップエネルギー約１．３５ｅＶを有する
ＩｎＰで構成され、高抵抗性を有する。

【００５８】次に、ｐｉｎ−ＰＤ１の製造工程について
説明する。

【００５９】まず、図２（ａ）に示すように、通常の有
機金属気相成長（OMVPE; Organo Metallic Vapor Phase
Epitaxy）法に基づいて、半導体基板２０の表面上にｎ
型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３
２を順次積層して形成する。

【００６０】続いて、図２（ｂ）に示すように、通常の
フォトリソグラフィ技術に基づいて、ｐ型半導体層３２
の第１のメサ部形成領域上に円状パターンの第１のマス
クを形成する。そして、通常のウェットエッチング法に
基づいて、第１のマスクから露出したｐ型半導体層３２
の周辺領域をリン酸（Ｈ₃ ＰＯ₄ ）系のエッチング液で
除去する。そのため、ｐ型半導体層３２及びｉ型半導体
層３１はメサ型に順次加工され、第１のメサ部が形成さ
れる。

【００６１】続いて、図３（ａ）に示すように、通常の
ＯＭＶＰＥ法に基づいて、ｐ型半導体層３２、ｉ型半導
体層３１及びｎ型半導体層３０の各表面上、つまり少な
くとも第１のメサ部の周囲に、パッシベーション半導体
層４０を形成する。

【００６２】ここで、ｐ型半導体層３２及びｉ型半導体
層３１が同一の半導体材料であるＧａＩｎＡｓで構成さ
れていることから、ｐ型半導体層３２及びｉ型半導体層
３１の構成材料から元素を蒸発させないために行う処置
が容易である。すなわち、ＧａＩｎＡｓの蒸発を防止す
るためには、反応ガスにおけるＡｓの分圧を制御すれば
よい。そのため、これらｐ型半導体層３２及びｉ型半導
体層３１の周囲においては、パッシベーション半導体層
４０のエピタキシャル成長が良好かつ容易になる。

【００６３】仮に、ｐ型半導体層３２及びｉ型半導体層
３１が相互に異なる半導体材料で構成されている場合、
例えばＧａＩｎＡｓ及びＩｎＰという複数の半導体材料
が存在すると、これらの構成材料から元素を蒸発させな
いために行う処置が複雑になる。すなわち、ＧａＩｎＡ
ｓ及びＩｎＰの蒸発をそれぞれ防止するためには、反応
ガスにおけるＡｓの分圧とＰの分圧とをバランスさせて
制御する必要がある。そのため、これらｐ型半導体層３
２及びｉ型半導体層３１の周囲においては、パッシベー
ション半導体層４０の良好なエピタキシャル成長が困難
になるので、ｐ型半導体層３２及びｉ型半導体層３１を
同一の半導体材料で構成することが望ましい。

【００６４】続いて、図３（ｂ）に示すように、通常の
フォトリソグラフィ技術に基づいて、パッシベーション
半導体層４０の第２のメサ部形成領域上に円状パターン
の第２のマスクを形成する。そして、通常のウェットエ
ッチング法に基づいて、第２のマスクから露出したパッ
シベーション半導体層４０の周辺領域を塩酸（ＨＣｌ）
系のエッチング液で除去する。そのため、パッシベーシ
ョン半導体層４０及びｎ型半導体層３０はメサ型に順次
加工され、第２のメサ部が形成される。

【００６５】この後、同様にして、パッシベーション半
導体層４０の表面上に所定パターンの第３のマスクを形
成し、この第３のマスクから露出したパッシベーション
半導体層４０の内側領域を除去する。そのため、ｎ型半
導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極
層形成領域及びｐ型電極層形成領域としてそれぞれ露出
される。

【００６６】続いて、図１に示すように、通常の真空蒸
着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３
２の露出した所定領域にｎ型電極層６０及びｐ型電極層
６１をそれぞれ形成する。

【００６７】この後、通常のウェットエッチング法に基
づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０の周囲
を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれ
かの洗浄液に浸漬する。そのため、ｎ型半導体層３０、
ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーシ
ョン半導体層４０の露出された各表面は、酸化膜や各種
の不純物などの除去に基づいて洗浄される。

【００６８】なお、このような表面処理を行う洗浄液と
しては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０を構成す
る各半導体材料に対してほとんどエッチングすることが
なく、非常に小さいエッチング速度で反応するものであ
って、実質的にこれらの半導体材料の表面に存在する酸
化膜、各種の不純物等のみに反応するものが望ましい。

【００６９】仮に、洗浄液として、ｎ型半導体層３０、
ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーシ
ョン半導体層４０を構成する各半導体材料に対して比較
的大きいエッチング速度で反応するものが用いられた場
合、第１及び第２のメサの各形状を著しく変形してしま
うという不具合がある。

【００７０】そして、通常のプラズマ化学気相蒸着（CV
D; Chemical Vapor Deposition）法に基づいて、半導体
基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型
半導体層３２及びパッシベーション半導体層４０の露出
された各表面上に、第１のパッシベーション絶縁体層８
０を形成する。

【００７１】さらに、通常のフォトリソグラフィ技術に
基づいて、第１のパッシベーション絶縁体層８０の表面
上に所定パターンの第４のマスクを形成し、この第４の
マスクから露出した第１のパッシベーション絶縁体層８
０の内側領域を除去する。そのため、ｎ型電極層６０及
びｐ型電極層６１の表面は、各種配線層形成領域として
それぞれ露出される。

【００７２】このような製造工程においては、第１の半
導体材料であるＧａＩｎＡｓで共に構成されたｉ型半導
体層３１及びｐ型半導体層３２の周囲に、第１の半導体
材料よりも大きいバンドギャップエネルギーを有する第
２の半導体材料であるＩｎＰで構成されたパッシベーシ
ョン半導体層４０を形成する。これにより、パッシベー
ション半導体層４０は、同一の半導体材料で構成された
ｉ型半導体層３１及びｐ型半導体層３２の表面上に、ワ
イドバンドギャップ半導体層として形成される。

【００７３】そのため、パッシベーション半導体層４０
を構成する第２の半導体材料は、ｉ型半導体層３１及び
ｐ型半導体層３２を構成する第１の半導体材料に対する
格子整合を一定に保持してエピタキシャル成長するの
で、比較的良好な結晶性で形成される。また、ｎ型半導
体層３０とｐ型半導体層３２との間におけるｐｎ接合領
域の配置は、パッシベーション半導体層４０を形成する
工程に依存しないので、ｎ型半導体層３０、ｉ型半導体
層３１及びｐ型半導体層３２を形成する工程のみに基づ
いて決定される。したがって、パッシベーション半導体
層４０によってｐｎ接合領域を完全に被覆させることが
できる。

【００７４】なお、図示しないパッケージやデバイスや
ＩＣ（Integrated Circuits ）などに対してｐｉｎ−Ｐ
Ｄ１をワイヤボンディングによって接続する場合、ｐｉ
ｎ−ＰＤ１に電気接続したボンディングパッドは必然的
にｐｉｎ−ＰＤ１の外部に形成されるので、ｐｉｎ−Ｐ
Ｄ１はワイヤボンディングを施された際の機械的ダメー
ジを低減して受けることになる。そのため、ｐｉｎ−Ｐ
Ｄ１の実装歩留りが向上する。

【００７５】また、ｐｉｎ−ＰＤ１に電気接続したボン
ディングパッドがｐｉｎ−ＰＤ１の外部に形成されるこ
とに基づいて、ワイヤボンディングの形成条件が緩和さ
れるので、ワイヤ長やパッド面積などに起因して発生す
る高周波特性の劣化を改善することができる。

【００７６】次に、ｐｉｎ−ＰＤ１の作用について説明
する。

【００７７】このｐｉｎ−ＰＤ１においては、ｉ型半導
体層３１及びｐ型半導体層３２を構成する第１の半導体
材料であるＧａＩｎＡｓよりも大きいバンドギャップエ
ネルギーを有する第２の半導体材料として、ＩｎＰに不
純物を故意にドープしないで構成されたパッシベーショ
ン半導体層４０を、ｎ型半導体層３０、ｉ型半導体層３
１及びｐ型半導体層３２の周囲に形成する。これによ
り、ｎ型半導体層３０とｐ型半導体層３２との間におけ
るｐｎ接合領域の界面は、パッシベーション半導体層４
０に対するヘテロ接合になる。

【００７８】そのため、逆バイアス電圧の印加時にｎ型
半導体層３０とｐ型半導体層３２との間で生成された空
乏層は、パッシベーション半導体層４０とその表面を被
覆する第１のパッシベーション絶縁体層８０との界面に
まで到達して露出することはない。したがって、パッシ
ベーション半導体層４０と第１のパッシベーション絶縁
体層８０との間の界面準位に対応してｉ型半導体層３１
及びｐ型半導体層３２の各壁面に沿って流れるリーク電
流が低減するので、暗電流の抑制に基づいて素子特性を
向上させることができる。

【００７９】第２の実施形態 図４に示すように、ｐｉｎ型受光素子としてｐｉｎ−Ｐ
Ｄ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同
様にして構成されている。ただし、ｐ型半導体層３２に
接合するパッシベーション層４０及びｉ型半導体層３１
の各界面領域には、不純物拡散領域３３が形成されてい
る。この不純物拡散領域３３は、第１導電型とは異なる
第２導電型の不純物として、Ｚｎを濃度約１×１０¹⁸〜
１×１０¹⁹ｃｍ^-3でドープしたｐ型のＩｎＰで構成され
ており、層厚約５〜５０ｎｍを有する。

【００８０】次に、ｐｉｎ−ＰＤ２の製造工程について
説明する。

【００８１】このｐｉｎ−ＰＤ２は、上記第１の実施形
態のｐｉｎ−ＰＤ１とほぼ同様にして製造される。ただ
し、ｐ型半導体層３２の表面上にパッシベーション半導
体層４０を成長させる際に加えられた熱に基づいて、ｐ
型半導体層３２に接合するパッシベーション層４０及び
ｉ型半導体層３１の各界面領域に、ｐ型半導体層３２か
ら第２導電型の不純物としてＺｎを拡散してドープさせ
る。そのため、ｐ型半導体層３２に接合するパッシベー
ション層４０及びｉ型半導体層３１の各界面領域に、不
純物拡散領域３３が形成される。

【００８２】あるいは、半導体基板２０、ｎ型半導体層
３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシ
ベーション半導体層４０の雰囲気を温度約５５０〜７０
０℃に設定するために加えられた熱に基づいて、ｐ型半
導体層３２に接合するパッシベーション層４０及びｉ型
半導体層３１の各界面領域に、ｐ型半導体層３２から第
２導電型の不純物としてＺｎを拡散してドープさせる。
そのため、ｐ型半導体層３２に接合するパッシベーショ
ン層４０及びｉ型半導体層３１の各界面領域に、不純物
拡散領域３３がアニール処理によって形成される。

【００８３】なお、このようにｐ型半導体層３２からペ
ッシベーション半導体層４０及びｉ型半導体層３１に拡
散させる第２導電型の不純物としては、Ｚｎに限定する
必要は何等なく、例えば、Ｂｅ、Ｍｎ、Ｃｄ等の第２導
電型を示す元素であれば良いが、拡散しやすい元素の方
が好ましい。

【００８４】次に、ｐｉｎ−ＰＤ２の作用について説明
する。

【００８５】このｐｉｎ−ＰＤ２は、上記第１の実施形
態のｐｉｎ−ＰＤ１とほぼ同様にして作用する。ただ
し、パッシベーション半導体層４０とｐ型半導体層３２
との間におけるヘテロ接合領域付近で、ｎ型半導体層３
０とｐ型半導体層３２との間におけるｐｎ接合領域の界
面は、パッシベーション半導体層４０内のホモ接合にな
る。そのため、ｉ型半導体層３１及びｐ型半導体層３２
の壁面に沿って流れるリーク電流がいっそう低減するの
で、暗電流の抑制に基づいて素子特性を格段に向上させ
ることができる。

【００８６】第３の実施形態 図５に示すように、光電変換回路１０は、ｐｉｎ型受光
素子としてｐｉｎ−ＰＤ１と、電子素子としてＨＢＴ３
とを、半導体基板２０上にモノリシックに集積化して構
成されている。ここで、ｐｉｎ−ＰＤ１は、上記第１の
実施形態のｐｉｎ−ＰＤ１と同一である。

【００８７】一方、ＨＢＴ３は、半導体基板２０上にｎ
型半導体層３０、パッシベーション半導体層４０、コレ
クタ半導体層５０、ベース半導体層５１及びエミッタ半
導体層５２を順次積層して構成されている。エミッタ半
導体層５２は、メサ型に形成され、角柱状の第３のメサ
部を単独で構成している。ベース半導体層５１及びコレ
クタ半導体層５０の上層部は、メサ型にそれぞれ形成さ
れ、第３のメサ部の底面下に配置された角柱状の第４の
メサ部を一体として構成している。コレクタ半導体層５
０の下層部、パッシベーション半導体層４０及びｎ型半
導体層３０は、メサ型にそれぞれ形成され、第４のメサ
部の底面下に配置された角柱状の第５のメサ部を一体と
して構成している。

【００８８】また、第５のメサ部の頂面上には、所定パ
ターンのコレクタ電極層７０がコレクタ半導体層５０に
対してオーミック接触して形成されている。第４のメサ
部の頂面上には、所定パターンのベース電極層７１がベ
ース半導体層５１に対してオーミック接触して形成され
ている。第３のメサ部の頂面上には、所定パターンのエ
ミッタ電極層７２がエミッタ半導体層５２に対してオー
ミック接触して形成されている。

【００８９】さらに、半導体基板２０の表面上と、第３
ないし第５のメサ部の表面上には、第１のパッシベーシ
ョン絶縁体層８０が形成されている。ただし、第１のパ
ッシベーション絶縁体層８０は、コレクタ電極層７０、
ベース電極層７１及びエミッタ電極層７２の各表面上に
それぞれ開口を有している。

【００９０】なお、コレクタ半導体層５０は、第１導電
型の不純物としてＳｉを下層部及び上層部に濃度約１×
１０¹⁹ｃｍ^-3及び約５×１０¹⁶でそれぞれドープしたｎ
型のＧａＩｎＡｓで構成されており、下層部及び上層部
の各層厚として約３００ｎｍ及び約５００ｎｍをそれぞ
れ有する。ベース半導体層５１は、第１導電型とは異な
る第２導電型の不純物として、Ｚｎを濃度約１×１０¹⁹
ｃｍ^-3でドープしたｐ型のＧａＩｎＡｓで構成されてお
り、層厚約１００ｎｍを有する。エミッタ半導体層５２
は、第１導電型の不純物としてＳｉを濃度約５×１０¹⁸
ｃｍ^-3でドープしたｎ型のＩｎＰで構成されており、層
厚約４００ｎｍを有する。

【００９１】また、コレクタ電極層７０は、ＡｕＧｅ／
Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の層
厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有す
る。ベース電極層７１は、Ｔｉ／Ｐｔ／Ａｕで構成され
ており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚とし
て約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ
有する。エミッタ電極層７２は、ＡｕＧｅ／Ｎｉで構成
されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として
約１００ｎｍ及び約３０ｎｍをそれぞれ有する。

【００９２】ここで、コレクタ半導体層５０及びベース
半導体層５１は、第３の半導体材料としてバンドギャッ
プエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共
に構成されているが、相互に異なる導電型を有するもの
である。エミッタ半導体層５２は、コレクタ半導体層５
０及びベース半導体層５１を構成する第３の半導体材料
よりも大きいバンドギャップエネルギーを有する第４の
半導体材料として、バンドギャップエネルギー約１．３
５ｅＶを有するＩｎＰで構成され、ｎ型導電型を有する
ものである。

【００９３】ｐｉｎ−ＰＤ１においては、ｐ型電極層６
１及びｎ型電極層６０にそれぞれ接触した所定パターン
の第１の配線層９０及び第２の配線層９１が、第１のパ
ッシベーション絶縁体層８０の表面上に形成されてい
る。ＨＢＴ３においては、コレクタ電極層７０、ベース
電極層７１及びエミッタ電極層７２にそれぞれ接触した
所定パターンの第３の配線層９２、第４の配線層９３及
び第２の配線層９１が、第１のパッシベーション絶縁体
層８０の表面上に形成されている。

【００９４】ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０
と、ＨＢＴ３のエミッタ電極層７２とは、第２の配線層
９１を介して電気的に接続されている。なお、第１ない
し第４の配線層９０〜９３は、Ｔｉ／Ａｕで共に構成さ
れている。

【００９５】次に、光電変換回路１０の製造工程につい
て説明する。

【００９６】まず、図６（ａ）に示すように、この光電
変換回路１０は、上記第１の実施形態のｐｉｎ−ＰＤ１
とほぼ同様にして、半導体基板２０の表面上にｎ型半導
体層３０、ｉ型半導体層３１及びｐ型半導体層３２を順
次積層し、ｐ型半導体層３２及びｉ型半導体層３３をメ
サ型に順次加工した後、第１のメサ部の周囲にパッシベ
ーション半導体層４０を形成する。

【００９７】続いて、図６（ｂ）に示すように、通常の
ＯＭＶＰＥ法に基づいて、パッシベーション半導体層４
０の表面上に、コレクタ半導体層５０、ベース半導体層
５１及びエミッタ半導体層５２を順次積層して形成す
る。

【００９８】続いて、図７（ａ）に示すように、半導体
基板２０のＨＢＴ形成領域には、通常のフォトリソグラ
フィ技術に基づいて、エミッタ半導体層５２の第３のメ
サ部形成領域上に矩形状パターンの第５のマスクを形成
する。そして、通常のウェットエッチング法に基づい
て、第５のマスクから露出したエミッタ半導体層５２の
周辺領域をＨＣｌ系のエッチング液で除去する。そのた
め、エミッタ半導体層５２はメサ型に加工され、第３の
メサ部が形成される。

【００９９】この後、同様にして、ベース半導体層５１
の第４のメサ部形成領域上に矩形状パターンの第６のマ
スクを形成する。そして、通常のウェットエッチング法
に基づいて、第６のマスクから露出したベース半導体層
５１の周辺領域をＨ₃ ＰＯ₄系のエッチング液で除去す
る。そのため、ベース半導体層５１及びコレクタ半導体
層５２の上層部はメサ型にそれぞれ加工され、第４のメ
サ部が形成される。

【０１００】さらに、同様にして、コレクタ半導体層５
０の第５のメサ部形成領域上に矩形状パターンの第７の
マスクを形成する。そして、通常のウェットエッチング
法に基づいて、第７のマスクから露出したコレクタ半導
体層５０の周辺領域をＨ₃ ＰＯ₄ 系のエッチング液、Ｈ
Ｃｌ系のエッチング液及びＨ₃ ＰＯ₄ 系のエッチング液
で順次除去する。そのため、コレクタ半導体層５２の下
層部、パッシベーション半導体層４０及びｎ型半導体層
５０はメサ型にそれぞれ加工され、第５のメサ部が形成
される。

【０１０１】一方、半導体基板２０のｐｉｎ−ＰＤ形成
領域には、通常のフォトリソグラフィ技術に基づいて、
パッシベーション半導体層４０の第２のメサ部形成領域
上に円状パターンの第２のマスクを形成する。そして、
通常のウェットエッチング法に基づいて、第２のマスク
から露出したパッシベーション半導体層４０の周辺領域
をＨＣｌ系のエッチング液で除去する。そのため、パッ
シベーション半導体層４０及びｎ型半導体層３０はメサ
型に順次加工され、第２のメサ部が形成される。

【０１０２】この後、同様にして、パッシベーション半
導体層４０の表面上に所定パターンの第３のマスクを形
成し、この第３のマスクから露出したパッシベーション
半導体層４０の内側領域を除去する。そのため、ｎ型半
導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極
層形成領域及びｐ型電極層形成領域としてそれぞれ露出
される。

【０１０３】続いて、図７（ｂ）に示すように、半導体
基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸着
法に基づいて、ｎ型半導体層３０及びｐ型半導体層３２
の露出した所定領域にｎ型電極層６０及びｐ型電極層６
１をそれぞれ形成する。

【０１０４】この後、同様にして、半導体基板２０のＨ
ＢＴ形成領域には、コレクタ半導体層５０、ベース半導
体層５１及びエミッタ半導体層５２の露出した所定領域
に、コレクタ電極層７０、ベース電極層７１及びエミッ
タ電極層７２をそれぞれ形成する。

【０１０５】そして、通常のウェットエッチング法に基
づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０の露出さ
れた各表面を、ＨＣｌ系またはＨＦ系のいずれかの洗浄
液に浸漬することによって洗浄する。

【０１０６】その上で、通常のプラズマＣＶＤ法に基づ
いて、半導体基板２０、ｎ型半導体層３０、パッシベー
ション半導体層４０、コレクタ半導体層５０、ベース半
導体層５１及びエミッタ半導体層５２の各表面上に、第
１のパッシベーション絶縁体層８０を形成する。

【０１０７】さらに、通常のフォトリソグラフィ技術に
基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域で
は、第１のパッシベーション絶縁体層８０の表面上に所
定パターンの第４のマスクを形成する。また、半導体基
板２０のＨＢＴトランジスタ形成領域では、第１のパッ
シベーション絶縁体層８０の表面上に所定パターンの第
８のマスクを形成する。そして、通常の反応性イオンエ
ッチング（RIE; Reactive Ion Etching ）法に基づい
て、これら第４及び第８のマスクから露出した第１のパ
ッシベーション絶縁体層８０の内側領域を除去する。そ
のため、ｎ型電極層６０、ｐ型電極層６１、コレクタ電
極層７０、ベース電極層７１及びエミッタ電極層７２の
各表面は、各種の配線層形成領域としてそれぞれ露出さ
れる。

【０１０８】続いて、図５に示すように、通常のフォト
リソグラフィ技術に基づいて、第１のパッシベーション
絶縁体層８０の表面上に所定パターンの第９のマスクを
形成する。そして、通常の真空蒸着法に基づいて、第９
のマスクから露出した第１のパッシベーション絶縁体層
８０の表面上に、第１の配線層９０、第２の配線層９
１、第３の配線層９２及び第４の配線層９３をそれぞれ
形成する。

【０１０９】このような製造工程においては、半導体基
板２０の表面上にＨＢＴ３を上記第１の実施形態の製造
工程で形成されたｐｉｎ−ＰＤ１とモノリシックに集積
化して形成する。そのため、ｐｉｎ−ＰＤ１において
は、パッシベーション半導体層４０の結晶性が比較的良
好に形成されるとともに、ｐｎ接合領域の配置がｎ型半
導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を
形成する工程のみに依存することになる。

【０１１０】なお、ｐｉｎ−ＰＤ１は、各種半導体層の
表面にＺｎを拡散してドープさせて形成させることはな
い上に、メサ型に加工されている。そのため、半導体基
板２０を構成するウエハの大口径化を達成することが容
易であるばかりか、ＨＢＴ３のような能動素子とｐｉｎ
−ＰＤ１とをモノリシックに集積化することが容易であ
る。

【０１１１】次に、光電変換回路１０の作用について説
明する。

【０１１２】この光電変換回路１０においては、半導体
基板２０の表面上にＨＢＴ３を上記第１の実施形態のｐ
ｉｎ−ＰＤ１とモノリシックに集積化して形成する。そ
のため、ｐｉｎ−ＰＤ１におけるリーク電流が低減する
ので、ＨＢＴ３における雑音の発生が低減する。したが
って、ｐｉｎ−ＰＤ１に入力した光信号に対するＨＢＴ
３の受信感度を向上させることができる。

【０１１３】第４の実施形態 図８に示すように、光電変換回路１１は、上記第３の実
施形態の光電変換回路１０とほぼ同様にして構成されて
いる。ただし、この光電変換回路１１は、ｐｉｎ型受光
素子としてｐｉｎ−ＰＤ２と、電子素子としてＨＢＴ３
とを、半導体基板２０上にモノリシックに集積化して構
成されている。ｐｉｎ−ＰＤ２は、上記第２の実施形態
のｐｉｎ−ＰＤ２と同一である。

【０１１４】次に、光電変換回路１１の製造工程につい
て説明する。

【０１１５】この光電変換回路１１は、上記第３の実施
形態の光電変換回路１０とほぼ同様にして製造される。
ただし、ｐ型半導体層３２の表面上にパッシベーション
半導体層４０を成長させる際に加えられる熱に基づい
て、ｐ型半導体層３２に接合するパッシベーション層４
０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３
２から第２導電型の不純物としてＺｎを拡散してドープ
させる。

【０１１６】あるいは、半導体基板２０、ｎ型半導体層
３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシ
ベーション半導体層４０の雰囲気を温度約５５０〜７０
０℃に設定するために加えられた熱に基づいて、ｐ型半
導体層３２に接合するパッシベーション層４０及びｉ型
半導体層３１の各界面領域に、ｐ型半導体層３２から第
２導電型の不純物としてＺｎを拡散してドープさせる。

【０１１７】さらに、パッシベーション半導体層４０の
表面上にコレクタ半導体層５０、ベース半導体層５１及
びエミッタ半導体層５２を順次成長させる際に加えられ
た熱に基づいて、ｐ型半導体層３２に接合するパッシベ
ーション層４０及びｉ型半導体層３１の界面領域に、ｐ
型半導体層３２から第２導電型の不純物としてＺｎを拡
散してドープさせる。そのため、ｐ型半導体層３２に接
合するパッシベーション層４０及びｉ型半導体層３１の
各界面領域に、不純物拡散領域３３が形成される。

【０１１８】次に、光電変換回路１１の作用について説
明する。

【０１１９】この光電変換回路１１は、上記第３の実施
形態の光電変換回路１０とほぼ同様にして作用する。た
だし、パッシベーション半導体層４０とｐ型半導体層３
２との間におけるヘテロ接合領域付近で、ｎ型半導体層
３０とｐ型半導体層３２との間におけるｐｎ接合領域の
界面は、パッシベーション半導体層４０内のホモ接合に
なる。

【０１２０】そのため、ｐｉｎ−ＰＤ２におけるｉ型半
導体層３１及びｐ型半導体層３２の各壁面に沿って流れ
るリーク電流がいっそう低減するので、ＨＢＴ３におけ
る雑音の発生がさらに低減する。したがって、ｐｉｎ−
ＰＤ２に入力した光信号に対するＨＢＴ３の受信感度を
格段に向上させることができる。

【０１２１】第５の実施形態 図９に示すように、光電変換回路１２は、ｐｉｎ型受光
素子としてｐｉｎ−ＰＤ１と、電子素子として抵抗器４
及びキャパシタ５とを、半導体基板２０上にモノリシッ
クに集積化して構成されている。

【０１２２】ここで、ｐｉｎ−ＰＤ１は、上記第１の実
施形態のｐｉｎ−ＰＤ１と同一である。ｐｉｎ−ＰＤ１
においては、第１のパッシベーション絶縁体層８０の表
面上に、第２のパッシベーション絶縁体層８１が形成さ
れている。この第２のパッシベーション絶縁体層８１
は、ｎ型電極層６０及びｐ型電極層６１の表面上に位置
する第１のパッシベーション絶縁体層８１の各開口にそ
れぞれ連通した開口を有している。

【０１２３】一方、抵抗器４は、半導体基板２０上に第
１のパッシベーション絶縁体層８０、金属抵抗層１１０
及び第２のパッシベーション絶縁体層８１を順次積層し
て形成されている。この金属抵抗層１１０は、平板状に
形成されており、第１及び第２のパッシベーション絶縁
体層８０，８１によって被覆されている。第２のパッシ
ベーション絶縁体層８１は、金属抵抗層１１０の表面上
に開口を有している。

【０１２４】また、キャパシタ５は、半導体基板２０上
に下部電極層１００、第２のパッシベーション絶縁体層
８１及び上部電極層１０１を順次積層し、ＭＩＭ（Meta
l-Insulator-Metal ）型コンデンサとして形成されてい
る。下部電極層１００は、平板状に形成されており、半
導体基板２０上に接触している。第２のパッシベーショ
ン絶縁体層８１は、下部電極層１００の表面上であって
上部電極層１０１の下方に位置していない領域に開口を
有する。上部電極層１０１は、平板状に形成されてお
り、第２のパッシベーション絶縁体層８１を挟んで下部
電極層１００に対向して配置されている。

【０１２５】なお、第２のパッシベーション絶縁体層８
１は、ＳｉＮで構成されており、層厚約１００〜２００
ｎｍを有する。金属抵抗層１１０は、ＮｉＣｒで構成さ
れており、層厚２０〜４０ｎｍを有する。下部電極層１
００は、Ｔｉ／Ａｕで構成されており、層厚２００〜４
００ｎｍを有する。上部電極層１０１は、Ｔｉ／Ａｕで
構成されており、層厚３００〜５００ｎｍを有する。

【０１２６】ｐｉｎ−ＰＤ１においては、ｐ型電極層６
１及びｎ型電極層６０にそれぞれ接触した所定パターン
の第５の配線層９４及び第６の配線層９５が、第２のパ
ッシベーション絶縁体層８１の表面上に形成されてい
る。抵抗器４においては、金属抵抗層１１０にともに接
触した所定パターンの第６の配線層９５及び第７の配線
層９６が、第２のパッシベーション絶縁体層８１の表面
上に形成されている。キャパシタ５においては、上部電
極層１０１及び下部電極層１００にそれぞれ接触した所
定パターンの第７の配線層９６及び第８の配線層９７
が、第２のパッシベーション絶縁体層８１の表面上に形
成されている。

【０１２７】ここで、ｐｉｎ−ＰＤ１のｎ型電極層６０
と、抵抗器４の金属抵抗層１１０とは、第６の配線層９
５を介して電気的に接続されている。抵抗器４の金属抵
抗層１１０と、キャパシタ５の下部電極層１００とは、
第７の配線層９６を介して電気的に接続されている。な
お、第５ないし第８の配線層９４〜９７は、Ｔｉ／Ａｕ
で共に構成されている。

【０１２８】次に、光電変換回路１２の製造工程につい
て説明する。

【０１２９】まず、図１０（ａ）に示すように、この光
電変換回路１２は、上記第１の実施形態のｐｉｎ−ＰＤ
１とほぼ同様にして、半導体基板２０の表面上にｎ型半
導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を
順次積層し、ｐ型半導体層３２及びｉ型半導体層３３を
メサ型に順次加工した後、第１のメサ部の周囲にパッシ
ベーション半導体層４０を形成する。

【０１３０】続いて、図１０（ｂ）に示すように、半導
体基板２０のｐｉｎ−ＰＤ形成領域には、通常のフォト
リソグラフィ技術に基づいて、パッシベーション半導体
層４０の第２のメサ部形成領域上に円状パターンの第２
のマスクを形成する。そして、通常のウェットエッチン
グ法に基づいて、第２のマスクから露出したパッシベー
ション半導体層４０の周辺領域をＨＣｌ系のエッチング
液で除去する。そのため、パッシベーション半導体層４
０及びｎ型半導体層３０はメサ型に順次加工され、第２
のメサ部が形成される。

【０１３１】この後、同様にして、パッシベーション半
導体層４０の表面上に所定パターンの第３のマスクを形
成し、この第３のマスクから露出したパッシベーション
半導体層４０の内側領域を除去する。そのため、ｎ型半
導体層３０及びｐ型半導体層３２の所定領域は、ｎ電極
層形成領域及びｐ型電極層形成領域としてそれぞれ露出
される。

【０１３２】続いて、図１１（ａ）に示すように、半導
体基板２０のｐｉｎ−ＰＤ形成領域には、通常の真空蒸
着法に基づいて、ｎ型半導体層３０及びｐ型半導体層３
２の露出した所定領域にｎ型電極層６０及びｐ型電極層
６１をそれぞれ形成する。

【０１３３】この後、通常のウェットエッチング法に基
づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半
導体層３２及びパッシベーション半導体層４０の露出さ
れた各表面を、塩酸（ＨＣｌ）系またはフッ酸（ＨＦ）
系のいずれかの洗浄液に浸漬することによって洗浄す
る。

【０１３４】そして、通常のプラズマＣＶＤ法に基づい
て、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層
３１、ｐ型半導体層３２及びパッシベーション半導体層
４０の露出された各表面上に、第１のパッシベーション
絶縁体層８０を形成する。

【０１３５】その上で、通常のフォトリソグラフィ技術
に基づいて、半導体基板２０のキャパシタ形成領域で
は、第１のパッシベーション絶縁体層８０の表面上に所
定パターンの第１０のマスクを形成する。そして、通常
のＲＩＥ法に基づいて、第１０のマスクから露出した第
１のパッシベーション絶縁体層８０の内側領域を除去す
る。そのため、半導体基板２０の表面が、キャパシタ形
成領域として露出される。

【０１３６】続いて、図１１（ｂ）に示すように、通常
の真空蒸着法に基づいて、半導体基板２０のキャパシタ
形成領域では、半導体基板２０の露出した所定領域に下
部電極層１００を形成する。

【０１３７】この後、通常のフォトリソグラフィ技術に
基づいて、半導体基板２０の抵抗器形成領域では、第２
のパッシベーション絶縁体層８１の表面上に所定パター
ンの第１１のマスクを形成する。そして、通常の真空蒸
着法に基づいて、第１１のマスクから露出した所定領域
に金属抵抗層１１０を形成する。

【０１３８】そして、通常のプラズマＣＶＤ法に基づい
て、第１のパッシベーション絶縁体層８０、下部電極層
１００及び金属抵抗層１１０の露出された各表面上に、
第２のパッシベーション絶縁体層８１を形成する。

【０１３９】その上で、通常のフォトリソグラフィ技術
に基づいて、半導体基板２０のｐｉｎ−ＰＤ形成領域で
は、第２のパッシベーション絶縁体層８１の表面上に所
定パターンの第４のマスクを形成する。半導体基板２０
の抵抗器形成領域では、第２のパッシベーション絶縁体
層８１の表面上に所定パターンの第１２のマスクを形成
する。半導体基板２０のキャパシタ形成領域では、第２
のパッシベーション絶縁体層８１の表面上に所定パター
ンの第１３のマスクを形成する。

【０１４０】さらに、通常のＲＩＥ法に基づいて、これ
ら第４、第１２及び第１３のマスクから露出した第２の
パッシベーション絶縁体層８１の内側領域を除去する。
そのため、ｎ型電極層６０、ｐ型電極層６１、下部電極
層１００及び金属抵抗層１１０の各表面は、各種の配線
層形成領域としてそれぞれ露出される。

【０１４１】続いて、図９に示すように、通常のフォト
リソグラフィ技術に基づいて、第２のパッシベーション
絶縁体層８１の表面上に所定パターンの第１４のマスク
を形成する。そして、通常の真空蒸着法に基づいて、第
１４のマスクから露出した第２のパッシベーション絶縁
体層８１の表面上に、第５の配線層９４、第６の配線層
９５、第７の配線層９６及び第８の配線層９７をそれぞ
れ形成する。

【０１４２】このような製造工程においては、半導体基
板２０の表面上に抵抗器４及びキャパシタ５を上記第１
の実施形態の製造工程で形成されたｐｉｎ−ＰＤ１とモ
ノリシックに集積化して形成する。そのため、ｐｉｎ−
ＰＤ１においては、パッシベーション半導体層４０の結
晶性が比較的良好に形成されるとともに、ｐｎ接合領域
の配置がｎ型半導体層３０、ｉ型半導体層３１及びｐ型
半導体層３２を形成する工程のみに依存することにな
る。

【０１４３】なお、ｐｉｎ−ＰＤ１は、各種半導体層の
表面にＺｎを拡散してドープさせて形成させることはな
い上に、メサ型に加工されている。そのため、半導体基
板２０を構成するウエハの大口径化を達成することが容
易であるばかりか、抵抗器４やキャパシタ５などの受動
素子とｐｉｎ−ＰＤ１とをモノリシックに集積化するこ
とが容易である。

【０１４４】次に、光電変換回路１２の作用について説
明する。

【０１４５】この光電変換回路１２においては、半導体
基板２０の表面上に抵抗器４及びキャパシタ５を上記第
１の実施形態のｐｉｎ−ＰＤ１とモノリシックに集積化
して形成する。そのため、抵抗器４及びキャパシタ５は
ｐｉｎ−ＰＤ１を構成する各種半導体層に接触していな
いので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻
害しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向
上させることができる。

【０１４６】第６の実施形態 図１２に示すように、光電変換回路１３は、上記第５の
実施形態の光電変換回路１２とほぼ同様にして構成され
ている。ただし、この光電変換回路１３は、ｐｉｎ型受
光素子としてｐｉｎ−ＰＤ２と、電子素子として抵抗器
４及びキャパシタ５とを、半導体基板２０上にモノリシ
ックに集積化して構成されている。ｐｉｎ−ＰＤ２は、
上記第２の実施形態のｐｉｎ−ＰＤ２と同一である。

【０１４７】次に、光電変換回路１３の製造工程につい
て説明する。

【０１４８】この光電変換回路１３は、上記第５の実施
形態の光電変換回路１２とほぼ同様にして製造される。
ただし、ｐ型半導体層３２の表面上にパッシベーション
半導体層４０を成長させる際に加えられる熱に基づい
て、ｐ型半導体層３２に接合するパッシベーション層４
０及びｉ型半導体層３１の界面領域に、ｐ型半導体層３
２から第２導電型の不純物としてＺｎを拡散してドープ
させる。

【０１４９】あるいは、半導体基板２０、ｎ型半導体層
３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシ
ベーション半導体層４０の雰囲気を温度約５５０〜７０
０℃に設定するために加えられた熱に基づいて、ｐ型半
導体層３２に接合するパッシベーション層４０及びｉ型
半導体層３１の各界面領域に、ｐ型半導体層３２から第
２導電型の不純物としてＺｎを拡散してドープさせる。

【０１５０】次に、光電変換回路１３の作用について説
明する。

【０１５１】この光電変換回路１３は、上記第５の実施
形態の光電変換回路１２とほぼ同様にして作用する。た
だし、パッシベーション半導体層４０とｐ型半導体層３
２との間におけるヘテロ接合領域付近で、ｎ型半導体層
３０とｐ型半導体層３２との間におけるｐｎ接合領域の
界面は、パッシベーション半導体層４０内のホモ接合に
なる。そのため、ｐｉｎ−ＰＤ２におけるリーク電流が
いっそう低減する。したがって、ｐｉｎ−ＰＤ１の素子
特性を向上させることができる。

【０１５２】第７の実施形態 図１３及び図１４に示すように、光電変換モジュール１
５は、ダイキャップ１６０及びＩＣチップ１７０をＴＯ
パッケージ１５０の頂部上に搭載するとともに、光電変
換回路１４をダイキャップ１６０の表面上にさらに搭載
し、ＴＯパッケージ１５０の周縁部上に集光カバー１８
０をさらに装着して構成されている。

【０１５３】ＴＯパッケージ１５０は、ＴＯパッケージ
規格のＴＯ１８構造を有して形成されている。このＴＯ
パッケージ１５０は、円状平板の内側を台地状に盛り上
げた形状に加工された導電性基体１５１の頂部に４個の
貫通穴１５２ａ〜１５２ｄを形成し、４本の第１ないし
第４のリードピン１５３ａ〜１５３ｄを４個の貫通穴１
５２ａ〜１５２ｄに挿通させ、第５のリードピン１５３
ｅを導電性基体１５１の頂部内面に溶接させている。

【０１５４】第１ないし第５のリードピン１５３ａ〜１
５３ｅは、導電性基体１５１の内部に硝子製部材１５４
を充填することによって固定されている。これら導電性
基体１５１及び第１ないし第４のリードピン１５３ａ〜
１５３ｄは、金属製部材でともに形成され、硝子製部材
１５４を介在して相互に絶縁されている。なお、第５の
リードピン１５３ｅは、金属製部材で形成され、導電性
基体１５１と電気的に接続されている。

【０１５５】ここで、導電性基体１５１の中央部に位置
する第５のリードピン１５３ｅと、導電性基体１５１の
周縁部に位置する第１ないし第４のリードピン１５３ａ
〜１５３ｄとの間のピッチは、約１．２７ｍｍである。
これにより、基板実装の容易化と市販のコネクタソケッ
トの利用とが可能となり、駆動試験を簡便に実行するこ
とができる。

【０１５６】ダイキャップ１６０は、ＴＯパッケージ１
５０における導電性基体１５１の頂部外面に半田付けに
よって固定されている。このダイキャップ１６０におい
て、裏面電極層１６４が絶縁性基板１６３の裏面全体に
形成されるとともに、第１の表面電極層１６５及び第２
の表面電極層１６６が絶縁性基板１６３の表面を二分し
て形成されている。

【０１５７】これにより、第１のバイパス用キャパシタ
１６１が、裏面電極層１６４、絶縁性基板１６３及び第
１の表面電極層１６５を順次積層したＭＩＭ型コンデン
サとして形成されている。第２のバイパス用キャパシタ
１６２が、裏面電極層１６４、絶縁性基板１６３及び第
２の表面電極層１６６を順次積層したＭＩＭ型コンデン
サとして形成されている。

【０１５８】ＩＣチップ１７０は、ＴＯパッケージ１５
０における導電性基体１５１の頂部外面に半田付けによ
って固定され、ダイキャップ１６０に隣接して配置され
ている。このＩＣチップ１７０において、第１のプリア
ンプ１７１及び第２のプリアンプ１７２が、相互に同一
な構成を有し、信号入力端子、信号出力端子、バイアス
用端子及びアース用端子をそれぞれ露出して形成されて
いる。

【０１５９】集光カバー１８０は、略カップ状の金属製
部材で形成された不透明な外周器１８１と、硝子製部材
で形成された球レンズ１８２とで構成されている。外周
器１８１は、頂面中央部に開口を有し、ＴＯパッケージ
１５０における導電性基体１５１の周縁部外面に接着剤
によって固定されている。球レンズ１８２は、外周器１
８１の開口周縁部に接着剤によって固定され、ｐｉｎ−
ＰＤ１によって検出される信号光に対して透過性を有
し、信号光をｐｉｎ−ＰＤ１の受光面に集光するための
集光レンズとして機能する。

【０１６０】図１５ないし図１７に示すように、光電変
換回路１４は、ダイキャップ１６０の第１の上部電極層
１６５の表面に半田付けによって固定され、上記第５の
実施形態とほぼ同様にして構成されている。ただし、こ
の光電変換回路１４は、ｐｉｎ型受光素子としてｐｉｎ
−ＰＤ１と、電子素子として抵抗器６及び等価容量キャ
パシタ７とを、半導体基板２０上にモノリシックに集積
化し、チップ状に加工されている。

【０１６１】ここで、ｐｉｎ−ＰＤ１は、上記第５の実
施形態のｐｉｎ−ＰＤ１と同一であり、第２のパッシベ
ーション絶縁体層８１が第１のパッシベーション８０の
表面上に形成されている。この第２のパッシベーション
絶縁体層８１は、ｎ型電極層６０及びｐ型電極層６１の
表面上に位置する第１のパッシベーション絶縁体層８１
の各開口にそれぞれ連通した２個の開口を有している。

【０１６２】抵抗器６は、上記第５の実施形態の抵抗器
４とほぼ同様に構成され、半導体基板２０の表面上に第
１のパッシベーション絶縁体層８０、金属抵抗層１１１
及び第２のパッシベーション絶縁体層８１を順次積層し
て形成されている。金属抵抗層１１１は、第１及び第２
のパッシベーション絶縁体層８０，８１の間に平板状に
形成されている。第２のバッシベーション絶縁体層８１
は、金属抵抗層１１１の表面上に位置する３個の開口を
有している。

【０１６３】等価容量キャパシタ７は、上記第５実施形
態のキャパシタ５とほぼ同様に構成され、半導体基板２
０の表面上に下部電極層１０２、第２のパッシベーショ
ン絶縁体層８１及び上部電極層１０３を順次積層し、Ｍ
ＩＭ型コンデンサとして形成されている。この等価容量
キャパシタ７は、ｐｉｎ−ＰＤ１の容量と同一の容量値
を有している。

【０１６４】この等価容量キャパシタ７において、下部
電極層１０２は、平板状に形成され、半導体基板２０に
直接オーミック接触している。上部電極層１０３は、平
板状に形成され、第２のパッシベーション絶縁体層８１
を挟んで下部電極層１０２に対向して配置されている。
第２のパッシベーション絶縁体層８１は、下部電極層１
０２の上方であって上部電極層１０３の下方に位置して
いない領域に開口を有している。

【０１６５】これらｐｉｎ−ＰＤ１、抵抗器６及び等価
容量キャパシタ７との間においては、第１ないし第５の
配線パターン１２０〜１２４と第１ないし第５のパッド
パターン１３０〜１３４が、第２のパッシベーション絶
縁体層８１の表面上にそれぞれ形成されている。

【０１６６】第１の配線パターン１２０は、第１のパッ
ドパターン１３０の周縁部と、抵抗器６における金属抵
抗層１１１の中央部とに接触して形成されている。第１
のパッドパターン１３０は、ボンディングワイヤを介し
て第４のリードピン１５２ｄに接続され、第４のリード
ピン１５２ｄを介してフォトダイオード用電源Ｖ_PDの出
力端子に接続されている。

【０１６７】第２の配線パターン１２１は、第２のパッ
ドパターン１３１の周縁部と、抵抗器６の金属抵抗層１
１１の第１端部と、ｐｉｎ−ＰＤ１のｎ型電極層６０と
に接触して形成されている。第２のパッドパターン１３
１は、ボンディングワイヤを介してダイキャップ１６０
の第１のバイパス用キャパシタ１６１の第１の表面電極
層１６５に接続されている。

【０１６８】第３の配線パターン１２２は、第３のパッ
ドパターン１３２の周縁部と、抵抗器６の金属抵抗層１
１１の第２端部と、等価容量キャパシタ７の下部電極層
１０２とに接触して形成されている。第３のパッドパタ
ーン１３２は、ボンディングワイヤを介してダイキャッ
プ１６０の第１のバイパス用キャパシタ１６１の第１の
表面電極層１６５に接続されている。

【０１６９】第４の配線パターン１２３は、第４のパッ
ドパターン１３３の周縁部と、等価容量キャパシタ７の
上部電極層１０３とに接触して形成されている。第４の
パッドパターン１３３は、ボンディングワイヤを介して
ＩＣチップ１７０の第１のプリアンプ１７１の信号入力
端子に接続されている。

【０１７０】第５の配線パターン１２４は、第５のパッ
ドパターン１３４の周縁部と、ｐｉｎ−ＰＤ１のｐ型電
極層６１とに接触して形成されている。第５のパッドパ
ターン１３４は、ボンディングワイヤを介してＩＣチッ
プ１７０の第２のプリアンプ１７２の信号入力端子に接
続されている。

【０１７１】第１及び第２のプリアンプ１７１，１７２
の共通バイアス用端子は、ボンディングワイヤを介して
ダイキャップ１６０の第２のバイパス用キャパシタ１６
２の第２の表面電極層１６６に接続されている。この第
２のバイパス用キャパシタ１６２の第２の表面電極層１
６６は、ボンディングワイヤを介して第３のリードピン
１５３ｃに接続され、第３のリードピン１５３ｃを介し
てプリアンプ用電源Ｖ_CCの出力端子に接続されている。

【０１７２】第１のプリアンプ１７１の信号出力端子
は、ボンディングワイヤを介して第１のリードピン１５
３ａに接続され、第１のリードピン１５３ａを介して図
示しない差動入力アンプの第１入力端子Ｑに接続されて
いる。一方、第２のプリアンプ１７２の信号出力端子
は、ボンディングワイヤを介して第２のリードピン１５
３ｂに接続され、第２のリードピン１５３ｂを介して図
示しない差動入力アンプの第２入力端子Ｑ’に接続され
ている。

【０１７３】なお、第１及び第２のバイパス用キャパシ
タ１６１，１６２の裏面電極層１６４は、導電性基板１
５０及び第５のリードピン１５３ｅを介して接地されて
いる。また、第１及び第２のプリアンプ１７１，１７２
の各アース用端子は、ボンディングワイヤを介して導電
性基体１５１に接続され、導電性基板１５０及び第５の
リードピン１５３ｅを介して接地されている。

【０１７４】ここで、第１のパッシベーション半導体層
８０は、ＳｉＮで形成され、層厚約２００ｎｍを有す
る。第２のパッシベーション半導体層８１は、ＳｉＮで
形成され、層厚約１７０ｎｍを有する。第１ないし第５
の配線パターン１２０〜１２４は、Ｔｉ／Ａｕで形成さ
れ、層厚約３００〜５００ｎｍを有する。金属抵抗層１
１１は、ＮｉＣｒＳｉで形成され、比抵抗約１５０Ωｍ
を有し、かつ、層厚約２５ｎｍを有する。これにより、
抵抗器６は、比抵抗約１５０Ωｍを有する。

【０１７５】下部電極層１０２は、Ｔｉ／Ｐｔ／Ａｕで
形成され、層厚約２００〜４００ｎｍを有する。上部電
極層１０３は、Ｔｉ／Ａｕで形成され、層厚約３００〜
５００ｎｍを有する。下部及び上部電極層１０２，１０
３が上下に対向する有効面積として３０×１２０μｍの
サイズを有する。これにより、等価容量キャパシタ７
は、容量約１ｐＦを有する。

【０１７６】図１８に示すように、このような光電変換
モジュール１５における電子回路を一括して説明する。
ｐｉｎ−ＰＤ１のカソード６０と等価容量キャパシタ７
の下部電極層１０２とは、バイアス回路１４０及び第４
のリードピン１５３ｄを介してフォトダイオード用電源
Ｖ_PDの出力端子に接続されている。ｐｉｎ−ＰＤ１のア
ノード６１は、第１のプリアンプ１７１の信号入力端子
に接続され、等価容量キャパシタ７の上部電極層１０３
は、第２のプリアンプ１７２の信号入力端子に接続され
ている。

【０１７７】第１のプリアンプ１７１の信号出力端子
は、第１のリードピン１５３ａを介して図示しない差動
入力アンプの第１入力端子Ｑに接続され、第２のプリア
ンプ１７２の信号出力端子は、第２のリードピン１５３
ｂを介して図示しない差動入力アンプの第２入力端子
Ｑ’に接続されている。

【０１７８】なお、バイアス回路１４０は、フォトダイ
オード用電源Ｖ_PDの変動に起因したｐｉｎ−ＰＤ１にお
ける雑音の発生を低減するために、抵抗器６と第１及び
第２のバイパス用キャパシタ１６１，１６２とによって
低域通過型ＲＣフィルタを構成している。

【０１７９】すなわち、抵抗器６の第１端部は、ｐｉｎ
−ＰＤ１のｎ型電極層６０と第１のバイパス用キャパシ
タ１６１の第１の表面電極層１６５とに接続されてい
る。抵抗器６の第２端部は、等価容量キャパシタ７の下
部電極層１０２と第１のバイパス用キャパシタ１６１の
第１の表面電極層１６５とに接続されている。抵抗器６
の中央部は、第４のリードピン１５３ｄを介してフォト
ダイオード用電源Ｖ_PDの出力端子に接続されている。

【０１８０】第１及び第２のプリアンプ１７１，１７２
の共通バイアス用端子は、第２のバイパス用キャパシタ
１６２の第２の表面電極層１６６及び第３のリードピン
１５３ｃを介してプリアンプ用電源Ｖ_CCの出力端子に接
続されている。第１及び第２のプリアンプ１７１，１７
２の各アース用端子は、導電性基体１５１及び第５のリ
ードピン１５３ｅを介してそれぞれ接地されている。た
だし、第１及び第２のバイパス用キャパシタ１６１，１
６２の裏面電極層１６３は、導電性基体１５１及び第５
のリードピン１５３ｅを介してそれぞれ接地されてい
る。

【０１８１】次に、光電変換モジュール１５の作用につ
いて説明する。

【０１８２】光電変換回路１４のｐｉｎ−ＰＤ１及び等
価容量キャパシタ７は、フォトダイオード用電源Ｖ_PDか
らバイアス回路１４０を介して印加された所定の電圧に
よってそれぞれバイアスされ、ＩＣチップ１７０の第１
及び第２のプリアンプ１７１，１７２は、プリアンプ用
電源Ｖ_CCから印加された所定の電圧によってバイアスさ
れている。このとき、外部から集光カバー１８０に入射
した信号光は、ｐｉｎ−ＰＤ１の受光面に集光され、ｐ
ｉｎ−ＰＤ１の内部で光電変換される。

【０１８３】そして、ｐｉｎ−ＰＤ１によって生成され
た光電変換信号は、ＩＣチップ１７０の第１のプリアン
プ１７１に出力されて信号成分及び雑音成分の増幅を受
ける。一方、等価容量キャパシタ７によって生成された
雑音補償信号は、ＩＣチップ１７０の第２のプリアンプ
１７２に出力されて雑音成分の増幅を受ける。このよう
に、第１のプリアンプ１７１で増幅された光電変換信号
と、第２のプリアンプ１７２で増幅された雑音補償信号
とは、図示しないコンパレータの前段に接続された差動
入力アンプにそれぞれ出力される。

【０１８４】ここで、ｐｉｎ−ＰＤ１及び等価容量キャ
パシタ７は、光電変換回路１４の半導体基板２０上にモ
ノリシックに形成されているので、これらの出力信号で
ある光電変換信号及び雑音補償信号は、環境温度の変動
やフォトダイオード用電源Ｖ_PDのノイズなどに起因した
雑音成分を同相で含んでいる。そのため、コンパレータ
前段の差動入力アンプから出力された光電変換信号は、
雑音補償信号によって雑音成分を完全に相殺されてい
る。

【０１８５】なお、光電変換回路１４においては、半導
体基板２０の表面上に抵抗器６及び等価容量キャパシタ
７をｐｉｎ−ＰＤ１とモノリシックに集積化して形成す
る。そのため、抵抗器６及び等価容量キャパシタ７はｐ
ｉｎ−ＰＤ１を構成する各種半導体層に接触していない
ので、ｐｉｎ−ＰＤ１におけるリーク電流の低減を阻害
しない。したがって、ｐｉｎ−ＰＤ１の素子特性を向上
させることができる。

【０１８６】ここで、本発明は上記諸々の実施形態に限
られるものではなく、種々の変形を行うことが可能であ
る。例えば、上記諸々の実施形態においては、半導体基
板上にＩｎＰからなるｎ型半導体層と、ＧａＩｎＡｓか
らなるｉ型半導体層及びｐ型半導体層とを順次積層し、
これら各種半導体層をＩｎＰからなるパッシベーション
半導体層で被覆することにより、ｐｉｎ型受光素子を形
成する。

【０１８７】しかしながら、半導体基板上にｐ型半導体
層、ｉ型半導体層及びｎ型半導体層を順次積層すること
により、ｎ型半導体層及びｐ型半導体層の配置を交換し
たｐｉｎ型受光素子を形成しても、上記諸々の実施形態
とほぼ同様な作用効果を得ることができる。なお、この
とき、ｎ型半導体層に接合するパッシベーション半導体
層及びｉ型半導体層の界面領域に、ｎ型半導体層からｎ
型不純物を拡散してドープした不純物拡散領域を形成し
ても、上記諸実施例とほぼ同様な作用効果を得ることが
できる。

【０１８８】また、ｉ型半導体層及びｐ型半導体層の各
構成材料と、パッシベーション半導体層の構成材料と
を、それぞれＧａＩｎＡｓ及びＩｎＰに限定する必要は
ない。つまり、パッシベーション半導体層の構成材料と
しては、ｉ型半導体層及びｐ型半導体層の各構成材料よ
りも大きいバンドギャップエネルギーを有するものであ
れば、上記諸々の実施形態とほぼ同様な作用効果を得る
ことができる。

【０１８９】また、ｎ型半導体層の構成材料と、ｉ型半
導体層及びｐ型半導体層の各構成材料とを、相互に異な
る半導体材料に限定する必要はない。つまり、ｎ型半導
体層、ｉ型半導体層及びｐ型半導体層の各構成材料が同
一の半導体材料であっても、上記諸々の実施形態とほぼ
同様な作用効果を得ることができる。

【０１９０】また、パッシベーション半導体層の導電型
を、ｉ型に限定する必要はなく、ｐ型またはｎ型に設定
してもよい。ただし、パッシベーション半導体層をｐ型
に設定した場合、パッシベーション半導体層自体がｐｎ
接合領域となるので、リーク電流を低減する効果を抑制
する可能性がある。一方、パッシベーション半導体層を
ｎ型に設定した場合も、パッシベーション半導体層とｐ
型半導体層との間の電界強度が増大するので、リーク電
流を低減する効果を抑制する可能性がある。

【０１９１】さらに、上記第３ないし第７の実施形態に
おいては、電子素子としてＨＢＴ、抵抗器またはキャパ
シタをｐｉｎ型受光素子と共にモノリシックに集積化す
ることにより、光電変換回路を形成している。しかしな
がら、電子素子としてはＨＢＴに限定する必要はなく、
ＦＥＴや高電子移動度トランジスタ（HEMT; High Elect
ron Mobility Transistor ）などであっても、上記第３
ないし第７の実施形態とほぼ同様な作用効果を得ること
ができる。

【０１９２】また、ｐｉｎ型受光素子の個数を１個に限
定する必要はない。つまり、複数個のｐｉｎ型受光素子
を半導体基板上に配列してモノリックに集積化すること
により、受光素子アレイを含む光電変換回路を形成して
も、上記第３ないし第７の実施形態とほぼ同様な作用効
果を得ることができる。

【０１９３】なお、パッケージやデバイスやＩＣなどに
対して受光素子アレイをワイヤボンディングによって接
続する場合、受光素子アレイに電気接続したボンディン
グパッドは必然的に受光素子アレイの外部に形成される
ので、受光素子アレイはワイヤボンディングを施された
際の機械的ダメージを低減して受けることになる。その
ため、受光素子アレイは複数のｐｉｎ型受光素子で構成
されているといえども、受光素子アレイの実装歩留り
は、単体で構成されたｐｉｎ型受光素子に比較し、著し
く低減することはない。

【０１９４】また、上記第２、第４及び第６の実施形態
においては、ｐ型半導体層の表面上にパッシベーション
半導体層を成長させる際に加えられた熱に基づいて、ｐ
型半導体層に接合するパッシベーション層の界面領域に
ｐ型半導体層から第２導電型の不純物を拡散することに
より、不純物拡散領域を形成する。しかしながら、ｐ型
半導体層に接合するパッシベーション層の界面領域にｐ
型半導体層から第２導電型の不純物を拡散する方法を何
等限定する必要はなく、全ての半導体層を形成した後に
抵抗加熱炉によって半導体基板を加熱してもよい。

【０１９５】その他、上記第７の実施形態においては、
光電変換回路のｐｉｎ型受光素子を第１の実施形態のｐ
ｉｎ型受光素子として形成している。しかしながら、第
１の実施形態ではなく第２の実施形態のｐｉｎ型受光素
子として、光電変換回路のｐｉｎ型受光素子を形成して
も、上記第７実施例とほぼ同様な作用効果を得ることが
できる。

【０１９６】また、上記第７の実施形態においては、光
電変換回路の等価容量キャパシタをＭＩＭ型コンデンサ
として形成している。しかしながら、ＭＩＭ型コンデン
サばかりではなくＭＩＳ（Metal-Insulator-Semiconduc
tor）型コンデンサとして、光電変換回路の等価容量キ
ャパシタを形成しても、上記第７実施例とほぼ同様な作
用効果を得ることができる。

【０１９７】また、上記第７の実施形態においては、光
電変換回路の等価容量キャパシタを、ｐｉｎ型受光素子
の容量と同一の容量値を有する素子として形成してい
る。しかしながら、光電変換回路の等価容量キャパシタ
をｐｉｎ型受光素子と同一の構造を有するダミーのｐｉ
ｎ型受光素子に置換しても、上記第７実施例とほぼ同様
な作用効果を得ることができる。

【０１９８】

【実施例】以下、本発明に係る諸実施例について、図１
９ないし図２１を参照して説明する。

【０１９９】第１の実施例 上記第１の実施形態のｐｉｎ型受光素子に対して、パッ
シベーション半導体層の形成に基づいた暗電流の抑制を
確認する実験を行った。ここで、２種類の対比するｐｉ
ｎ型受光素子としては、第１の実施形態の記載と略同一
にパッシベーション半導体層を形成したものと、パッシ
ベーション半導体を形成しなかった点のみで第１の実施
形態の記載とは異なるものとを、それぞれ試作した。

【０２００】これら２種類のｐｉｎ型受光素子をそれぞ
れ暗所に設置した上で、各電流−電圧特性を測定した結
果を図１９に示す。図１９においては、横軸にバイアス
電圧の電圧値を設定するとともに、縦軸に暗電流の電流
値を設定す。また、パッシベーション半導体層を備えた
ｐｉｎ型受光素子の特性曲線を実線で示し、パッシベー
ション半導体層を備えていないｐｉｎ型受光素子の特性
曲線を点線で示す。

【０２０１】図１９に示すように、パッシベーション半
導体層を備えたｐｉｎ型受光素子で発生した暗電流のレ
ベルは、パッシベーション半導体層を備えていないｐｉ
ｎ型受光素子で発生した暗電流に比較し、低レベルの逆
バイアス電圧に対して著しく小さく、例えば約−２Ｖ程
度の逆バイアス電圧に対して１／１０程度である。

【０２０２】そのため、第１の実施形態のｐｉｎ型受光
素子においては、暗電流の発生がパッシベーション半導
体層の形成に基づいて抑制されていることがわかる。

【０２０３】第２の実施例 上記第１の実施形態のｐｉｎ型受光素子に対して、ｎ型
半導体層、ｉ型半導体層、ｐ型半導体層及びパッシベー
ション半導体層に施した表面処理に基づいた暗電流の抑
制を確認する実験を行った。ここで、３種類の対比する
ｐｉｎ型受光素子としては、第１の実施形態の記載と略
同一に各種半導体層の表面にＨＣｌ系の洗浄液で浸漬し
たものと、第１の実施形態の記載と略同一に各種半導体
層の表面にＨＦ系の洗浄液で浸漬したものと、表面処理
を施さなかった点のみで第１の実施形態の記載とは異な
るものとを、それぞれ試作した。

【０２０４】なお、表面処理の諸条件は、次の通りであ
った。

【０２０５】（１）ＨＣｌ系の洗浄液による表面処理を
受けたｐｉｎ型受光素子 洗浄液の混合成分比 ＨＣｌ：Ｈ₂ Ｏ＝１：１０（体積比） 処理時間 ５分 （２）ＨＦ系の洗浄液による表面処理を受けたｐｉｎ型
受光素子 洗浄液の混合成分比 ＨＦ：Ｈ₂ Ｏ＝１：１０（体積比） 処理時間 ５分 これら３種類のｐｉｎ型受光素子をそれぞれ暗所に設置
した上で、各電流−電圧特性を測定した結果を図２０に
示す。図２０においては、横軸にバイアス電圧の電圧値
を設定し、縦軸に暗電流の電流値を設定する。また、Ｈ
Ｃｌ系の洗浄液で表面処理を施したｐｉｎ型受光素子の
特性曲線を実線で示し、ＨＦ系の洗浄液で表面処理を施
したｐｉｎ型受光素子の特性曲線を一点鎖線で示し、表
面処理を施していないｐｉｎ型受光素子の特性曲線を点
線で示す。

【０２０６】図２０に示すように、ＨＣｌ系の洗浄液で
表面処理を施したｐｉｎ型受光素子で発生した暗電流の
レベルは、表面処理を施していないｐｉｎ型受光素子で
発生した暗電流のレベルに比較し、高レベルの逆バイア
ス電圧に対して著しく小さく、例えば約−１５Ｖの逆バ
イアス電圧に対して１／５程度である。

【０２０７】また、ＨＦ系の洗浄液で表面処理を施した
ｐｉｎ型受光素子で発生した暗電流のレベルは、表面処
理を施していないｐｉｎ型受光素子で発生した暗電流の
レベルに比較し、高レベルの逆バイアス電圧に対して著
しく小さく、例えば約−１５Ｖの逆バイアス電圧に対し
て１／２５程度である。

【０２０８】そのため、第１の実施形態のｐｉｎ型受光
素子においては、暗電流の発生が各種半導体層に施した
表面処理に基づいて抑制されていることがわかる。

【０２０９】第３の実施例 上記第２の実施形態のｐｉｎ型受光素子に対して、ｐ型
半導体層に接合するパッシベーション半導体層及びｉ型
半導体層の各界面領域に不純物拡散層を形成するアニー
ル処理に基づいた暗電流の抑制を確認する実験を行っ
た。ここで、２種類の対比するｐｉｎ型受光素子として
は、第２の実施形態の記載と略同一にアニール処理を施
したものと、アニール処理を施さなかった点のみで第２
の実施形態の記載とは異なるものとを、それぞれ試作し
た。

【０２１０】なお、アニール処理の諸条件は、次の通り
であった。

【０２１１】 雰囲気媒体 Ｎ₂ ガス 処理温度 ６００℃ 処理時間 １時間 これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置
した上で、各電流−電圧特性を測定した結果を図２１に
示す。図２１においては、横軸にバイアス電圧の電圧値
を設定するとともに、縦軸に暗電流の電流値を設定す。
また、アニール処理を施したｐｉｎ型受光素子の特性曲
線を実線で示し、アニール処理を施さなかったｐｉｎ型
受光素子の特性曲線を点線で示す。

【０２１２】図２１に示すように、アニール処理を施し
たｐｉｎ型受光素子で発生した暗電流のレベルは、アニ
ール処理を施さなかったｐｉｎ型受光素子で発生した暗
電流に比較し、低レベルから高レベルまでの比較的広範
囲の逆バイアス電圧に対して著しく小さく、逆バイアス
電圧の各レベルに対して１／１０以下になる。

【０２１３】そのため、第２の実施形態のｐｉｎ型受光
素子においては、暗電流の発生が不純物拡散層を形成す
るアニール処理に基づいて抑制されていることがわか
る。

【０２１４】

【発明の効果】以上、詳細に説明したように、本発明の
ｐｉｎ型受光素子においては、第１の半導体層と第３の
半導体層との間におけるｐｎ接合領域の界面は、ワイド
バンドギャップ半導体層である第４の半導体層に対する
ヘテロ接合となる。そのため、逆バイアス電圧の印加時
に生成された空乏層は、第４の半導体層とその表面を被
覆する絶縁体層との界面にまで到達して露出することは
ない。したがって、第４の半導体層と絶縁体層との間の
界面準位に対応して第２及び第３の半導体層の壁面に沿
って流れるリーク電流が低減するので、暗電流の抑制に
基づいて素子特性が向上するという効果を提供すること
ができる。

【０２１５】次に、本発明のｐｉｎ型受光素子の製造方
法においては、ワイドバンドギャップ半導体層である第
４の半導体層を、同一の半導体材料で構成された第２及
び第３の半導体層上に形成する。そのため、第４の半導
体層の結晶性が比較的良好に保持されるとともに、ｐｎ
接合領域の配置が第１ないし第３の半導体層を形成する
工程のみに基づいて決定される。したがって、第４の半
導体層によってｐｎ接合領域を完全に被覆させるという
効果を提供することができる。

【０２１６】次に、本発明の光電変換回路においては、
半導体基板上に電子素子を本発明のｐｉｎ型受光素子と
モノリシックに集積化して形成する。そのため、ｐｉｎ
型受光素子における暗電流の発生が抑制されるので、電
子素子における雑音の発生が低減する。したがって、ｐ
ｉｎ型受光素子に入力した光信号に対する電子素子の受
信感度が向上するという効果を提供することができる。
また、個別素子を組合わせることなく、各種の電子素子
がモノリシックに集積化して形成されるので、実装面積
の縮小及び実装コストの削減を促進するという効果を提
供することができる。

【０２１７】次に、本発明の光電変換回路の製造方法に
おいては、半導体基板上に電子素子を本発明のｐｉｎ型
受光素子の製造方法で形成されたｐｉｎ型受光素子とモ
ノリシックに集積化して形成する。そのため、ｐｉｎ型
受光素子においては、第４の半導体層の結晶性が比較的
良好に形成されるとともに、ｐｎ接合領域の配置が第１
ないし第３の半導体層を形成する工程のみに依存するこ
とになる。したがって、第４の半導体層によってｐｎ接
合領域を完全に被覆させるという効果を提供することが
できる。

【０２１８】次に、本発明の光電変換モジュールにおい
ては、半導体基板上にｐｉｎ型受光素子とともに電子素
子として等価容量キャパシタ及び抵抗器をモノリシック
に集積化して形成された本発明の光電変換回路と、この
光電変換回路に電気接続された第１及び第２のプリアン
プとを、導電性基体上にパッケージ化している。そのた
め、ｐｉｎ型受光素子におけるリーク電流が低減するの
で、第１及び第２のプリアンプにおける雑音の発生が低
減する。したがって、第１のプリアンプから出力された
光電変換信号と、第２のプリアンプから出力された雑音
補償信号とに基づいて、環境温度やバイアス電源などの
変動に起因した同相雑音を完全に除去することにより、
ｐｉｎ型受光素子に入力した光信号を電気信号に変換す
る光電変換特性が格段に向上するという効果を提供する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るｐｉｎ型受光素
子の構造を示す断面図である。

【図２】図１のｐｉｎ型受光素子の製造工程を順次示す
断面図である。

【図３】図１のｐｉｎ型受光素子における図２に後続す
る製造工程を順次示す断面図である。

【図４】本発明の第２の実施形態に係るｐｉｎ型受光素
子の構造を示す断面図である。

【図５】本発明の第３の実施形態に係る光電変換回路の
構造を示す断面図である。

【図６】図５の光電変換回路の製造工程を順次示す断面
図である。

【図７】図５の光電変換回路における図６に後続する製
造工程を順次示す断面図である。

【図８】本発明の第４の実施形態に係る光電変換回路の
構造を示す断面図である。

【図９】本発明の第５の実施形態に係る光電変換回路の
構造を示す断面図である。

【図１０】図９の光電変換回路の製造工程を順次示す断
面図である。

【図１１】図９の光電変換回路における図１０に後続す
る製造工程を順次示す断面図である。

【図１２】本発明の第６の実施形態に係る光電変換回路
の構造を示す断面図である。

【図１３】本発明の第７の実施形態に係る光電変換モジ
ュールの構成を示す上面図である。

【図１４】図１３の光電変換モジュールにおけるＡ−Ａ
線に沿った構造を示す断面図である。

【図１５】図１３の光電変換モジュールにおける光電変
換回路の構成を示す上面図である。

【図１６】図１５の光電変換回路におけるＢ−Ｂ線に沿
った構造を示す断面図である。

【図１７】図１５の光電変換回路におけるＣ−Ｃ線に沿
った構造を示す断面図である。

【図１８】図１３の光電変換モジュールにおける電子回
路に関する等価回路の構成を示す回路図である。

【図１９】図１のｐｉｎ型受光素子におけるパッシベー
ション半導体層の形成に対応したバイアス電圧−暗電流
特性を示すグラフである。

【図２０】図１のｐｉｎ型受光素子における各種半導体
層に施した表面処理に対応したバイアス電圧−暗電流特
性を示すグラフである。

【図２１】図４のｐｉｎ型受光素子における不純物拡散
層を形成するアニール処理に対応したバイアス電圧−暗
電流特性を示すグラフである。

【符号の説明】

１，２…ｐｉｎ型受光素子、３〜５…電子素子、６…抵
抗器、７…等価容量キャパシタ、１０〜１４…光電変換
回路、１５…光電変換モジュール、２０…半導体基板、
３０…第１の半導体層、３１…第２の半導体層、３２…
第３の半導体層、３３…不純物拡散領域、４０…第４の
半導体層、６０…第１の電極層、６１…第２の電極層、
１５１…導電性基体、１７１…第１のプリアンプ、１７
２…第２のプリアンプ。

フロントページの続き (72)発明者 道口 健太郎 神奈川県横浜市栄区田谷町１番地 住友電 気工業株式会社横浜製作所内

Claims (22)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板上に形成され、第１導電型の不純物をド
   ープして構成された第１の半導体層と、 この第１の半導体層上にメサ型に形成され、第１の半導
   体材料に不純物を故意にドープしないで構成された第２
   の半導体層と、 この第２の半導体層上にメサ型に形成され、前記第１の
   半導体材料に前記第１導電型とは異なる第２導電型の不
   純物をドープして構成された第３の半導体層と、 前記第１の半導体層上にオーミック接触して形成された
   第１の電極層と、 前記第３の半導体層上にオーミック接触して形成された
   第２の電極層と、 前記第１ないし第３の半導体層の周囲に形成され、前記
   第１の半導体材料よりも大きいバンドギャップエネルギ
   ーを有する第２の半導体材料に、不純物を故意にドープ
   しないで構成された第４の半導体層とを備えることを特
   徴とするｐｉｎ型受光素子。
2. 【請求項２】 前記第３の半導体層に接合する前記第４
   の半導体層の界面領域は、前記第２の半導体材料に前記
   第２導電型の不純物をドープして構成されたことを特徴
   とする請求項１記載のｐｉｎ型受光素子。
3. 【請求項３】 前記第１の半導体材料はＧａＩｎＡｓで
   あり、前記第２の半導体材料はＩｎＰであることを特徴
   とする請求項１または請求項２記載のｐｉｎ型受光素
   子。
4. 【請求項４】 前記半導体基板と前記第１ないし第４の
   半導体層との周囲に形成された絶縁体層をさらに備える
   ことを特徴とする請求項１ないし請求項３のいずれか一
   つに記載のｐｉｎ型受光素子。
5. 【請求項５】 前記第１導電型はｎ型であり、前記第２
   導電型はｐ型であることを特徴とする請求項１ないし請
   求項４のいずれか一つに記載のｐｉｎ型受光素子。
6. 【請求項６】 半導体基板上に、第１導電型の不純物を
   ドープして構成された第１の半導体層と、第１の半導体
   材料に不純物を故意にドープしないで構成された第２の
   半導体層と、前記第１の半導体材料に前記第１導電型と
   は異なる第２導電型の不純物をドープして構成された第
   ３の半導体層とを順次積層して形成する第１のフェーズ
   と、 この第１のフェーズで形成された前記第２及び第３の半
   導体層の周辺領域を除去することにより、当該第２及び
   第３の半導体層をそれぞれメサ型に加工する第２のフェ
   ーズと、 この第２のフェーズでメサ型に加工された前記第２及び
   第３の半導体層と前記第１の半導体層との周囲に、前記
   第１の半導体材料よりも大きいバンドギャップエネルギ
   ーを有する第２の半導体材料に、不純物を故意にドープ
   しないで構成された第４の半導体層を形成する第３のフ
   ェーズと、 この第３のフェーズで形成された前記第４の半導体層の
   所定領域を除去することによって前記第１及び第３の半
   導体層の所定領域をそれぞれ露出した上で、当該第１の
   半導体層上に第１の電極層をオーミック接触して形成す
   るとともに、当該第３の半導体層上に第２の電極層をオ
   ーミック接触して形成する第４のフェーズとを備えるこ
   とを特徴とするｐｉｎ型受光素子の製造方法。
7. 【請求項７】 前記第３のフェーズは、前記第３の半導
   体層に接合する前記第４の半導体層の界面領域に、当該
   第３の半導体層から前記第２導電型の不純物を拡散して
   ドープさせる加熱処理を含むことを特徴とする請求項６
   記載のｐｉｎ型受光素子の製造方法。
8. 【請求項８】 前記加熱処理は、前記第３の半導体層の
   周囲に前記第４の半導体層を成長させる際に加えられた
   熱に基づいて実行することを特徴とする請求項７記載の
   ｐｉｎ型受光素子の製造方法。
9. 【請求項９】 前記加熱処理は、前記半導体基板と前記
   第１ないし第４の半導体層との雰囲気に加えられた熱に
   基づいて実行することを特徴とする請求項７記載のｐｉ
   ｎ型受光素子の製造方法。
10. 【請求項１０】 前記第４のフェーズに後続して前記第
    １及び第２の半導体材料の各表面に存在する不純物のみ
    に実質的に反応する洗浄液に前記第１ないし第４の半導
    体層の周囲を浸漬することによって当該第１ないし第４
    の半導体層の各表面を洗浄する第５のフェーズと、この
    第５のステップで表面処理を受けた前記第１ないし第４
    の半導体層と前記半導体基板との周囲に絶縁体層を形成
    する第６のフェーズとをさらに備えることを特徴とする
    請求項６ないし請求項９のいずれか一つに記載のｐｉｎ
    型受光素子の製造方法。
11. 【請求項１１】 前記洗浄液は、ＨＣｌまたはＨＦのい
    ずれかを含むことを特徴とする請求項１０記載のｐｉｎ
    型受光素子の製造方法。
12. 【請求項１２】 請求項１ないし請求項５のいずれか一
    つに記載されたｐｉｎ型受光素子と、 前記半導体基板上に前記ｐｉｎ型受光素子とモノリシッ
    クに集積化して形成され、当該ｐｉｎ型受光素子に電気
    接続された電子素子とを備えることを特徴とする光電変
    換回路。
13. 【請求項１３】 前記半導体基板上にモノリシックに集
    積化して形成され、相互に電気接続されて受光素子アレ
    イを構成する複数個の前記ｐｉｎ型受光素子を備えるこ
    とを特徴とする請求項１２記載の光電変換回路。
14. 【請求項１４】 前記電子素子は、ヘテロ接合バイポー
    ラトランジスタであることを特徴とする請求項１２また
    は請求項１３記載の光電変換回路。
15. 【請求項１５】 前記電子素子は、前記半導体基板上に
    形成されたキャパシタと、前記半導体基板上に絶縁体層
    を介在させて形成された抵抗器とで構成されていること
    を特徴とする請求項１２または請求項１３記載の光電変
    換回路。
16. 【請求項１６】 前記キャパシタは、前記ｐｉｎ型受光
    素子の容量と同一の容量値を有する等価容量キャパシタ
    であることを特徴とする請求項１５記載の光電変換回
    路。
17. 【請求項１７】 請求項６ないし請求項１１のいずれか
    一つに記載されたｐｉｎ型受光素子の製造方法を実行す
    る第１のステップと、 前記半導体基板上に前記第１のステップで形成された前
    記ｐｉｎ型受光素子とモノリシックに集積化して電子素
    子を形成し、当該ｐｉｎ型受光素子と当該電子素子とを
    電気接続する第２のステップとを備えることを特徴とす
    る光電変換回路の製造方法。
18. 【請求項１８】 前記第２のステップは、前記第４の半
    導体層上に前記電子素子を形成する際に加えられた熱に
    基づいて、前記第３の半導体層に接合する当該第４の半
    導体層の界面領域に、当該第３の半導体層から前記第２
    の導電型を有する不純物を拡散してドープさせる加熱処
    理を含むことを特徴とする請求項１７記載の光電変換回
    路の製造方法。
19. 【請求項１９】 導電性基体と、 この導電性基体上に設置された請求項１６記載の光電変
    換回路と、 前記導電性基体上に設置され、前記ｐｉｎ型受光素子に
    電気接続された第１のプリアンプと、 この第１のプリアンプと同一な構成を有して前記導電性
    基体上に設置され、前記等価容量キャパシタに電気接続
    された第２のプリアンプとを備えることを特徴とする光
    電変換モジュール。
20. 【請求項２０】 前記導電性基体上に形成され、前記抵
    抗器に電気接続されて前記ｐｉｎ型受光素子のバイアス
    回路を構成するバイパス用キャパシタをさらに備えるこ
    とを特徴とする請求項１９記載の光電変換モジュール。
21. 【請求項２１】 前記バイパス用キャパシタを構成する
    ダイキャップは、前記第１のプリアンプ及び前記第２の
    プリアンプをモノリシックに構成する半導体チップに隣
    接し、前記光電変換回路を搭載していることを特徴とす
    る請求項２０記載の光電変換モジュール。
22. 【請求項２２】 前記導電性基体は、ＴＯパッケージ規
    格のＴＯ１８構造を有して構成されていることを特徴と
    する請求項１９ないし請求項２１のいずれか一つに記載
    の光電変換モジュール。