CN101989630A - 台面光电二极管及其制造方法 - Google Patents

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Abstract

本发明提供了一种台面光电二极管及其制造方法。一种台面光电二极管，其包括台面，台面(光接收区台面)的侧壁和台面的上表面中的至少台面的肩部部分被生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层(例如，未掺杂的InP层)连续覆盖。在半导体层中，覆盖台面的侧壁的部分的层厚度D1等于或者大于850nm。

Description

台面光电二极管及其制造方法
本申请基于日本专利申请No.2009-178985，其内容通过引用结合于此。
技术领域
本发明涉及一种台面光电二极管和用于制造台面光电二极管的方法。
背景技术
台面光电二极管的特征在于：能够减小寄生电容，能容易地进行模块安装，由于在除了光接收单元之外的任何地方都不存在光吸收层因此频率响应特性不会由于光耦合泄漏而退化，等等。在该台面光电二极管中，其pn结可以通过晶体生长来形成。因此，能够容易控制pn结的位置和电场分布。
此外，通过用半导体层覆盖处理成台面的光吸收层的侧壁，半导体和电介质钝化膜(例如，SiN膜)之间的界面不是形成光吸收层的窄带隙半导体层(例如，InGaAs层)和电介质钝化膜之间的界面，而用作为宽带隙半导体层(例如，InP层)和电介质钝化膜之间的具有时间稳定性的界面。因此，可以实现长期稳定的可靠性。
日本特开专利公布No.H09-213988和2004-119563每个都公开了用半导体层覆盖台面光电二极管的pn结的示例技术。
根据日本特开专利公布No.H09-213988中公开的技术，通过在掺杂Fe的InP衬底上堆叠n型半导体层、i型半导体层和p型半导体层来形成PIN结构，并且在i型半导体层和p型半导体层上进行蚀刻以形成具有圆锥截头锥体形状的第一台面。然后形成钝化半导体层，并在钝化半导体层和n型半导体上进行蚀刻以形成包括第一台面且与第一台面同心的第二台面。然后形成覆盖整个表面的绝缘膜，并形成n型电极层和p型电极层。
根据日本特开专利公布No.2004-119563中公开的技术，在n型InP衬底上堆叠n型InAlAs缓冲层、n型InAlAs倍增层、形成有p型InAlAs层和p型InGaAs层的场调整层、p型InGaAs光吸收层、p型InAlAs帽盖层和p型InGaAs接触层。然后，通过图案化二氧化硅膜(SiO2膜)形成SiO2掩模，并且通过SiO2掩模在p型InGaAs光吸收层、p型InAlAs帽盖层和p型InGaAs接触层上进行蚀刻。通过这种方式，形成具有圆锥截头锥体形状的第一台面。然后利用SiO2掩模堆叠p型InP掩埋层和高电阻InP掩埋层。然后在高电阻InP掩埋层、p型InP掩埋层、场调整层、n型InAlAs倍增层和n型InAlAs缓冲层上进行蚀刻以形成包括第一台面且与第一台面同心的第二台面。然后形成绝缘钝化膜，并且形成p电极和n电极，并且部分地露出p型InGaAs接触层和n型InP衬底。在n型InP衬底的底面的下面形成氮化硅防反射膜。
发明内容
在一个实施例中，提供了一种包括提供在半导体衬底上的堆叠结构的台面光电二极管。通过按顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，和第二导电型的半导体层，形成该堆叠结构。第二导电型的半导体层和光吸收层形成台面。台面的侧壁和台面的上表面中的至少台面的肩部部分被生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续地覆盖。通过半导体层用电介质钝化膜覆盖台面。覆盖台面侧壁的半导体层的部分的层厚度D1等于或大于850nm。
在另一实施例中，提供了一种包括提供在半导体衬底上的堆叠结构的台面光电二极管。通过按顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，和第二导电型的半导体层，形成该堆叠结构。第二导电型的半导体层和光吸收层形成台面。台面的侧壁和台面的上表面中的至少台面的肩部部分被生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续地覆盖。通过半导体层用电介质钝化膜覆盖台面。覆盖台面的侧壁的半导体的部分的层厚度D1用下面的公式(1)来表示：
D1≥1/2×(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(1)
其中κ表示半导体的相对介电常数，ε0表示真空的介电常数，q表示元电荷，Nd表示pn结的n型区域中的施主浓度，Na表示pn结的p型区域中的受主浓度，并且V表示反向偏压。
在另一实施例中，提供了一种用于制造台面光电二极管的方法，包括通过按顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，和第二导电型的半导体层，在半导体衬底上形成堆叠结构；将第二导电型的半导体层和光吸收层处理成台面；用生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续覆盖台面的侧壁和台面的上表面中的至少台面的肩部部分；以及通过半导体层用电介质钝化膜覆盖台面。在形成堆叠结构中，按顺序进行处理、连续地覆盖侧壁和肩部部分、以及覆盖台面。在连续地覆盖侧壁和肩部部分中，以下述方式生长半导体层，及覆盖台面侧壁的半导体层的部分的层厚度D1变为等于或大于850nm。
附图说明
从结合附图对某些优选实施例进行的以下描述，本发明的上述和其他目的、优点和特征将变得更加明显，其中：
图1是根据第一实施例的台面光电二极管(顶部照射型台面PIN光电二极管)的结构的截面图；
图2是示出用于说明制造根据第一实施例的台面光电二极管的方法的一系列处理图中的一个的截面图；
图3是示出用于说明制造根据第一实施例的台面光电二极管的方法的一系列处理图中的另一个的截面图；
图4是示出用于说明制造根据第一实施例的台面光电二极管的方法的一系列处理图中的又一个的截面图；
图5是示出用于说明制造根据第一实施例的台面光电二极管的方法的一系列处理图中的再一个的截面图；
图6是示出用于说明制造根据第一实施例的台面光电二极管的方法的一系列处理图中的另一个的截面图；
图7示出了反向偏压和暗电流值之间的关系；
图8示出了台面侧壁上的半导体层(InP层)的层厚度和暗电流值之间的关系；
图9是根据第二实施例的台面光电二极管(背面照射型台面PIN光电二极管)的结构的截面图；和
图10是根据第三实施例的台面光电二极管(背面照射型台面雪崩光电二极管)的结构的截面图。
具体实施方式
日本特开专利公布No.H09-213988仅公开了“层厚度约为10到500nm”的有关用于生长钝化半导体层(InP掩埋层)的条件，而没有公开结构的任何其它特征。
本发明人制造了具有根据日本特开专利公布No.H09-213988的结构的台面光电二极管。在该台面光电二极管中，观测到了初始V-I特性的退化和长期可靠性的退化。
另一方面，日本特开专利公布No.2004-119563公开了使用选择性生长技术来增加圆形台面的侧壁厚度。然而，当靠近观测p型InGaAs接触层附近的高电阻InP掩埋层的形状时，在p型InGaAs接触层上不存在InP层。此外，由于位于台面附近的InP层的部分的上表面是凹面，所以插入凹陷和台面之间的InP层的部分的层厚度更小。在这种结构中，当施加反向偏压时，在具有较小的InP层厚度的部分处发生局部电场集中。结果，器件特性不容易稳定。
如上所述，难以获得具有稳定器件特性和长期可靠性的台面光电二极管。
认为在日本特开专利公布No.H09-213988中公开的台面光电二极管中，初始V-I特性和长期可靠性退化的原因是：由于InP掩埋层薄(500nm或更小)，所以当施加反向偏压时耗尽层会扩展，并且在耗尽层和电介质钝化膜之间产生电接触，导致不稳定的界面状态。
根据本发明的台面光电二极管，台面的侧壁和台面的上表面中的至少台面的肩部部分被生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型、或者未掺杂型的半导体层连续覆盖。通过这种布置，当施加反向偏压时能够适当地防止局部电场集中，并且能够实现稳定的器件特性。而且，由于覆盖台面的侧壁的半导体层的部分的层厚度D1等于或者大于850nm，所以当施加反向偏压时，通过该半导体层能够适当地防止由于耗尽层从台面的扩展引起的耗尽层和电介质钝化膜之间的电接触。因此，能够实现稳定的长期可靠性。
根据本发明，能够获得具有稳定的器件特性和长期可靠性的台面光电二极管。
现在在这里将参考示出的实施例描述本发明。本领域的技术人员将认识到，使用本发明的教导能够实现许多替代实施例，而且本发明不限于为说明目的而示出的实施例。
下面将参考附图说明本发明的实施例。注意，在所有附图中任何类似的要素将用相同的附图标记或符号表示，并将不重复它们的说明。
[第一实施例]
图1是根据第一实施例的台面光电二极管1的结构的截面图。
根据该实施例的台面光电二极管1在半导体衬底(例如，半绝缘InP衬底11)上具有堆叠结构。该堆叠结构具有按顺序堆叠和生长的：由第一导电型的半导体制成的缓冲层(例如，n型半导体缓冲层12)，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层(例如，未掺杂的InP蚀刻停止层13)，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层(例如，未掺杂的InGaAs光吸收层14)，和第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)。第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)和光吸收层(例如，未掺杂的InGaAs光吸收层14)形成台面(光接收区台面19)。台面(光接收区台面19)的侧壁23和至少台面(光接收区台面19)的上表面24中的台面(光接收区台面19)的肩部部分(肩部部分25)被生长在所述台面的侧壁和上表面中的第一导电型、第二导电型、半绝缘型或未掺杂型的半导体层(例如，未掺杂的InP层17)连续覆盖。通过半导体层(例如，未掺杂的InP层17)用电介质钝化膜(表面钝化膜18)覆盖台面(光接收区台面19)。覆盖台面(光接收区台面19)的侧壁23的半导体层(例如，未掺杂的InP层17)的部分的层厚度D1等于或大于850nm。
或者，根据该实施例的台面光电二极管1在半导体衬底(例如，半绝缘InP衬底11)上具有堆叠结构。该堆叠结构具有按顺序堆叠和生长的：由第一导电型的半导体制成的缓冲层(例如，n型半导体缓冲层12)，由第一导电型、第二导电型或未掺杂型的半导体制成的蚀刻停止层(例如，未掺杂的InP蚀刻停止层13)，由第一导电型、第二导电型或未掺杂型的半导体制成的光吸收层(例如，未掺杂的InGaAs光吸收层14)，和第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)。第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)和光吸收层(例如，未掺杂的InGaAs光吸收层14)形成台面(光接收区台面19)。台面(光接收区台面19)的侧壁23和至少台面(光接收区台面19)的上表面24中的台面(光接收区台面19)的肩部部分(肩部部分25)被生长在所述台面的侧壁和上表面中的第一导电型、第二导电型、半绝缘型或未掺杂型的半导体层(例如，未掺杂的InP层17)连续覆盖。通过半导体层(例如，未掺杂的InP层17)用电介质钝化膜(表面钝化膜18)覆盖台面(光接收区台面19)。覆盖台面(光接收区台面19)的侧壁23的半导体层(例如，未掺杂的InP层17)的部分的层厚度D1用下面的公式(1)表示：
D1≥1/2×(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(1)
其中κ表示半导体的相对介电常数，ε0表示真空的介电常数，q表示元电荷，Nd表示pn结的n型区域中的施主浓度，Na表示pn结的p型区域中的受主浓度，并且V表示反向偏压。
通过用于制造根据该实施例的台面光电二极管的方法，顺序地进行下面的第一至第四过程。在第一过程中，通过按顺序堆叠和生长由第一导电型的半导体制成的缓冲层(例如，n型半导体缓冲层12)，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层(例如，未掺杂的InP蚀刻停止层13)，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层(例如，未掺杂的InGaAs光吸收层14)，和第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)，在半导体衬底(例如，半绝缘InP衬底11)上形成堆叠结构。在第二过程中，将第二导电型的半导体层(例如，p型InGaAs帽盖层15和p+型InGaAs接触层16)和光吸收层(例如，未掺杂的InGaAs光吸收层14)处理成台面(光接收区台面19)。在第三过程中，用生长在台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层(例如，未掺杂的InP层17)连续覆盖台面(光接收区台面19)的侧壁23和至少台面(光接收区台面19)的上表面24中的台面(光接收区台面19)的肩部部分(肩部部分25)。在第四过程中，通过半导体层(例如，未掺杂的InP层17)用电介质钝化膜(表面钝化膜18)覆盖台面(光接收区台面19)。在第三过程中，以下述方式生长半导体层(例如，未掺杂的InP层17)，即覆盖台面(光接收区台面19)的侧壁23的半导体层(例如，未掺杂的InP层17)的部分的层厚度D 1变为等于或大于850nm。
下面将更详细地描述该实施例。
首先，描述根据第一实施例的台面光电二极管1的结构。
根据该实施例的台面光电二极管1是顶部照射型台面PIN-PD(顶部照射型台面PIN光电二极管)。如图1所示，根据该实施例的台面光电二极管1包括半绝缘InP衬底11和通过MOVPE顺序地堆叠并生长在半绝缘InP衬底11上的n型半导体缓冲层12、未掺杂的InP蚀刻停止层13、未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16。
未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16被处理成“台面”形状，并且形成光接收区台面19。
在该实施例中，例如，未掺杂的InP蚀刻停止层13也是光接收区台面19的一部分。
光接收区台面19的侧壁23是在光接收区台面19底部变宽的方向上倾斜的表面。更具体地，在侧壁23上不存在突出部分，并且光接收区台面19的形状是所谓的“锥形台面形状(正向台面形状)”。光接收区台面19的平面形状的优选示例为圆形。
具有该形状的光接收区台面19的侧壁23和至少光接收区台面19的上表面24中的光接收区台面19的肩部部分(在下文中称为肩部部分25)被生长(再生长)在侧壁23和上表面24上的未掺杂的InP层17连续覆盖。
例如，光接收区台面19的肩部部分25是沿光接收区台面19的上表面24的外围部分的环状部分。
光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度D1等于或者大于850nm，并且在光接收区台面19的上表面24上的未掺杂的InP层17的层厚度D2等于或者大于500nm而小于850nm。
例如，未掺杂的InP层17用由SiN制成的表面钝化膜18覆盖。换句话说，未掺杂的InP层17用电介质膜覆盖。在光接收区台面19的形成区域外部的预定区域中，该表面钝化膜18与半绝缘InP衬底11相接触，但是没有通过n型半导体缓冲层12。
例如，通过形成在未掺杂的InP层17中的环形开口43，在光接收区台面19的上表面24上提供环状p电极40。
在光接收区台面19的形成区域外部的半导体缓冲层12上提供n电极41。
在表面钝化膜18上提供阶梯结构上互连电极(interconnection electrode over step-structure)42。例如，该阶梯结构上互连电极42形成为覆盖光接收区台面19的上表面24上的p电极40的环形形状，并且与p电极40的上端部分相接触。
半绝缘InP衬底11具有被抛光的底表面，以具有期望的厚度。
在具有该结构的台面光电二极管1中，p型InGaAs帽盖层15和p+型InGaAs接触层16形成p区，并且未掺杂的InGaAs光吸收层14和未掺杂的InP层17形成n区。p区和n区之间的界面形成pn结面。
接下来，将描述制造根据第一实施例的台面光电二极管(台面PIN-PD)的方法。
首先，如图2所示，通过MOVPE在半绝缘InP衬底11上顺序地堆叠并生长n型半导体缓冲层12、未掺杂的InP蚀刻停止层13、未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16。
如图3所示，利用未掺杂的InP蚀刻停止层13进行蚀刻，以将未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16处理成在平面图中观察为圆形的台面结构。更具体地，在p+型InGaAs接触层16上形成蚀刻掩模，并且对未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16进行蚀刻。该蚀刻可以是湿法蚀刻或干法蚀刻。
如图4所示，然后进行蚀刻以选择性移除未掺杂的InP蚀刻停止层13的露出部分。通过这种方式，将InP蚀刻停止层13、未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16处理成在平面图中观察为圆形的光接收区台面19。
如图5所示，然后通过MOVPE在光接收区台面19的侧壁23和上表面24上生长(再生长)未掺杂的InP层17。通过这种方式，用未掺杂的InP层17覆盖光接收区台面19的侧壁23和上表面24。
这里，未掺杂的InP层17的层厚度被设计为光接收区台面19的上表面24上的层厚度D2等于或者大于500nm而小于850nm，并且光接收区台面19的侧壁23上的层厚度D1等于或者大于850nm。如后面将详细描述的，例如，将生长温度设置为等于或者低于600℃，从而保持光接收区台面19的上表面24和侧壁23上的未掺杂的InP层17的层厚度D1和D2之间的差。通过这种布置，以良好的涂覆性用未掺杂的InP层17覆盖光接收区台面19的侧壁23。
如图6所示，为了直接在光接收区台面19的p+型InGaAs接触层16上形成p电极40(图1)，例如，通过选择性蚀刻移除未掺杂的InP层17的期望的部分，并且在未掺杂的InP层17中形成环形开口43。
在选择性蚀刻中，通过利用光刻胶进行图案化以在未掺杂的InP层17上形成蚀刻掩模。由于光接收区台面19的上表面24上的未掺杂的InP层17是平的，所以能够防止用于形成蚀刻掩模的暴露掩模和未掺杂的InP层17相互干扰。因此，暴露掩模和未掺杂的InP层17能够容易地彼此更加靠近，并且以彼此合适的距离放置。通过这种方式，能够确保转印到光刻胶上的图案的足够精度。因此，能够充分地确保蚀刻掩模的图案的位置精度，或者形成p电极40的位置精度。
为了直接在n型半导体缓冲层12上形成n电极41(图1)，通过选择性蚀刻移除位于光接收区台面19周围的部分处的未掺杂的InP层17的期望的部分。
然后通过选择性蚀刻从未掺杂的InP层17和n型半导体缓冲层12移除将要形成连接到p电极40(图1)的p焊盘42a(图1)的部分，并通过该部分暴露半绝缘InP衬底11。
然后用SiN膜等形成表面钝化膜18，如图1所示。通过半导体制造工艺中广泛使用的剥离技术等，在对应于环形开口43的表面钝化膜18的部分处形成孔。然后通过该孔在p+型InGaAs接触层16上形成p电极40。同样，通过剥离技术等在位于n型半导体缓冲层12上的表面钝化膜18的部分处形成另一个孔，并且通过该孔在n型半导体缓冲层12上形成n电极41。此外，例如，通过TiPtAu汽相沉积和碾磨形成阶梯结构上互连电极42。在光接收区台面19的周围，通过表面钝化膜18在半绝缘InP衬底11上提供阶梯结构上互连电极42。换句话说，在围绕光接收区台面19的阶梯结构上互连电极42的部分和半绝缘InP衬底11之间没有插入未掺杂的InP层17和n型半导体缓冲层12。通过表面钝化膜18位于半绝缘InP衬底11之上的阶梯结构上互连电极42的部分形成p焊盘42a。然后抛光半绝缘InP衬底11的底表面，从而半绝缘InP衬底11具有期望的厚度。
通过上面的方式，能够制造根据第一实施例的台面光电二极管1。
接下来，将描述未掺杂的InP层17的层厚度的最佳范围。
如上所述，将光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度D1调整为850nm或更大。将层厚度D1设置为850nm或更大的原因在于，显然用这种层厚度范围能够实现优良的器件特性。下面将详细描述该方面。
在计算反向偏压被施加给pn结部分时形成的耗尽层的扩展的情况下，耗尽层宽度W通常可以用下面的公式(2)表示：
W＝(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(2)
κ：半导体(InP)的相对介电常数＝12.35
ε0：真空的介电常数＝8.85×10-14(c/V·cm)
q：元电荷＝1.6×10-19(c)
Nd：pn结的n型区域中的施主浓度＝1.0×1015cm-3
Na：pn结的p型区域中的受主浓度＝1.0×1019cm-3
V：反向偏压
根据公式(2)，当反向偏压为-2V时，耗尽层宽度可计算为约1.7μm。然而，该值是在平面结的情况下得到的值。在圆形的实际台面结构的情况下，考虑到pn结面的角二维形状的影响和再生长界面的Si积聚层的影响，根据经验耗尽层宽度几乎减半，减小到约为0.8μm。
为了验证该实施例的效果，发明人在后面描述的示例1中指定的条件下制备了台面光电二极管1。发明人还制备了另一个台面光电二极管作为比较示例，其除了光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度为550nm之外，与示例1相同。在任一种情况下，样本的数量为6。
图7示出了对于反向偏压(横坐标轴)和暗电流值(纵坐标轴)之间的关系进行评估的结果，作为那些样品的电气特性。
如图7所示，与侧壁23上的未掺杂的InP层17的层厚度D1为550nm的情况(L11至L16)相比，在侧壁23上的未掺杂的InP层17的层厚度D1为1300nm的情况下(L1至L6)，获得了“在反向偏压为2V时暗电流值Id为1nA或更低；在暗电流值为1μA时击穿电压值Vbr为27V或更高；且抑制了V-I特性的变化”的优良特性。
图8示出了在反向偏压为2V时光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度(横坐标轴)与暗电流值(纵坐标轴)之间的关系。
从图8可以看出，随着层厚度D1变大，暗电流值将变小，并且能够抑制特性的变化。该结果表明：通过使层厚度D1等于或者大于施加反向偏压时从pn结扩展的耗尽层的宽度可以实现优良的特性。换句话说，通过将层厚度D1设定在下面公式(1)表示的范围内，可以实现优良的特性，公式(1)如下：
D1≥1/2×(-2κε0/q ×(1/Nd+1/Na)×V)1/2…………(1)
在公式(1)中，κ表示半导体(InP)的相对介电常数＝12.35，ε0表示真空的介电常数＝8.85×10-14(c/V·cm)，q表示元电荷＝1.6×10-19(c)，Nd表示pn结的n型区域中的施主浓度＝1.0×1015cm-3，Na表示pn结的p型区域中的受主浓度＝1.0×1019cm-3，并且V表示反向偏压。
在该实施例的公式(1)中，Na表示p+型InGaAs接触层16中的杂质浓度，Nd表示未掺杂的InP层17中的杂质浓度。更具体地，Na表示在具有上述pn结面的pn结中p区和n区之间的浓度差为最大的部分处的p型区域中的杂质浓度(受主浓度)，并且Nd表示在pn结中p区和n区之间的浓度差为最大的部分处的n型区域中的杂质浓度(施主浓度)。
通过实验发现，通过将光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度D1调整到850nm或更大，能够实现优良的器件特性。考虑到除了制造工艺中未掺杂的InP层17的层厚度D1之外的变化的各种因素，更优选将层厚度D1调整为等于或者大于1000nm。换句话说，优选将层厚度D1调整为比用上述公式(1)表示的值大15％至20％的厚度。
同时，如上所述，使光接收区台面19的上表面24上的未掺杂的InP层17的层厚度D2小于850nm。换句话说，使层厚度D2小于层厚度D1。使层厚度D2小于850nm(或者小于层厚度D1)的原因在于：显然能使在用于形成p电极40和n电极41的选择性蚀刻中的工作效率更高，并且在层厚度D2小于850nm的情况下可以实现更高的生产率。
例如，在该实施例中，为了直接在光接收区台面19的p+型InGaAs接触层16上形成p电极40，例如，通过选择性蚀刻从未掺杂的InP层17移除期望的环形部分。如果光接收区台面19的上表面24上的未掺杂的InP层17的层厚度D2与侧壁23上的未掺杂的InP层17的层厚度D1相同，其等于或者大于850nm，则难以实现选择性蚀刻，并且会增加接触电阻。结果，器件特性退化。另一方面，通过共同地生长未掺杂的InP层17，并且使上表面24上的层厚度D2小于侧壁23上的层厚度D 1(或者小于850nm)，提高了用于形成电极的选择性蚀刻的工作效率，并且可以实现更高的生产率。
而且，如上所述，光接收区台面19的侧壁23上的未掺杂的InP层17的层厚度D2被调整到500nm或更大。将层厚度D2调整到500nm或更大的原因在于：显然，当施加反向偏压时能够适当地防止局部电场集中，并且能够实现稳定的器件特性。
如果未掺杂的InP层17薄于500nm，那么在施加反向偏压时耗尽层将扩展，并且在耗尽层和表面钝化膜18之间将产生电接触。结果，界面状态可能会变得不稳定。在其它情形中，发生局部电场集中，并器件特性变得不稳定。
利用其中光接收区台面19的上表面24上的未掺杂的InP层17的层厚度D2为500nm或更大且上表面24和侧壁23被未掺杂的InP层17连续覆盖的结构，当施加反向偏压时能够适当地防止局部电场集中，并且能够实现稳定的器件特性。
接下来，描述用于生长未掺杂的InP层17以实现上述层厚度D1和D2的条件。
如上所述，将生长温度(例如，半绝缘InP衬底11生长时的温度)设置为等于或者低于600℃。这是因为：显然，通过将生长温度设置为等于或者低于600℃，与光接收区台面19的上表面24上的层厚度D2相比，光接收区台面19的侧壁23上的层厚度D 1更容易变大。
更具体地，发明人发现，在其中未掺杂的InP层17连续形成在光接收区台面19的上表面24和侧壁23上的结构中，需要限制生长温度，以在表面24上的层厚度D2和侧壁23上的层厚度D1之间产生差异。如果未掺杂的InP层17在高于600℃的温度下生长，那么层厚度D2和层厚度D1之间的差异将变小，并且将难以实现其中层厚度D1等于或者大于850nm而层厚度D2等于或者大于500nm且小于850nm的结构。另一方面，如果将生长温度设置为等于或者低于600℃，则可以使层厚度D1大于层厚度D2。这是因为，是V族材料的PH3的退化效率具有高温依赖性。因此，如果生长温度低时，则有效的V族压力(P压力)将会低，并且会加速III族材料(In)的迁移。结果，大量的III族材料进入到易于生长的高角表面(光接收区台面19的侧壁23)。然后光接收区台面19的侧壁23中的InP生长速率变高，并且层厚度D1变大。
还将生长温度设置为等于或者高于500℃。这是因为，如果生长温度低于500℃，则表面形态劣化，并器件特性退化。更具体地，如果在低于500℃的温度下生长未掺杂的InP层17，则表面形态劣化，并器件特性退化的可能性变高。例如，在反向偏压为2V时暗电流值Id为10nA或更大，在暗电流值为1μA时击穿电压值Vbr为15V或更低，且V-I特性的变化更宽。另一方面，如果将生长温度设置为等于或者高于500℃，则可实现优良的特性。例如，“在反向偏压为2V时暗电流值Id为1nA或更小，在暗电流值为1μA情况下击穿电压值Vbr为27V或更大，并且抑制了V-I特性的变化”。
根据上述的第一实施例，用生长在侧壁23和上表面24上的未掺杂的InP层17连续覆盖光接收区台面19的侧壁23和至少光接收区台面19的上表面24中的光接收区台面19的肩部部分25。通过这种布置，当施加反向偏压时能够适当地防止局部电场集中，并且能够实现稳定的器件特性(频率响应特性、暗电流特性、击穿电压特性等)。这是因为能够防止将引起台面光电二极管1的长期寿命和暗电流特性变化的光吸收层(未掺杂的InGaAs光吸收层14(具有窄带隙的半导体))的耗尽层通过表面暴露，并且与其上形成的电介质膜(表面钝化膜18)接触的半导体可以用作宽带隙未掺杂的InP层17。该台面光电二极管1具有容易制造的优点，并且能够以高可靠性实现吉比特响应。例如，该台面光电二极管1可适用于下一代用户的光学通讯系统和数据通讯系统。
由于覆盖光接收区台面19的侧壁23的未掺杂的InP层17的部分的层厚度D1等于或者大于850nm，所以即使在施加反向偏压时耗尽层从pn结扩展时，通过未掺杂的InP层17也能够适当地防止耗尽层和表面钝化膜18之间的电接触。或者，可以使与表面钝化膜18接触的耗尽层的表面部分的电场强度更低(例如，约为50KV/cm或更低)。因此，台面光电二极管1可以具有稳定的器件特性和长期可靠性。
由于未掺杂的InP层17形成在光接收区台面19的上表面24上，并且连续地形成在侧壁23和上表面24上，所以当施加反向偏压时几乎不会发生局部电场集中，并且可以抑制击穿电压值变化。
在光接收区台面19的侧壁23和上表面24上生长未掺杂的InP层17之后，在光接收区台面19的上表面24上形成p电极40，然后至少在光接收区台面19的侧壁23和肩部部分25上保留未掺杂的InP层17。因此，能够确保定位要形成的p电极40的足够高的精度。在日本特开专利公布No.2004-119563中公开的结构中，通过选择性生长来掩埋台面。然而，在本公开的结构中，如果掩埋层形成为高于台面的顶部，则会妨碍生长掩埋层之后电极图案形成工序。例如，为了在台面的顶部形成电极图案，利用通过利用光刻胶的图案化形成的蚀刻掩模来在钝化膜中形成开口。如果由于掩埋层和暴露掩模之间的干扰导致暴露掩模和台面顶部之间的距离不够短，则到光刻胶上的图案转印的精度变低。结果，蚀刻掩模图案的位置精度或者电极形成的位置精度变差。另一方面，在该实施例中，未掺杂的InP层17再生长在光接收区台面19的侧壁23和上表面24上，并且在再生长之后保持上表面24上的未掺杂的InP层17的平整度。因此，可以防止用于形成蚀刻掩模以形成p电极40的暴露掩模与未掺杂的InP层17干扰。通过这种布置，暴露掩模和未掺杂的InP层17可以放置为彼此相距较短的距离，并且能够确保到光刻胶上的图案转印的足够高的精度。因此，能够确保定位蚀刻掩模的图案的足够高的精度或者定位p电极40的足够高的精度。
此外，在该实施例中通过利用MOVPE顺序地堆叠并生长n型半导体缓冲层12、未掺杂的InP蚀刻停止层13、未掺杂的InGaAs光吸收层14、p型InGaAs帽盖层15和p+型InGaAs接触层16，完成pn结的形成。因此，能够容易地控制pn结的定位和电场分布，并且在生长工艺之后能够检查生长的结果。
接下来，将描述示例1。
在示例1中，在第一实施例中，光接收区台面19的上表面24上的未掺杂的InP层17的层厚度为500nm(层厚度D2)，并且侧壁23上的未掺杂的InP层17的层厚度为1300nm(层厚度D1)。n型半导体缓冲层12的膜厚度约为1μm，未掺杂的InP蚀刻停止层13的膜厚度约为20至100nm，未掺杂的InGaAs光吸收层14的膜厚度约为2μm，p型InGaAs帽盖层15的膜厚度约为0.2μm，并且p+型InGaAs接触层16的膜厚度约为0.2μm。光接收区台面19的直径约为50至80μm。抛光半绝缘InP衬底11的底面，从而半绝缘InP衬底11的厚度变为约150μm。
在根据示例1制造的台面光电二极管1中，当施加2V的反向偏压时观测到的暗电流被确认为低至1nA或更低，并且响应特性被确认为1GHz至十二GHz。此外，认识到由于例如在150℃进行5000小时老化之后暗电流没有增加，因此暗电流的时间稳定性是高度可靠的。
[第二实施例]
图9是根据第二实施例的台面光电二极管100的结构的截面图。
首先，描述根据第二实施例的台面光电二极管100的结构。
根据该实施例的台面光电二极管100是背面照射型台面PIN-PD(背面照射型台面PIN光电二极管)。如图9所示，根据该实施例的台面光电二极管100包括n型InP衬底111，和通过MOVPE在n型InP衬底111上顺序堆叠并生长的n型半导体缓冲层112、未掺杂的InP蚀刻停止层113、未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116。
未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116被处理成“台面”形状，并且形成光接收区台面119。
在该实施例中，例如，未掺杂的InP蚀刻停止层113也是光接收区台面119的一部分。
光接收区台面119的侧壁123是在光接收区台面119的底部变宽的方向上倾斜的表面。更具体地，在侧壁123上不存在突出部分，并且光接收区台面119的形状是所谓的“锥形台面形状(正向台面形状)”。光接收区台面119的平面形状的优选示例为圆形。
具有该形状的光接收区台面119的侧壁123和至少光接收区台面119的上表面124中的光接收区台面119的肩部部分(在下文中称为肩部部分125)被生长(再生长)在侧壁123和上表面124上的未掺杂的InP层117连续覆盖。例如，光接收区台面119的肩部部分125是沿着光接收区台面119的上表面124的外围部分的环形部分。
在光接收区台面119的上表面124上的未掺杂的InP层117的层厚度D2等于或者大于500nm而小于850nm，并且在光接收区台面119的侧壁123上的未掺杂的InP层117的层厚度D1等于或者大于850nm。
此外，形成包括光接收区台面119且与光接收区台面119同心的第二台面150。第二台面150的底部部分位于n型InP衬底111的上表面上。
例如，未掺杂的InP层117、第二台面150的侧壁151和包围第二台面150的n型InP衬底111的一部分被由SiN制成的表面钝化膜118覆盖。换句话说，未掺杂的InP层117被电介质膜(表面钝化膜118)覆盖。
例如，经由形成在未掺杂的InP层117中的圆形开口126在光接收区台面119的上表面124上提供圆形p电极140。
在光接收区台面119的形成区域的外部在n型InP衬底111上提供n电极141。
n型InP衬底111其底表面被镜面抛光，以具有期望的厚度。在n型InP衬底111的底表面的下面形成AR涂层143。
在具有该结构的台面光电二极管100中，p型InGaAs帽盖层115和p+型InGaAs接触层116形成p区，并且未掺杂的InGaAs光吸收层114和未掺杂的InP层117形成n区。p区和n区之间的界面形成pn结面。
接下来，描述制造根据第二实施例的台面光电二极管(台面PIN-PD)的方法。
首先，通过MOVPE在n型InP衬底111上顺序地堆叠并且生长n型半导体缓冲层112、未掺杂的InP蚀刻停止层113、未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116。
然后使用未掺杂的InP蚀刻停止层113进行蚀刻以将未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116处理成在平面图中观察为圆形的台面结构。更具体地，在p+型InGaAs接触层116上形成蚀刻掩模，并且对未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116进行蚀刻。该蚀刻可以是湿法蚀刻或者为干法蚀刻。
然后进行蚀刻以选择性移除未掺杂的InP蚀刻停止层113的露出部分。通过这种方式，将未掺杂的InP蚀刻停止层113、未掺杂的InGaAs光吸收层114、p型InGaAs帽盖层115和p+型InGaAs接触层116处理成在平面图中观察为圆形的光接收区台面119。
然后通过MOVPE在光接收区台面119的侧壁123和上表面124上生长(再生长)未掺杂的InP层117。通过这种方式，光接收区台面119的侧壁123和上表面124被未掺杂的InP层117连续覆盖。
在这里，未掺杂的InP层117的层厚度被设计为光接收区台面119的上表面124上的层厚度D2等于或者大于500nm而小于850nm，并且光接收区台面119的侧壁123上的层厚度D1等于或者大于850nm。
或者，将层厚度D1设置在用下面的公式(1)表示的范围内，公式(1)如下：
D1≥1/2×(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(1)
在公式(1)中，κ表示半导体(InP)的相对介电常数＝12.35，ε0表示真空的介电常数＝8.85×10-14(c/V·cm)，q表示元电荷＝1.6×10-19(c)，Nd表示pn结的n型区域中的施主浓度＝1.0×1015cm-3，Na表示pn结的p型区域中的受主浓度＝1.0×1019cm-3，并且V表示反向偏压。
在该实施例的公式(1)中，Na表示p+型InGaAs接触层116中的杂质浓度，并且Nd表示未掺杂的InP层117中的杂质浓度。更具体地，Na表示在具有上述pn结面的pn结中p区和n区之间的浓度差为最大的部分处的p型区域中的杂质浓度(受主浓度)，Nd表示在pn结中p区和n区之间的浓度差为最大的部分处的n型区域中的杂质浓度(施主浓度)。
例如，将未掺杂的InP层117的生长温度设置为等于或者高于500℃并且等于或者低于600℃，从而可以保持层厚度D1和D2之间的差。
为了直接在光接收区台面119的p+型InGaAs接触层116上形成p电极140，通过选择性蚀刻移除未掺杂的InP层117的期望部分，并且在未掺杂的InP层117中形成圆形开口126。
在选择性蚀刻中，通过利用光刻胶进行图案化而在未掺杂的InP层117上形成蚀刻掩模。由于光接收区台面119的上表面124上的未掺杂的InP层117是平的，所以能够防止用于形成蚀刻掩模的暴露掩模和未掺杂的InP层117相互干扰。因此，暴露掩模和未掺杂的InP层117能够容易地移动到彼此更加靠近，并且被放置为彼此相距适当的距离。通过这种方式，能够确保到光刻胶上的图案转印的足够精度。因此，能够充分地确保蚀刻掩模的图案的位置精度，或者形成p电极140的位置精度。
然后利用由SiO2或者SiN膜、或者光刻胶形成的掩模，以同心的方式对未掺杂的InP层117和n型半导体缓冲层112进行蚀刻，以及对光接收区台面119进行蚀刻。通过这种方式，形成包括光接收区台面119的圆形第二台面150。
然后用SiN膜等形成表面钝化膜118。通过半导体制造工艺中广泛使用的剥离技术等，在对应于圆形开口126的表面钝化膜118的部分处形成孔。然后通过该孔在p+型InGaAs接触层116上形成p电极140。同样，通过剥离技术等在位于第二台面150外面的表面钝化膜118的部分处形成另一个孔，并且通过该孔在n型InP衬底111上形成n电极141。
然后镜面抛光n型InP衬底111的底表面，从而n型InP衬底111具有期望的厚度。另外，在n型InP衬底111的底表面的下面形成AR涂层143。
以上述方式，可以制造根据第二实施例的台面光电二极管100。
根据上述的第二实施例，可以实现与第一实施例相同的效果。
下面，描述示例2。
在示例2中，在第二实施例中，光接收区台面119的上表面124上的未掺杂的InP层117的层厚度为500nm，并且侧壁123上的未掺杂的InP层117的层厚度为1300nm。n型半导体缓冲层112的膜厚度约为1μm，未掺杂的InP蚀刻停止层113的膜厚度约为20至100nm，未掺杂的InGaAs光吸收层114的膜厚度约为2μm，p型InGaAs帽盖层115的膜厚度约为0.2μm，并且p+型InGaAs接触层116的膜厚度约为0.2μm。光接收区台面119的直径约为50至80μm。用于形成第二台面150的掩模的开口的直径约为60至140μm。抛光n型InP衬底111的底表面，从而n型InP衬底111的厚度变为约150μm。
在根据示例2制造的台面光电二极管100中，当施加2V的反向偏压时观测到的暗电流确认为低至1nA或者甚至更低，并且响应特性确认为1GHz至十二GHz。此外，认识到由于例如在150℃进行5000小时老化之后暗电流没有增加，因此暗电流的时间稳定性是非常可靠的。
[第三实施例]
图10是根据第三实施例的台面光电二极管200的结构的截面图。
首先，描述根据第三实施例的台面光电二极管200的结构。
根据该实施例的台面光电二极管200是背面照射型台面APD(雪崩光电二极管)。
如图10所示，根据该实施例的台面光电二极管200包括n型InP衬底211，和通过气体源MBE(分子束外延)在n型InP衬底211上顺序堆叠并生长的n型半导体缓冲层212、未掺杂的InAlAs倍增层213、p型InAlAs场缓冲层214、p型InP蚀刻停止层215、p-型InGaAs光吸收层216、p型InGaAs帽盖层217和p+型InGaAs接触层218。
将p-型InGaAs光吸收层216、p型InGaAs帽盖层217和p+型InGaAs接触层218处理成“台面”形状，并且形成光接收区台面227。光接收区台面227的侧壁223是在光接收区台面227的底部变宽的方向上倾斜的表面。光接收区台面227的平面形状的示例为圆形。
用在侧壁223和上表面224上生长(再生长)的未掺杂的InP层219连续覆盖光接收区台面227的侧壁223和至少光接收区台面227的上表面224中的光接收区台面227的肩部部分(在下文中称为肩部部分225)。肩部部分225是沿着光接收区台面227的上表面224的外围部分的环形部分。
光接收区台面227的上表面224上的未掺杂的InP层219的层厚度D2等于或者大于500nm而小于850nm，并且光接收区台面227的侧壁223上的未掺杂的InP层219的层厚度D1等于或者大于850nm。
此外，形成包括光接收区台面227并且与光接收区台面227同心的第二台面250。第二台面250的底部部分位于n型InP衬底211的上表面上。
例如，用由SiN制成的表面钝化膜220覆盖未掺杂的InP层219、第二台面250的侧壁251和包围第二台面250的n型InP衬底211的一部分。换句话说，用电介质膜(表面钝化膜220)覆盖未掺杂的InP层219。
通过形成在未掺杂的InP层219中的圆形开口226在光接收区台面227的上表面224上提供圆形p电极240。
在光接收区台面227的形成区域的外部在n型InP衬底211上提供n电极241。
n型InP衬底211其底表面被镜面抛光，以使其具有期望的厚度。在n型InP衬底211的底表面的下面形成AR涂层243。
在具有该结构的台面光电二极管200中，p型InAlAs场缓冲层214、p型InP蚀刻停止层215、p-型InGaAs光吸收层216、p型InGaAs帽盖层217和p+型InGaAs接触层218形成p区，并且未掺杂的InAlAs倍增层213和未掺杂的InP层219形成n区。p区和n区之间的界面形成pn结面。
接下来，描述制造根据第三实施例的台面光电二极管(背面照射型台面APD)的方法。
首先，通过气体源MBE在n型InP衬底211上顺序地堆叠并生长n型半导体缓冲层212、未掺杂的InAlAs倍增层213、p型InAlAs场缓冲层214、p型InP蚀刻停止层215、p-型InGaAs光吸收层216、p型InGaAs帽盖层217和p+型InGaAs接触层218。
然后利用p型InP蚀刻停止层215进行蚀刻以形成在平面图中观察为圆形的光接收区台面227。更具体地，在p+型InGaAs接触层218上形成蚀刻掩模，并且进行蚀刻以使p+型InGaAs接触层218、p型InGaAs帽盖层217和p-型InGaAs光吸收层216变成为台面结构。通过这种方式，将p-型InGaAs光吸收层216、p型InGaAs帽盖层217和p+型InGaAs接触层218处理成光接收区台面227。该蚀刻可以是湿法蚀刻或者干法蚀刻。与第一实施例相同，用SiO2或者SiN膜、或者光刻胶形成在该蚀刻中使用的蚀刻掩模。
然后通过MOVPE在光接收区台面227的侧壁223和上表面224上生长(再生长)未掺杂的InP层219。通过这种方式，用未掺杂的InP层219连续覆盖光接收区台面227的侧壁223和上表面224。
在这里，未掺杂的InP层219的层厚度被设计为光接收区台面227的上表面224上的层厚度D2等于或者大于500nm而小于850nm，并且光接收区台面227的侧壁223上的层厚度D1等于或者大于850nm。
或者，层厚度D1被设置在用下面的公式(1)表示的范围内，公式(1)如下：
D1≥1/2×(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(1)
在公式(1)中，κ表示半导体(InP)的相对介电常数＝12.35，ε0表示真空的介电常数＝8.85×10-14(c/V·cm)，q表示元电荷＝1.6×10-19(c)，Nd表示pn结的n型区域中的施主浓度＝1.0×1015cm-3，Na表示pn结的p型区域中的受主浓度＝1.0×1019cm-3，并且V表示反向偏压。
在该实施例的公式(1)中，Na表示p+型InGaAs接触层218中的杂质浓度，并且Nd表示未掺杂的InP层219中的杂质浓度。更具体地，Na表示在具有上述pn结面的pn结中p区和n区之间的浓度差为最大的部分处的p型区域中的杂质浓度(受主浓度)，并且Nd表示在pn结中p区和n区之间的浓度差为最大的部分处的n型区域中的杂质浓度(施主浓度)。
例如，将未掺杂的InP层219的生长温度设置为等于或者高于500℃且等于或者低于600℃，从而保持层厚度D1和D2之间的差。
为了直接在光接收区台面227的p+型InGaAs接触层218上形成p电极240，通过选择性蚀刻移除未掺杂的InP层219的期望部分，并且在未掺杂的InP层219中形成圆形开口226。
在选择性蚀刻中，通过利用光刻胶进行图案化而在未掺杂的InP层219上形成蚀刻掩模。由于光接收区台面227的上表面224上的未掺杂的InP层219是平的，所以能够防止用于形成蚀刻掩模的暴露掩模和未掺杂的InP层219相互干扰。因此，能够容易地将暴露掩模和未掺杂的InP层219移动为彼此更加靠近并且被放置为彼此相距适当的距离。通过这种方式，能够确保到光刻胶上的图案转印的足够精度。因此，能够充分地确保蚀刻掩模的图案的位置精度，或者形成p电极240的位置精度。
然后利用由SiO2或者SiN膜、或者光刻胶形成的掩模，以同心的方式对未掺杂的InP层219、p型InP蚀刻停止层215、p型InAlAs场缓冲层214、未掺杂的InAlAs倍增层213和n型半导体缓冲层212进行蚀刻，以及对光接收区台面227进行蚀刻。通过这种方式，形成包括光接收区台面227的第二台面250。
然后用SiN膜等形成表面钝化膜220。通过半导体制造工艺中广泛使用的剥离技术等，在对应于圆形开口226的表面钝化膜220的部分处形成孔。然后通过该孔在p+型InGaAs接触层218上形成p电极240。同样，通过剥离技术等在位于第二台面250外部的表面钝化膜220的部分处形成另一个孔，并且通过该孔在n型InP衬底211上形成n电极241。
然后镜面抛光n型InP衬底211的底表面，从而n型InP衬底211具有期望的厚度。另外，在n型InP衬底211的底表面的下面形成AR涂层243。
以上述方法，可以制造根据第三实施例的台面光电二极管200。
根据上述的第三实施例，可以实现与第一实施例相同的效果。
下面，描述示例3。
在示例3中，在第三实施例中，n型半导体缓冲层212的膜厚度约为1μm，未掺杂的InAlAs倍增层213的膜厚度为0.2和0.3μm，p型InAlAs场缓冲层214的膜厚度为20至100nm，p型InP蚀刻停止层215的膜厚度约为20至100nm，p-型InGaAs光吸收层216的膜厚度为0.5至2μm，p型InGaAs帽盖层217的膜厚度约为0.2μm，并且p+型InGaAs接触层218的膜厚度约为0.2μm。光接收区台面227的直径约为30至50μm。用于形成p电极240的开口226的直径约为20至40μm。在形成p电极240和n电极241之后抛光n型InP衬底211的底表面，从而n型InP衬底211的厚度变为约150μm。同样，用于形成第二台面250的掩模的开口的直径约为40至110μm。
在根据示例3制造的台面光电二极管300中，认识到当击穿电压值Vbr(用10μA暗电流定义)为20至45V并且施加0.9Vbr的反向偏压(“0.9Vbr”意指击穿电压的0.9倍的反向偏压)时观测到的暗电流低至40nA或者甚至更低，并且确认GHz响应特性。此外，由于例如在150℃进行5000小时老化之后暗电流没有增加，因此认识到暗电流的时间稳定性非常可靠。
在上述实施例的每一个中，再生长层是未掺杂的半导体(未掺杂的InP层17、117、219)。然而，即使用p或者n型低浓度(例如，约为1.0×1016cm-3或以下)的InP层、或者半绝缘InP层形成再生长层，也能够实现与上述相同的效果。
在上述第一至第三实施例的每个实施例中，第二导电型的半导体层由两层形成。更具体地，在第一实施例中，第二导电型的半导体层由p型InGaAs帽盖层15和p+型InGaAs接触层16形成。在第二实施例中，第二导电型的半导体层由p型InGaAs帽盖层115和p+型InGaAs接触层116形成。在第三实施例中，第二导电型的半导体层由p型InGaAs帽盖层217和p+型InGaAs接触层218形成。然而，第二导电型的半导体层不限于这些示例。第二导电型的半导体层可以分成三层或者更多层，或者可以用其杂质浓度向最上面的层逐渐增加的单层形成。优选直接在第二导电型的半导体层的最上面的层上形成p电极。
在第一和第二实施例中，每个台面光电二极管1或者100可以包括由第一导电型(例如，n型)的半导体制成的蚀刻停止层，代替由未掺杂的半导体制成的蚀刻停止层(未掺杂的InP蚀刻停止层13、113)。
在第一和第二实施例中，每个台面光电二极管1或者100可以包括由第一或者第二导电型半导体制成的光吸收层，代替由未掺杂的半导体制成的光吸收层(未掺杂的InGaAs光吸收层14、114)。
在第三实施例中，p型场缓冲层用InAlAs层形成，然而它可以代替地用p型InAlGaAs层、p型InP层、或者p型InGaAsP层形成。
在第三实施例中，台面光电二极管200可以包括由第一导电型(例如，n型)的半导体制成的倍增层，代替由未掺杂的半导体制成的倍增层(未掺杂的InAlAs倍增层213)。
显然，本发明不限于上述实施例，并且在不偏离本发明的范围和精神的范围内可以改变和修改。

Claims (13)

1.一种台面光电二极管，包括：
提供在半导体衬底上的堆叠结构，通过按此顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，以及第二导电型的半导体层形成所述堆叠结构，
所述第二导电型的半导体层和所述光吸收层形成台面，
所述台面的侧壁和所述台面的上表面中的至少所述台面的肩部部分被生长在所述台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续覆盖，
通过所述半导体层由电介质钝化膜覆盖所述台面，以及
覆盖所述台面的侧壁的所述半导体层的部分的层厚度D1等于或者大于850nm。
2.一种台面光电二极管，包括：
提供在半导体衬底上的堆叠结构，通过按此顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，以及第二导电型的半导体层形成所述堆叠结构，
所述第二导电型的半导体层和所述光吸收层形成台面，
所述台面的侧壁和所述台面的上表面中的至少所述台面的肩部部分被生长在所述台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续覆盖，
通过所述半导体层用电介质钝化膜覆盖所述台面，以及
覆盖所述台面的侧壁的所述半导体层的部分的层厚度D1用下面的公式(1)表示：
D1≥1/2×(-2κε0/q×(1/Nd+1/Na)×V)1/2…………(1)
其中κ表示半导体的相对介电常数，ε0表示真空的介电常数，q表示元电荷，Nd表示pn结的n型区域中的施主浓度，Na表示pn结的p型区域中的受主浓度，并且V表示反向偏压。
3.根据权利要求1的台面光电二极管，其中，
所述层厚度D1用下面的公式(1)表示：
D1≥1/2×(-2κε0/q ×(1/Nd+1/Na)×V)1/2…………(1)
其中κ表示半导体的相对介电常数，ε0表示真空的介电常数，q表示元电荷，Nd表示pn结的n型区域中的施主浓度，Na表示pn结的p型区域中的受主浓度，并且V表示反向偏压。
4.根据权利要求1的台面光电二极管，其中，
覆盖所述台面的上表面的所述半导体层的部分的层厚度D2小于所述层厚度D1。
5.根据权利要求1的台面光电二极管，其中所述层厚度D2等于或者大于500nm。
6.根据权利要求1的台面光电二极管，其中所述蚀刻停止层是第一导电型或者未掺杂型。
7.根据权利要求1的台面光电二极管，其中
所述堆叠结构还包括：由第一导电型或者未掺杂型的半导体制成的倍增层，所述倍增层堆叠并生长在所述缓冲层上；以及由第二导电型的半导体层制成的场缓冲层，所述场缓冲层堆叠并生长在所述倍增层上，
所述场缓冲层上的所述蚀刻停止层和所述光吸收层是第二导电型，以及
所述台面光电二极管是台面雪崩光电二极管。
8.一种用于制造台面光电二极管的方法，包括：
通过按此顺序堆叠并生长由第一导电型的半导体制成的缓冲层，由第一导电型、第二导电型或者未掺杂型的半导体制成的蚀刻停止层，由第一导电型、第二导电型或者未掺杂型的半导体制成的光吸收层，以及第二导电型的半导体层，在半导体衬底上形成堆叠结构；
将所述第二导电型的半导体层和所述光吸收层处理成台面；
用生长在所述台面的侧壁和上表面上的第一导电型、第二导电型、半绝缘型或者未掺杂型的半导体层连续覆盖所述台面的侧壁和所述台面上表面中的至少所述台面的肩部部分；以及
通过所述半导体层用电介质钝化膜覆盖所述台面，
按此顺序进行所述形成堆叠结构、所述处理、所述连续覆盖侧壁和肩部部分，以及所述覆盖台面，
所述连续覆盖侧壁和肩部部分包括以下述方式生长所述半导体层，即使得覆盖所述台面的侧壁的所述半导体层的部分的层厚度D1等于或大于850nm。
9.根据权利要求8的方法，其中所述连续覆盖侧壁和肩部部分包括在所述半导体衬底的温度被设置为等于或者高于500℃并且等于或者低于600℃的情况下生长所述半导体层。
10.根据权利要求8的方法，其中所述连续覆盖侧壁和肩部部分包括以下述方式生长所述半导体层，即使得覆盖所述台面的上表面的所述半导体层的部分的层厚度D2变为等于或者大于500nm但小于850nm。
11.根据权利要求8的方法，其中
所述连续覆盖侧壁和肩部部分包括在所述台面的所述侧壁和所述上表面上生长所述半导体层，和
在所述连续覆盖侧壁和肩部部分之后，在所述台面的所述上表面上形成电极，并且至少在所述台面的所述侧壁和所述肩部部分上留下所述半导体层。
12.根据权利要求8的方法，其中所述形成堆叠结构包括生长第一导电型或者未掺杂型的所述蚀刻停止层。
13.根据权利要求8的方法，其中
所述形成堆叠结构包括按此顺序堆叠并生长在所述缓冲层上的由第一导电型或者未掺杂型的半导体制成的倍增层、在所述倍增层上的由第二导电型的半导体制成的场缓冲层、在所述场缓冲层上的第二导电型的所述蚀刻停止层、和在所述蚀刻停止层上的第二导电型的所述光吸收层，并且
所述台面光电二极管是台面雪崩光电二极管。
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