JPH06232442A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH06232442A JPH06232442A JP5016662A JP1666293A JPH06232442A JP H06232442 A JPH06232442 A JP H06232442A JP 5016662 A JP5016662 A JP 5016662A JP 1666293 A JP1666293 A JP 1666293A JP H06232442 A JPH06232442 A JP H06232442A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
- H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H10F30/2255—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers form heterostructures, e.g. SAM structures
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Abstract
(57)【要約】
【目的】 メサ型ｐｎ接合フォトダイオードで問題とな
る表面リーク暗電流を低減し、低暗電流・高信頼な半導
体受光素子を実現する。 【構成】 ｎ+ 型半導体基板１１上に、ｎ+ 型バッファ
ー層１２、ｎ- 型超格子アバランシェ増倍層１３、ｐ型
ワイドギャップ電界降下層１４、ｐ- 型光吸収層１５、
ｐ+ 型キャップ層１６、ｐ+ 型コンタクト層１７が積層
され、メサ側壁に基板と格子整合する高抵抗半導体層１
１０を形成した構造を有する。
る表面リーク暗電流を低減し、低暗電流・高信頼な半導
体受光素子を実現する。 【構成】 ｎ+ 型半導体基板１１上に、ｎ+ 型バッファ
ー層１２、ｎ- 型超格子アバランシェ増倍層１３、ｐ型
ワイドギャップ電界降下層１４、ｐ- 型光吸収層１５、
ｐ+ 型キャップ層１６、ｐ+ 型コンタクト層１７が積層
され、メサ側壁に基板と格子整合する高抵抗半導体層１
１０を形成した構造を有する。
Description
【０００１】
【産業上の利用分野】本発明は、低暗電流・高信頼性を
有する半導体受光素子に関する。
有する半導体受光素子に関する。
【０００２】
【従来の技術】高速・高感度・高信頼性の光通信システ
ムを構成するには、高速応答、低暗電流、かつ、高信頼
性を有する半導体受光素子が不可欠である。このため、
近年シリカ系ファイバの低損失波長域１．３〜１．６μ
ｍに適応できるＩｎＰ／ＩｎＧａＡｓ系アバランシェフ
ォトダイオード（ＡＰＤ）やｐｉｎフォトダイオード
（ｐｉｎＰＤ）の高速化・高感度化に対する研究が活発
となっている。ＩｎＰ／ＩｎＧａＡｓ系ＡＰＤでは現
在、小受光系化による低容量化、半導体層厚最適化によ
るキャリア走行時間の低減、ヘテロ界面への中間層導入
によるキャリア・トラップの抑制、プレーナ構造の採用
により、利得帯域幅（ＧＢ）積８０ＧＨｚ程度、最大帯
域８ＧＨｚ程度の高速・高信頼性の素子が実用化されて
いる。
ムを構成するには、高速応答、低暗電流、かつ、高信頼
性を有する半導体受光素子が不可欠である。このため、
近年シリカ系ファイバの低損失波長域１．３〜１．６μ
ｍに適応できるＩｎＰ／ＩｎＧａＡｓ系アバランシェフ
ォトダイオード（ＡＰＤ）やｐｉｎフォトダイオード
（ｐｉｎＰＤ）の高速化・高感度化に対する研究が活発
となっている。ＩｎＰ／ＩｎＧａＡｓ系ＡＰＤでは現
在、小受光系化による低容量化、半導体層厚最適化によ
るキャリア走行時間の低減、ヘテロ界面への中間層導入
によるキャリア・トラップの抑制、プレーナ構造の採用
により、利得帯域幅（ＧＢ）積８０ＧＨｚ程度、最大帯
域８ＧＨｚ程度の高速・高信頼性の素子が実用化されて
いる。
【０００３】しかしながら、この素子構造では、アバラ
ンシェ増倍層であるＩｎＰのイオン化率比β／αが〜２
と小さいため（α：電子のイオン化率、β：正孔のイオ
ン化率比）、ＧＢ積の最大値が８０〜１００ＧＨｚに制
限され、また、過剰雑音指数Ｘ（イオン化率比が小さい
ほど大きくなる）が〜０．７と大きくなり、高速化・低
雑音化・高感度化には限界がある。これは、他のバルク
のIII −Ｖ族化合物半導体をアバランシェ増倍層に用い
た場合も同様であり、高ＧＢ積化（高速応答特性）・低
雑音化を達成するにはイオン化率比α／βを人工的に増
大させる必要がある。
ンシェ増倍層であるＩｎＰのイオン化率比β／αが〜２
と小さいため（α：電子のイオン化率、β：正孔のイオ
ン化率比）、ＧＢ積の最大値が８０〜１００ＧＨｚに制
限され、また、過剰雑音指数Ｘ（イオン化率比が小さい
ほど大きくなる）が〜０．７と大きくなり、高速化・低
雑音化・高感度化には限界がある。これは、他のバルク
のIII −Ｖ族化合物半導体をアバランシェ増倍層に用い
た場合も同様であり、高ＧＢ積化（高速応答特性）・低
雑音化を達成するにはイオン化率比α／βを人工的に増
大させる必要がある。
【０００４】そこでカパッソ（Ｆ．Ｃａｐａｓｓｏ）等
は、アプライド・フィジックス・レター（Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ）、４０（１）巻、ｐ．３８〜４０、
１９８２年で、超格子による伝導帯エネルギー不連続量
ΔＥｃを電子の衝突イオン化に利用してイオン化率比α
／βを人工的に増大させる構造を提案し、実際にＧａＡ
ｓ／ＧａＡｌＡｓ系超格子でイオン化率比α／βの増大
（バルクＧａＡｓの〜２に対して超格子で〜８）を確認
した。
は、アプライド・フィジックス・レター（Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ）、４０（１）巻、ｐ．３８〜４０、
１９８２年で、超格子による伝導帯エネルギー不連続量
ΔＥｃを電子の衝突イオン化に利用してイオン化率比α
／βを人工的に増大させる構造を提案し、実際にＧａＡ
ｓ／ＧａＡｌＡｓ系超格子でイオン化率比α／βの増大
（バルクＧａＡｓの〜２に対して超格子で〜８）を確認
した。
【０００５】さらに、香川らは、ジャーナル・オブ・ク
ォンタム・エレクトロニクス（Ｊ．Ｑｕａｎｔｕｍ，Ｅ
ｌｅｃｔｒｏｎ．）、２８（６）巻、ｐ．１４１９−１
４２３、１９９２年で、長距離光通信に用いられる波長
１．３〜１．６μｍ帯に受光感度を有するＩｎＧａＡｓ
Ｐ／ＩｎＡｌＡｓ系超格子を用いて同様の構造を形成
し、やはりイオン化率比α／βの増大（バルクＩｎＧａ
Ａｓの〜２に対して超格子層で〜１０）を報告した。そ
の素子構造を図２に示す。図２において、２１はｎ+ 型
ＩｎＰ基板、２２はｎ+ 型ＩｎＰバッファー層、２３は
ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子アバランシ
ェ増倍層、２４はｐ型ＩｎＰ電界降下層、２５はｐ- 型
ＩｎＧａＡｓ光吸収層、２６はｐ+ 型ＩｎＰキャップ
層、２７はｐ+ 型ＩｎＧａＡｓコンタクト層、２８はｎ
側電極、２９はｐ側電極、２１０はＳｉＮパッシベーシ
ョン膜である。この超格子構造では、伝導帯不連続量Δ
Ｅｃが０．３９ｅＶと価電子帯不連続量ΔＥｖの０．０
３ｅＶより大きく、井戸層に入ったときバンド不連続に
より獲得するエネルギーが原子の方が正孔より大きく、
これによって電子がイオン化しきい値エネルギーに達し
やすくなることで電子イオン化率が増大し、イオン化率
比α／βの増大とそれによる低雑音化が図られている。
ォンタム・エレクトロニクス（Ｊ．Ｑｕａｎｔｕｍ，Ｅ
ｌｅｃｔｒｏｎ．）、２８（６）巻、ｐ．１４１９−１
４２３、１９９２年で、長距離光通信に用いられる波長
１．３〜１．６μｍ帯に受光感度を有するＩｎＧａＡｓ
Ｐ／ＩｎＡｌＡｓ系超格子を用いて同様の構造を形成
し、やはりイオン化率比α／βの増大（バルクＩｎＧａ
Ａｓの〜２に対して超格子層で〜１０）を報告した。そ
の素子構造を図２に示す。図２において、２１はｎ+ 型
ＩｎＰ基板、２２はｎ+ 型ＩｎＰバッファー層、２３は
ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子アバランシ
ェ増倍層、２４はｐ型ＩｎＰ電界降下層、２５はｐ- 型
ＩｎＧａＡｓ光吸収層、２６はｐ+ 型ＩｎＰキャップ
層、２７はｐ+ 型ＩｎＧａＡｓコンタクト層、２８はｎ
側電極、２９はｐ側電極、２１０はＳｉＮパッシベーシ
ョン膜である。この超格子構造では、伝導帯不連続量Δ
Ｅｃが０．３９ｅＶと価電子帯不連続量ΔＥｖの０．０
３ｅＶより大きく、井戸層に入ったときバンド不連続に
より獲得するエネルギーが原子の方が正孔より大きく、
これによって電子がイオン化しきい値エネルギーに達し
やすくなることで電子イオン化率が増大し、イオン化率
比α／βの増大とそれによる低雑音化が図られている。
【０００６】
【発明が解決しようとする課題】しかしながら、この構
造のアバランシェフォトダイオードは、メサ側壁の半導
体２３，２４，２５／ＳｉＮ表面パッシベーション膜２
１０界面における界面準位、半導体表面の残留酸化膜・
欠陥を介してリーク電流が発生し、実用的な増倍率領域
（１０〜２０）において暗電流が０．８〜数μＡオーダ
程度に増加し、この暗電流による雑音増加がイオン化率
比改善による低雑音効果を打ち消してしまうという欠点
を有する。また、このパッシベーション界面は、従来報
告されているように一般的な信頼性試験の条件（例えば
雰囲気温度２００℃、逆方向電流１００μＡのバイアス
条件）のもとでは経時的に不安定であり、暗電流増加に
よる素子特性の信頼性が十分でないという欠点を有す
る。
造のアバランシェフォトダイオードは、メサ側壁の半導
体２３，２４，２５／ＳｉＮ表面パッシベーション膜２
１０界面における界面準位、半導体表面の残留酸化膜・
欠陥を介してリーク電流が発生し、実用的な増倍率領域
（１０〜２０）において暗電流が０．８〜数μＡオーダ
程度に増加し、この暗電流による雑音増加がイオン化率
比改善による低雑音効果を打ち消してしまうという欠点
を有する。また、このパッシベーション界面は、従来報
告されているように一般的な信頼性試験の条件（例えば
雰囲気温度２００℃、逆方向電流１００μＡのバイアス
条件）のもとでは経時的に不安定であり、暗電流増加に
よる素子特性の信頼性が十分でないという欠点を有す
る。
【０００７】一方、図３に示す、中村等がＥＣＯＣ（Ｅ
ｕｒｏｐｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｏｐｔ
ｉｃａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＴｕＣ５−
４、ｐ．２６１−２６４、１９９１年で報告したポリイ
ミド膜３１０をメサパッシベーション膜として用いた超
格子ＡＰＤの構造においても、界面準位、半導体表面の
残留酸化膜・欠陥を介して発生するリーク暗電流・信頼
性の問題は図２の例の場合と本質的に同様である。なお
図３において、３１はｎ+ 型ＩｎＰ基板、３２はｎ+ 型
ＩｎＰバッファー層、３３はｎ- 型ＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ超格子アバランシェ増倍層、３４はｐ型ＩｎＡ
ｌＡｓ電界降下層、３５はｐ- 型ＩｎＧａＡｓ光吸収
層、３６はｐ+ 型ＩｎＡｌＡｓキャップ層、３７はｐ+
型ＩｎＧａＡｓコンタクト層、３８はｎ側電極、３９は
ｐ側電極、３１１は反射防止膜である。
ｕｒｏｐｅａｎ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｏｐｔ
ｉｃａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＴｕＣ５−
４、ｐ．２６１−２６４、１９９１年で報告したポリイ
ミド膜３１０をメサパッシベーション膜として用いた超
格子ＡＰＤの構造においても、界面準位、半導体表面の
残留酸化膜・欠陥を介して発生するリーク暗電流・信頼
性の問題は図２の例の場合と本質的に同様である。なお
図３において、３１はｎ+ 型ＩｎＰ基板、３２はｎ+ 型
ＩｎＰバッファー層、３３はｎ- 型ＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ超格子アバランシェ増倍層、３４はｐ型ＩｎＡ
ｌＡｓ電界降下層、３５はｐ- 型ＩｎＧａＡｓ光吸収
層、３６はｐ+ 型ＩｎＡｌＡｓキャップ層、３７はｐ+
型ＩｎＧａＡｓコンタクト層、３８はｎ側電極、３９は
ｐ側電極、３１１は反射防止膜である。
【０００８】そこで、本発明の目的は、メサ型ｐｎ接合
フォトダイオードで問題となる表面リーク暗電流を低減
し低暗電流・高信頼な半導体受光素子を実現することに
ある。
フォトダイオードで問題となる表面リーク暗電流を低減
し低暗電流・高信頼な半導体受光素子を実現することに
ある。
【０００９】
【課題を解決するための手段】本発明の半導体受光素子
は、メサ型ｐｎ接合フォトダイオードにおいて、メサ側
壁に基板と格子整合する高抵抗半導体層を形成した構造
を有することを特徴とする。
は、メサ型ｐｎ接合フォトダイオードにおいて、メサ側
壁に基板と格子整合する高抵抗半導体層を形成した構造
を有することを特徴とする。
【００１０】
【作用】本発明は、上述の構成により従来例より特性を
改善した。図１は本発明の素子構造図である。
改善した。図１は本発明の素子構造図である。
【００１１】図１において、１１はｎ+ 型半導体基板、
１２はｎ+ 型バッファー層、１３はｎ- 型超格子アバラ
ンシェ増倍層、１４はｐ型ワイドギャップ電界降下層、
１５はｐ- 型光吸収層、１６はｐ+ 型キャップ層、１７
はｐ+ 型コンタクト層、１８はｎ側電極、１９はｐ側電
極であり、１１０は本発明であるところの基板と格子整
合する半絶縁性半導体層、もしくは、高抵抗半導体層で
あり、１１１は反射防止膜である。
１２はｎ+ 型バッファー層、１３はｎ- 型超格子アバラ
ンシェ増倍層、１４はｐ型ワイドギャップ電界降下層、
１５はｐ- 型光吸収層、１６はｐ+ 型キャップ層、１７
はｐ+ 型コンタクト層、１８はｎ側電極、１９はｐ側電
極であり、１１０は本発明であるところの基板と格子整
合する半絶縁性半導体層、もしくは、高抵抗半導体層で
あり、１１１は反射防止膜である。
【００１２】この図１と従来例を示す図２，図３を用い
て本発明の作用を説明する。従来構造では、パッシベー
ション膜ＳｉＮ膜２１０、もしくは、ポリイミド膜３１
０と、メサ側壁の半導体の界面には多数の界面準位（２
×１０12ｃｍ-2／ｅＶ以上）が存在する。この界面準位
は、通常の半導体／ＳｉＮ膜（もしくはポリイミド膜）
界面のダングリングボンドと、メサ形成後に生成した半
導体自然酸化膜／半導体界面のダングリングボンド、さ
らには、表面欠陥に起因するもの等が挙げられる。特
に、逆バイアス時に空乏化する半導体層（２３〜２５、
３３〜３５）中で、禁制帯幅の比較的小さなｐ- 型Ｉｎ
ＧａＡｓ光吸収層２５，３５中には前者が、また、自然
酸化されやすいアルミニウム原子を含む超格子増倍層２
３，３３中では後者が多く存在すると考えられる。した
がって、従来構造では、逆バイアスのもとではこれらの
界面準位を介する表面リーク暗電流が発生し、実用的増
倍率を得るような高電界化にはμＡオーダとなってしま
う。また、経時的にもこれらの界面準位や表面欠陥が増
加することで暗電流劣化が生じ、素子の信頼性は十分な
ものが得にくい。
て本発明の作用を説明する。従来構造では、パッシベー
ション膜ＳｉＮ膜２１０、もしくは、ポリイミド膜３１
０と、メサ側壁の半導体の界面には多数の界面準位（２
×１０12ｃｍ-2／ｅＶ以上）が存在する。この界面準位
は、通常の半導体／ＳｉＮ膜（もしくはポリイミド膜）
界面のダングリングボンドと、メサ形成後に生成した半
導体自然酸化膜／半導体界面のダングリングボンド、さ
らには、表面欠陥に起因するもの等が挙げられる。特
に、逆バイアス時に空乏化する半導体層（２３〜２５、
３３〜３５）中で、禁制帯幅の比較的小さなｐ- 型Ｉｎ
ＧａＡｓ光吸収層２５，３５中には前者が、また、自然
酸化されやすいアルミニウム原子を含む超格子増倍層２
３，３３中では後者が多く存在すると考えられる。した
がって、従来構造では、逆バイアスのもとではこれらの
界面準位を介する表面リーク暗電流が発生し、実用的増
倍率を得るような高電界化にはμＡオーダとなってしま
う。また、経時的にもこれらの界面準位や表面欠陥が増
加することで暗電流劣化が生じ、素子の信頼性は十分な
ものが得にくい。
【００１３】これに対して図１に示す本発明の構造で
は、上記の界面準位や表面欠陥の原因となるダングリン
グボンドは、基板と格子整合する半導体パッシベーショ
ン膜で終端されるために、これらの界面準位や表面欠陥
は著しく低減される。また、半導体パッシベーション膜
をメサ側壁に再結晶成長する際、分子線気相成長法（Ｍ
ＢＥ法）では基板加熱もしくは水素ラジカルビームを照
射することで、メサ側壁に生成した自然酸化膜を除去す
ることが可能なため、半導体自然酸化膜／半導体界面の
ダングリングボンドも低減できる。このとき、パッシベ
ーション膜として用いる半導体を高抵抗（もしくは、半
絶縁性）にすることで、この半導体パッシベーション膜
にバイアス電圧が印加されても、その電界強度がトンネ
ル耐圧、あるいは、アバランシェ耐圧までは、リーク電
流は数十ｎＡ程度に抑制することができる。
は、上記の界面準位や表面欠陥の原因となるダングリン
グボンドは、基板と格子整合する半導体パッシベーショ
ン膜で終端されるために、これらの界面準位や表面欠陥
は著しく低減される。また、半導体パッシベーション膜
をメサ側壁に再結晶成長する際、分子線気相成長法（Ｍ
ＢＥ法）では基板加熱もしくは水素ラジカルビームを照
射することで、メサ側壁に生成した自然酸化膜を除去す
ることが可能なため、半導体自然酸化膜／半導体界面の
ダングリングボンドも低減できる。このとき、パッシベ
ーション膜として用いる半導体を高抵抗（もしくは、半
絶縁性）にすることで、この半導体パッシベーション膜
にバイアス電圧が印加されても、その電界強度がトンネ
ル耐圧、あるいは、アバランシェ耐圧までは、リーク電
流は数十ｎＡ程度に抑制することができる。
【００１４】以上の効果により、従来のＳｉＮ膜もしく
はポリイミド膜を表面保護膜とするメサ型のフォトダイ
オード構造と比較して、本発明の構造では表面リーク暗
電流が減少する。さらに、もともとパッシベーション膜
／メサ側壁の界面の欠陥や界面準位が著しく低減されて
いるために、これらの経時的増加が従来と比較して抑制
され、素子信頼性が向上した半導体受光素子が実現でき
る。
はポリイミド膜を表面保護膜とするメサ型のフォトダイ
オード構造と比較して、本発明の構造では表面リーク暗
電流が減少する。さらに、もともとパッシベーション膜
／メサ側壁の界面の欠陥や界面準位が著しく低減されて
いるために、これらの経時的増加が従来と比較して抑制
され、素子信頼性が向上した半導体受光素子が実現でき
る。
【００１５】
【実施例】以下、本発明の実施例として、ＩｎＰに格子
整合するＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子アバラ
ンシェフォトダイオードを用いて説明する。
整合するＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子アバラ
ンシェフォトダイオードを用いて説明する。
【００１６】図１に示す本発明である半導体受光素子を
以下の工程によって作製した。ｎ+型ＩｎＰ基板１１上
に、ｎ+ 型ＩｎＰバッファー層１２を０．５μｍ厚に、
キャリア濃度〜１×１０15ｃｍ-3のｎ- 型ＩｎＡｌＧａ
Ａｓ／ＩｎＡｌＡｓ超格子増倍層１３を０．２３μｍ厚
に、キャリア濃度〜２×１０18ｃｍ-3のｐ+ 型ＩｎＰ電
界降下層１４を０．０５μｍ、キャリア濃度〜２×１０
15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層１５を１μｍ厚
に、キャリア濃度〜５×１０18ｃｍ-3のｐ+ 型ＩｎＰキ
ャップ層１６を０．５μｍ厚に、キャリア濃度〜１×１
０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコンタクト層１７を
０．１μｍ厚に順次、ガスソース分子線成長法（ガスソ
ースＭＢＥ）を用いて成長した。
以下の工程によって作製した。ｎ+型ＩｎＰ基板１１上
に、ｎ+ 型ＩｎＰバッファー層１２を０．５μｍ厚に、
キャリア濃度〜１×１０15ｃｍ-3のｎ- 型ＩｎＡｌＧａ
Ａｓ／ＩｎＡｌＡｓ超格子増倍層１３を０．２３μｍ厚
に、キャリア濃度〜２×１０18ｃｍ-3のｐ+ 型ＩｎＰ電
界降下層１４を０．０５μｍ、キャリア濃度〜２×１０
15ｃｍ-3のｐ- 型ＩｎＧａＡｓ光吸収層１５を１μｍ厚
に、キャリア濃度〜５×１０18ｃｍ-3のｐ+ 型ＩｎＰキ
ャップ層１６を０．５μｍ厚に、キャリア濃度〜１×１
０19ｃｍ-3のｐ+ 型ＩｎＧａＡｓコンタクト層１７を
０．１μｍ厚に順次、ガスソース分子線成長法（ガスソ
ースＭＢＥ）を用いて成長した。
【００１７】次に、通常のフォトリソグラフィーとウエ
ットエッチングの技術を用いて直径５０μｍの円形メサ
を形成する。このウェハに、ガスソースＭＢＥを用い
て、高抵抗ＩｎＡｌＡｓ１１０を０．１−１μｍ再成長
する。再成長の前には成長装置内で半導体表面の自然酸
化膜を基板加熱や水素ラジカルビーム処理等の方法で除
去する。ＭＢＥ成長法で得られるアンドープのＩｎＡｌ
Ａｓ（ＩｎＰに格子整合）は、通常、高抵抗であるた
め、本発明の層構造は比較的容易に形成できる。
ットエッチングの技術を用いて直径５０μｍの円形メサ
を形成する。このウェハに、ガスソースＭＢＥを用い
て、高抵抗ＩｎＡｌＡｓ１１０を０．１−１μｍ再成長
する。再成長の前には成長装置内で半導体表面の自然酸
化膜を基板加熱や水素ラジカルビーム処理等の方法で除
去する。ＭＢＥ成長法で得られるアンドープのＩｎＡｌ
Ａｓ（ＩｎＰに格子整合）は、通常、高抵抗であるた
め、本発明の層構造は比較的容易に形成できる。
【００１８】以上により、得られたウェハ表面に反射防
止膜１１１をＳｉＮ膜で形成し、ｐ側電極１９をＡｕＺ
ｎで形成する。最後に裏面研磨を行ってから、ｎ側電極
１８をＡｕＧｅＮｉで形成する。
止膜１１１をＳｉＮ膜で形成し、ｐ側電極１９をＡｕＺ
ｎで形成する。最後に裏面研磨を行ってから、ｎ側電極
１８をＡｕＧｅＮｉで形成する。
【００１９】
【発明の効果】上記の実施例の構造と、従来例のＳｉＮ
膜・ポリイミド膜のいずれかでメサ側壁パッシベーショ
ン膜を施した構造で、その高速応答特性と暗電流特性と
素子信頼性について比較を行った。高速応答特性につい
ては両者の差はなく、共に、ＧＢ積１２０ＧＨｚ程度の
高速性が確認されたのに対して、暗電流の初期値として
は、本実施例の素子は、いずれの従来例よりも小さい値
が得られた（同一メサ直径で比較）。さらに、素子信頼
性に関しても、信頼性試験（例えば、雰囲気温度２００
℃、逆方向電流１００μＡのバイアス条件で１０００時
間）の後も、従来例では、暗電流の増加がしばしば観測
されたのに対して、本発明では暗電流増加による素子特
性の劣化はほとんど観測されなかった。
膜・ポリイミド膜のいずれかでメサ側壁パッシベーショ
ン膜を施した構造で、その高速応答特性と暗電流特性と
素子信頼性について比較を行った。高速応答特性につい
ては両者の差はなく、共に、ＧＢ積１２０ＧＨｚ程度の
高速性が確認されたのに対して、暗電流の初期値として
は、本実施例の素子は、いずれの従来例よりも小さい値
が得られた（同一メサ直径で比較）。さらに、素子信頼
性に関しても、信頼性試験（例えば、雰囲気温度２００
℃、逆方向電流１００μＡのバイアス条件で１０００時
間）の後も、従来例では、暗電流の増加がしばしば観測
されたのに対して、本発明では暗電流増加による素子特
性の劣化はほとんど観測されなかった。
【００２０】これより、本発明によって、波長１．３〜
１．６μｍ帯に受光感度を有し、高イオン化率比α／β
で低雑音・高速応答性と同時に、表面リーク暗電流が小
さく、高信頼性を有するアバランシェフォトダイオード
を実現することができ、その効果は大きい。
１．６μｍ帯に受光感度を有し、高イオン化率比α／β
で低雑音・高速応答性と同時に、表面リーク暗電流が小
さく、高信頼性を有するアバランシェフォトダイオード
を実現することができ、その効果は大きい。
【００２１】実施例では、ｎ- 型基板を用いたが、ｐ-
型基板を用いた逆転層構造の場合でも同様の効果が得ら
れる。
型基板を用いた逆転層構造の場合でも同様の効果が得ら
れる。
【図１】本発明の半導体受光素子の構造図である。
【図２】従来例の超格子増倍層の構造図である。
【図３】従来例の超格子増倍層の構造図である。
１１ ｎ+ 型半導体基板 １２ ｎ+ 型バッファー層 １３ ｎ- 型超格子アバランシェ増倍層 １４ ｐ型ワイドギャップ電界降下層 １５ ｐ- 型光吸収層 １６ ｐ+ 型キャップ層 １７ ｐ+ 型コンタクト層 １８ ｎ側電極 １９ ｐ側電極 １１０ 基板と格子整合する半絶縁性半導体層、もしく
は、高抵抗半導体層 １１１ 反射防止膜 ２１ ｐ+ 型ＩｎＰ基板 ２２ ｎ+ 型ＩｎＰバッファー層 ２３ ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子アバ
ランシェ増倍層 ２４ ｐ型ＩｎＰ電界降下層 ２５ ｐ- 型ＩｎＧａＡｓ光吸収層 ２６ ｐ+ 型ＩｎＰキャップ層 ２７ ｐ+ 型ＩｎＧａＡｓコンタクト層 ２８ ｎ側電極 ２９ ｐ側電極 ２１０ ＳｉＮパッシベーション膜 ３１ ｎ+ 型ＩｎＰ基板 ２２ ｎ+ 型ＩｎＡｌＡｓバッファー層 ３３ ｎ- 型ＩｎＧａＡｓ／ＩｎＡｌＡｓ超格子アバラ
ンシェ増倍層 ３４ ｐ型ＩｎＡｌＡｓ電界降下層 ３５ ｐ- 型ＩｎＧａＡｓ光吸収層 ３６ ｐ+ 型ＩｎＡｌＡｓキャップ層 ３７ ｐ+ 型ＩｎＧａＡｓコンタクト層 ３８ ｎ側電極 ３９ ｐ側電極 ３１０ ポリイミド・パッシベーション膜 ３１１ 反射防止膜
は、高抵抗半導体層 １１１ 反射防止膜 ２１ ｐ+ 型ＩｎＰ基板 ２２ ｎ+ 型ＩｎＰバッファー層 ２３ ｎ- 型ＩｎＧａＡｓＰ／ＩｎＡｌＡｓ超格子アバ
ランシェ増倍層 ２４ ｐ型ＩｎＰ電界降下層 ２５ ｐ- 型ＩｎＧａＡｓ光吸収層 ２６ ｐ+ 型ＩｎＰキャップ層 ２７ ｐ+ 型ＩｎＧａＡｓコンタクト層 ２８ ｎ側電極 ２９ ｐ側電極 ２１０ ＳｉＮパッシベーション膜 ３１ ｎ+ 型ＩｎＰ基板 ２２ ｎ+ 型ＩｎＡｌＡｓバッファー層 ３３ ｎ- 型ＩｎＧａＡｓ／ＩｎＡｌＡｓ超格子アバラ
ンシェ増倍層 ３４ ｐ型ＩｎＡｌＡｓ電界降下層 ３５ ｐ- 型ＩｎＧａＡｓ光吸収層 ３６ ｐ+ 型ＩｎＡｌＡｓキャップ層 ３７ ｐ+ 型ＩｎＧａＡｓコンタクト層 ３８ ｎ側電極 ３９ ｐ側電極 ３１０ ポリイミド・パッシベーション膜 ３１１ 反射防止膜
Claims (3)
- 【請求項１】メサ型ｐｎ接合フォトダイオードにおい
て、メサ側壁に基板と格子整合する高抵抗半導体層を形
成した構造を有することを特徴とする半導体受光素子。 - 【請求項２】前記基板がＩｎＰであり、前記高抵抗半導
体層は、ＩｎＰに格子整合するＩｎＡｌＡｓであること
を特徴とする請求項１記載の半導体受光素子。 - 【請求項３】メサ型ｐｎ接合フォトダイオードにおい
て、メサ側壁に基板と格子整合する半絶縁性半導体層を
形成した構造を有することを特徴とする半導体受光素
子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016662A JPH06232442A (ja) | 1993-02-04 | 1993-02-04 | 半導体受光素子 |
| EP94101658A EP0609884A1 (en) | 1993-02-04 | 1994-02-03 | Semiconductor light receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016662A JPH06232442A (ja) | 1993-02-04 | 1993-02-04 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232442A true JPH06232442A (ja) | 1994-08-19 |
Family
ID=11922548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016662A Pending JPH06232442A (ja) | 1993-02-04 | 1993-02-04 | 半導体受光素子 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0609884A1 (ja) |
| JP (1) | JPH06232442A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08162663A (ja) * | 1994-12-09 | 1996-06-21 | Nec Corp | 半導体受光素子 |
| JPH09213988A (ja) * | 1995-02-02 | 1997-08-15 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、光電変換回路及び光電変換モジュール |
| US6635908B2 (en) | 2001-02-26 | 2003-10-21 | Hitachi, Ltd. | Burying type avalanche photodiode and fabrication method thereof |
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
| JP2008251881A (ja) * | 2007-03-30 | 2008-10-16 | Eudyna Devices Inc | 受光素子およびその製造方法 |
| JP2011035114A (ja) * | 2009-07-31 | 2011-02-17 | Renesas Electronics Corp | メサ型フォトダイオード及びその製造方法 |
| US10686091B2 (en) | 2016-02-12 | 2020-06-16 | Lg Innotek Co., Ltd. | Semiconductor device |
| JP2021141112A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| JP2021141111A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 光導波路型受光素子 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720588B2 (en) | 2001-11-28 | 2004-04-13 | Optonics, Inc. | Avalanche photodiode for photon counting applications and method thereof |
| JP2010147158A (ja) | 2008-12-17 | 2010-07-01 | Mitsubishi Electric Corp | 半導体受光素子および半導体受光素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150382A (ja) * | 1984-08-20 | 1986-03-12 | Fujitsu Ltd | Ｐｉｎダイオ−ド |
| JPH0215680A (ja) * | 1988-07-04 | 1990-01-19 | Hitachi Ltd | 半導体受光装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453471A (en) * | 1987-08-25 | 1989-03-01 | Furukawa Electric Co Ltd | Avalanche photodiode |
-
1993
- 1993-02-04 JP JP5016662A patent/JPH06232442A/ja active Pending
-
1994
- 1994-02-03 EP EP94101658A patent/EP0609884A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150382A (ja) * | 1984-08-20 | 1986-03-12 | Fujitsu Ltd | Ｐｉｎダイオ−ド |
| JPH0215680A (ja) * | 1988-07-04 | 1990-01-19 | Hitachi Ltd | 半導体受光装置 |
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| JPH08162663A (ja) * | 1994-12-09 | 1996-06-21 | Nec Corp | 半導体受光素子 |
| JPH09213988A (ja) * | 1995-02-02 | 1997-08-15 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子、光電変換回路及び光電変換モジュール |
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
| US6635908B2 (en) | 2001-02-26 | 2003-10-21 | Hitachi, Ltd. | Burying type avalanche photodiode and fabrication method thereof |
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| JP2011035114A (ja) * | 2009-07-31 | 2011-02-17 | Renesas Electronics Corp | メサ型フォトダイオード及びその製造方法 |
| US10686091B2 (en) | 2016-02-12 | 2020-06-16 | Lg Innotek Co., Ltd. | Semiconductor device |
| JP2021141112A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 半導体受光素子 |
| JP2021141111A (ja) * | 2020-03-02 | 2021-09-16 | 住友電工デバイス・イノベーション株式会社 | 光導波路型受光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0609884A1 (en) | 1994-08-10 |
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