JP2010147158A - 半導体受光素子および半導体受光素子の製造方法 - Google Patents

Abstract

【課題】ｐｎ接合フォトダイオードの外周に高抵抗半導体層を形成したメサ型半導体受光素子では、再成長界面とｐ型層もしくはｎ型層が直接、接触する構造となっており、高抵抗半導体層でメサ側壁の欠陥や界面順位が低減されていても、完全に除去することは難しくリークパスの要因となる。また、ｐ型層やｎ型層中の不純物と高抵抗半導体層中の不純物が高抵抗半導体層の再成長中に相互に拡散して高抵抗半導体層の抵抗値が低くなり暗電流が増加する。
【解決手段】ｐ型領域と高抵抗半導体層の間にｉ型層を有することで埋め込み界面を流れる表面リーク電流を低減する事ができ、暗電流の少ない受光素子半導体受光素子を提供することができる。
【選択図】 図１

Description

この発明は半導体受光素子に係り、特に埋め込みメサ型構造を有する半導体受光素子に関するものである。

一般に半導体受光素子では、プレーナ型とメサ型とに大別される。このうちメサ型は、製造工程が簡単である反面、pn接合の周辺部に電界が集中し易いことや、露出面に形成された表面準位や表面欠陥によってミクロな電流パスができ易いといった理由から、暗電流、その中でも特に表面リーク電流が高く、信頼性が低い欠点があった。他方、プレーナ型はpn接合が結晶内部に形成され、表面に現れる部分は低電界となるように工夫されているので暗電流が低く、信頼性が高い利点がある反面、製造工程が複雑になる欠点があった。
上記した欠点を改善する技術として、基板上に形成したpn接合を含むメサの周囲に適当な濃度の不純物を含む高抵抗半導体結晶からなる埋め込み層を形成し、この埋め込み層でpn接合を被うことによって、表面準位や表面欠陥を低減して表面リーク電流を低くする構造が提案されている（例えば、特許文献１、２ 参照）。

特開平６−２３２４４２号公報 特開２００２−３２４９１１号公報

これらの文献に示されているようにメサ側壁に高抵抗半導体層を形成することで、メサ側壁の欠陥や界面準位が低減され、暗電流を低くする事が可能である。
しかし、上記文献に示されているようにｐｎ接合フォトダイオードの外周に高抵抗半導体層を形成した構造では、再成長界面とｐ型層もしくはｎ型層が直接、接触する構造となっている。高抵抗半導体層でメサ側壁の欠陥や界面順位が低減されていても、完全に除去することは難しくリークパスの要因になる。また、ｐ型層やｎ型層中の不純物と高抵抗半導体層中の不純物が高抵抗半導体層の再成長中に相互に拡散し、高抵抗半導体層が所望の抵抗値よりも低くなるといったことも暗電流増加の一因となる。これらの事象により、結果としてプレーナ型構造と比較して暗電流、特にその中でも表面リーク電流が高いといった問題があった。

この発明は、上記の問題点を解決するためになされたもので、本発明の目的は、メサ側壁を高抵抗半導体で埋め込んだ、埋め込み型受光素子において問題となる表面リーク暗電流を低減し、低暗電流な半導体受光素子を提供することである。

この発明に係る半導体受光素子は、半導体基板上にｎ型導電型の第１の半導体層と、前記第１の半導体層の上に位置する光吸収層と、前記光吸収層の上に位置する第２の半導体層を有し、前記光吸収層および第２の半導体層の周囲が前記光吸収層よりバンドギャップが大きい埋め込み層で埋め込まれたメサ構造を有する半導体受光素子であって、前記第２の半導体層が、ｐ型導電型の第１の領域と、該第１の領域と前記埋め込み層との間にｉ型あるいはｎ型導電型の第２の領域を有することを特徴とするものである。

また、この発明に係る半導体受光素子の製造方法は、半導体基板上にｎ型導電型の第１の半導体層を形成する第１の工程と、前記第１の半導体層の上に光吸収層を形成する第２の工程と、前記光吸収層の上にｉ型あるいはｎ型導電型の第２の半導体層を形成する第３の工程と、前記光吸収層および前記第２の半導体層をエッチングしてメサ構造を形成するメサ構造形成工程と、前記メサ構造の周囲を前記光吸収層よりバンドギャップが大きい層で埋め込む埋め込み層形成工程と、前記第２の半導体層の一部にｐ型不純物をドーピングして、前記埋め込み層との間にｉ型あるいはｎ型導電型の領域が残るようにｐ型導電型の領域を形成するｐ型領域形成工程を有することを特徴とするものである。

この発明に係る半導体受光素子においては、メサ構造のｐ型半導体と埋め込み層との間にｉ型あるいはｎ型の層を有することで、埋め込み界面を流れる表面リーク電流を低減することができ、暗電流を少なくすることができる。

実施の形態１．
図１は、実施の形態１に係る半導体受光素子の断面図である。ｎ型ＩｎＰ（ｎ−ＩｎＰ、以下ｎ型をｎ−、ｐ型をｐ−と示し、さらに意図して不純物をドーピングしていない、あるいはキャリア濃度が１ｘ１０^１６／ｃｍ以下であるものをｉ型とし、ｉ−と示す）基板１０１上にｎ−ＩｎＧａＡｓ導電層１０３（不純物濃度１x１０^１８／ｃｍ、層厚０．５μｍ）、ｎ−ＩｎＰクラッド層１０５（不純物濃度１ｘ１０^１８／ｃｍ、層厚１μｍ）、ｉ−ＩｎＧａＡｓ光吸収層１０７（不純物濃度１ｘ１０^１５／ｃｍ、層厚２μｍ）が形成され、その上に、ＩｎＰ窓層１０９が形成される。ＩｎＰ窓層１０９には、周囲がｉ型領域１１７（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）に囲まれ、Ｚｎが拡散されたｐ型領域１１５（層厚１μｍ）が形成されている。ｐ型領域１１５の上にはｐ−ＩｎＧａＡｓコンタクト層１１１（層厚０．５μｍ）が形成される。ｎ−ＩｎＰクラッド層１０５、ｉ−ＩｎＧａＡｓ光吸収層１０７、ＩｎＰ窓層１０９は周囲をエッチングされてメサ構造となっている。メサ外周は、ｉ−ＩｎＧａＡｓ光吸収層１０７よりバンドギャップが大きい埋め込み層としてＦｅをドープしたＩｎＰ（Ｆｅ−ＩｎＰ）ブロック層１１３（不純物濃度５ｘ１０^１６／ｃｍ、層厚約３μｍ）が形成されている。ｐ−ＩｎＧａＡｓコンタクト層１１１が形成された部分を除いて上面にＳｉＮパッシベーション膜１１９が形成されている。また、ｐ−ＩｎＧａＡｓコンタクト層１１１の上にはｐ電極１２１が形成されており、裏面にはｎ電極１２３が形成されている。

ｐ型領域１１５は、Ｚｎ拡散によりｐ型ドーピングを行っている。そのため、周囲のｉ型領域１１７との間には成長界面が存在しない。

次に本実施の形態に係る半導体受光素子の製造方法について図２から図７を用いて説明する。まず、図２に示すように、有機金属化学気相蒸着法（Ｍｅｔａｌ-Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ, ＭＯＣＶＤ）や分子線エピタキシー法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ, ＭＢＥ）等といった結晶成長法により、ｎ−ＩｎＰ基板１０１上にｎ−ＩｎＧａＡｓ導電層１０３、ｎ−ＩｎＰクラッド層１０５を積層し、さらにｉ−ＩｎＧａＡｓ光吸収層１０７、ｉ型のＩｎＰ窓層１０９（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）を積層し、その上にｉ−ＩｎＧａＡｓ層１２３（不純物濃度１ｘ１０^１５／ｃｍ、層厚０．５μｍ）を順に堆積した後、ｉ−ＩｎＧａＡｓ層１２３の上に酸化シリコン（Ｓ_ｉＯ_２）膜１２５を堆積する。その後、フォトリソグラフィ技術を用いてＳ_ｉＯ_２膜１２５を所定の形状にパターンニングする。

次に、図３に示すように、Ｓ_ｉＯ_２膜１２５をマスクとしてドライエッチング技術及びウェットエッチング技術を組み合わせてメサ構造（メサ上部の直径５０μｍ）を形成する。エッチング量は表面より３μｍ程度とし、ｎ−ＩｎＰクラッド層１０５中でエッチングがストップするように制御する。

次に、図４に示すように、ＭＯＣＶＤ法等を用いてメサ外周にＦｅをドープしたＩｎＰ（Ｆｅ−ＩｎＰ）ブロック層１１３を選択成長した後、Ｓ_ｉＯ_２膜１２５を除去する。

次に、図５に示すように、素子全面にＳ_ｉＯ_２膜１２７を堆積し、フォトリソグラフィ技術を用いてメサ径よりも小さくなるように円形の抜きパターンを形成する（抜きパターン直径３０μｍ）。

次に、図６に示すように、Ｓ_ｉＯ_２膜１２７をマスクとして熱拡散法を用いてＺｎを拡散させ、ｐ型領域１１５、ｐ−ＩｎＧａＡｓコンタクト層１１１を形成する。Ｚｎはｉ−ＩｎＧａＡｓ光吸収層に達するまで拡散させる。ここでｐ型領域層１１５とＦｅ−ＩｎＰ層１１３の間にｉ型領域１１７が残るようにｐ型領域１１５を形成する。また、Ｚｎの拡散はｉ−ＩｎＧａＡｓ光吸収層１０７にまで達するが、２００ｎｍ程度の深さまでであれば、ｉ−ＩｎＧａＡｓ光吸収層１０７中にＺｎが拡散されても特性上特に問題ない。

つづいて、図７に示すように、Ｓ_ｉＯ_２膜１２７マスクを除去した後、素子表面にあるｉ−ＩｎＧａＡｓ層１２３、及びｐ−ＩｎＧａＡｓコンタクト層１１１を部分的に除去する。その後、ＳｉＮパッシベーション膜１１９やｐ電極１２１を素子表面に形成する。最後に裏面研磨を行なってからｎ電極１２３を形成し、本実施の形態に係る半導体受光素子を作成する。

一般的な受光素子の暗電流は、拡散電流（Ｉｄｄ）、発生再結合電流（Ｉｇ）、表面リーク電流（Ｉｓ）、トンネル電流（Ｉｔ）の４つの成分であらわすことができる。この中で、プレーナ型で比較的逆バイアスの小さい値で使用するｐｉｎ−ＰＤやアバランシェブレイクダウンを起こしているＡＰＤの場合、実使用時では拡散電流と発生再結合電流が支配的であり、動作電圧での暗電流（Ｉｄ）は下記関係式であらわすことができる。
Ｉｄ∝ｅｘｐ［−ｑＥｇ／ｎｋＴ］ （式１）
ここで、ｑは素電荷１．６０ｘ１０^−１９Ｃ、Ｅｇは空乏層のバンドギャップ、ｋはボルツマン定数８．６２ｘ１０^−５ｅＶ／Ｋ、ｎは、拡散電流と発生再結合電流の比率で１〜２の範囲で変化する係数、Ｔは絶対温度である。
しかしながらメサ構造の場合、露出面に形成された表面準位や表面欠陥による表面リーク電流が発生す場合が多い。一般的に表面リーク電流は下記式で表される。
Ｉｓ＝ｑｎｉ√πＡ・ＷｓＳ （式２）
ここでｎｉは真性キャリア濃度、Ａはｐｎ接合面積、Ｗｓは空乏層幅、Ｓは表面再結合速度である。
この式２からわかるように、表面リーク電流の式には温度の係数が含まれていないことから、温度を変化させても表面リーク電流はほとんど変化しない。対して、式１は、その式の中に温度の係数が含まれており、温度に対して暗電流が大きく変化する。従って、表面リーク電流成分を考慮した暗電流の式としては、
Ｉｄ∝ｅｘｐ［−ｑＥａ／ｋＴ］ （式３）
と表すことができる。ここで、Ｅａは活性化エネルギーである。この活性化エネルギーを求め、Ｅａ＝Ｅｇの場合には、空乏層域外からの拡散電流が、Ｅａ＝１／２Ｅｇの場合には、発生再結合電流が支配的と評価させる。さらに、Ｅａ＜１／２Ｅｇの場合は、表面リーク電流が含まれると考えられ、Ｅａが小さくなるほど表面リーク電流成分が多いことになる。

ここで従来の半導体受光素子の動作電圧：−３Ｖでの温度特性を図８に示す。この図８から、活性化エネルギー（Ｅａ）を求めると、Ｅａ＝０．１１ｅＶとなる。これは、素子の構成材料であるＩｎＰやＩｎＧａＡｓのバンドギャップ（それぞれ、１．３５ｅＶ、０．７７ｅＶ）よりもはるかに小さい値である。このことから、暗電流は表面リーク電流が支配的と言える。

それに対して、本実施の形態の半導体受光素子では、動作電圧：−３Ｖで暗電流が１ｎＡ以下におさえる事ができ、プレーナ型とほぼ同等の暗電流値を実現できた。暗電流の温度特性を図９に示す。この値から、暗電流の温度に対する活性化エネルギーを求めると、０．７４ｅＶであった。従って、構成材料であるＩｎＰのバンドギャップ（１．３５ｅＶ）の半分に近く、また、ＩｎＧａＡｓのバンドギャップ（０．７７ｅＶ）に近い値であり、暗電流は拡散電流もしくは発生再結合電流が支配的であるといえる。このことから、本発明によれば、メサ部のリーク電流を低減する事ができ、暗電流の少ない半導体受光素子を作成する事が可能である。

実施の形態２．
図１０は本発明の他の実施の形態の半導体受光素子の断面図を示す。本実施の形態は、本発明を超高速受信用ｐｉｎ−ＰＤに適用したものである。

本実施の形態２に係る半導体受光素子は、Ｆｅ−ＩｎＰ基板２０１上にｎ−ＩｎＰ／ＩｎＧａＡｓ多層反射膜層２０３（不純物濃度１x１０^１８／ｃｍ、層厚０．１２５／０．１１５μｍを６ペア）、ｎ−ＩｎＰクラッド層１０５（不純物濃度１ｘ１０^１８／ｃｍ、層厚０．５μｍ）、ｉ−ＩｎＰ電子走行層２０５（不純物濃度１ｘ１０^１８／ｃｍ、層厚０．１５μｍ）、ｉ−ＩｎＧａＡｓ光吸収層１０７（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）が形成され、その上に、ＩｎＰ窓層１０９が形成されている。ＩｎＰ窓層１０９には、周囲がｉ型領域１１７（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）に囲まれ、Ｚｎが拡散されたｐ型領域１１５（層厚１μｍ）が形成されている。ｐ型領域１１５の上にはｐ−ＩｎＧａＡｓコンタクト層１１１（層厚０．５μｍ）が形成されている。ｎ−ＩｎＰクラッド層１０５、ｉ−ＩｎＰ電子走行層２０５、ｉ−ＩｎＧａＡｓ光吸収層１０７、ＩｎＰ窓層１０９は周囲をエッチングされてメサ構造となっている。エッチング量は表面から２．７μｍ程度で、メサ上部の直径は５０μｍである。メサ外周はＦｅ−ＩｎＰブロック層１１３（不純物濃度５ｘ１０^１６／ｃｍ、層厚約２．７μｍ）が形成されている。また、Ｆｅ−ＩｎＰブロック層１１３の上面からｎ−ＩｎＰ／ＩｎＧａＡｓ多層反射膜層２０３までに達するカソードコンタクトホール２２３が形成され、その上にｎ電極２２１が形成されている。また、ｐ−ＩｎＧａＡｓコンタクト層１１１が形成された部分およびｎ電極２２１を除いて素子上面にＳｉＮパッシベーション膜１１９が形成されている。また、ｐ−ＩｎＧａＡｓコンタクト層１１１の上にはｐ電極１２１が形成されている。

本実施の形態では、実施の形態１と同様にＺｎ拡散領域とＦｅ−ＩｎＰブロック層の間にｉ型領域を残すことで埋め込み界面を流れる表面リーク電流を低減する事ができ、暗電流の少ない受光素子を作成する事が可能である。このような半導体受光素子であっても、実施の形態１と同様の効果が得られる。

実施の形態３．
図１１は本発明の他の実施の形態の半導体受光素子の断面図を示す。本実施の形態３に係る半導体受光素子は、Ｆｅ−ＩｎＰブロック層１１３およびＩｎＰ窓層１０９のｉ型領域１１７上にｉ型あるいはｎ型あるいはＦｅドープのＩｎＰ層３０１を形成したものである。ｐ型領域１１５は、ＩｎＰ窓層１０９の上にｉ型あるいはｎ型あるいはＦｅドープのＩｎＰ層３０１を形成した後、Ｚｎを拡散させてＩｎＰ窓層１０９およびＩｎＰ層３０１の所定の領域をｐ型化して形成する。その他の構成は実施の形態１と同様である。

本実施の形態においては、Ｚｎ拡散領域とＦｅ−ＩｎＰブロック層の間にｉ型領域およびｉ型あるいはｎ型あるいはＦｅドープのＩｎＰ層３０１が形成されている。よって実施の形態１と同様、埋め込み界面を流れる表面リーク電流を低減する事ができるので、暗電流の少ない受光素子を作成する事が可能である。したがってこのような半導体受光素子であっても、実施の形態１と同様の効果を得ることができる。

実施の形態４．
図１２は本発明の他の実施の形態の半導体受光素子の断面図を示す。

本実施の形態４に係る半導体受光素子は、ｎ−ＩｎＰ基板１０１上にｎ−ＩｎＧａＡｓ導電層１０３（不純物濃度１x１０^１８／ｃｍ、層厚０．５μｍ）、ｎ−ＩｎＰクラッド層１０５（不純物濃度１ｘ１０^１８／ｃｍ、層厚１μｍ）、ｉ−ＩｎＧａＡｓ光吸収層１０７（不純物濃度１ｘ１０^１５／ｃｍ、層厚２μｍ）が形成され、その上に、ＩｎＰ窓層１０９が形成されている。Ｚｎが拡散されたｐ型領域１１５（層厚１μｍ）は、周囲がｉ型領域１０９（不純物濃度１ｘ１０^１５／ｃｍ、層厚０．１μｍ）およびＦｅ−ＩｎＰブロック層４０１に囲まれている。ｐ型領域１１５の上にはｐ−ＩｎＧａＡｓコンタクト層１１１（層厚０．５μｍ）が形成される。ｎ−ＩｎＰクラッド層１０５、ｉ−ＩｎＧａＡｓ光吸収層１０７、ＩｎＰ窓層１０９は周囲をエッチングされてメサ構造となっている。エッチング量は表面から２．５μｍ程度で、メサ上部の直径は５０μｍである。ｐ型領域１１５、ｐ−ＩｎＧａＡｓコンタクト層１１１、Ｆｅ−ＩｎＰブロック層４０１の形成方法は、ｉ−ＩｎＧａＡｓ光吸収層１０７の上にｉ型のＩｎＰ層（不純物濃度１ｘ１０^１５／ｃｍ、層厚０．１μｍ）を形成した後に先述のエッチング工程によりメサ構造を形成し、メサ外周およびメサ上部のｉ−ＩｎＰ上にＦｅ−ＩｎＰ層（不純物濃度５ｘ１０^１６／ｃｍ、層厚約２．５μｍ）、ｉ−ＩｎＧａＡｓ層（不純物濃度１ｘ１０^１５／ｃｍ、層厚約０．５μｍ）を選択成長し、実施の形態１と同様にフォトリソグラフィ技術を用いて酸化シリコン膜マスクを形成して熱拡散法を用いてＺｎを拡散させる。Ｚｎの拡散によりメサ上部のｉ−ＩｎＰ層、Ｆｅ−ＩｎＰ層およびｉ−ＩｎＧａＡｓ層をｐ型化し、ｉ−ＩｎＰ層、Ｆｅ−ＩｎＰ層のｐ型化した領域をｐ型領域１１５とし、ｐ型化したＩｎＧａＡｓ層を部分的に除去してｐ−ＩｎＧａＡｓコンタクト層１１１とする。また、ｐ−ＩｎＧａＡｓコンタクト層１１１が形成された部分を除いて素子上面にＳｉＮパッシベーション膜１１９が形成される。ｐ−ＩｎＧａＡｓコンタクト層１１１の上にはｐ電極１２１が形成されており、裏面にはｎ電極１２３が形成されている。

本実施の形態では、実施の形態１と同様にＺｎ拡散領域とＦｅ−ＩｎＰブロック層の間にｉ−ＩｎＰ層を残すことで埋め込み界面を流れる表面リーク電流を低減する事ができ、暗電流の少ない受光素子を作成する事が可能である。このような半導体受光素子であっても、実施の形態１と同様の効果が得られる。

実施の形態５．
図１３は本発明の他の実施の形態の半導体受光素子の断面図を示す。本実施の形態は、本発明をＡｌＩｎＡｓを増倍層に用いた埋め込み型ＡＰＤに適用したものである。

本実施の形態５に係る半導体受光素子は、ｎ−ＩｎＰ基板１０１上にｎ−ＩｎＰ／ＩｎＧａＡｓ多層反射膜層２０３（不純物濃度１x１０^１８／ｃｍ、層厚０．１２５／０．１１５μｍを６ペア）、ＩｎＡｌＡｓ倍増層５０１（不純物濃度１ｘ１０^１５／ｃｍ、層厚０．２μｍ）、ｐ−ＩｎＰ電界緩和層５０３（不純物濃度７ｘ１０^１７／ｃｍ、層厚０．０５μｍ）、ｉ−ＩｎＧａＡｓ光吸収層１０７（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）が形成され、その上に、ＩｎＰ窓層１０９が形成されている。ＩｎＰ窓層１０９には、周囲がｉ型領域１１７（不純物濃度１ｘ１０^１５／ｃｍ、層厚１μｍ）に囲まれ、Ｚｎが拡散されたｐ型領域１１５（層厚１μｍ）が形成されている。ｐ型領域１１５の上にはｐ−ＩｎＧａＡｓコンタクト層１１１（層厚０．５μｍ）が部分的に形成される。ｉ−ＩｎＧａＡｓ光吸収層１０７、ＩｎＰ窓層１０９は周囲をエッチングされてメサ構造となっている。エッチング時にＩｎＡｌＡｓ倍増層５０１が露出すると、その後に行う結晶成長時に表面荒れの要因となる。そのためエッチングには、例えばリン酸系のエッチャントを用い、ｐ−ＩｎＰ電界緩和層５０３でエッチングが止まるようにする。メサ上部の直径は５０μｍである。メサ外周はＦｅ−ＩｎＰブロック層１１３が形成されている。ｐ−ＩｎＧａＡｓコンタクト層１１１が形成された部分を除いて素子上面にＳｉＮパッシベーション膜１１９が形成されている。また、ｐ−ＩｎＧａＡｓコンタクト層１１１の上にはｐ電極１２１が形成されており、裏面にはｎ電極１２３が形成されている。

本実施の形態では、実施の形態１と同様にＺｎ拡散領域とＦｅ−ＩｎＰブロック層の間にｉ型領域が形成されているため、埋め込み界面を流れる表面リーク電流を低減する事ができ、暗電流の少ない受光素子を作成する事が可能である。このような半導体受光素子であっても、実施の形態１と同様の効果が得られる。

本実施の形態では、吸収層にＩｎＧａＡｓ層が用いられているが、吸収層はＩｎＧａＡｓ層を含む多層構造でもよい。また、Ｚｎが拡散される層にＩｎＰ層が用いられているが、ＩｎＰ層を含む多層構造でもよく、さらにＡｌＩｎＡｓ層やＡｌＩｎＡｓ層を含む多層構造でもよい。

なお、本実施の形態ではＺｎの拡散を、熱拡散を用いて行ったが、その他の拡散方法、あるいは拡散以外の方法でＺｎのドーピングを行ってもよい。また、ドーパントとしてＺｎ以外のｐ型ドーパントを用いてもよい。

なお、図面および明細書では本発明の典型的な好ましい実施形態を開示しており、特定の用語を使用しているが、それらは一般的かつ記述的な意味合いでのみ使用しており、本明細書に記載の特許請求の範囲を限定することを目的とするものではないことは言うまでもない。

以上のように、この発明に係る半導体受光素子は、埋め込みメサ型構造を有する半導体受光素子に適している。

この発明の一実施の形態に係る半導体受光素子の構造を示す断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 この発明の一実施の形態に係る半導体受光素子の製造方法の各製造工程を示す一部断面図である。 従来の半導体受光素子の温度特性を示す図である。 この発明の一実施の形態に係る半導体受光素子の温度特性を示す図である。 この発明のもう一つの実施の形態に係る半導体受光素子の構造を示す断面図である。 この発明のもう一つの実施の形態に係る半導体受光素子の構造を示す断面図である。 この発明のもう一つの実施の形態に係る半導体受光素子の構造を示す断面図である。 この発明のもう一つの実施の形態に係る半導体受光素子の構造を示す断面図である。

符号の説明

１０１ ｎ型ＩｎＰ基板
１０３ ｎ型ＩｎＧａＡｓ導電層
１０５ ｎ型ＩｎＰクラッド層
１０７ ｉ型ＩｎＧａＡｓ光吸収層
１０９ ＩｎＰ窓層
１１３ ＦｅドープＩｎＰブロック層
１１５ ｐ型領域
１１７ ｉ型領域

Claims (5)

1. 半導体基板上にｎ型導電型の第１の半導体層と、
   前記第１の半導体層の上に位置する光吸収層と、
   前記光吸収層の上に位置する第２の半導体層を有し、
   前記光吸収層および第２の半導体層の周囲が前記光吸収層よりバンドギャップが大きい埋め込み層で埋め込まれたメサ構造を有する半導体受光素子であって、
   前記第２の半導体層が、ｐ型導電型の第１の領域と、該第１の領域と前記埋め込み層との間にｉ型あるいはｎ型導電型の第２の領域を有することを特徴とする半導体受光素子。
2. 前記光吸収層がＩｎＧａＡｓ層を有することを特徴とする請求項１に記載の半導体受光素子。
3. 前記第２の半導体層がＩｎＰ層あるいはＡｌＩｎＡｓ層を含むことを特徴とする請求項１または２に記載の半導体受光素子。
4. 半導体基板上にｎ型導電型の第１の半導体層を形成する第１の工程と、
   前記第１の半導体層の上に光吸収層を形成する第２の工程と、
   前記光吸収層の上にｉ型あるいはｎ型導電型の第２の半導体層を形成する第３の工程と、
   前記光吸収層および前記第２の半導体層をエッチングしてメサ構造を形成するメサ構造形成工程と、
   前記メサ構造の周囲を前記光吸収層よりバンドギャップが大きい層で埋め込む埋め込み層形成工程と、
   前記第２の半導体層の一部にｐ型不純物をドーピングして、前記埋め込み層との間にｉ型あるいはｎ型導電型の領域が残るようにｐ型導電型の領域を形成するｐ型領域形成工程を有することを特徴とする半導体受光素子の製造方法。
5. 前記ｐ型不純物のドーピングに熱拡散法を用いることを特徴とする請求項４に記載の半導体受光素子の製造方法。

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