JP2008251881A - 受光素子およびその製造方法 - Google Patents

Abstract

【課題】 暗電流を低減化することができる受光素子およびその製造方法を提供する。
【解決手段】 受光素子（１００）は、半導体基板（１）と、半導体基板上に設けられた第１導電型の第１半導体層（２，３，４，５，６）と、第１半導体層上に設けられた第２導電型の第２半導体層（７）と、第１半導体層および第２半導体層の側面に設けられ一部に層厚の小さい薄層領域を備える第３半導体層（１３）とを備え、薄層領域（１３ａ）の最薄部は、第１半導体層と第２半導体層との界面のビルトイン空乏層（Ａ）よりも半導体基板側に位置する。
【選択図】 図１

Description

本発明は、受光素子およびその製造方法に関する。

従来のメサ構造を有する受光素子（フォトダイオード）には、暗電流（リーク電流）の低減化が求められている。これまで、メサ部の側面に保護膜を設けることによって、暗電流の低減化が図られてきた。この保護膜としては、ＩｎＰ等の半導体層が用いられている。

なお、ｎ型半導体層およびｐ型半導体層が露出するメサ部の側面に絶縁膜を保護膜として設ける場合には、絶縁膜の界面準位に起因して暗電流がメサ部の側面を流れることが知られている。したがって、メサ部の側面にＩｎＰからなる半導体層を設け、この半導体層上に絶縁膜を設けることによって暗電流の低減化を図っていた（例えば、特許文献１参照）。

特開平９−２１３９８８号公報

しかしながら、特許文献１の技術では、ＡＰＤ（アバランシェフォトダイオード）をはじめＰＩＮ型フォトダイオードにおいても暗電流が十分に低減化されない。本発明は、暗電流を低減化することができる受光素子およびその製造方法を提供することを目的とする。

本発明に係る受光素子は、半導体基板と、半導体基板上に設けられた第１導電型の第１半導体層と、第１半導体層上に設けられた第２導電型の第２半導体層と、第１半導体層および第２半導体層の側面に設けられ一部に層厚の小さい薄層領域を備える第３半導体層とを備え、薄層領域の最薄部は、第１半導体層と第２半導体層との界面のビルトイン空乏層よりも前記半導体基板側に位置することを特徴とするものである。

本発明に係る受光素子においては、薄層領域の最薄部が第１半導体層と第２半導体層との界面におけるビルトイン空乏層に相当する領域よりも半導体基板側に位置するように設けられていることから、ビルトイン空乏層に相当する領域における第３半導体層の層厚が比較的大きくなる。それにより、受光素子に逆バイアスを印加した場合、ビルトイン空乏層に相当する領域に最も高い電界がかかるが、ビルトイン空乏層に相当する領域が十分にパッシベーションされる。その結果、暗電流の発生を抑制することができる。

受光素子はアバランシェフォトダイオードであり、第１半導体層は電界降下層を含み、薄層領域の最薄部は電界降下層よりも半導体基板側に位置していてもよい。この場合、ビルトイン空乏層に相当する領域における第３半導体層の層厚が比較的大きくなるとともに、電界降下層の界面に形成されるヘテロ界面に相当する領域における第３半導体層の層厚が比較的大きくなる。それにより、アバランシェフォトダイオードに逆バイアスを印加した場合、ビルトイン空乏層に相当する領域に最も高い電界がかかり、電界降下層の界面に形成されるヘテロ界面に相当する領域にも高い電界がかかる。しかしながら、ビルトイン空乏層に相当する領域が十分にパッシベーションされるとともに、電界降下層の界面に形成されるヘテロ界面に相当する領域が十分にパッシベーションされる。その結果、さらに暗電流の発生を抑制することができる。

受光素子はアバランシェフォトダイオードであり、第１半導体層は光吸収層を含み、薄層領域の最薄部は光吸収層よりも半導体基板側に位置していてもよい。この場合、ビルトイン空乏層に相当する領域における第３半導体層の層厚が比較的大きくなり電界降下層の界面に形成されるヘテロ界面における第３半導体層の層厚が比較的大きくなるとともに、光吸収層の界面に形成されるヘテロ界面における第３半導体層の層厚が比較的大きくなる。それにより、アバランシェフォトダイオードに逆バイアスを印加した場合、ビルトイン空乏層に相当する領域に最も高い電界がかかり、電界降下層の界面および光吸収層の界面に形成されるヘテロ界面に相当する領域に高い電界がかかる。しかしながら、ビルトイン空乏層に相当する領域が十分にパッシベーションされ電界降下層の界面に形成されるヘテロ界面に相当する領域が十分にパッシベーションされるとともに、光吸収層の界面に形成されるヘテロ界面に相当する領域が十分にパッシベーションされる。その結果、暗電流の発生を抑制することができる。

少なくとも第１半導体層および第２半導体層がメサ構造を有し、第３半導体層はメサ構造の側面に設けられていてもよい。第１半導体層はｎ型であり、第２半導体層はｐ型であってもよい。また、第３半導体層は、ＩｎＰからなるものであってもよい。また、薄層領域の最薄部の層厚は、０．２μｍ以下であってもよい。

また、受光素子はＰＩＮ型フォトダイオードであり、第１半導体層はｉ型であり、薄層領域の最薄部は第１半導体層よりも半導体基板側に位置していてもよい。この場合、第１半導体層の界面に形成されるヘテロ界面における第３半導体層の層厚が比較的大きくなる。それにより、ＰＩＮ型フォトダイオードに逆バイアスを印加した場合、ビルトイン空乏層に相当する領域に最も高い電界がかかり、第１半導体層の界面に形成されるヘテロ界面に相当する領域にも高い電界がかかる。しかしながら、第１半導体層の界面に形成されるヘテロ界面に相当する領域が十分にパッシベーションされる。その結果、さらに暗電流の発生を抑制することができる。

本発明に係る受光素子の製造方法は、半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とが順に設けられた半導体層において第１半導体層および第２半導体層の側面を露出させる工程と、露出した第１半導体層および第２半導体層の側面に一部に層厚の小さい薄層領域を備える第３半導体層を気相成長法により形成する工程と、を含み、薄層領域の最薄部は、第１半導体層と第２半導体層との界面のビルトイン空乏層に相当する領域よりも半導体基板側に位置することを特徴とするものである。

本発明に係る受光素子の製造方法においては、第３半導体層の薄層領域の最薄部が第１半導体層と第２半導体層との界面におけるビルトイン空乏層に相当する領域よりも半導体基板側に位置するように設けられる。この場合、ビルトイン空乏層に相当する領域に接する第３半導体層の層厚は比較的大きくなる。それにより、ビルトイン空乏層に相当する領域が十分にパッシベーションされる。その結果、暗電流の発生を抑制することができる。

第１半導体層および第２半導体層の側面を露出させる工程は、ウェットエッチング処理を含んでいてもよい。この場合、露出部に面方位が形成されやすくなる。その結果、第３半導体層に薄層領域が形成されやすくなる。また、気相成長法は、ＭＯＣＶＤ法であってもよい。この場合、ガス流の影響を受けて、第３半導体層に薄層領域が形成されやすくなる。

光素子はアバランシェフォトダイオードであり、第１半導体層は電界降下層を含み、薄層領域の最薄部は電界降下層よりも半導体基板側に位置していてもよい。また、受光素子はアバランシェフォトダイオードであり、第１半導体層は光吸収層を含み、薄層領域の最薄部は光吸収層よりも半導体基板側に位置していてもよい。また、第１半導体層はｎ型であり、第２半導体層はｐ型であってもよい。

受光素子はＰＩＮ型フォトダイオードであり、第１半導体層はｉ型であり、薄層領域の最薄部は第１半導体層よりも半導体基板側に位置していてもよい。また、第３半導体層は、ＩｎＰからなるものであってもよい。また、薄層領域の最薄部の層厚は、０．２μｍ以下であってもよい。また、気相成長法により第３半導体層を形成する工程は、半導体基板上から第１半導体層および第２半導体層の側面にかけて第３半導体層を形成する工程であり、気相成長法により第３半導体層を形成する工程において、薄層領域の最薄部の位置は、半導体基板上における第３半導体層の層厚に基づいて決定されてもよい。

本発明によれば、暗電流を低減化することができる受光素子およびその製造方法を提供することができる。

以下、本発明を実施するための最良の形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る受光素子１００を説明するための模式図である。受光素子１００は、アバランシェフォトダイオードである。図１に示すように、受光素子１００は、ＩｎＰからなる半導体基板１上に、ｎ型ＩｎＰからなるバッファ層２およびメサ構造体２０が順に設けられた構造を有する。メサ構造体２０は、バッファ層２上に、ｎ型またはｉ型ＩｎＧａＡｓからなる光吸収層３、ｎ型ＩｎＧａＡｓＰからなる衝撃吸収層４、ｎ型ＩｎＰからなる電界降下層５、ｎ型またはｉ型ＩｎＰからなる増倍層６、およびｐ型ＩｎＰからなるウィンドウ層７が順に設けられた構造を有する。

ウィンドウ層７上には、ｐ型ＩｎＧａＡｓからなりリング状に形成されたコンタクト層８が設けられている。また、コンタクト層８上にはＴｉ／Ｐｔ／Ａｕ等からなるｐ側電極１５が設けられている。メサ構造体２０以外のバッファ層２上には、ＡｕＧｅ／Ａｕ等からなるｎ側電極１６が設けられている。メサ構造体２０の側面には、ｉ型またはｎ型ＩｎＰからなるパッシベーション層１３が設けられている。パッシベーション層１３上およびウィンドウ層７上には、ＳｉＯ_２等の絶縁体からなる絶縁層１４が設けられている。

パッシベーション層１３は、メサ構造体２０の上下方向において他の領域に比較して層厚が小さい薄層領域１３ａを備える。本実施形態においては、パッシベーション層１３は、薄層領域１３ａの最薄部がウィンドウ層７と増倍層６との界面におけるビルトイン空乏層Ａよりも半導体基板１側に位置するように設けられている。

なお、上記ビルトイン空乏層Ａの半導体基板１側の下端は、下記式（１）で表される。式（１）において、ｘは、ウィンドウ層７と増倍層６との界面から半導体基板１側の距離を示す。また、ε_Ｓは増倍層６の比誘電率を示し、ε_０は真空の誘電率を示し、Ｖはビルトインポテンシャルを示し、ｅは電気素量を示し、Ｎ_Ａはウィンドウ層７におけるアクセプタ密度を示し、Ｎ_Ｄは増倍層６におけるドナー密度を示す。また、ビルトインポテンシャルＶは、下記式（２）で表される。式（２）においては、ｋ_Ｂはボルツマン定数を示し、Ｔは絶対温度を示し、ｑは素電荷を示し、ｎ_ｉは真性キャリア密度を示す。

本実施形態においては薄層領域１３ａの最薄部がウィンドウ層７と増倍層６との界面におけるビルトイン空乏層Ａよりも半導体基板１側に位置するように設けられていることから、ビルトイン空乏層Ａに接するパッシベーション層１３の層厚が比較的大きくなる。それにより、ビルトイン空乏層Ａが十分にパッシベーションされる。その結果、絶縁層１４を介した暗電流の発生を抑制することができる。したがって、暗電流の低減化を図ることができる。なお、薄層領域１３ａの最薄部の層厚が０．２μｍ以下である場合に、暗電流が発生しやすい傾向にある。

ここで、パッシベーション層１３の側壁における層厚を全体的に増加させることによって暗電流の低減化を図ることが考えられる。しかしながら、パッシベーション層１３の層厚を増加させると、ウィンドウ層７の上にもパッシベーション層１３が覆いかぶさるようになり、後述するｐ側電極１５が設けられるコンタクトホールの形成精度が低下する。したがって、パッシベーション層１３の層厚は、所定値以下に制御する必要がある。以上のことから、本実施形態においては、コンタクトホールの形成精度を低下させることなく、暗電流の低減化を図ることができる。

なお、薄層領域１３ａの最薄部は、電界降下層５よりも半導体基板１側に位置していることが好ましい。この場合、ビルトイン空乏層Ａに接するパッシベーション層１３の層厚が比較的大きくなるとともに、電界降下層５と衝撃緩和層４とのヘテロ界面に接するパッシベーション層１３の層厚が比較的高くなる。それにより、ビルトイン空乏層Ａが十分にパッシベーションされるとともに、電界降下層５と衝撃緩和層４とのヘテロ界面が十分にパッシベーションされる。その結果、暗電流の低減化を図ることができる。

また、薄層領域１３ａの最薄部は、光吸収層３よりも半導体基板１側に位置していることがより好ましい。この場合、ビルトイン空乏層Ａに接するパッシベーション層１３の層厚が比較的大きくなり電界降下層５と衝撃緩和層４とのヘテロ界面に接するパッシベーション層１３の層厚が比較的高くなるとともに、光吸収層３とバッファ層２とのヘテロ界面に接するパッシベーション層１３の層厚が比較的高くなる。それにより、ビルトイン空乏層Ａが十分にパッシベーションされ電界降下層５と衝撃緩和層４とのヘテロ界面が十分にパッシベーションされるとともに、光吸収層３とバッファ層２とのヘテロ界面が十分にパッシベーションされる。その結果、暗電流の低減化を図ることができる。

続いて、受光素子１００の製造方法について説明する。図２〜図５は、受光素子１００の製造方法を説明するためのフロー図である。まず、図２（ａ）に示すように、半導体基板１上に、バッファ層２、光吸収層３、衝撃緩和層４、電界降下層５、増倍層６、ウィンドウ層７およびコンタクト層８を順に成長させる。

例えば、半導体基板１の厚さは３５０μｍであり、バッファ層２の層厚は１．０μｍであり、光吸収層３の層厚は１．０μｍであり、衝撃緩和層４の層厚は０．０５μｍであり、電界降下層５の層厚は０．０５μｍであり、増倍層６の層厚は０．０５μｍであり、ウィンドウ層７の層厚は１．０μｍであり、コンタクト層８の層厚は０．３μｍである。

次に、図２（ｂ）に示すように、コンタクト層８上にＳｉＯ_２等の絶縁体からなる絶縁層９を成膜し、絶縁層９の中央部上に略円形状のレジスト１０を形成する。なお、絶縁層９の層厚は、例えば０．６μｍ程度である。次いで、図２（ｃ）に示すように、レジスト１０が形成されていない領域の絶縁層９およびコンタクト層８をエッチングにより除去する。コンタクト層８のエッチングには、硫酸および過酸化水素を水で希釈したものをエッチング液として用いることができる。

次に、図３（ａ）に示すように、図２（ｃ）に示す積層体に対して、ウィンドウ層７にドープされているｐ型不純物を含む雰囲気中で熱処理（アニール処理）を施す。このアニール処理は、例えば５００ｐｐｍ〜２０００ｐｐｍのｐ型不純物濃度かつ６００℃の雰囲気において３０分行う。このアニール処理によって、コンタクト層８が形成されていない領域の下方においては、ウィンドウ層７から増倍層６へｐ型不純物が拡散する。したがって、コンタクト層８が形成されていない領域の下方において、ウィンドウ層７が増倍層６へ拡大する。なお、ｐ型不純物として、Ｚｎ、Ｃｄ、Ｍｇ等を用いることができる。

次に、図３（ｂ）に示すように、ウィンドウ層７の露出領域上および絶縁層９の外周部上にレジスト１１を形成し、コンタクト層８および絶縁層９の外周部以外の領域をエッチングにより除去する。次いで、図３（ｃ）に示すように、レジスト１１および絶縁層９を除去する。それにより、略リング状のコンタクト層８が露出する。

次に、図４（ａ）に示すように、コンタクト層８上およびウィンドウ層７の外周部を除く領域上に、ＳｉＯ_２等の絶縁体からなる絶縁層１２を形成する。次いで、図４（ｂ）に示すように、絶縁層１２をマスクとして用いて誘導結合型プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：ＩＣＰ）ドライエッチング処理を施す。この場合、バッファ層２が露出するまでエッチング処理を施す。それにより、半導体基板１、バッファ層２、光吸収層３、衝撃緩和層４、電界降下層５、増倍層６、ウィンドウ層７およびコンタクト層８を含むメサ構造体２０が形成される。

この場合のＩＣＰドライエッチングにおいては、例えば、アンテナパワーを２００Ｗに設定し、バイアスパワーを１００Ｗに設定し、エッチングガスとしてＳｉＣｌ_４／Ａｒを用い、雰囲気を０．５Ｐａ〜０．７Ｐａかつ１５０℃〜２５０℃に調整する。その後、硫酸系エッチング液またはフッ酸系エッチング液を用いてメサ構造体２０の側面に対してエッチング処理を施す。それにより、ＩＣＰドライエッチングのダメージを除去することができ、メサ構造体２０の側面下部に面方位が現れる。

次に、図４（ｃ）に示すように、バッファ層２の露出部およびメサ構造体２０の側面に、ＩｎＰからなるパッシベーション層１３を気相成長法により成長させる。この場合のパッシベーションにおいては、雰囲気をＰＨ_３とし、温度を６００℃、成長速度を２．０μｍ／ｈに設定する。この場合、パッシベーション層１３に、上下方向において他の領域に比較して層厚が小さい薄層領域１３ａが形成される。図４（ｃ）の工程においては、薄層領域１３ａの最薄部がウィンドウ層７と増倍層６との界面におけるビルトイン空乏層Ａよりも半導体基板１側に位置するようにパッシベーション層１３を形成する。

ここで、薄層領域１３ａの最薄部の位置の制御方法について説明する。薄層領域１３ａの最薄部の位置は、バッファ層２上のパッシベーション層１３の層厚と所定の関係を有する。図６（ａ）は、薄層領域１３ａの最薄部の位置とバッファ層２上のパッシベーション層１３の層厚との関係を示す図である。図６（ａ）において、横軸はバッファ層２上のパッシベーション層１３の層厚を示し、縦軸は薄層領域１３ａの最薄部の位置を示す。なお、図６（ａ）に示す薄層領域１３ａの最薄部の位置は、メサ底からの距離である。また、図６（ａ）に示す値は、実測値である。

図６（ａ）に示すように、バッファ層２上のパッシベーション層１３の層厚が増加するに伴って、薄層領域１３ａの最薄部はバッファ層２側からメサ構造体２０の高さ方向に移動する。このように、薄層領域１３ａの最薄部の位置とバッファ層２上のパッシベーション層１３の層厚とは所定の関係を有する。したがって、バッファ層２上のパッシベーション層１３の層厚を制御することによって、薄層領域１３ａの最薄部の位置を所望の位置に制御することができる。また、パッシベーション層１３の目標層厚が定まっている場合には、メサ構造体２０の高さを調整することによって薄層領域１３ａの最薄部の位置を制御することができる。

なお、パッシベーション層１３の層厚が所定値を超えると、絶縁層１２上までパッシベーション層１３が拡大してしまう。この場合、ｐ側電極１５用のコンタクトホールの形成精度が低下する。したがって、パッシベーション層１３の層厚は、所定値以下であることが好ましい。

図６（ｂ）は、バッファ層２上のパッシベーション層１３の層厚と絶縁層１２上に形成されたパッシベーション層１３の層厚との関係を示す図である。図６（ｂ）において、横軸はバッファ層２上のパッシベーション層１３の層厚を示し、縦軸は絶縁層１２上に形成されたパッシベーション層１３の層厚を示す。なお、図６（ｂ）に示す値は、実測値である。

図６（ｂ）に示すように、バッファ層２上のパッシベーション層１３の層厚が所定値に到達するまでは、絶縁層１２上にパッシベーション層１３は形成されない。しかしながら、バッファ層２上のパッシベーション層１３の層厚が０．５μｍを超えると、絶縁層１２上にパッシベーション層１３が形成される。以上の結果から、バッファ層２上のパッシベーション層１３の層厚は、０．５μｍ以下であることが好ましい。

次いで、図５（ａ）に示すように、絶縁層１２を除去し、パッシベーション層１３上、ウィンドウ層７上およびコンタクト層８上にＳｉＮ等の絶縁体からなる絶縁層１４を形成する。その後、コンタクト層８上、およびバッファ層２上の一部のパッシベーション膜１３および絶縁層１４を除去する。それにより、コンタクト層８およびバッファ層２の一部が露出する。

次に、図５（ｂ）に示すように、コンタクト層８上にＴｉ／Ｐｔ／Ａｕ等からなるｐ側電極１５を形成するとともに、バッファ層２の露出領域にＡｕＧｅ／Ａｕ等からなるｎ側電極１６を形成する。以上の工程により、アバランシェフォトダイオード型の受光素子１００が完成する。受光素子１００は、絶縁層１４側から光が入射する表面入射型の受光素子である。

なお、本実施形態においては、バッファ層２、光吸収層３、衝撃緩和層４、電界降下層５および増倍層６が第１半導体層に相当し、ウィンドウ層７が第２半導体層に相当し、パッシベーション層１３が第３半導体層に相当する。

また、本実施形態においては第１半導体層はｎ型であるが、第１半導体層はｉ型であってもよい。

（第２の実施の形態）
図７は、本発明の第２の実施形態に係る受光素子１００ａを説明するための模式図である。受光素子１００ａは、ＰＩＮ型フォトダイオードである。図７に示すように、受光素子１００ａは、ＩｎＰからなる半導体基板１０１上に、ｎ型ＩｎＰからなるｎ型半導体層１０２およびメサ構造体１２０が順に設けられた構造を有する。メサ構造体１２０は、ｎ型半導体層１０２上に、ＩｎＧａＡｓからなるｉ型もしくはｎ型半導体層１０３およびｐ型ＩｎＰからなるｐ型半導体層１０４が順に設けられた構造を有する。

ｐ型半導体層１０４上には、ｐ型ＩｎＧａＡｓからなりリング状に形成されたコンタクト層１０５が設けられている。また、コンタクト層１０５上にはＴｉ／Ｐｔ／Ａｕ等からなるｐ側電極１０６が設けられている。メサ構造体１２０以外のｎ型半導体層１０２上には、ＡｕＧｅ／Ａｕ等からなるｎ側電極１０７が設けられている。メサ構造体１２０の側面には、ｉ型またはｎ型ＩｎＰからなるパッシベーション層１０８が設けられている。パッシベーション層１０８上およびｐ型半導体層１０４上には、ＳｉＮ等の絶縁体からなる絶縁層１０９が設けられている。

パッシベーション層１０８は、メサ構造体１２０の上下方向において他の領域に比較して層厚が小さい薄層領域１０８ａを備える。本実施形態においては、パッシベーション層１０８は、薄層領域１０８ａの最薄部がｐ型半導体層１０４と半導体層１０３との界面におけるビルトイン空乏層Ｂよりも半導体基板１０１側に位置するように設けられている。

なお、上記ビルトイン空乏層Ｂの半導体基板１０１側の下端は、式（１）および式（２）に基づいて求めることができる。ただし、本実施形態においては、ｘは、ｐ型半導体層１０４と半導体層１０３との界面から半導体基板１０１側の距離を示す。また、ε_Ｓは半導体層１０３の比誘電率を示し、Ｎ_Ａはｐ型半導体層１０４におけるアクセプタ密度を示し、Ｎ_Ｄは半導体層１０３におけるドナー密度を示す。

本実施形態においては薄層領域１０８ａの最薄部がｐ型半導体層１０４と半導体層１０３との界面におけるビルトイン空乏層Ｂよりも半導体基板１０１側に位置するように設けられていることから、ビルトイン空乏層Ｂに接するパッシベーション層１０８の層厚が比較的大きくなる。それにより、ビルトイン空乏層Ｂが十分にパッシベーションされる。その結果、絶縁層１０９を介した暗電流の発生を抑制することができる。なお、薄層領域１０８ａの最薄部の層厚が０．２μｍ以下である場合に、暗電流が発生しやすい傾向にある。

なお、薄層領域１０８ａの最薄部は、半導体層１０３よりも半導体基板１０１側に位置していることが好ましい。この場合、ビルトイン空乏層Ｂに接するパッシベーション層１０８の層厚が比較的大きくなるとともに、半導体層１０３とｎ型半導体層１０２との界面に接するパッシベーション層の層厚が比較的大きくなる。それにより、ビルトイン空乏層Ｂが十分にパッシベーションされるとともに、半導体層１０３とｎ型半導体層１０２との界面が十分にパッシベーションされる。なお、薄層領域１０８ａの最薄部の位置は、第１の実施形態と同様の方法により制御することができる。

なお、本実施形態においては、半導体層１０３が第１半導体層に相当し、ｐ型半導体層１０４が第２半導体層に相当し、パッシベーション層１０８は第３半導体層に相当する。

実施例においては、上記実施形態に係る受光素子を作製し、その特性について調べた。

（実施例１）
実施例１においては、第１の実施形態に係る受光素子１００を作製した。実施例１においては、薄層領域１３ａの最薄部は、増倍層６において増倍層６とウィンドウ層７との界面のビルトイン空乏層Ａよりも半導体基板１側に位置する。なお、薄層領域１３ａの最薄部における層厚は、０．２μｍである。

（実施例２）
実施例２においても、第１の実施形態に係る受光素子１００を作製した。実施例２においては、薄層領域１３ａの最薄部は、光吸収層３に位置している。すなわち、薄層領域１３ａの最薄部は、電界降下層５と衝撃緩和層４とのヘテロ界面よりも半導体基板１側に位置している。なお、薄層領域１３ａの最薄部における層厚は、０．２μｍである。

（実施例３）
実施例３においても、第１の実施形態に係る受光素子１００を作製した。実施例３においては、薄層領域１３ａの最薄部は、バッファ層２に位置している。すなわち、薄層領域１３ａの最薄部は、光吸収層３とバッファ層２とのヘテロ界面よりも半導体基板１側に位置している。なお、薄層領域１３ａの最薄部における層厚は、０．２μｍである。

（比較例）
比較例においては、パッシベーション層の薄層領域の最薄部がウィンドウ層に位置している他は、実施例１，２と同様の構造を有する受光素子を作製した。

（分析）
実施例１〜３および比較例に係る受光素子の暗電流を測定した。その結果を図８（ａ）〜図８（ｄ）に示す。図８（ａ）〜図８（ｄ）において、横軸は逆バイアスを示し、縦軸は暗電流を示す。なお、図８（ａ）〜図８（ｄ）のグラフ内に記載されている「ＩＤ．９」とは、ブレークダウン電圧の９０％のバイアスを印加したときの暗電流を意味する。図８（ａ）に示すように、比較例に係る受光素子においては、暗電流が比較的大きくなった。これは、逆バイアスを印加した場合にビルトイン空乏層幅に相当する領域に最も高い電界がかかるため、パッシベーションが十分でなければ暗電流が増加するからである。それに比較して、図８（ｂ）に示すように、実施例１に係る受光素子においては暗電流が小さくなった。これは、増倍層６とウィンドウ層７との界面のビルトイン空乏層Ａの幅に相当する領域が十分にパッシベーションされたからであると考えられる。

さらに、図８（ｃ）に示すように、実施例２に係る受光素子においては、暗電流がさらに小さくなった。これは、電界降下層５と衝撃緩和層４とのヘテロ界面が十分にパッシベーションされたからであると考えられる。さらに、図８（ｄ）に示すように、実施例３に係る受光素子においては、暗電流がさらに小さくなった。これは、光吸収層３とバッファ層２とのヘテロ界面が十分にパッシベーションされたからであると考えられる。

以上のことから、薄層領域１３ａの最薄部がウィンドウ層７と増倍層６との界面におけるビルトイン空乏層Ａよりも半導体基板１側に位置することによって、暗電流を抑制できることがわかった。

本発明の第１の実施形態に係る受光素子を説明するための模式図である。 本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。 本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。 本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。 本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。 パッシベーション層の層厚が及ぼす影響を説明するための図である。 本発明の第２の実施形態に係る受光素子を説明するための模式図である。 各受光素子の暗電流の測定結果を示す図である。

符号の説明

１ 半導体基板
２ バッファ層
３ 光吸収層
４ 衝撃緩和層
５ 電界降下層
６ 増倍層
７ ウィンドウ層
８ コンタクト層
１３ パッシベーション層
１３ａ 薄層領域
１４ 絶縁層
１５ ｐ側電極
１６ ｎ側電極
２０ メサ構造体
１００ 受光素子
Ａ，B ビルトイン空乏層

Claims (18)

1. 半導体基板と、
   前記半導体基板上に設けられた第１導電型の第１半導体層と、
   前記第１半導体層上に設けられた第２導電型の第２半導体層と、
   前記第１半導体層および前記第２半導体層の側面に設けられ、一部に層厚の小さい薄層領域を備える第３半導体層とを備え、
   前記薄層領域の最薄部は、前記第１半導体層と前記第２半導体層との界面のビルトイン空乏層よりも前記半導体基板側に位置することを特徴とする受光素子。
2. 前記受光素子は、アバランシェフォトダイオードであり、
   前記第１半導体層は、電界降下層を含み、
   前記薄層領域の最薄部は、前記電界降下層よりも前記半導体基板側に位置することを特徴とする請求項１記載の受光素子。
3. 前記受光素子は、アバランシェフォトダイオードであり、
   前記第１半導体層は、光吸収層を含み、
   前記薄層領域の最薄部は、前記光吸収層よりも前記半導体基板側に位置することを特徴とする請求項１記載の受光素子。
4. 前記第１半導体層は、ｎ型であり、
   前記第２半導体層は、ｐ型であることを特徴とする請求項１〜３のいずれかに記載の受光素子。
5. 前記受光素子は、ＰＩＮ型フォトダイオードであり、
   前記第１半導体層は、ｉ型であり、
   前記薄層領域の最薄部は、前記第１半導体層よりも前記半導体基板側に位置することを特徴とする請求項１記載の受光素子。
6. 少なくとも前記第１半導体層および前記第２半導体層がメサ構造を有し、
   前記第３半導体層は、前記メサ構造の側面に設けられていることを特徴とする請求項１〜５のいずれかに記載の受光素子。
7. 前記第３半導体層は、ＩｎＰからなることを特徴とする請求項１〜６のいずれかに記載の受光素子。
8. 前記薄層領域の最薄部の層厚は、０．２μｍ以下であることを特徴とする請求項７記載の受光素子。
9. 半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とが順に設けられた半導体層において、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、
   露出した前記第１半導体層および前記第２半導体層の側面に、一部に層厚の小さい薄層領域を備える第３半導体層を気相成長法により形成する工程と、を含み、
   前記薄層領域の最薄部は、前記第１半導体層と前記第２半導体層との界面のビルトイン空乏層よりも前記半導体基板側に位置することを特徴とする受光素子の製造方法。
10. 前記第１半導体層および前記第２半導体層の側面を露出させる工程は、ウェットエッチング処理を含むことを特徴とする請求項８または９記載の受光素子の製造方法。
11. 前記気相成長法は、ＭＯＣＶＤ法であることを特徴とする請求項８〜１０のいずれかに記載の受光素子の製造方法。
12. 前記受光素子は、アバランシェフォトダイオードであり、
    前記第１半導体層は、電界降下層を含み、
    前記薄層領域の最薄部は、前記電界降下層よりも前記半導体基板側に位置することを特徴とする請求項８〜１１のいずれかに記載の受光素子の製造方法。
13. 前記受光素子は、アバランシェフォトダイオードであり、
    前記第１半導体層は、光吸収層を含み、
    前記薄層領域の最薄部は、前記光吸収層よりも前記半導体基板側に位置することを特徴とする請求項８〜１１のいずれかに記載の受光素子の製造方法。
14. 前記第１半導体層は、ｎ型であり、
    前記第２半導体層は、ｐ型であることを特徴とする請求項８〜１３のいずれかに記載の受光素子の製造方法。
15. 前記受光素子は、ＰＩＮ型フォトダイオードであり、
    前記第１半導体層は、ｉ型であり、
    前記薄層領域の最薄部は、前記第１半導体層よりも前記半導体基板側に位置することを特徴とする請求項８〜１１のいずれかに記載の受光素子の製造方法。
16. 前記第３半導体層は、ＩｎＰからなることを特徴とする請求項８〜１５のいずれかに記載の受光素子の製造方法。
17. 前記薄層領域の最薄部の層厚は、０．２μｍ以下であることを特徴とする請求項１６記載の受光素子の製造方法。
18. 前記気相成長法により前記第３半導体層を形成する工程は、前記半導体基板上から第１半導体層および前記第２半導体層の側面にかけて前記第３半導体層を形成する工程であり、
    前記気相成長法により前記第３半導体層を形成する工程において、前記薄層領域の最薄部の位置は、前記半導体基板上における前記第３半導体層の層厚に基づいて決定されることを特徴とする請求項８〜１７のいずれかに記載の受光素子の製造方法。

Images